CN101867356A

CN101867356A - 具有省电控制的展频时钟产生电路

Info

Publication number: CN101867356A
Application number: CN 200910134451
Authority: CN
Inventors: 詹前煜; 谢宗轩
Original assignee: Raydium Semiconductor Corp
Current assignee: Raydium Semiconductor Corp
Priority date: 2009-04-15
Filing date: 2009-04-15
Publication date: 2010-10-20
Anticipated expiration: 2029-04-15
Also published as: CN101867356B

Abstract

一种具有省电控制的时钟展频产生电路，用于将输入时钟信号展频成输出时钟信号，包括：时钟延迟链模块、时钟选择及输出单元以及控制单元。时钟延迟链模块，包括多个时钟延迟链，用于产生多个延迟时钟信号。控制单元依据输出时钟信号产生多个计数器信号以及依据这些计数器信号产生多个省电控制信号。时钟选择及输出单元依据这些计数器信号，选择性地将这些延迟时钟信号组合以产生输出时钟信号。时钟延迟链模块依据省电控制信号选择性地开启这些时钟延迟链。这样，可有效产生展频的输出时钟信号及达到省电的目的。

Description

具有省电控制的展频时钟产生电路

技术领域

本发明涉及一种展频时钟产生电路，且特别涉及一种具有省电控制的展频时钟产生电路。

背景技术

为了满足各种电磁干扰(Electronic Magnetic Interference，EMI)的规定，展频时钟技术目前已成为电子系统设计时经常采用的技术，其目的在于减少系统所产生的电磁波频谱中峰值的能量，使之分布至较广的频带之中而能使电子系统的电磁波频谱合乎EMI的规定。

尤其对于可携式装置来说，往往会利用到高频时钟及需要装置内的各个组件作高度的整合。若依赖电容或金属遮蔽之类的传统降低EMI的方式，将不足以符合可携式装置轻便的设计原则及增加不少成本。而展频时钟技术只需要对电子系统在电路上作少量的改变即可达成符合EMI的规定。在实际操作中，需要使用展频时钟产生器(SSCG，spread spectrum clock generator)，将输入时钟信号展频为展频的输出时钟信号。展频时钟产生器熟知的实际操作方式以锁相回路为基础，通过随时间改变锁相回路中除频电路控制参数，进而改变输出信号的频率。这种熟知的展频时钟产生器的缺点在于电路复杂度高且电路成本高；而且因为需要除频，输入时钟信号的频率不能太高。

此外，为了节能的需求，电子装置的设计均朝着低耗能的方向发展。因此，已熟知的时钟信号展频产生电路，有待改进以使其能有效地将时钟信号展频，以降低EMI问题，但其电路复杂度不高且电路成本能降低，并能兼顾省电的目的。

发明内容

本发明涉及一种具有省电控制的展频时钟产生电路，其将输入时钟信号延迟为多个延迟时钟，通过组合这些延迟时钟来达到展频的效果以产生输出时钟信号，可作为电子系统的时钟信号源，以降低电子系统的EMI问题。而且展频时钟产生电路在产生这些延迟时钟以产生输出时钟信号时具有省电控制，能有效降低功率消耗。此外，在一个实例中，展频时钟产生电路还可调变为具有提供多种展频比率(spread ratio)的电路。

根据本发明，提出一种时钟展频产生电路，用于将输入时钟信号展频成输出时钟信号，时钟信号展频产生电路包括：时钟延迟链模块、时钟选择及输出单元以及控制单元。时钟延迟链模块，包括多个时钟延迟链，各个时钟信号延迟链包括多个延迟单元，时钟延迟链模块用于将该输入时钟信号延迟以产生延迟时钟信号群，延迟时钟信号群包括多个延迟时钟信号。时钟选择及输出单元，用于选择性地根据延迟时钟信号群，产生输出时钟信号。控制单元，耦接至时钟延迟链模块及时钟选择及输出单元，控制单元依据输出时钟信号产生多个计数器信号以及依据这些计数器信号产生多个省电控制信号，其中，时钟选择及输出单元依据这些计数器信号，将这些延迟时钟信号组合成输出时钟信号。时钟延迟链模块依据省电控制信号选择性地开启这些时钟延迟链。

根据本发明的时钟展频产生电路，在一种实施方式中，时钟延迟链模块进一步包括：多个选择单元，用于耦接多个时钟延迟链以形成串联结构，其中多个选择单元依据多个省电控制信号选择性地开启多个时钟延迟链，以产生延迟时钟信号群。

根据本发明的时钟展频产生电路，在一种实施方式中，控制单元产生多个省电控制信号以控制形成串联结构的多个时钟延迟链依次逐一开启。

根据本发明的时钟展频产生电路，在一种实施方式中，控制单元产生多个省电控制信号以控制形成串联结构的多个时钟延迟链依次逐一开启后，又反序逐一关闭，以产生延迟时钟信号群。

根据本发明的时钟展频产生电路，在一种实施方式中，控制单元依据输出时钟信号及展频比率选择值产生多个计数器信号、依据多个计数器信号及展频比率选择值产生多个省电控制信号以及依据展频比率选择值产生至少一个展频比率设定信号，其中，时钟延迟链模块依据展频比率设定信号选择多个时钟延迟链中至少二个时钟延迟链形成对应于展频比率选择值的时钟延迟链回路，以产生延迟时钟信号群。

根据本发明的时钟展频产生电路，在一种实施方式中，控制单元产生多个省电控制信号以控制时钟延迟链回路的各时钟延迟链依次逐一开启，以产生输出时钟信号。

根据本发明的时钟展频产生电路，在一种实施方式中，控制单元产生多个省电控制信号以控制时钟延迟链回路的各时钟延迟链依次逐一开启后，又反序逐一关闭，以产生输出时钟信号。

根据本发明的时钟展频产生电路，在一种实施方式中，时钟延迟链模块进一步包括：多个第一选择单元，用于耦接多个时钟延迟链以使多个时钟延迟链形成串联结构；多个第二选择单元，用于耦接多个时钟延迟链的串联结构中一个时钟延迟链的输出端与不相邻的另一时钟延迟链的输入端；其中多个第一选择单元及多个第二选择单元，依据多个省电控制信号及至少一个展频比率设定信号，选择多个时钟延迟链中至少二个时钟延迟链形成对应于展频比率选择值的时钟延迟链回路，以产生延迟时钟信号群。

根据本发明的时钟展频产生电路，在一种实施方式中，串联结构包括N个时钟延迟链，多个时钟延迟链在串联结构中依顺序视为：第一时钟延迟链至第N时钟延迟链；其中，对应于展频比率选择值的时钟延迟链回路包括第一时钟延迟链至第p时钟延迟链以及第N-p+1时钟延迟链至第N时钟延迟链，其中，N为2的倍数，1≤p≤N/2。

根据本发明的时钟展频产生电路，在一种实施方式中，多个计数器信号包括：第一计数器信号，控制单元产生第一计数器信号，以表示循环地从第一起始值依次计数至第一终止值后倒数回第一起始值；其中，控制单元依据第一计数器信号产生多个省电控制信号以控制时钟延迟链回路的各时钟延迟链循环地依次逐一开启后，又反序逐一关闭，以产生输出时钟信号。

根据本发明的时钟展频产生电路，在一种实施方式中，控制单元依据格雷码产生第一计数器信号。

根据本发明的时钟展频产生电路，在一种实施方式中，多个计数器信号包括：第二计数器信号，控制单元产生第二计数器信号，当第一计数器信号代表第一起始值时，第二计数器信号用于表示从第二起始值依次计数至第二终止值，当第一计数器信号代表第一起始值的下一数值时，第二计数器信号用于表示从第二终止值倒数回第一起始值；其中，时钟选择及输出单元依据第一计数器信号及第二计数器信号，将多个延迟时钟信号组合成输出时钟信号。

根据本发明的时钟展频产生电路，在一种实施方式中，控制单元依据格雷码产生第二计数器信号。

根据本发明的时钟展频产生电路，在一种实施方式中，各个时钟延迟链包括依次耦接的多个延迟单元，各个延迟单元产生延迟时钟信号群中的延迟时钟信号。

根据本发明的时钟展频产生电路，在一种实施方式中，各个时钟延迟链包括：第一子时钟延迟链，包括K个依次耦接的延迟单元，其中第一子时钟延迟链接收时钟信号，多个延迟单元中的奇数个延迟单元用于输出K/2个延迟时钟信号；以及第二子时钟延迟链，包括K个依次耦接的延迟单元，其中第二子时钟延迟链接收时钟信号的反相信号，多个延迟单元中的偶数个延迟单元用于输出K/2个延迟时钟信号；其中，延迟时钟信号群包括第一子时钟延迟链输出的K/2个延迟时钟信号以及第二子时钟延迟链输出的K/2个延迟时钟信号。

根据本发明的时钟展频产生电路，在一种实施方式中，各个延迟单元为反相器，时钟延迟链模块进一步包括：栓锁器，用于依据输入时钟信号及输入时钟信号的反相信号，输出同步的输入时钟信号及输入时钟信号的同步反相信号供给多个时钟延迟链中的第一时钟延迟链。

为使本发明的上述内容能更明显易懂，下文特举优选实施例，并结合附图，作详细说明如下：

附图说明

图1为根据本发明的时钟信号展频产生电路的第一实施例的方块图。

图2为依照本发明时钟延迟链模块的一个实施例的方块图。

图3为依照本发明的时钟信号展频产生电路的第二实施例的方块图。

图4A及图4B为依照本发明第二实施例的时钟信号展频产生电路的时钟延迟链模块的两个实施例的方块图。

图5A至图5D分别示出图4B的时钟延迟链模块的选择单元组合的四种不同的实施例的方块图。

图6示出图4B的时钟延迟链模块操作于一个展频比率时，控制单元所产生的信号的时序图。

图7示出图4B的时钟延迟链模块操作于另一个展频比率时，控制单元所产生的信号的时序图。

图8为依照本发明第二实施例的时钟信号展频产生电路的时钟延迟链模块的另一个实施例的部分方块图。

图9A显示计数值变化的时序图。

图9B示意根据计数值来组合出输出时钟信号。

图10显示输出时钟信号的周期与相位移。

图11显示输出时钟信号的频率。

图12及图13分别显示当调变波形为指数型波形时的输出时钟信号的周期与相位移以及频率。

图14示出比较两种不同实施例的输出时钟信号的周期随时间的变化图。

图15示出比较两种不同实施例的输出时钟信号的时钟周期分布对周期变化的关系图。

具体实施方式

在本发明的实施例中，展频时钟产生电路将输入时钟延迟以产生多个延迟时钟信号，选择这些延迟时钟信号的一部分并将其组合成一个随时间变化的输出时钟信号。因此，电路复杂度得以简化。再者，多个延迟时钟信号由多个时钟延迟链所产生，展频时钟产生电路在运作时，适当地分别致能或禁能这些时钟延迟链，使得展频时钟产生电路不但能从这些时钟延迟链取得需要的延迟时钟信号以产生输出时钟信号，而且又能有效降低功率消耗。

第一实施例

请参照图1示出的根据本发明第一实施例的时钟信号展频产生电路的方块图。如图1所示，时钟展频产生电路100，用于将输入时钟信号CLK_IN展频成输出时钟信号CLK_OUT。时钟信号展频产生电路100包括：时钟延迟链模块110、时钟选择及输出单元130以及控制单元150。

时钟延迟链模块110用于将输入时钟信号CLK_IN延迟以产生包括多个延迟时钟信号CK0至CK(P-1)的延迟时钟信号群，其中P为正整数。时钟延迟链模块110包括多个时钟延迟链(delay chain)，例如图2所示的时钟延迟链模块210包括：时钟延迟链211_1至211_N。各个时钟延迟链包括多个延迟单元(delay unit)，能产生相位不同的延迟时钟信号，例如M个相位不同的延迟时钟信号。因此，图2所示的电路总共能产生M×N个相位不同的延迟时钟信号，其中P＝M×N。

在一个实例中，时钟延迟链包括多个串接的延迟单元，各延迟单元输出一个延迟时钟信号。例如，时钟延迟链211_1分别产生延迟时钟信号CK0至CK(M-1)，其中延迟时钟信号CK0是输入时钟信号CLK_IN。至于其他的时钟延迟链，也可依此类推。延迟单元例如为逻辑闸，例如由两个反相器串接而成的延迟组件、缓冲器(buffer)，或是由RC电路或MOS电路组成。延迟单元可为模拟电路或数字电路。

时钟选择及输出单元130，用于选择性地将延迟时钟信号群组合成输出时钟信号CLK_OUT。输出时钟信号CLK_OUT是输入时钟信号CLK_IN经展频后所得的时钟信号，它的频率及周期都随时间而改变。更进一步而言，时钟选择及输出单元130根据不断变化的计数值，从延迟时钟信号群中依次选择不同相位的时钟信号，将其组合成输出时钟信号CLK_OUT。

上述的计数值由控制单元150所产生。控制单元150耦接至时钟延迟链模块110及时钟选择及输出单元130。由于时钟延迟链模块110的时钟延迟链会消耗大量功率，时钟延迟链使用得越多，不同相位的时钟信号产生就会愈多，相对的功率消耗也愈多。因此，控制单元150依据输出时钟信号CLK_OUT产生多个计数器信号给时钟选择及输出单元130使用之外，又依据这些计数器信号产生至少一个省电控制信号SP，让时钟延迟链模块110依据省电控制信号SP选择性地开启这些时钟延迟链，以达到省电的目的。

多个计数器信号例如为第一计数器信号CNT1及第二计数器信号CNT2。在一个实施例中，控制单元150包括一个或多个计数器，例如可程序化计数器，以产生第一计数器信号CNT1及第二计数器信号CNT2。第一计数器信号CNT1代表着计数值CV1，并关联到N个时钟延迟链之一。第二计数器信号CNT2代表另一计数值CV2，并关联到时钟延迟链中的一个延迟时钟信号。例如前述图2的实例，N个时钟延迟链各自都产生M个延迟时钟信号，因此第一计数器信号CNT1及第二计数器信号CNT2可用于关联到时钟延迟链模块110中的一个时钟延迟链中的延迟时钟信号。

由此，时钟选择及输出单元130根据第一计数器信号CNT1及第二计数器信号CNT2，从延迟时钟信号群中依次选择不同相位的时钟信号，将其组合成输出时钟信号CLK_OUT。有关时钟选择及输出单元130如何产生输出时钟信号CLK_OUT，将在下文中举例详细说明。

而计数值CV1及CV2可以有多种变化模式，比如，(1)上下循环(up down recycle)模式，如计数值CV2的变化为：0→1→...M-2→M-1→M-2...1→0→1...；(2)上前循环(up forwardrecycle)模式，如计数值CV2的变化为：0→1→...M-2→M-1→0→1...M-2→M-1→0...；(3)下后循环(downbackward recycle)模式，如计数值CV2的变化为：M-1→M-2→...1→0→M-1→M-2→...1→0。此外，计数值CV1及CV2的格式可为格雷码(gray code)，以有效避免突波(glitch)。计数值CV1及CV2分别具有K1及K2个位元，而K1及K2皆为正整数且2^K1≥N及2^K2≥M。若上述实例N个时钟延迟链各自都产生M个延迟时钟信号，则N＝2^K1及M＝2^K2。

省电控制信号SP由控制单元150依据计数器信号而产生，使时钟延迟链模块110能配合时钟选择及输出单元130的运作，提供合适的延迟时钟信号的同时又能节省时钟延迟链的功率消耗。例如图2所示，时钟延迟链模块210进一步包括：多个选择单元213_1至213_(N-1)，用于耦接时钟延迟链之间以形成串联结构，其中这些选择单元依据省电控制信号SP1至SP(N-1)选择性地开启这些时钟延迟链，以产生延迟时钟信号群。选择单元例如是逻辑闸、开关、多任务器或反多任务器或其组合。时钟选择及输出单元130产生输出时钟信号CLK_OUT时，对于某一计数值CV1及CV2，只有选择及利用时钟延迟链模块110所产生的延迟时钟信号CK0至CK(P-1)中的部分。例如，依据计数值CV1及CV2的变化需要，目前只需要依次选择时钟延迟链211_2所产生的M个延迟时钟信号以产生输出时钟信号CLK_OUT，而接下来所需要选择的是下一个时钟延迟链211_3，依此类推。因此就目前对延迟信号的需求而言，并不需要使用时钟延迟链211_4至211_N所产生的延迟时钟信号，因此可先使时钟延迟链211_4至211_N禁能，以免消耗功率。至于依据计数值CV1及CV2的各种变化模式，在其他实施例中，也可依上述实例类推以禁能目前不需要开启的时钟延迟链。因此，依据本发明上述实例，可设计控制单元150依据计数值CV1及CV2的变化需要，产生省电控制信号SP1至SP(N-1)，使时钟延迟链模块110据以在适当时间，逐一开启或关闭相对应的时钟延迟链以产生时钟选择及输出单元130所需要的延迟时钟信号，以达到降低功率消耗的目的。

第二实施例

请参照图3，本发明进一步提出时钟信号展频产生电路的第二实施例，其与上述第一实施例的时钟信号展频产生电路100的差别在于前者还具有可改变展频比率的结构及运作模式。以下就图3中，时钟信号展频产生电路300的时钟延迟链模块310及控制单元350产生的信号进行说明。

如图4A所示为第二实施例的时钟信号展频产生电路300的时钟延迟链模块310的实施例。在图4A中的时钟延迟链模块410A与图2中时钟延迟链模块210的差异在于：前者还包括至少一个跨接不相邻时钟延迟链的选择单元414，以及通过选择单元414，413_1至413_(N-1)能选择至少两个时钟延迟链以形成时钟延迟链回路，以产生多个延迟时钟信号，及供给时钟选择及输出单元130以产生对应到某一展频比率的输出时钟信号CLK_OUT。例如图3中，时钟延迟链模块310依据控制单元350的省电控制信号SP，依次使用时钟延迟链211_1至211_N，能产生对应到一个展频比率的输出时钟信号CLK_OUT。在另一个展频比率下，通过控制单元350开启选择单元414，令时钟延迟链211_1与211_N，以形成时钟延迟链回路，以产生对应到该展频比率的输出时钟信号CLK_OUT。

而选择单元414由控制单元350所产生的展频比率设定信号SR来控制。控制单元350依据输出时钟信号CLK_OUT及展频比率选择值RSV产生计数器信号，如上述的计数器信号CNT1及CNT2。此外，控制单元350依据这些计数器信号及展频比率选择值RSV产生省电控制信号SP。且控制单元350依据展频比率选择值RSV产生至少一个展频比率设定信号SR。

如图4B所示为第二实施例的时钟信号展频产生电路300的时钟延迟链模块310的另一实施例。在图4B中，时钟延迟链模块410B包括：8个时钟延迟链211_1至211_8、选择单元413_1至413_7以及选择单元415_1至415_3。选择单元413_1至413_7用于耦接相邻的时钟延迟链以形成串联结构。而选择单元415_1至415_3则用于耦接这些时钟延迟链组成的串联结构中一个时钟延迟链的输出端与不相邻的另一个时钟延迟链的输入端，如时钟延迟链211_1与211_8通过选择单元415_1而得以耦接。

选择单元413_1至413_7由省电控制信号SP1至SP7所控制。选择单元415_1至415_3由展频比率设定信号SR1至SR3所控制。而图4B中的标号SPb1代表省电控制信号SP1的反相信号，标号SRb1指展频比率设定信号SR1的反相信号。至于选择单元的结构及运作，例如图4B所示，选择单元413_1由两个开关组件组成，分别由控制信号及其反相的信号控制，当其中之一打开时，另一则闭合。而开启时钟延迟链211_2就是指：省电控制信号SP1代表致能，令时钟延迟链211_1的输出端的时钟信号输出至时钟延迟链211_2的输入端。反之，关闭时钟延迟链211_2就是指：省电控制信号SP1代表禁能，令时钟延迟链211_2的输入端接到固定的逻辑准位，例如接地。在其他实例中，选择单元413_1可以以其他逻辑电路如逻辑闸、多任务器或反多任务器或上述组件的组合实现。至于其他的选择单元的结构及运作可依此类推。

此外，图4B中选择单元413_1至413_7以及选择单元415_1至415_3只是一种范例而已，在实际操作时，该技术领域中的普通技术人员可采用其他的方式以不同的选择单元来实施。例如在图4B中，可将选择单元413_1、415_1、413_7视为选择单元组合450_1，由其他逻辑电路，如逻辑闸、多任务器或反多任务器或上述组件的组合实现。如图5A至5D分别示出4种不同的实现选择单元组合450_1的实例。至于其他的选择单元组合450_2及450_3也可依此类推，以不同方式实现。

通过省电控制信号SP1至SP7及展频比率设定信号SR1至SR3的控制，时钟延迟链模块410B能提供4种不同的时钟延迟链回路：(1)时钟延迟链211_1至211_8、(2)时钟延迟链211_1至211_3及211_6至211_8、(3)时钟延迟链211_1至211_2及211_7至211_8、(4)时钟延迟链211_1及211_8。这4种不同的时钟延迟链回路可用于产生对应到4种不同展频比率的输出时钟信号CLK_OUT。此外，时钟延迟链模块410B能对相对应的时钟延迟链回路作出省电控制，以降低消耗功率。

以下就以图4B的实施例，8个时钟延迟链各输出8个不同的相位的延迟时钟信号为例，说明对应到两种不同展频比率的时钟延迟链回路的运作。

时钟延迟链模块410B提供的第一时钟延迟链回路由时钟延迟链211_1至211_8组成，并对应到一个展频比率。请参照图6，示出图4B的时钟延迟链模块操作时，控制单元所产生的计数器信号、省电控制信号及展频比率设定信号的时序图。展频比率选择值RSV可以设计为一个数值，例如4，而展频比率设定信号SR1至SR3，可据此数值例如皆设定为低准位(0V)，使时钟延迟链211_1至211_8能组成一个时钟延迟链回路。

此外，对应到展频比率选择值RSV为4，控制单元350依据输出时钟信号CLK_OUT产生第一及第二计数器信号CNT1和CNT2。第一计数器信号CNT1代表着计数值CV1从一个数值依次计数至另一数值然后再倒数回原来的数值，以令时钟延迟链211_1至211_8所组成的时钟延迟链回路的各时钟延迟链依次逐一开启，又反序逐一关闭以产生输出时钟信号群，如此不断循环；在此例中，时钟延迟链211_1一直维持开启。

在此例中，计数值CV1的格式以格雷码实现，因为相邻的两个数值只相差一个位元，如此，展频后的时钟就不会有突波的产生。因此，如图6所示，计数值CV1以0→1→3→2→6→7→5→4→4→5→7→6→2→3→1→0的格式变化并不断的循环，但实质上，是代表相对应的时钟延迟链211_1至211_8逐一被开启后又逐一关闭。例如计数值CV1从3变为2(格雷码)时，省电控制信号SP3从低准位(如逻辑0或禁能)改为高准位(如逻辑1或致能)，之后，时钟延迟链211_4一直开启，直到省电控制信号SP3从高准位改为低准位，也就是计数值CV1倒数从2变为3(格雷码)之时，时钟延迟链211_4开始关闭。当计数值CV1从2变为6(格雷码)时省电控制信号SP4从低准位改为高准位，之后，时钟延迟链211_5一直开启，直到省电控制信号SP4从高准位改为低准位，也就是计数值CV1倒数从6变为2(格雷码)之时，时钟延迟链211_4开始关闭。至于其他的时钟延迟链的开启与关闭以及相对应的省电控制信号的变化可如此类推。

此外，各个时钟延迟链输出8个不同的相位的延迟时钟信号，当第一计数器信号CNT1代表着第一计数值CV1的一个数值，例如0(格雷码)时，第二计数器信号CNT2代表的第二计数值CV2于第一计数值CV1改变为下一个数值1(格雷码)之前，依次以格雷码的格式，开始依次计数：0→1→3→2→6→7→5→4。实质上，这代表着时钟延迟链211_1所输出的8个延迟时钟信号CK0至CK7，依次逐一被时钟选择及输出单元130选择，以产生输出时钟信号CLK_OUT。当第一计数值CV1从0改变为1之后，第二计数值CV2又开始倒数，于第二计数值CV2改变为下一个数值1之后，依次以格雷码的格式倒数：4→5→7→6→2→3→1→0。接着，当第一计数值CV1从1改变为3(格雷码)之后，第二计数值CV2又依次从0开始计数。如此，随着第一计数值CV1逐一计数及倒数，第二计数值CV2也如此不断计数及倒数，不断循环。

时钟延迟链模块410B的第四时钟延迟链回路由时钟延迟链211_1及211_8组成，并对应到另一展频比率，例如设展频比率选择值RSV为1。图7所示为相对应的计数器信号、省电控制信号及展频比率设定信号的时序图。如图7所示，控制单元350根据该展频比率选择值RSV的数值产生展频比率设定信号SR1为高准位(如逻辑1)，而展频比率设定信号SR2及SR3皆为低准位(如逻辑0)，令选择单元415_1致能，而选择单元415_2至415_3禁能。在此情况下，省电控制信号SP1至SP6皆为低准位，使得选择单元413_1至413_6皆为禁能，也即关闭时钟延迟链211_2至211_7。因此，只有时钟延迟链211_1及211_8能组成时钟延迟链回路，并依据选择单元413_7来控制时钟延迟链211_8的开启或关闭。

对应到展频比率选择值RSV为1，控制单元350的第一计数值CV1的循环计数方式为：0→4→4→0。如图7所示，当第一计数值CV1数到4(格雷码)时，省电控制信号SP7改为高准位，令时钟延迟链211_8开启。当第一计数值CV1倒数从4(格雷码)改变为0时，省电控制信号SP7改为低准位，令时钟延迟链211_8关闭。至于第一计数值CV1为某一数值时，第二计数值CV2的计数方式依前述实例中的计数后倒数的方式不断循环。如此，第一计数值CV1第二计数值CV2依次改变只有一个位元，如此一来展频后的时钟不会有突波的产生。

至于时钟延迟链模块410B提供的其他时钟延迟链回路：(2)时钟延迟链211_1至211_3及211_6至211_8及(3)时钟延迟链211_1至211_2及211_7至211_8，其运作及控制方式，也可依上述实例，如此类推。

从上述时钟展频产生电路的第二实施例，除了操作于不同的模式下，提供不同展频比率的展频的时钟信号之外，还能达到降低功率消耗的目的。

此外，本发明的实施例还披露了双重路径的时钟延迟链(dual-path delay chain)，以用于建构时钟延迟链模块，例如基于上述图2、4A及4B的结构来建构其他时钟延迟链模块。如图8所示为第二实施例的时钟信号展频产生电路300的时钟延迟链模块310的另一实施例的一部分。在图8中，时钟延迟链模块810的结构基于图4B的时钟延迟链模块410B的结构而得；请注意，为避免图标过于复杂，图8中只示出时钟延迟链模块810的一部分，省略的部分可依图4B类推而得。

时钟延迟链模块810与410B的差异在于：(1)时钟延迟链模块810采用双重路径的时钟延迟链，如时钟延迟链811_1及811_8；(2)时钟延迟链彼此需要通过双重的选择组件来耦接彼此的双重路径；以及(3)在时钟延迟链811_1的两输入端需要输入时钟及其同步反相时钟。

例如在图8中，时钟延迟链811_1包括：第一子时钟延迟链811_1_1及第二子时钟延迟链811_1_2。第一子时钟延迟链811_1_1，包括K个(如8个)依次耦接的延迟单元，其中第一子时钟延迟链811_1_1的输入端接收时钟信号，这些延迟单元中的奇数个延迟单元用于输出K/2个(如4个)延迟时钟信号CLK0、CLK2、CLK4、CLK6。第二子时钟延迟链811_1_2，包括K个依次耦接的延迟单元，其中第二子时钟延迟链811_1_2的输入端接收与第一子时钟延迟链811_1_1的输入端所接收的时钟信号的同步反相信号，第二子时钟延迟链811_1_2的延迟单元中的偶数个延迟单元用于输出K/2个延迟时钟信号CLK1、CLK3、CLK5、CLK7。上述的延迟单元例如为反相器。

为了分别提供时钟信号及其同步的反相信号至第一子时钟延迟链811_1_1及第二子时钟延迟链811_1_2的输入端，时钟延迟链模块810还包括：至少一个栓锁器，用于依据输入时钟信号CLK_IN及其反相信号，输出同步的输入时钟信号CLK_IN1及其同步反相信号CLK_IN1b供给时钟延迟链模块810的第一个时钟延迟链811_1。例如图8中的栓锁器871，由四个反相器所组成。此外，图8所示的前置电路870包含多个串接的栓锁器871以提供输入时钟信号CLK_IN1及其同步反相信号CLK_IN1b，并利用反相器以提供输入时钟信号CLK_IN的反相信号。

此外，图8中的时钟延迟链811_1与其他时钟延迟链之间的耦接方式需要双重的选择单元来达成。例如图8中的选择单元组850_1用于选择性耦接至下一个时钟延迟链(未示出)以及时钟延迟链811_8及其相邻时钟延迟链(未示出)。选择单元组850_1包括两个如图4B的选择单元组450_1，其中一个用于耦接时钟延迟链811_1的第一子时钟延迟链811_1_1与其他时钟延迟链的第一子时钟延迟链，另一个用于耦接时钟延迟链811_1的第二子时钟延迟链811_1_2与其他时钟延迟链的第二子时钟延迟链。两个选择单元组450_1的其他实例如图5A至5D所示的两个相同或不同的结构。

前述利用串接的延迟单元所组成时钟延迟链的实例，例如使用至少两个反相器形成的缓冲器作为延迟单元，这些延迟单元的延迟时间均会大于单一反相器的延迟时间。相比之下，上述双重路径的时钟延迟链，若以反相器作为延迟组件，其所产生的相邻两个延迟时钟(如CLK0至CLK1)之间的延迟值会更小，在相同的展频比率下就可做出更小的调变比率(modulation ratio)的频率，如此一来，可更有效地降低系统EMI。

以下将举例详细说明有关时钟选择及输出单元130的运作及如何产生输出时钟信号CLK_OUT的实施例。

时钟选择及输出单元130根据第一及第二计数值CV1及CV2的改变，依照一种调变(modulation)模式从时钟延迟链模块输出的多个延迟时钟信号CK0至CK(P-1)中选择数个延迟时钟信号，以作为多个调变时钟信号MCK0～MCK(m-1)，并组合其为输出时钟信号CLK_OUT，其中m为正整数，且m≤P。此外，值得注意的是：在时钟展频产生电路的第二实施例中，由于可以改为展频比率，能取用及有效的延迟时钟信号的数目与展频比率有关。例如对应到前述展频比率选择值RSV为4时的实例，8个时钟延迟链循环地逐一开启与关闭，能产生有效的延迟时钟信号最多64个，因此m≤64；又例如前述展频比率选择值RSV为1，8个时钟延迟链模块中只有其中2个运作循环地逐一开启与关闭，能产生有效的延迟时钟信号为最多16个，故m≤16。此外，时钟选择及输出单元130可利用例如选择电路，例如多任务器或其他逻辑闸或电路，依据计数器信号，从延迟时钟信号CK0至CK(P-1)中选择合适的数个延迟时钟信号，以作为多个调变时钟信号MCK0～MCK(m-1)。

调变时钟信号MCK0～MCK(m-1)在频域(frequency domain)下的波形为调变波形(modulation waveform)，其例如可为正弦波形、三角波形、Hershey kiss波形、指数型(exponential)波形、方波等。

时钟选择及输出单元130例如使用可程序化计数器依据第一及第二计数器信号CNT1及CNT2来对应地产生一个选取计数值CV，以选择调变时钟信号MCK0～MCK(m-1)中的时钟信号。若控制单元150根据输出时钟信号CLK_OUT(计数器时钟信号CNT_CLK)的上升边缘来产生第一及第二计数值CV1及CV2，当时钟选择及输出单元130更新选取计数值CV时，输出时钟信号CLK_OUT的高位准周期产生变化。反之，如果控制单元150根据输出时钟信号CLK_OUT的下降边缘来产生第一及第二计数值CV1及CV2，当时钟选择及输出单元130更新选取计数值CV时，输出时钟信号CLK_OUT的低位准周期产生变化。控制单元150例如包括计数器，例如以可程序化计数器来实现依据输出时钟信号CLK_OUT计算第一及第二计数值CV1及CV2并产生对应的计数器信号CNT1及CNT2。

时钟选择及输出单元130根据第一及第二计数值CV1及CV2而将调变时钟信号MCK0～MCK(m-1)组合成输出时钟信号CLK_OUT。比如，当选取计数值CV＝0时，取MCK0作为CLK_OUT；当选取计数值CV＝2时，取MCK2作为CLK_OUT。其余可依此类推。

当输出时钟信号CLK_OUT的平均频率大于输入时钟信号CLK_IN的频率时，称为向上展频(up spreading)；当前者小于后者时，称为向下展频(down spreading)；当前者等于后者时，称为中央展频(center spreading)。

以下，以m＝8、调变波形为Hershey kiss波形、中央展频为例进行说明。假设调变时钟信号MCK0～MCK7两相邻之间的相位差(以秒为单位)为d1*ΔT，d2*ΔT，...，d7*ΔT，例如，调变时钟信号与MCK0与MCK1间的相位差为d1*ΔT，其余可类推，其中，d1～d7为正数，而ΔT则代表延迟单元的延迟量。

另外，为避免突波，选取计数值CV的变化时间点落在调变时钟信号MCK0～MCK7的高位准周期内或低位准周期内。比如，选取计数值CV由0变为1的时间点落在时钟信号MCK0与MCK1皆为高位准周期内或皆为低位准周期内，如图9A所示。

图9B显示如何根据选取计数值CV来组合出输出时钟信号CLK_OUT，其中T代表输入时钟信号CLK_IN的周期。当选取计数值CV为0时，调变时钟信号MCK0输出成输出时钟信号CLK_OUT，依此类推。输出时钟信号CLK_OUT的频率会随着时间改变，以达成展频的目的。

图10显示输出时钟信号CLK_OUT的周期与相位移，其横轴为选取计数值CV。如当选取计数值CV为1时，输出时钟信号CLK_OUT的周期为T+d1*ΔT(因为将调变时钟信号MCK1当成输出时钟信号CLK_OUT)，而其相对的相位移为P1。由图10可看出，此时的调变波形属于Hershey kiss波形，而且输出时钟信号CLK_OUT的周期平均值刚好为T。如图10所示，选取计数值CV用格雷码以降低突波。图11显示输出时钟信号CLK_OUT的频率，其横轴为选取计数值CV。由图11可看出，输出时钟信号CLK_OUT的频率平均值约等于输入时钟信号CLK_IN的频率。

现将解释如何产生第一及第二计数器信号CNT1及CNT2，以有效避免突波。如果时钟选择及输出单元130以递增方式产生计数值CV时，控制单元150或350将输出时钟信号CLK_OUT延迟一段延迟时间以产生第一计数器信号CNT1及第二计数器信号CNT2。此延迟时间至少大于调变时钟信号MCK0～MCKm-1的相邻两调变时钟信号间的最大相位差。以上述为例，此延迟时间至少大于d1*ΔT～d7*ΔT中的最大者。比如，选取计数值CV由1变为2时，输出时钟信号CLK_OUT的上升边缘要取样到调变时钟信号MCK1与MCK2的高位准。

此外，当可程序化计数器240以递减方式产生选取计数值CV时，控制单元150或350依输出时钟信号CLK_OUT产生第一及第二计数器信号CNT1和CNT2。比如，当计数值CV由2变为1时，输出时钟信号CLK_OUT的上升边缘要取样到调变时钟信号MCK1的高位准。

另外，如果调变波形成为指数型波形，图12显示出输出时钟信号CLK_OUT的周期与相位移，而图13显示输出时钟信号CLK_OUT的频率，其中横轴为选取计数值CV。

此外，时钟信号展频产生电路利用(1)单路径的时钟延迟链的时钟延迟链模块与利用(2)双路径的时钟延迟链的时钟延迟链模块，两者的展频效果及降低EMI效果比较如下，其中假设，前者使用由两个反相器串接组成的延迟组件，后者使用如图8所示的反相器作为延迟组件。图14示出上述两者分别产生的输出时钟信号CLK_OUT的周期随时间的变化，其中曲线1410对应到利用(1)单路径的时钟延迟链的时钟延迟链模块，曲线1420对应到利用(2)双路径的时钟延迟链的时钟延迟链模块。图15示出上述两者分别的输出时钟信号CLK_OUT的时钟周期分布对周期变化的关系图，其中曲线1510及1520分别对应到利用单路径及双路径的时钟延迟链的时钟延迟链模块。由此可知，依据本发明的时钟信号展频产生电路利用(2)双路径的时钟延迟链的时钟延迟链模块，在相同的展频比率下就可做出更小的调变比率(modulation ratio)的频率，可更有效地降低系统EMI。

综上所述，本发明上述实施例具有下列优点：

一、高弹性：通过改变调变方式，可组合出不同的输出时钟信号。时钟信号展频产生电路的第二实施例还具有可改变展频比率的功能，其应用的弹性更高。

二、有效避免突波：(1)在上述实施例中，计数值的格式为格雷码，可避免时钟信号不连续的问题及突波；以及(2)计数器时钟信号的上升/下降边缘要取样到相关调变时钟信号的高位准/低位准，也可避免突波问题。

三、具有省电控制：在有效产生展频时钟信号的同时，提供省电控制，能有效降低时钟延迟链的功率消耗。

四、降低EMI：在前述的利用双路径的时钟延迟链的时钟延迟链模块的实例中，在相同的展频比率下就可做出更小的调变比率(modulation ratio)的频率，可更有效地降低系统EMI。

五、可适用于高频电路：在本案实施例中，在展频时并不需要将输入时钟信号除频，所以可适用于高频的输入时钟信号。

综上所述，虽然本发明已以优选实施例披露如上，然而其并非用于限定本发明。本发明所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，可作各种更改与修饰。因此，本发明的保护范围应当以所附权利要求限定的范围为准。

主要组件符号说明

100、300：时钟展频产生电路

110、210、310、410A、410B、810：时钟延迟链模块

130：时钟选择及输出单元

150、350：控制单元

211_1～211_N：时钟延迟链

213_1～213_(N-1)、413_1～413_(N-1)：选择单元

414、415_1～415_3：选择单元

450_1～450_3：选择单元组合

811_1、811_8：双重路径的时钟延迟链

811_1_1、811_1_2：子时钟延迟链

850_1：选择单元组

870：前置电路

871：栓锁器

1410、1420：周期随时间变化的曲线

1510、1520：时钟周期分布随周期变化的曲线。

Claims

1.一种时钟展频产生电路，用于将输入时钟信号展频成输出时钟信号，所述时钟展频产生电路包括：

时钟延迟链模块，包括多个时钟延迟链，各个时钟信号延迟链包括多个延迟单元，所述时钟延迟链模块用于将所述输入时钟信号延迟以产生延迟时钟信号群，所述延迟时钟信号群包括多个延迟时钟信号；

时钟选择及输出单元，用于选择性地根据所述延迟时钟信号群，产生所述输出时钟信号；

控制单元，耦接至所述时钟延迟链模块及所述时钟选择及输出单元，所述控制单元依据所述输出时钟信号产生多个计数器信号以及依据所述多个计数器信号产生多个省电控制信号，其中，所述时钟选择及输出单元依据所述多个计数器信号，将所述多个延迟时钟信号组合成所述输出时钟信号，其中，所述时钟延迟链模块依据所述多个省电控制信号选择性地开启所述多个时钟延迟链。

2.根据权利要求1所述的时钟展频产生电路，其中，所述时钟延迟链模块进一步包括：多个选择单元，用于耦接所述多个时钟延迟链以形成串联结构，其中所述多个选择单元依据所述多个省电控制信号选择性地开启所述多个时钟延迟链，以产生所述延迟时钟信号群。

3.根据权利要求2所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述形成串联结构的所述多个时钟延迟链依次逐一开启。

4.根据权利要求2所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述形成串联结构的所述多个时钟延迟链依次逐一开启后，又反序逐一关闭，以产生所述延迟时钟信号群。

5.根据权利要求1所述的时钟展频产生电路，其中，所述控制单元依据所述输出时钟信号及展频比率选择值产生所述多个计数器信号、依据所述多个计数器信号及所述展频比率选择值产生所述多个省电控制信号以及依据所述展频比率选择值产生至少一个展频比率设定信号，其中，所述时钟延迟链模块依据所述展频比率设定信号选择所述多个时钟延迟链中至少二个时钟延迟链形成对应于所述展频比率选择值的时钟延迟链回路，以产生所述延迟时钟信号群。

6.根据权利要求5所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述时钟延迟链回路的各时钟延迟链依次逐一开启，以产生所述输出时钟信号。

7.根据权利要求5所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述时钟延迟链回路的各时钟延迟链依次逐一开启后，又反序逐一关闭，以产生所述输出时钟信号。

8.根据权利要求5所述的时钟展频产生电路，其中，所述时钟延迟链模块进一步包括：

多个第一选择单元，用于耦接所述多个时钟延迟链以使所述多个时钟延迟链形成串联结构；

多个第二选择单元，用于耦接所述多个时钟延迟链的所述串联结构中一个时钟延迟链的输出端与不相邻的另一时钟延迟链的输入端；

其中所述多个第一选择单元及所述多个第二选择单元，依据所述多个省电控制信号及所述至少一个展频比率设定信号，选择所述多个时钟延迟链中至少二个时钟延迟链形成对应于所述展频比率选择值的所述时钟延迟链回路，以产生所述延迟时钟信号群。

9.根据权利要求8所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述时钟延迟链回路的各时钟延迟链依次逐一开启，以产生所述输出时钟信号。

10.根据权利要求9所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述时钟延迟链回路的各时钟延迟链依次逐一开启后，又反序逐一关闭，以产生所述输出时钟信号。