CN107872224A - 频率合成器 - Google Patents

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CN107872224A CN201710660815.6A CN201710660815A CN107872224A CN 107872224 A CN107872224 A CN 107872224A CN 201710660815 A CN201710660815 A CN 201710660815A CN 107872224 A CN107872224 A CN 107872224A
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张志强
杨忠杰
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Abstract

本发明实施例涉及一种频率合成器。具体而言，本发明实施例的频率合成器包括：参考振荡器，其经配置以产生具有参考频率的第一时钟信号；及除法器控制器，其经配置以接收所述第一时钟信号、第二时钟信号及乘数值。所述除法器控制器经配置以获得所述第一时钟信号的频率对所述第二时钟信号的频率的比率且将所述所得比率除以所述乘数值以获得控制器输出值。除法器经配置以接收所述第一时钟信号及控制器输出值且输出具有等于所述第一时钟信号的所述频率除以所述控制器输出值的频率的输出时钟信号。

Description

频率合成器
技术领域
本揭露涉及一种频率合成器，且更尤其涉及一种可用于诸如高速电路及/或无线电路等装置的计数锁定回路(CLL)频率合成器。
背景技术
电子电路通常包含一种用于产生一或多个已知频率的系统。此类已知频率通常与时钟信号有关。时钟信号可使用振荡器电路及/或频率合成器来产生。振荡器电路通常能够产生单个时钟信号。但频率合成器通常能够使用单个参考信号来产生多个时钟信号。所述参考信号可由振荡器电路产生。典型频率合成器电路可利用锁相回路(PLL)电路。PLL电路包含反馈回路。PLL的回路滤波器占据相对大区域且所述回路可遭受二阶闭合回路或较高阶闭合回路的稳定性问题。另外，诸如电压控制振荡器(VCO)及/或数字控制振荡器(DCO)等存在于典型频率合成器电路中的模拟块可对特定程序敏感。
发明内容
根据本发明的实施例，一种频率合成器包括：参考振荡器，其经配置以产生具有参考频率的第一时钟信号；除法器控制器，其经配置以接收所述第一时钟信号、第二时钟信号及乘数值，所述除法器控制器经配置以获得所述第一时钟信号的频率对所述第二时钟信号的频率的比率且将所述所得比率除以所述乘数值以获得控制器输出值；及除法器，其经配置以接收所述第一时钟信号及所述控制器输出值且输出具有等于所述第一时钟信号的所述频率除以所述控制器输出值的频率的输出时钟信号。
根据本发明的实施例，一种用于产生输出时钟信号的方法包括：接收第一时钟信号及第二时钟信号；接收乘数值；获得所述第一时钟信号的频率对所述第二时钟信号的频率的比率；通过将所述所得比率除以所述乘数值而计算控制器输出；及将所述第一时钟信号的所述频率除以所述控制器输出值以获得输出时钟信号。
根据本发明的实施例，一种频率合成器包括：参考振荡器，其经配置以产生具有参考频率的第一时钟信号；除法器控制器，其包括第一计数器电路、比较电路及第二计数器电路，所述除法器控制器经配置以接收所述第一时钟信号、第二时钟信号及乘数值，所述除法器控制器经配置以获得所述第一时钟信号的频率对所述第二时钟信号的频率的比率且将所述所得比率除以所述乘数值以获得控制器输出值；除法器，其经配置以接收所述第一时钟信号及所述控制器输出值且输出具有等于所述第一时钟信号的所述频率除以所述控制器输出值的频率的输出时钟信号；及反馈回路，其经配置以将误差信息从所述除法器控制器传递到所述参考振荡器以使所述参考振荡器能够调整所述第一时钟信号的所述频率且减小所述输出时钟信号的实际频率与所述输出时钟信号的所要频率之间的频率误差。
附图说明
当与附图一起阅读时，依据以下详细说明最佳地理解本揭露的方面。注意，根据行业中的标准实践，各种构件并未按比例绘制。实际上，为论述清晰起见，可任意地增加或减小各种构件的尺寸。
图1是根据某些实施例的频率合成器的实例的示意图。
图2是图解说明根据某些实施例的图1的频率合成器的操作的时序图。
图3是根据某些实施例的除法器控制器的实例的示意图。
图4是图解说明根据某些实施例的图3的除法器控制器的操作的时序图。
图5是阐述根据某些实施例的图1的频率合成器在不同输出频率下的操作的例示性表格。
图6是图解说明根据某些实施例的图3的除法器控制器的第一误差减小操作的时序图。
图7是图解说明根据某些实施例的图3的除法器控制器的第二误差减小操作的时序图。
图8是根据某些实施例的频率合成器的第二实例的示意图。
图9是阐述根据某些实施例的图8的频率合成器在不同输出频率下的操作的例示性表格。
图10是图解说明根据某些实施例的本文中所阐述的频率合成器的实例的操作的流程图。
具体实施方式
以下揭露内容提供用于实施所提供目标物的不同构件的诸多不同实施例或实例。为了简化本揭露，下文阐述组件及布置的特定实例。当然，此类组件及布置仅是实例且并不意欲是限制性的。举例来说，以下说明中的第一构件形成在第二构件上方或所述第二构件上可包含其中第一构件与第二构件直接接触地形成的实施例，且还可包含其中额外构件可形成在第一构件与第二构件之间使得第一构件与第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复组件符号及/或字母。此重复是出于简化及清晰目的且本身不指定所论述的各种实施例及/或配置之间的关系。
在各种实施例中，本揭露提供可解决现有频率合成器的一或多个缺点的新颖频率合成器。在某些实施例中，所述频率合成器可为可用于诸如高速电路及/或无线电路等装置中的全数字式计数锁定回路(CLL)频率合成器。在某些实施例中，所述频率合成器可使用用于频率锁定的前馈方法。
图1是根据某些实施例的频率合成器的实例的示意图。在某些实施例中，图1中所图解说明的频率合成器100可为独立电路及/或可并入到较大电路中。在某些实施例中，频率合成器100可实施为集成电路装置。频率合成器100包含用于产生具有已知频率的时钟信号的参考振荡器(RO)101。在图1中所图解说明的实例中，参考振荡器101产生具有5GHZ的频率(FRO)的时钟信号106。在某些实施例中，所述参考振荡器可产生具有10MHz、100MHz、250MHZ、500MHZ、1GHz、2GHZ、2.5GHz、5GHZ或另一适合频率的频率的时钟信号106。由参考振荡器101产生的时钟信号的输出频率图解说明为具有频率(FRO)的时钟信号106。频率合成器100还包含具有频率(FIN)的另一输入时钟信号102。输入时钟信号102的频率也是已知频率。在图1中所图解说明的实例中，输入时钟信号102的频率是10MHz。还可使用其它频率。
参考振荡器时钟信号106及时钟信号102输入到除法器控制器103。连同两个时钟输入106及102一起，除法器控制器103还接收被称为乘数(M)104的第三输入。在图1中所图解说明的实例中，乘数104的值是20。在某些实施例中，还可选择其它乘数值。除法器控制器103的输出是整数值(Q)105。如下文更详细地阐释，可使用以下关系来确定Q的值：
Q＝N/M，其中N＝FRO/FIN。
因此，在图1中所图解说明的实例中，Q的值是(5GHz/10MHz)/20＝25。除法器107接收来自参考振荡器101的时钟信号及整数值Q且输出等于FRO/Q的频率信号。如下文更详细地论述，工作控制器108控制由除法器107输出的频率信号的工作循环(dutycycle)且输出具有频率(FOUT)的输出时钟信号109。如图1的实例中所图解说明，输出时钟信号109的频率是200MHZ。
如图1中所图解说明，频率合成器100包含从输入时钟信号106到除法器控制器103且然后到除法器107的前馈回路。如上文所论述，前馈回路有助于为除法器107提供Q值。在某些实施例中，可在电路设计期间预选输入时钟信号106的频率，且可能在通过调整输入时钟信号102及乘数值104的频率的操作期间产生所要输出时钟信号109。在某些实施例中，可在电路设计期间预选输入时钟信号106的频率及输入时钟信号102的频率，且可能在通过调整乘数值104的操作期间产生具有所要频率的输出时钟信号109。在例示性实施例中，可使用以下关系来计算输出时钟信号109的频率：
FOUT＝FIN*M。
图2是图解说明根据某些实施例的图1的频率合成器100的操作的时序图。如图2中所图解说明，假定具有10MHz的频率的输入时钟信号(Fin)，可通过在输入时钟信号(Fin)的一个循环期间计数输入(参考)时钟信号(Fro)的循环的数目而计算值N。在图2(及图1)中所展示的实例中，输入时钟信号102的频率是Fin＝10MHz且输入(参考)时钟信号的频率是Fro＝5GHz，因此，N等于500。通过针对输入(参考)时钟信号(Fro)的每个N/M循环产生一个脉冲而产生输出信号(Fout)的频率。在图2所图解说明的实例中，M等于20，因此在输入时钟信号(Fin)的单个循环期间产生总计25个脉冲。所述脉冲的频率对应于频率合成器100的输出时钟信号(Fout)的所要输出频率。在图2中所图解说明的实例中，输出频率是200MHz。
图3是根据某些实施例的除法器控制器的实例的示意图。在某些实施例中，图3中所图解说明的除法器控制器103可实施为图1(例如，在103处)中所图解说明的频率合成器100的一部分。图4是图解说明根据某些实施例的图3的除法器控制器103的操作的时序图。图4与图3一起经阐述以辅助对除法器控制器103的理解。在某些实施例中，除法器控制器103经配置以获得是参考振荡器输入时钟信号106与输入时钟信号102的频率比率的N的值。然后N的值除以乘数值104以获得除法器控制器103的输出(Q)。在图3及图4中，输入信号106的频率是输入信号102的频率的10倍(Fro＝10*Fin)且乘数值(M)是5。此类值有助于图解说明除法器控制器的操作且不应被视为所阐述实施例的限制构件。举例来说，在图1中，输入时钟信号106的频率是输入时钟信号102的频率的500倍且乘数值(M)是20。
如图3中所图解说明，除法器控制器103包含第一计数器201、比较电路(例如，执行一个＝＝函数)202及第二计数器203。第一计数器201接收来自参考振荡器101的第一(参考)时钟信号106作为输入。如图4中所图解说明，输入时钟信号106的频率具有是输入时钟信号102的频率的倍数的频率。在图3及4中所图解说明的实例中，输入时钟信号的频率是输入时钟信号102的频率的10倍。因此，如所图解说明，在与输入时钟信号102循环一次相同的时间量中，输入时钟信号106循环10次。如上文所论述，此类频率的比率对应于变量(N)的值。每当输入(参考)时钟信号106循环时，第一计数器201递增内部计数值且将所述计数值输出到比较电路202。在图4中所图解说明的实例中，第一计数器201在输入时钟信号106的每一循环的前导边缘上递增。在某些实施例中，第一计数器201可在输入时钟信号106或与输入时钟信号106相关联的某些其它度量的下降边缘上递增。
比较电路202接收第一计数器的输出及乘数104。在此情形中，乘数值是5(M(5))。比较电路202经配置以确定乘数104与第一计数器值何时是彼此相等的。因此，一旦第一计数器的值达到5，比较电路的输出便切换(例如，从低值切换到高值)。当比较电路202的输出切换时，第一计数器201内的值经由反馈回路而重设。另外，第二计数器203内的值递增。再次返回图4，所得时序图图解说明第二计数器203的值在第一计数器201的前导边缘处递增。因此，每当第一计数器201达到5的值时，第二计数器递增1。在图3及4中所图解说明的实例中，第二计数器203在输入时钟信号的每一循环的结束处输出2的值。因此，输出Q的值是2。如关于图1而论述，Q是N对M的比率，在图4的情形中，Q是10对5或10对2的比率。
图5是阐述根据某些实施例的图1的频率合成器100在不同输出频率下的操作的例示性表格。如图5中所图解说明，频率合成器产生不同输出频率109可为合意的。在图5中，例示性目标输出频率包含250MHz、260MHz、270MHz、280MHz、290MHz及300MHz。输入时钟信号102的频率固定在10MHz处且输入时钟信号106的频率固定在5GHz(或5000MHz，如图5中所展示)处。因此，针对目标输出频率中的每一者而言，N的值是500。如上文所论述，输出频率确定为输入时钟信号102的频率与乘数104的乘积。可通过将N除以M来计算所要Q值。如在图5中的表格中所见，Q值(在图5中展示为N/M)并非总是整数值。在某些情形中，经期望以产生输出时钟信号109的目标频率的Q值可为复合值。如上文关于图3及4而论述，除法器控制器电路使用第一计数器及第二计数器来产生Q值。在此情形中，电路设计产生整数值。因此，除法器控制器在输出Q值之前将所述Q值四舍五入到最接近整数值可为必要的。然而，由于通过将参考频率除以Q值而确定输出频率109，因此作为所述四舍五入操作的结果而引入误差。在图5中的表格的最后列中图解说明此潜在误差值。在某些实施例中，执行误差减小操作以提供为目标输出频率的较佳匹配。
图6是图解说明根据某些实施例的图3的除法器控制器的第一误差减小操作的时序图。图7是图解说明根据某些实施例的图3的除法器控制器的第二误差减小操作的时序图。图6及7中所图解说明的误差减小操作几乎是相同操作，惟在图6中降低输入(参考)时钟信号106的频率以减小输出频率误差且在图7中增加参考电压以减小输出频率误差除外。
如图6中所图解说明，输入(参考)时钟信号106的频率是输入频率的10倍且乘数值是3。因此，在输入时钟信号106的10个循环之后，第一计数器201具有1的余数值R。在某些实施例中，余数值可小于或大于倍数值104的一半。根据本文中所阐述的某些实施例，如果R的值小于乘数值104的一半(如图6中所图解说明)，那么降低输入时钟信号106的频率。在某些实施例中，可将输入时钟信号106的频率降低到导致0的余数值R的值。在图6中所图解说明的实例中，可将输入(参考)时钟信号106的频率降低到输入时钟信号102的频率的九(9)倍以将余数值R减小到0。以此方式，第一计数器值并不包含余数值R。
如图7中所图解说明，输入(参考)时钟信号106的频率是输入时钟信号102的频率的10倍且乘数值是6。因此，在参考电压的10个循环之后，第一计数器201具有4的余数值R。如上文关于图6而论述，由于R的值大于乘数值104的一半，因此增加输入(参考)时钟信号106的频率直到余数值R减小到0为止。在图7中所图解说明的实例中，将输入(参考)时钟信号106的频率增加到输入时钟信号102的频率的十二(12)倍，因此余数值R是0。以此方式，第一计数器值并不包含余数值R。
图8是根据某些实施例的频率合成器的第二实例的示意图。如所图解说明，图8中的频率合成器300类似于图1中所图解说明的频率合成器100。频率合成器300不同于图1中所图解说明的实施例，因为频率合成器300包含产生具有频率(FDCO)的数字控制输入时钟信号303的数字控制振荡器302。另外，除法器控制器103产生余数值(R)301且将余数值301(或类似误差信息)传递到数字控制振荡器302。在操作中，数字控制振荡器302使用余数值301来调整数字控制输入时钟信号303的频率以减小输出时钟信号109的频率的误差。在某些实施例中，数字控制振荡器302可经配置以按被称为增益(KDCO)的预定值(例如，10MHz、20MHz、30MHz、40MHz、50MHz等)增加及/或降低数字控制输入时钟信号303的频率。
图9是阐述根据某些实施例的图8的频率合成器在不同输出频率下的操作的例示性表格。在图9中，输入时钟信号102的频率固定在10MHz处且所要输出频率以10MHz的增量从200MHz到300MHz变化。针对每一目标输出频率的数字控制输入时钟信号303的初始频率是5GHz。然而，使用关于图8而阐述的包含余数301的值的反馈，向上或向下调整数字控制输入时钟信号303的频率。如图9中所图解说明，以20MHz的增量调整经调整数字控制频率。一般来说，通过KDCO÷[四舍五入(N/M)]而给出频率误差。因此，N/M越大，频率误差将越小，且KDCO越小，频率误差将越小。
为了图解说明图8中所图解说明的反馈的益处，本文中阐述图5与图9的比较。举例来说，关于图5中300MHz的目标输出频率，频率误差为约2％。因为输入时钟信号106的频率固定在5GHz处且乘数104设定在30的值处。因此，实际输出频率与目标输出频率不同。然而，关于图9，将数字控制输入时钟信号303的频率调整为高出80MHz(4*KDCO)到5080MHz。此调整使实际Q值更接近于17的经四舍五入Q值。由于执行Q的较小调整(即，存在较小四舍五入的误差)，因此实际输出频率接近于输出时钟信号109的所要输出频率且减小实际输出频率与目标输出频率之间的误差。
在例示性实施例中，可通过以下关系来确定频率合成器300的最大频率误差：
误差＝KDCO/Q
如上文关于图2而论述，除法器107的输出是处于等于输出频率的频率的一系列脉冲。在某些实施例中，工作控制器108经配置以将此信号的工作循环调整到所要等级。举例来说，在某些实施例中，输出频率109具有50％或约50％(例如，45％到55％)的工作循环可为合意的。为了完成此，工作控制器108延伸除法器输出的高等级直到输出时钟信号109的周期的一半为止。在某些实施例中，工作控制器108可比较数字控制输入时钟信号与除法器107的输出。如果给定Q的值，那么工作控制器108可使输出时钟信号的输出频率保持处于高等级直到0.5*Q+1脉冲的上升边缘为止。如果Q的值是奇数，那么工作控制器108可使输出时钟信号的输出频率保持处于高等级直到0.5*Q脉冲的下降边缘为止。
图10是图解说明根据某些实施例的本文中所阐述的频率合成器的实例的操作的流程图。为了易于理解，相对于图8中所图解说明的结构来阐述图10的操作。但是，图10的操作还同样适用于其它结构。如图10中所图解说明，在操作1001处，频率合成器300接收来自数字控制振荡器302的数字控制输入时钟信号303及第二输入时钟信号102。在操作1002中，由频率合成器300(且更具体地说，除法器控制器103)接收乘数值104。在操作1003处，除法器控制器103获得数字控制输入时钟信号303的频率对第二时钟信号102的频率的比率。在操作1004处，除法器控制器103通过将所述比率除以乘数M而计算Q的值。在步骤1005处，将数字控制时钟信号106的频率除以所述Q值以获得具有所要输出频率或接近于所述所要输出频率的频率的输出时钟信号。在操作1006处，工作控制器108将所述输出时钟信号的工作循环调整到所要工作循环(例如，50％)。如图10中所进一步图解说明，在操作1007处，除法器控制器103还将误差信息(R)传递回到数字控制振荡器302。在操作1008处，数字控制振荡器302调整数字控制输入时钟信号303的频率。经调整时钟信号替换先前数字控制时钟信号。
在某些实施例中，本文中所阐述的频率合成器可受益于以下优点中的一或多者。在某些实施例中，所述频率合成器可不包含可减小由频率合成器占据的区域的回路滤波器。在某些实施例中，所述频率合成器可不遭受与二阶闭合回路相关联的不稳定性问题，因为所述频率合成器可不包含反馈回路或可仅具有一个一阶反馈回路。在某些实施例中，可更易于借助标准单元设计来实施所述频率合成器，因为所述频率合成器是全数字式设计——即，在某些实施例中，所述频率合成器可不包含任何模拟组件。
本文中所阐述的实施例可提供一种频率合成器，所述频率合成器包括：参考振荡器，其经配置以产生具有参考频率的第一时钟信号；及除法器控制器，其经配置以接收所述第一时钟信号、第二时钟信号及乘数值。所述除法器控制器经配置以获得所述第一时钟信号的频率对所述第二时钟信号的频率的比率且将所述所得比率除以所述乘数值以获得控制器输出值。除法器经配置以接收所述第一时钟信号及控制器输出值且输出具有等于所述第一时钟信号的所述频率除以所述控制器输出值的频率的输出时钟信号。
本文中所阐述的实施例可提供一种全数字式频率合成器，所述全数字式频率合成器包括：参考振荡器，其经配置以产生具有参考频率的第一时钟信号；及除法器控制器，其包括第一计数器电路、比较电路及第二计数器电路。所述除法器控制器可经配置以接收所述第一时钟信号、第二时钟信号及乘数值，且可经配置以获得所述第一时钟信号的频率对所述第二时钟信号的频率的比率且将所述所得比率除以所述乘数值以获得控制器输出值。还可提供除法器，所述除法器经配置以接收所述第一时钟信号及所述控制器输出值且输出具有等于所述第一时钟信号的所述频率除以所述控制器输出值的频率的输出时钟信号。可提供反馈回路，所述反馈回路经配置以将误差信息从所述除法器控制器传递到所述参考振荡器以使所述参考振荡器能够调整所述第一时钟信号的所述频率且减小所述输出时钟信号的实际频率与所述输出时钟信号的所要频率之间的频率误差。
本文中所阐述的实施例可提供一种用于产生输出时钟信号的方法，所述方法包含：接收第一时钟信号及第二时钟信号；接收乘数值；及获得所述第一时钟信号的频率对所述第二时钟信号的频率的比率。所述方法可更包括通过将所述所得比率除以所述乘数值而计算控制器输出；及将所述第一时钟信号的所述频率除以所述控制器输出值以获得输出时钟信号。
在某些实施例中，所述频率合成器可更包括：工作控制器，其经配置以获得所述输出时钟信号且调整所述输出时钟信号的工作循环。在某些实施例中，所述工作控制器可经配置以将所述输出时钟信号的所述工作循环调整到50％。在某些实施例中，可仅使用数字电路组件来实施所述频率合成器。在某些实施例中，可选择所述乘数值使得所述乘数值与所述第二输入时钟信号的所述频率的乘积等于所述输出时钟信号的频率。在某些实施例中，除法器控制器的输出可为整数值。在某些实施例中，所述除法器控制器可包括第一计数器电路、比较电路及第二计数器电路。在某些实施例中，所述除法器控制器可经配置以将误差信息传递到反馈回路中的参考振荡器以使所述参考振荡器能够调整所述第一时钟信号的所述频率且减小所述输出时钟信号的实际频率与所述输出时钟信号的所要频率之间的频率误差。在某些实施例中，所述参考振荡器可为数字控制振荡器。在某些实施例中，所述数字控制振荡器可经配置以按预定频率增量调整所述第一时钟信号的所述频率。
前述内容概述数个实施例的构件，使得所属领域的技术人员可较佳地理解本揭露的方面。所属领域的技术人员应了解，其可容易地将本揭露用作用于设计或修改其它程序及结构以实施与本文中所引入的实施例相同的目的及/或达成与本文中所引入的实施例相同的优点的基础。所属领域的技术人员还应认识到，此类等效构造并不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下在本文中做出各种改变、替换及更改。
符号说明
100 频率合成器
101 参考振荡器
102 输入时钟信号/时钟信号/时钟输入/输入信号/第二输入时钟信号/第二时钟信号
103 除法器控制器
104 乘数/乘数值/倍数值
105 整数值/除法器控制器
106 时钟信号/参考振荡器时钟信号/时钟输入/时钟信号/输入时钟信号/参考振荡器输入时钟信号/输入信号/(参考)时钟信号/输入(参考)时钟信号/数字控制时钟信号
107 除法器
108 工作控制器
109 输出时钟信号/所要输出时钟信号/输出频率
201 第一计数器
202 比较电路
203 第二计数器
300 频率合成器
301 余数值/余数
302 数字控制振荡器
303 数字控制输入时钟信号
Fdco 频率
Fin 频率/输入时钟信号
Fout 频率/输出信号/输出时钟信号
Fro 频率/输入(参考)时钟信号
M 乘数/乘数值
N 值/变数
Q 整数值/输出/值
R 余数值/误差信息

Claims (1)

1.一种频率合成器，其包括：
参考振荡器，其经配置以产生具有参考频率的第一时钟信号；
除法器控制器，其经配置以接收所述第一时钟信号、第二时钟信号及乘数值，所述除法器控制器经配置以获得所述第一时钟信号的频率对所述第二时钟信号的频率的比率且将所述所得比率除以所述乘数值以获得控制器输出值；及
除法器，其经配置以接收所述第一时钟信号及所述控制器输出值且输出具有等于所述第一时钟信号的所述频率除以所述控制器输出值的频率的输出时钟信号。
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