JP4824591B2 - 同期掃引シンセサイザ - Google Patents
同期掃引シンセサイザ Download PDFInfo
- Publication number
- JP4824591B2 JP4824591B2 JP2007025420A JP2007025420A JP4824591B2 JP 4824591 B2 JP4824591 B2 JP 4824591B2 JP 2007025420 A JP2007025420 A JP 2007025420A JP 2007025420 A JP2007025420 A JP 2007025420A JP 4824591 B2 JP4824591 B2 JP 4824591B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- sweep
- value
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
従来の周波数シンセサイザについて図8を用いて説明する。図8は、従来の周波数シンセサイザの構成ブロック図である。
図8に示すように、従来の周波数シンセサイザは、VCO(Voltage Controlled Oscillator:電圧制御発振器)1と、分周器2と、位相比較器3と、ループフィルタ4とを備えている。
分周器2は、VCO1で生成される発振周波数Fout を1/Nに分周する。
ループフィルタ4は、位相比較器3からの位相差信号に基づいてVCO1に制御電圧を出力するループフィルタである。
このようなスイープジェネレータでは、スタート周波数からストップ周波数までをのこぎり波を用いてリニアに変化させることは可能であった。図9は、のこぎり波による掃引を示す模式説明図である。
図9に示すように、のこぎり波のリニア部分を用いて周波数を変化させた場合、周波数は、時間に対して一定の傾きで変化していく。
このような波形では、例えば、共振周波数を検出する場合等は、どの周波数が最適であるのか検出困難である。
尚、高速で掃引を行う周波数シンセサイザに関する従来技術としては、特開2005−265484号公報(特許文献1)、特開平5−60809号公報(特許文献2)、特開平10−160771号公報(特許文献3)、特開平11−308287号公報(特許文献4)がある。
また、特許文献2には、スペクトラムアナライザにおいて、同期した掃引信号をスイープジェネレータに与え、ゲーテッドスイープモードを動作させる構造が記載されている。
特許文献4には、周波数シンセサイザにおいて、同期引き込み動作しながらスイープさせる構造が記載されている。
図10に示すように、階段波形は、一定時間毎に周波数を一定値だけ変化させるものであり、一定周波数が一定時間保持されるために、例えば、共振周波数を検出する場合等に好都合である。掃引は、同期パルスに同期して行われる。
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る同期掃引シンセサイザは、周波数の変化量と、変化の時間間隔(ステップ周波数/時間)とを規定するスイープ条件が与えられ、スイープ開始の指示が入力されると、当該時間間隔で掃引同期パルスを出力すると共に、掃引同期パルスに同期してステップ周波数分加算した周波数の値を出力するスイープ周波数カウンタを備え、スイープ周波数カウンタから出力された周波数の値に基づいて、位相比較器及びデジタルフィルタにパラメータを出力し、VCOを制御する構成としており、階段波形で周波数を高速変化させ、且つスイープタイミングに同期した同期パルスを出力することができるものである。
本発明の実施の形態に係る同期掃引シンセサイザの構成について図1を用いて説明する。図1は、本発明の実施の形態に係る同期掃引シンセサイザの構成を示す構成ブロック図である。
図1に示すように、本発明の実施の形態に係る同期掃引シンセサイザ(本シンセサイザ)は、VCO11と、分周器(NN)12と、LPF(Low Pass Filter)13と、AD変換器(A/D)14と、基準クロック発生部15と、DA変換器(D/A)22と、電圧出力部23と、加算器24と、FPGA(Field Programmable Gate Array)で構成される部分として、キャリアリムーブ16と、逆回転ベクトル乗算部17と、位相の時間差検出部18と、加算器19と、位相差の累積加算部20と、ループフィルタ21と、パラメータ出力部25とを備え、更に、本シンセサイザの特徴部分として、分周比固定スイッチ(分周比固定SW)41と、スタート/スイープ周波数切替スイッチ(スタート/スイープ周波数切替SW)42と、スイープ周波数カウンタ43を備えている。
分周器(NN)12は、VCO11の出力を外部から入力される分周値(NN)に基づき、1/NNに分周してLPF13に出力する。
AD変換器14は、LPF13からの信号を、基準クロック発生部15からの40MHz(fs)のクロックでサンプリングすることによりアナログからデジタルに変換し、FPGAのキャリアリムーブ16に出力する。
加算器24は、電圧出力部23から出力される電圧を、DA変換器22から出力される制御信号で補正して、VCO11への制御電圧として出力するものである。
位相の時間差検出部18は、逆回転ベクトル乗算部17において減速された回転ベクトルVに基づいて、サンプリング時間毎の位相差を検出する。この位相差は、減速された回転ベクトルVの周波数に対応する値となる。また、位相の時間差検出部18は、PLLにおけるロックを検出するとロック検出信号を外部に出力する。
位相差の累積加算部20は、加算器19からの出力を一定時間累積加算して出力するものである。位相差の累積加算部20は、フィルタによって構成され、ダンピングを最適値に設定している。
尚、キャリアリムーブ16、逆回転ベクトル乗算部17、位相の時間差検出部18、加算器19、位相差の累積加算部20及びパラメータ出力部25は、請求項に記載した位相比較部に相当している。
そして、本シンセサイザのパラメータ出力部25の特徴として、周波数設定情報は、スタート/スイープ周波数切り替えスイッチ42を介して入力される。
切り替え信号1は、外部に接続されたパーソナルコンピュータ等の制御装置から入力される制御信号であり、請求項に記載された第1の切り替え信号に相当する。
次に、本シンセサイザの特徴部分の構成及び各部の動作について図2を用いて説明する。図2は、分周比固定スイッチ41とスタート/スイープ周波数切り替えスイッチ42とスイープ周波数カウンタ43の概略構成ブロック図である。
図2に示すように、スタート/スイープ周波数切り替えスイッチ42は、外部の制御装置から与えられるスタート周波数の値、又はスイープ周波数カウンタ43からの周波数の値を周波数設定情報としてパラメータ出力部25に出力する。
ここで、スイープ条件について図3を用いて説明する。図3は、スイープ条件を示す模式説明図である。
図3に示すように、例えば、スイープ条件が100Hz/10μsecであれば、10μsec毎の同期パルスに合わせて周波数の値に100Hz加算して出力することを表す。つまり、周波数の値は、10μsec毎に100Hzずつ階段状に増加する値となる。
尚、スイープ条件には、スイープを開始するスイープスタート周波数及びスイープを停止するストップ周波数の情報も含まれている。
ここで、本シンセサイザにおける分周値(NN)の設定方法について説明する。
パラメータ出力部25は、分周比固定スイッチ41に分周値を出力するものであり、通常、周波数設定情報が入力される度に分周値を算出して、NN(1)として出力する。NN(1)は、従来のようにリニアな掃引を行う場合に対応する分周値である。
制御装置からの切り替え信号2は、スイープ開始前にはNN(1)側に切り替え、スイープ開始時にNN(2)側に切り替えるものである。NN(2)側に切り替える信号は、スイープ周波数カウンタ43に入力されるスイープスタートトリガと同じ信号でよい。
次に、本シンセサイザの特徴部分の動作について図2を用いて説明する。
動作開始前に、外部の制御装置から、スタート/スイープ周波数切り替えスイッチ42にスタート周波数の値が与えられ、スイープ周波数カウンタ43にスイープ条件として、ステップ周波数/保持時間と、スイープスタート周波数と、ストップ周波数とが設定され、更に、パラメータ出力部25に、スイープスタート周波数と、ストップ周波数とが設定される。
また、スイープ周波数カウンタ43が出力する周波数の値の初期値として、スタート周波数が設定される。
次に、実際のスイープ実測波形について図4を用いて説明する。図4は、スイープ実測波形の例を示す波形図である。
図4では、スイープ中心周波数が、413,663,232Hzであり、スイープ周波数(スイープスタート周波数とストップ周波数の差)が8,800,000Hzであり、スイープ条件(スイープの傾き)が440Hz/100μsecの場合を例として示している。
図4に示すように、100μsec毎に440Hz加算される階段状の波形が実現されている。
図5では、複数のスイープ条件を組み合わせて、スイープの傾きを変更しながら掃引した場合の波形を示している。
本発明の実施の形態に係る同期掃引シンセサイザによれば、スイープ周波数カウンタ43が、周波数の変化量と、変化の時間間隔(ステップ周波数/時間)とを規定するスイープ条件が与えられ、スイープスタートトリガが入力されると、当該時間間隔で掃引同期パルスを出力し、ステップ周波数分カウントアップした周波数の値を当該パルスに同期して出力し、パラメータ出力部25が、スイープ周波数カウンタ43からの周波数の値に基づいて各種パラメータを算出して出力するようにしているので、シンセサイザ出力を、階段波形で高速に掃引することができ、且つスイープタイミングに同期した同期パルスを出力することができる効果がある。
Claims (6)
- 入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、該発振周波数信号を分周する分周器と、該分周された信号をアナログ/デジタル変換するAD変換器と、該アナログ/デジタル変換された信号と所望の周波数信号との位相を比較し、位相差に応じた位相差信号を出力する位相比較部と、該位相差信号に基づいて前記電圧制御発振器を制御する制御信号を出力するループフィルタと、該制御信号をデジタル/アナログ変換するDA変換器とを備え、
前記位相比較部が、特定のスタート周波数でロックが検出されるまでは、位相差信号を生成するのに必要な分周値を、前記スタート周波数に基づいて算出して前記分周器に出力し、ロックが検出されると、予め与えられたスイープ条件に基づいて出力される掃引同期パルスに同期して、前記スイープ条件に従って算出された周波数の値に基づいて前記分周値を算出して前記分周器に出力し、
前記電圧制御発振器が、前記位相比較部でロックが検出されるまでは、特定のスタート周波数を提供し、ロックが検出された後は、階段波形となるスイープ周波数を提供することを特徴とする同期掃引シンセサイザ。 - スイープ周波数は、一定時間間隔で特定周波数分を上昇させて形成することを特徴とする請求項1記載の同期掃引シンセサイザ。
- スイープ周波数は、一定時間間隔又は特定周波数を変更することにより、スイープ傾きを変更することを特徴とする請求項2記載の同期掃引シンセサイザ。
- 入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、該発振周波数信号を分周する分周器と、該分周された信号をアナログ/デジタル変換するAD変換器と、該アナログ/デジタル変換された信号と所望の周波数信号との位相を比較し、位相差に応じた位相差信号を出力する位相比較部と、該位相差信号に基づいて前記電圧制御発振器を制御する制御信号を出力するループフィルタと、該制御信号をデジタル/アナログ変換するDA変換器とを備え、
前記位相比較部は、入力された周波数設定情報に基づいて、位相差信号を生成するのに必要な分周値を算出するパラメータ出力部と、
スイープ開始のトリガを検出すると、予め与えられた一定時間間隔の値と特定周波数の値とを含むスイープ条件に基づいて、前記一定時間間隔で掃引同期パルスを出力すると共に、保持している周波数の値に前記特定周波数分加算した周波数の値を前記掃引同期パルスに同期して出力するスイープ周波数カウンタと、
スタート周波数でのロック検出により入力される第1の切り替え信号を検出すると、前記パラメータ出力部に出力する周波数設定情報を、特定のスタート周波数の値から、前記スイープ周波数カウンタからの周波数の値に切り替えて出力する第1のスイッチと、を備えたことを特徴とする同期掃引シンセサイザ。 - パラメータ出力部が、第1のスイッチから入力される周波数設定情報に基づいて第1の分周値を算出する一方、スイープの中心周波数の値に基づいて第2の分周値を算出して保持するパラメータ出力部であり、
位相比較部は、
スイープ開始により入力される第2の切り替え信号を検出すると、前記パラメータ出力部から出力される分周値を、第1の分周値から第2の分周値に切り替えて、スイープ期間中固定で出力する第2のスイッチを備えたことを特徴とする請求項4記載の同期掃引シンセサイザ。 - スイープ条件に含まれる一定時間間隔の値又は特定周波数の値を変更することで、スイープの傾きを変更することを特徴とする請求項4又は請求項5記載の同期掃引シンセサイザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007025420A JP4824591B2 (ja) | 2007-02-05 | 2007-02-05 | 同期掃引シンセサイザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007025420A JP4824591B2 (ja) | 2007-02-05 | 2007-02-05 | 同期掃引シンセサイザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008193389A JP2008193389A (ja) | 2008-08-21 |
JP4824591B2 true JP4824591B2 (ja) | 2011-11-30 |
Family
ID=39753049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007025420A Active JP4824591B2 (ja) | 2007-02-05 | 2007-02-05 | 同期掃引シンセサイザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4824591B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4850959B2 (ja) | 2009-06-12 | 2012-01-11 | 日本電波工業株式会社 | Pll回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4998217A (en) * | 1989-05-01 | 1991-03-05 | Motorola, Inc. | Sweep generator linearization system and method |
US5130670A (en) * | 1991-08-01 | 1992-07-14 | Hewlett-Packard Company | Phase-locking circuit for swept synthesized source preferably having stability enhancement circuit |
JP2648704B2 (ja) * | 1991-12-09 | 1997-09-03 | ソニー・テクトロニクス株式会社 | 周波数掃引信号発生方法 |
JPH08201450A (ja) * | 1995-01-27 | 1996-08-09 | Advantest Corp | スペクトラムアナライザ |
JPH09196977A (ja) * | 1996-01-16 | 1997-07-31 | Advantest Corp | スペクトラムアナライザ |
-
2007
- 2007-02-05 JP JP2007025420A patent/JP4824591B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008193389A (ja) | 2008-08-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107528583B (zh) | 使用采样时间至数字转换器的倍频延迟锁定环路 | |
US8610508B2 (en) | Injection-locked oscillator | |
JP4567974B2 (ja) | 試験装置 | |
EP2436119B1 (en) | Phase lock loop with a multiphase oscillator | |
JP5011440B2 (ja) | Fm変調器 | |
EP1184670B1 (en) | Waveform measuring apparatus | |
JP2007189455A (ja) | 位相比較回路およびそれを用いたpll周波数シンセサイザ | |
JP4824591B2 (ja) | 同期掃引シンセサイザ | |
JP2011151532A (ja) | 周波数ジェネレータ | |
JP2002055124A (ja) | 波形測定装置 | |
EP0454955B1 (en) | Sampling clock generating circuit | |
JP2017112458A (ja) | スペクトラム拡散クロック発生回路及びスペクトラム拡散クロック発生方法 | |
TW201220700A (en) | PLL circuit | |
US5777464A (en) | Spectrum analyzer | |
KR101107722B1 (ko) | 광대역 디지털 주파수 합성기 | |
JP2008278479A (ja) | デジタルシンセサイザ | |
JPH07120942B2 (ja) | Pll回路 | |
JP2004241960A (ja) | 周波数シンセサイザ | |
EP2806563A1 (en) | Phase lock detection in fractional-Q digital PLL | |
KR101600168B1 (ko) | 초기 튜닝전압 조정 기반 주파수 합성기 및 그를 위한 위상 동기 제어 장치 | |
JP3204175B2 (ja) | クロック位相同期回路 | |
JP2006186502A (ja) | Pll装置及び映像同期制御装置 | |
JPH1098379A (ja) | クロック位相同期回路 | |
KR200157538Y1 (ko) | 무조정 전압제어발진기를 가진 위상제어루프회로 | |
JPH0690166A (ja) | 周波数シンセサイザ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091207 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110428 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110510 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110630 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110908 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4824591 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |