JPH1098379A - クロック位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】回路動作を高速化することなく、出力クロック
ジッタ・ワンダを低減するクロック位相同期回路の提
供。 【解決手段】シフトレジスタ４は位相比較結果３０１を
出力信号１４１で遅延させ、位相比較結果の位相を複数
生成し、複数の位相差検出回路６１〜６Ｎでは、サンプ
リングクロック１６１を用いて位相の変動を検出し、変
動値判定回路７で変動制御信号７０１を生成する。ディ
ジタル位相差加減算回路９では位相差サンプリング回路
５の出力ディジタル位相比較結果５０１と変動制御信号
７０１の加減算を行い、位相差サンプリング回路５で検
出可能な位相変動よりも小さな位相変動に対応したディ
ジタル制御情報９０１を生成することで電圧制御発振器
１４の出力制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号に位相同
期したクロックを生成するクロック位相同期回路に関
し、特に、位相比較結果をディジタル値として処理する
クロック位相同期回路に関する。

【０００２】

【従来の技術】従来、この種のクロック位相同期回路の
うち、ディジタル的に位相情報を処理する代表的な回路
として、例えば特開昭６０−１９００２４号公報、特開
昭６３−４６８１４号公報、特開平４−２１２１２号公
報の記載が参照される。

【０００３】図６は、従来のクロック位相同期回路の代
表的な構成を示すブロック図である。図６を参照する
と、入力信号１００は、入力信号分周回路１で位相比較
周波数に分周され、位相比較回路３の一の入力端に入力
される。分周回路２は、分周器５３の出力信号５３１を
位相比較周波数に分周し、比較信号２０１を位相比較回
路３の他端に出力する。

【０００４】基準発振器５１は、出力信号５３１の原振
となる基準信号を分周器５３へ出力する。

【０００５】分周器５３は、分周数制御回路５２の出力
制御信号に従い基準発振器５１の基準出力を分周して出
力信号５３１として出力すると共に、位相情報を不感帯
制御回路５４へ出力する。

【０００６】不感帯制御回路５４は、不感帯制御信号５
４０を生成して出力する。

【０００７】分周数制御回路５２は、位相比較回路３の
出力位相比較結果及び不感帯制御回路５４から出力され
る不感帯制御信号５４０に従い、分周器５３で分周する
分周数を決定し、分周信号５２０を出力する。

【０００８】次に、この従来のクロック位相同期回路の
動作について説明する。図６に示した従来のクロック位
相同期回路においては、基準発振器５１に出力信号の基
準となる原振クロックを用意しておき、入力信号と出力
信号の位相差をディジタル値として検出する。このディ
ジタル値として検出した位相差に従い、基準発振器５１
の出力を分周する分周数を変更することで、入力信号と
出力信号間の位相同期を確立している。

【０００９】更に、入力信号と出力信号間に生じる微少
な定常位相誤差を、分周制御回路５２が検出し、分周数
を変更してしまうことで生じるジッタを防ぐため、一定
以内の位相差の場合には、分周数を変更しないようにす
る不感帯制御回路５４を設けている。

【００１０】上述した従来のクロック位相同期回路は、
基準発振器５１の出力を分周する分周数を変えることで
出力信号を得るものであるが、出力信号の基準となる電
圧制御発振器（ＶＣＯ）の制御はアナログ信号で行い、
位相差情報を、一旦、ディジタル値として保存する、別
の構成の従来のクロック位相同期回路も存在する。

【００１１】図７は、アナログ信号制御型ＶＣＯを用い
た従来のクロック位相同期回路の構成を示すブロック図
である。図７を参照すると、この従来のクロック位相同
期回路において、入力信号１００は、入力信号分周回路
１で位相比較周波数に分周され、位相比較回路３の一の
入力端に入力される。分周回路２は、電圧制御発振器１
４の出力信号１４１を位相比較周波数に分周し、比較信
号２０１を位相比較回路３の他の入力端に出力する。制
御信号発生回路１６は、位相差検出用発振器１５の出力
信号に従い位相比較回路３の出力位相比較結果をディジ
タル値としてサンプリングするためのサンプリングクロ
ック１６１と、サンプリングされたディジタル位相情報
を位相比較周期でラッチするためのラッチ信号１６２を
生成して出力する。

【００１２】位相差サンプリング回路５は、位相比較回
路３の出力を制御信号発生回路１６の出力サンプリング
クロック１６１でサンプリングし、サンプリングされた
ディジタル値をディジタル位相比較結果５０１として出
力する。

【００１３】位相制御情報ラッチ回路１８は、位相差サ
ンプリング回路５の出力ディジタル位相比較結果５０１
を制御信号発生回路１６の出力ラッチ信号１６２の周期
でディジタル制御値１８１として保持し出力する。

【００１４】電圧制御発振器１４は、位相制御情報ラッ
チ回路１８の出力ディジタル制御値１８１をＤ／Ａ変換
回路１２にてアナログ信号に変換した後、ループフィル
タ１３にて高調波成分を抑圧した制御信号１３１に応じ
て発振し、出力信号１４１を出力する。

【００１５】次に、この従来のクロック位相同期回路の
動作について説明する。図７において、位相比較回路３
は、入力信号１００を入力信号分周回路１で分周した出
力の立ち上がりエッジと、電圧制御発振器１４の出力信
号１４１を分周回路２で分周した出力の立ち上がりエッ
ジを検出し、位相比較結果３０１を出力する。

【００１６】位相差サンプリング回路５は、カウンタ等
で構成され、入力信号分周回路１の出力立ち上がりエッ
ジから分周回路２の出力立ち上がりエッジまでの位相差
を位相比較結果３０１より制御信号発生回路１６の出力
サンプリングクロック１６１でカウントする。

【００１７】位相制御情報ラッチ回路１８は、位相比較
回路３の位相比較周波数と同一周期のラッチ信号１６２
で位相差サンプリング回路５の出力ディジタル位相比較
結果５０１をラッチすることで、位相比較回路３の位相
比較結果３０１をディジタル値に変換して保持すること
ができる。このようにして、位相比較結果をディジタル
値として扱うことで、ＬＳＩ等への取り込みが容易な構
成となっている。

【００１８】図８は、図７における位相差サンプリング
回路５での動作を説明するためのタイムチャートであ
る。図８のタイムチャートを参照して、図７に示した従
来のクロック位相同期回路の動作の一部を説明する。

【００１９】図８において、ある時点でのサンプリング
クロック１６１と出力信号１４１との位相関係が図８
（ａ）及び図８（ｂ−１）である時、位相比較回路３の
出力位相比較結果３０１は、図８（ｃ−１）であるもの
とする。この時、図８（ｃ−１）の位相比較結果３０１
の立ち上がりエッジは、電圧制御発振器１４の出力を分
周回路２で位相比較周波数に分周した比較信号の立ち上
がりエッジを表しており、位相比較結果３０１が“Ｌ”
レベルである区間をサンプリングクロック１６１でカウ
ントすることにより位相比較結果３０１をディジタル値
に変換している。従って、位相差サンプリング回路５で
は、時刻ｗ１において“Ｌ”レベル、時刻ｗ２において
“Ｈ”レベルを検出する。

【００２０】次に、電圧制御発振器１４の出力信号の位
相が変動していった場合を考える。図８（ｂ−１）の出
力信号１４１を基準に、図８（ｂ−２）、図８（ｂ−
３）に示すように出力信号１４１の位相が変化した場
合、時刻ｗ１及び時刻ｗ２で検出される位相比較結果３
０１の値は、各々“Ｌ”レベル、“Ｈ”レベルであるこ
とから、最終的に検出するディジタル制御値１８１は、
図８（ｂ−１）の場合と同一になる。

【００２１】同様に、出力信号１４１の位相が変化して
いき、図８（ｂ−４）の位相にまでずれると、時刻ｗ１
及びｗ２で検出される位相比較結果３０１が共に“Ｌ”
レベルとなるので、最終的に検出するディジタル制御値
１８１が変わり、電圧制御発振器１４の出力信号１４１
が、入力制御信号１３１（ＶＣＯ１４の制御電圧信号）
に応じて変化することになる。従って、サンプリングク
ロック１６１の周期以上の出力位相変化が発生した場合
に、電圧制御発振器１４の出力が変化する構造となって
いる。

【００２２】

【発明が解決しようとする課題】上記した従来のクロッ
ク位相同期回路は下記記載の問題点を有している。

【００２３】（１）第１の問題点は、高安定度のジッタ
・ワンダの無い出力信号を得ることが困難である、とい
うことである。

【００２４】その理由は、図６に示したような、従来の
クロック位相同期回路においては、出力信号の精度を高
めるため、分周器で分周可能な分周数を増やす必要が生
じるので、基準発振器の原振クロック周波数を高くしな
ければならないが、周波数が高くなるほど、高安定度の
基準発振器を作成することは困難となり、出力信号にジ
ッタ・ワンダが生じてしまう、ことによる。

【００２５】更に、不感帯制御回路を設けて同期状態で
の分周制御を鈍らせているので、位相変動の検出が遅れ
ることになり、出力信号にワンダが生じるというのも、
その理由である。

【００２６】一方、図７に示したような従来のクロック
位相同期回路においては、位相比較結果をサンプリング
クロックでサンプリングするため、サンプリングクロッ
ク周期以上の位相差が発生しないと、電圧制御発振器の
制御信号が変化せず、この量子化誤差成分がジッタ・ワ
ンダ成分として、出力信号に現れることになる、という
のもその理由である。

【００２７】（２）第２の問題点は、回路構成が複雑に
なる、ということである。

【００２８】その理由は、図６に示したような従来のク
ロック位相同期回路では、分周器で分周可能な分周数を
増やすと回路規模が増大する、ことによる。更に、基準
発振器の原振周波数を高くすると回路の動作周波数が高
くなるので、回路構成が複雑になるというのも理由であ
る。

【００２９】ます、図７に示したような従来のクロック
位相同期回路では、サンプリング誤差を減少させるため
にサンプリングクロックの周波数を高くすると、位相差
サンプリング回路の動作周波数が高くなり、回路の実現
が困難になり、回路規模が増大する、というのもその理
由である。

【００３０】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、回路動作周波数を
高くすることなく、出力信号のジッタ・ワンダを低減す
ることを可能とするクロック位相同期回路を提供するこ
とにある。

【００３１】本発明の他の目的は、位相比較結果をディ
ジタル値として処理することで、入力断等が発生した場
合でも、出力信号の位相が急激に変化することを防ぐこ
とが可能なクロック位相同期回路を提供することにあ
る。

【００３２】

【課題を解決するための手段】前記目的を達成するた
め、本発明のクロック位相同期回路は、位相比較結果を
出力信号で遅延した複数位相の位相比較結果を用いて出
力信号の位相変動を検出することで、微少な出力位相変
動に応じたディジタル制御情報を生成するものである。

【００３３】より具体的には、本発明は、入力信号に位
相同期したクロックを生成するクロック位相同期回路に
おいて、前記入力信号及び出力信号の位相比較結果をデ
ィジタル値（「ディジタル位相比較結果」という）とし
てサンプリングする位相差サンプリング手段と、前記位
相比較結果をサンプリング、及びラッチするためのタイ
ミング制御信号を発生する制御信号発生手段と、前記出
力信号にて前記位相比較結果を遅延させる遅延手段と、
前記遅延手段の出力結果に基づき、位相の変動を検出す
る位相差検出手段と、前記位相差検出手段より位相変動
の変動量を検出して変動制御信号を出力する変動値判定
手段と、前記位相差サンプリング手段から出力される前
記ディジタル位相比較結果と前記変動値判定手段から出
力される変動制御信号とを演算処理して、位相同期ルー
プを構成する電圧制御発振器への制御情報を出力する手
段と、を含むことを特徴とする。

【００３４】また、本発明は、前記入力信号を位相比較
周波数に分周した基準比較信号と、前記出力信号を位相
比較周波数に分周した比較信号から同期状態を判定する
同期状態判定手段と、前記位相差サンプリング手段の出
力ディジタル位相比較結果を前記制御信号発生手段のラ
ッチ信号周期で複数周期分保持しておくディジタル位相
差保持手段と、前記同期状態判定手段の判定結果に基づ
き前記電圧制御発振器への制御情報を切り替える位相情
報切替手段と、を含み、入力信号と出力信号が非同期に
なった場合には、前記ディジタル位相差保持手段に保持
されている、非同期となる前の、ディジタル位相比較結
果を制御情報として出力し、前記出力信号を制御するこ
とを特徴とする。

【００３５】さらに、本発明は、入力信号に位相同期し
たクロックを生成するクロック位相同期回路において、
位相比較結果をサンプリングし位相比較周波数周期でラ
ッチするためのサンプリングクロック及びラッチ信号を
生成する制御信号発生回路と、前記位相比較結果をディ
ジタル値としてサンプリングする位相差サンプリング回
路と、前記位相比較結果を遅延させて前記位相比較結果
とサンプリングクロックとの位相をＮ（２以上の整数）
位相生成するシフトレジスタと、前記シフトレジスタで
遅延された位相比較結果から前記位相比較結果の変動を
判定する位相差検出回路と、前記位相差検出回路の出力
検出結果を多数決判定する変動値判定回路と、を備え、
前記位相差サンプリング回路で検出可能な位相変動より
も小さな位相変動を検出する、ことを特徴とする。

【００３６】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、位相比較結果（図１の３０１参照）をディジタル値
としてサンプリングする位相差サンプリング手段（図１
の５参照）と、位相比較結果（図１の３０１）をサンプ
リングし、及びラッチするための制御信号を発生する手
段（図１の位相差検出用発振器１５及び制御信号発生回
路１６）と、出力信号で位相比較結果を遅延させる遅延
手段（図１のシフトレジスタ４参照）と、この遅延手段
の出力結果に基づき位相の変動を検出する位相差検出手
段（図１の６）と、位相差検出手段（図１の６）より位
相変動の変動量を検出して制御信号（図１の７０１）を
出力する変動値判定手段（図１の７）と、位相差サンプ
リング手段（図１の５）の出力と変動値判定手段（図１
の７０１）の出力を加減算することで制御情報を細かく
制御するディジタル位相差加減算手段（図１の９）と、
を含む。

【００３７】また、本発明は、その好ましい実施の形態
において、入力信号（図１の１００）と出力信号（図１
の１４１）が非同期になった場合には、非同期になる前
の位相情報に従い出力信号（図１の１４１）を制御する
ことも他の特徴である。具体的には、本発明は、その好
ましい実施の形態において、入力信号（図１の１００）
を位相比較周波数に分周した基準比較信号（図１の１０
１）と、出力信号（図１の１４１）を位相比較周波数に
分周した比較信号（図１の２０１）から同期状態を判定
する同期状態判定手段（図１の１１）と、位相差サンプ
リング手段（図１の５）の出力ディジタル位相比較結果
（図１の５０１）を制御信号発生手段（図１の１６）か
ら出力されるラッチ信号周期で複数周期分保持しておく
ディジタル位相差保持手段（図１の８）と、同期状態判
定手段の判定結果に基づき選択するディジタル制御情報
を切り替える位相情報切替手段（図１の１０）と、を含
む。

【００３８】本発明の実施の形態においては、位相差検
出手段（図１の６）を用いて、サンプリングクロック周
期よりも小さな位相変動を検出でき、これに対応したデ
ィジタル制御情報に基づいて電圧制御が制御されるの
で、出力信号のジッタ・ワンダを低減することができ
る。

【００３９】また、出力信号（図１の１４１）を用いた
シフトレジスタ（図１の４）により、サンプリングクロ
ックと位相比較結果との位相を複数生成している。この
ため、サンプリングクロックの周波数を高くすることな
く、微少な位相変動を検出することができる。

【００４０】入力信号と出力信号が非同期となった場合
には、ディジタル位相差保持手段（図１の８）に保持さ
れていたディジタル位相情報に位相情報切替手段（図１
の１０）を介して切り替え、電圧制御発振器（図１の１
４）を制御している。このため、入力断等が発生した場
合にも、出力信号の位相が急激に変化することを防ぐこ
とができる。

【００４１】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１は、本発明のクロック位相同期回路にお
ける一実施例の構成を示すブロック図である。

【００４２】図１を参照すると、本実施例において、入
力信号１００は、入力信号分周回路１で位相比較周波数
に分周され、位相比較回路３の一の入力端及び同期状態
判定回路１１の一の入力端に基準比較信号１０１として
入力される。分周回路２は、電圧制御発振器１４の出力
信号１４１を位相比較周波数に分周し、比較信号２０１
を位相比較回路３の他の入力端及び同期状態判定回路１
１の他の入力端に出力する。位相比較回路３は、基準比
較信号１０１と比較信号２０１の位相比較を行い、位相
比較結果３０１を出力する。

【００４３】制御信号発生回路１６は、位相差検出用発
振器１５の出力信号に従い、位相比較結果３０１をディ
ジタル値としてサンプリングするためのサンプリングク
ロック１６１と、サンプリングされたディジタル値を位
相比較周期でラッチするためのラッチ信号１６２を生成
して出力する。

【００４４】位相差サンプリング回路５は、位相比較回
路３から出力される位相比較結果３０１を制御信号発生
回路１６の出力サンプリングクロック１６１にてサンプ
リングし、サンプリングしたディジタル値をディジタル
位相比較結果５０１として出力する。

【００４５】シフトレジスタ４は、位相比較結果３０１
を電圧制御発振器１４の出力信号１４１でシフトさせる
回路であり、出力信号１４１を、分周回路２で分周した
比較信号２０１が表す位相と、制御信号発生回路１６の
出力サンプリングクロック１６１と、の位相をＮ（２以
上の整数）位相生成し、遅延位相比較結果４０１、４０
２、…４０Ｎを出力する。

【００４６】位相差検出回路６−１、６−２、…６−Ｎ
は、サンプリングクロック１６１で遅延位相比較結果４
０１、４０２、…４０Ｎをサンプリングし、遅延位相比
較結果４０１、４０２、…４０Ｎが表す位相の変化点を
検出すること、で検出結果６０１、６０２、…６０Ｎを
出力する。

【００４７】整数変動値判定回路７は、ラッチ信号１６
２に従いＮ個の位相差検出回路６−１〜６−Ｎの出力検
出結果６０１〜６０Ｎを多数決判定することで、位相比
較結果３０１の表す位相の進み・遅れを判定し、位相差
サンプリング回路５の出力するディジタル位相比較結果
５０１の最小位ビットよりも小さな値を表す変動制御信
号７０１を出力する。

【００４８】ディジタル位相差加減算回路９は、ディジ
タル位相比較結果５０１と変動制御信号７０１をラッチ
信号１６２周期で加減演算し、ディジタル制御情報９０
１を出力する。

【００４９】ディジタル位相差保持回路８は、ディジタ
ル位相比較結果５０１をラッチ信号１６２周期で複数周
期分ラッチしておき、後述する同期情報１１１に従いデ
ィジタル保持情報８０１として出力する。

【００５０】同期状態判定回路１１は、基準比較信号１
０１と比較信号２０１より同期状態を判定し同期情報１
１１を出力する。

【００５１】位相情報切替回路１０は、同期情報１１１
に従い、同期が確立している場合にはディジタル制御情
報９０１を、同期が確立していない場合にはディジタル
保持情報８０１を選択して出力する。

【００５２】電圧制御発振器１４は、位相情報切替回路
１０の出力をＤ／Ａ変換回路１２でアナログ信号に変換
後、ループフィルタ１３で高調波成分を抑圧した制御信
号１３１に基づき出力信号１４１を出力する。

【００５３】次に、図１に示した本実施例の動作につい
て説明する。図２は、図１に示した本実施例における定
常状態での基本動作を表すタイミングチャートである。

【００５４】図１及び図２を参照すると、入力信号１０
０を位相比較周波数に分周した基準比較信号１０１、及
び出力信号１４１を位相比較周波数に分周した比較信号
２０１は、それぞれ図２（ｃ）、及び図２（ｄ）に示す
信号波形にて出力される。

【００５５】位相比較回路３は、基準位相比較信号１０
１と位相比較信号２０１の立ち上がりエッジを検出し、
位相比較結果３０１を図２（ｆ）に示す波形で出力す
る。サンプリングクロック１６１及び位相比較周期のラ
ッチ信号１６２は、位相差検出用発振器１５の出力に従
い図２（ａ）及び図２（ｅ）に示す波形として出力され
る。

【００５６】位相差サンプリング回路５はカウンタ等で
構成され、基準位相比較信号１０１と位相比較信号２０
１との位相差を位相比較結果３０１よりサンプリングク
ロック１６１を用いてディジタル値（ディジタル位相比
較結果５０１）として検出する。従って、図２（ｇ）に
示すように、時刻ｕ１からｕ３、時刻ｕ３から時刻ｕ４
の間が、位相差サンプリング区間となり、それ以外の区
間ではサンプリングを停止する。

【００５７】ディジタル位相差加減算回路９では、まず
ラッチ信号１６２に従い前記ディジタル位相比較結果５
０１をラッチする。この時、図２（ｇ）に示す位相差サ
ンプリング区間のサンプリングクロック１６１の数が位
相差を表すディジタル値となる。すなわち、図２におい
ては、時刻ｖ１からｖ２区間の位相差サンプリング区間
（時刻ｖ１からｕ２、及び時刻ｕ３からｖ２）のサンプ
リングクロック１６１の数が位相差を表すディジタル値
となり、この値に変動値判定回路７からの変動制御信号
７０１を加減算することで、図２（ｈ）に示すディジタ
ル制御情報９０１を得ることができる。

【００５８】定常状態においては、このディジタル制御
情報９０１が、位相情報切替回路１０を経由してＤ／Ａ
変換回路１２にてアナログ値に変換された後、ループフ
ィルタ１３にて高調波成分を抑圧した制御信号１３１と
して、電圧制御発振器１４を制御することにより、出力
信号１４１を得る。

【００５９】次に、本実施例において、入出力信号間に
位相変動が生じた場合の動作について図面を参照して説
明する。

【００６０】図３及び図４は、図１において、位相差検
出回路６の数をＮ＝３とし、出力信号の位相が変化した
場合における位相差検出回路の動作を説明するためのタ
イムチャートである。

【００６１】図３を参照すると、サンプリングクロック
１６１が図３（ａ）に示す波形であり、出力信号１４１
が図３（Ｉ）の（ｂ）に示す出力だった場合、位相比較
結果３０１及びシフトレジスタ４で出力信号１４１に従
い遅延した遅延位相比較結果は、図３（Ｉ）の（ｃ）〜
図３（Ｉ）の（ｆ）に示すような波形となる。

【００６２】ところで、本実施例の電圧制御発振器１４
の入力制御信号１３１は位相比較結果をディジタル値と
して処理しているので、量子化誤差を含んでおり、理想
とする制御信号とは若干の差を持つことになる。この結
果、入力信号と出力信号の間には位相の変動が発生す
る。その結果として、出力信号、位相比較結果及び遅延
位相比較結果が、図３（II）の（ｂ）〜図３（II）の
（ｆ）に示すように変化した場合を考える。

【００６３】まず、サンプリング回路５について、図３
（Ｉ）の（ｃ）と図３（II）の（ｃ）を比較すると、図
３のｔ１１のタイミングでのサンプリング検出結果は、
ともに“Ｈ”レベルであるので、位相の変動は検出しな
い。

【００６４】次に、位相差検出回路６−１について、図
３のｔ１２のタイミングで位相比較結果の変化を検出す
ると、図３（Ｉ）の（ｄ）では“Ｈ”レベル、図３（I
I）の（ｄ）では“Ｌ”レベルを検出することとなり、
出力信号の位相の遅れを検出することができる。

【００６５】同様にして、位相差検出回路６−２及び６
−３について、図３のｔ１３及びｔ１４のタイミングで
検出した結果は、位相変動検出無しとなる。

【００６６】従って、図３に示した例の場合には、検出
結果６０１は変動無し、検出結果６０２は遅れ検出、検
出結果６０３は変動無しの状態を、変動値判定回路７に
送出する。

【００６７】図４のタイミングチャートは、図３とは異
なる位相変動が発生した場合の位相差サンプリング回路
５と位相差検出回路６の動作を示したものである。

【００６８】図４においては、図４（ｅ）及び図４
（ｆ）に示すように、図４のｔ２３及びｔ２４のタイミ
ングで、位相差検出回路６−２及び６−３が位相の進み
を検出し出力することとなる。

【００６９】以上図３及び図４に示したように、位相差
検出回路６では、位相差サンプリング回路５が検出でき
ない小さな位相変動を検出することができるので、この
検出結果を多数決判定することにより、位相差サンプリ
ング回路５が検出したディジタル位相比較結果よりも小
さな値をディジタル値として制御することが可能とな
る。

【００７０】次に、図５は、図１に示した実施例におけ
るディジタル位相差加減算回路９での動作及び電圧制御
発振器１４の出力位相変動の例を示す図である。

【００７１】図５及び図１を参照すると、ディジタル位
相差加減算回路９でラッチ信号１６１周期で検出したデ
ィジタル位相差情報が変化しなかった場合を考え、その
時の下位５ビットが、図５（ａ）に示すように、“１１
１００”であるとする。但し、この時の、ディジタル値
の下位２ビットは、変動値判定回路７の出力変動制御信
号７０１を加減算するためのビットであり、位相差サン
プリング回路５では常時“００”として検出されるビッ
トであるものとする。

【００７２】上述したように、本実施例においては、サ
ンプリング回路５で位相変動が検出できない場合でも、
位相差検出回路６及び変動値判定回路７にて微少な位相
変動を検出することができることから、図５（ｂ）に示
すような変動制御信号７０１がディジタル位相差加減算
回路９０１へ入力される。

【００７３】ディジタル位相差加減算回路９では、ディ
ジタル位相比較結果５０１と変動制御信号７０１とをラ
ッチ信号１６２の周期で加減算することにより、図５
（ｃ）に示すようなディジタル制御情報９０１を出力
し、これによりサンプリングクロック１６１よりも小さ
な出力信号の位相変動に対応した制御が可能となる。

【００７４】最後に、入力信号が断になった場合の動作
について説明する。

【００７５】図１を参照して、入力信号１００が断にな
ると、位相比較回路３の出力位相比較結果３０１には入
力信号の位相情報が含まれなくなる。このため、位相比
較結果３０１を利用して電圧制御発振器１４を制御する
と、出力信号１４１の位相が急激に変化することとな
り、出力信号１４１を使用する後段の回路に影響を及ぼ
す。

【００７６】本実施例のクロック位相同期回路において
は、まず、ディジタル位相差保持回路８において、ディ
ジタル位相比較結果５０１をラッチ信号１６２の周期で
複数周期分ラッチしておき、入力信号断などで同期状態
判定回路１１が非同期を検出した場合には、同期情報１
１１に従い、非同期となる前のディジタル位相比較結果
をディジタル保持情報８０１として出力し、位相情報切
替回路１０で選択後出力する。

【００７７】これによって、入力断等が発生した場合に
も、出力信号の位相が急激に変化することのないクロッ
ク位相同期回路を提供することができる。

【００７８】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００７９】（１）本発明の第１の効果は、出力信号の
ジッタ・ワンダを低減することができる、ということで
ある。

【００８０】その理由は、本発明においては、位相差検
出回路で、サンプリングクロック周期よりも小さな位相
変動を検出でき、これに対応したディジタル制御情報に
基づいて、電圧制御発振器を制御することができる、よ
うな構成としたことによる。

【００８１】（２）本発明の第２の効果は、高速動作回
路を必要としないので、回路構成を簡易化する、という
ことである。

【００８２】その理由は、本発明においては、出力信号
にて駆動されるシフトレジスタにより、サンプリングク
ロックと位相比較結果との位相を複数生成する構成とし
たことにより、サンプリングクロックの周波数を高くす
ることなく、微少な位相変動を検出することができる、
ためである。

【００８３】（３）本発明の第３の効果は、出力信号の
急激な位相変動を防ぐことができる、ということであ
る。

【００８４】その理由は、本発明においては、入力信号
と出力信号が非同期となった場合には、保持していたデ
ィジタル位相情報に切り替えて、電圧制御発振器を制御
するように構成されているため、電圧制御発振器の制御
信号が急激に変化することが回避される、ことによる。

【図面の簡単な説明】

【図１】本発明のクロック位相同期回路の一実施例の構
成を示すブロック図である。

【図２】本発明のクロック位相同期回路の一実施例にお
ける定常状態での動作を説明するためのタイムチャート
である。

【図３】本発明のクロック位相同期回路の一実施例にお
いて、出力信号位相が変化した場合の位相差検出回路で
の動作を説明するためのタイムチャートである。

【図４】本発明のクロック位相同期回路の一実施例にお
いて、出力信号位相が図３とは異なる状態に変化した場
合の位相差検出回路での動作を説明するためのタイムチ
ャートである。

【図５】本発明のクロック位相同期回路の一実施例にお
けるディジタル位相差加減算回路での動作と、出力位相
変動についての動作を説明するための図である。

【図６】従来のクロック位相同期回路の構成の一例を示
すブロック図である。

【図７】従来のクロック位相同期回路の他の構成例を示
すブロック図である。

【図８】図７に示した従来のクロック位相同期回路の動
作を説明するためのタイミング図である。

【符号の説明】

１ 入力信号分周回路 ２ 分周回路 ３ 位相比較回路 ４ シフトレジスタ ５ 位相差サンプリング回路 ６ 位相差検出回路 ７ 変動値判定回路 ８ ディジタル位相差保持回路 ９ ディジタル位相差加減算回路 １０ 位相情報切替回路 １１ 同期状態判定回路 １２ Ｄ／Ａ変換回路 １３ ループフィルタ １４ 電圧制御発振器 １５ 位相差検出用発振器 １６ 制御信号発生回路 １８ 位相制御情報ラッチ回路 ５１ 基準発振器 ５２ 分周数制御回路 ５３ 分周器 ５４ 不感帯制御回路 １００ 入力信号 １０１ 基準比較信号 １１１ 同期情報 １３１ 制御信号 １４１ 出力信号 １６１ サンプリングクロック １６２ ラッチ信号 １８１ ディジタル制御値 ２０１ 比較信号 ３０１ 位相比較結果 ４０１〜４０Ｎ 遅延位相比較結果 ５０１ ディジタル位相比較結果 ５２０ 分周信号 ５３１ 分周器５３の出力信号 ５４０ 不感帯制御信号 ６０１〜６０Ｎ 検出結果 ７０１ 変動制御信号 ８０１ ディジタル保持情報 ９０１ ディジタル制御情報

Claims (7)

【特許請求の範囲】
1. 【請求項１】入力信号に位相同期したクロックを生成す
   るクロック位相同期回路において、 前記入力信号及び出力信号の位相比較結果をディジタル
   値（「ディジタル位相比較結果」という）としてサンプ
   リングする位相差サンプリング手段と、 前記位相比較結果をサンプリング、及びラッチするため
   のタイミング制御信号を発生する制御信号発生手段と、 前記出力信号にて前記位相比較結果を遅延させる遅延手
   段と、 前記遅延手段の出力結果に基づき、位相の変動を検出す
   る位相差検出手段と、 前記位相差検出手段より位相変動の変動量を検出して変
   動制御信号を出力する変動値判定手段と、 前記位相差サンプリング手段から出力される前記ディジ
   タル位相比較結果と前記変動値判定手段から出力される
   変動制御信号とを演算処理して、位相同期ループを構成
   する電圧制御発振器への制御情報を出力する手段と、 を含むことを特徴とするクロック位相同期回路。
2. 【請求項２】前記入力信号及び前記出力信号がそれぞれ
   位相比較周波数に分周されて位相比較されることを特徴
   とする請求項１記載のクロック位相同期回路。
3. 【請求項３】前記入力信号を位相比較周波数に分周した
   基準比較信号と、前記出力信号を位相比較周波数に分周
   した比較信号から同期状態を判定する同期状態判定手段
   と、 前記位相差サンプリング手段の出力ディジタル位相比較
   結果を前記制御信号発生手段のラッチ信号周期で複数周
   期分保持しておくディジタル位相差保持手段と、 前記同期状態判定手段の判定結果に基づき前記電圧制御
   発振器への制御情報を切り替える位相情報切替手段と、
   を含み、 入力信号と出力信号が非同期になった場合には、前記デ
   ィジタル位相差保持手段に保持されている、非同期とな
   る前の、ディジタル位相比較結果を制御情報として出力
   し、前記出力信号を制御することを特徴とする請求項２
   記載のクロック位相同期回路。
4. 【請求項４】入力信号に位相同期したクロックを生成す
   るクロック位相同期回路において、 位相比較結果をサンプリングし位相比較周波数周期でラ
   ッチするためのサンプリングクロック及びラッチ信号を
   生成する制御信号発生回路と、 前記位相比較結果をディジタル値としてサンプリングす
   る位相差サンプリング回路と、 前記位相比較結果を遅延させて前記位相比較結果とサン
   プリングクロックとの位相をＮ（２以上の整数）位相生
   成するシフトレジスタと、 前記シフトレジスタで遅延された位相比較結果から前記
   位相比較結果の変動を判定する位相差検出回路と、 前記位相差検出回路の出力検出結果を多数決判定する変
   動値判定回路と、 を備え、 前記位相差サンプリング回路で検出可能な位相変動より
   も小さな位相変動を検出する、ことを特徴とするクロッ
   ク位相同期回路。
5. 【請求項５】前記位相差サンプリング回路の出力ディジ
   タル位相比較結果と、前記変動値判定回路の出力変動制
   御信号と、を前記位相比較周波数周期の前記ラッチ信号
   で加減算するディジタル位相差加減算回路を備え、 電圧制御発振器を制御するためのディジタル制御情報の
   精度を高め、ディジタルサンプリングの量子化誤差が原
   因となって出力信号に生じるジッタ・ワンダを低減する
   ようにしたことを特徴とする請求項４のクロック位相同
   期回路。
6. 【請求項６】前記サンプリングクロックと、前記位相比
   較結果の位相を複数生成するシフトレジスタが、出力信
   号で前記位相比較結果を遅延させることにより構成され
   てなることを特徴とする請求項４のクロック位相同期回
   路。
7. 【請求項７】入力信号を位相比較周波数に分周した基準
   比較信号と、出力信号を位相比較周波数に分周した比較
   信号と、から同期状態を判定する同期状態判定回路と、 前記位相差サンプリング回路の出力ディジタル位相比較
   結果を、前記制御信号発生回路の出力ラッチ信号周期で
   複数周期分保持しておくディジタル位相差保持回路と、 前記同期状態判定手段の判定結果に基づき選択するディ
   ジタル制御情報を切り替える位相情報切替回路と、を備
   え、入力断等の場合にも出力信号の位相が急激に変動し
   ないように制御する、ことを特徴とする請求項４のクロ
   ック位相同期回路。