JP2008278479A - デジタルシンセサイザ - Google Patents

Abstract

【課題】位相比較器および信号発振器をデジタル化することによって短時間に同期を確立し、同期状態を高精度でしかも高安定に保持することができるデジタルシンセサイザあるいはデジタル同期発振器を提供する。
【解決手段】少なくとも、デジタル位相比較器２１と、デジタル制御発振器２２と、分周器２３から構成する。
【効果】通信システムにおいて同じ周波数であることが必須の２つの入力信号の間で短時間に同期を確立し、入力信号が停止した場合あるいは取去られた場合にも、同期状態を高精度でしかも高安定に保持する。
【選択図】図１

Description

この発明は、位相比較器および信号発振器をデジタル化することによって、短時間に同期を確立し、同期状態を高精度でしかも高安定に保持することができる、デジタルシンセサイザあるいはデジタル同期発振器に関するものである。

従来から、位相比較器を全デジタル化する方法が提案されている。（例えば、特許文献１から４参照）
特開平１０−５０２２３２号 特開２０００−７７９９０号 特開２００２−７６８６３号

図５は、従来の「位相同期ループシンセサイザ」の実施例である。 図５において、１は位相同期ループシンセサイザ、１１は位相比較器、１２は電圧制御発振器（ＶＣＯ）、１３は分周器、１４は入力端子、１５は出力端子である。
電圧制御発振器１２は制御電圧に応じて発振周波数が変化し、その出力信号が分周器１３によってＮ分周され、位相比較器１１の一方の端子に入力される。
外部からの入力信号が入力端子１４に加えられると、前記位相比較器１１によって分周器１３の出力信号と位相が比較され、両者間の位相差に応じて、前記位相比較器１１に内臓されているチャージポンプによって制御電圧に変換され、前記電圧制御発振器１２の発振周波数を制御する。

前記電圧制御発振器１２の発振周波数が前記入力信号の周波数より高い場合には前記制御電圧は発振周波数を下げるように働き、逆の場合には発振周波数を高めるように働き、前記電圧制御発振器１２からの出力信号が、接続端子１４を介して外部に出力される。
図５に示す従来の技術では、前記電圧制御発振器１２の出力信号の周波数と入力信号の周波数を完全に同期させることは可能であるが、入力信号が停止した場合あるいは取去られた場合に、引続き同期状態を維持することが難しく、あるいは同期状態が維持されたとしても前記電圧制御発振器１２が自励発振状態となるため発振周波数が不安定となる問題点がある。

特許文献１に記載されている従来の「デジタル位相比較器」では、（要約）において「通信システムにおいて同じ周波数であることが必須の２つの周期的な入力信号の位相差を高解像度で、デジタル部品を使用して測定することに関する。」としているが、当該デジタル位相比較器の出力信号がデジタル低周波フイルタ（ＤＬＰ）を介してＶＣＯ（電圧制御発振器）の発振周波数を制御しているため、入力信号が停止した場合あるいは取去られた場合に、同期状態を正確に高安定に保持できない問題点がある。

特許文献２に記載されている従来の「デジタル位相比較器」では、（解決手段）において、「Ｄフリップフロップ１０，１２でラッチされた信号は、排他的論理和ゲート２２で、排他的論理和をとることにより位相差量が検出される。また、Ｄフリッブフロップ１６，１８の前後信号の排他的論理和をとることにより、２つの波形のエッジが抽出される。これらをＲＳフリップフロップ２６に供給することによって、位相差の符号（進み位相か遅れ位相か）が検出される。位相差量及び位相差符号は、カウンタ３０に供給され、ここで位相差が検出される。」としているが、当該デジタル位相比較器の出力信号がデジタルフイルタを介してアナログの位相差信号となっており、ＶＣＯ（電圧制御発振器）の発振周波数を制御することを目的としているため、入力信号が停止した場合あるいは取去られた場合に、同期状態を正確に高安定に保持できない問題点がある。

特許文献３に記載されている従来の「デジタル位相比較器」では、（解決手段）において、「アナログ位相比較器１と、２種類以上のクロックを発生するクロック発振器５と、アナログ位相比較器１の出力がアクティブな期間を、クロック発振器５の出力する第１のクロックでカウントアップする第１のデジタルカウンタ２と、アナログ位相比較器１の出力がアクティブな期間を、前記第１のクロックとは異なるクロック発振器５の出力する第２のクロックでカウントアップする第２のデジタルカウンタ３と、第１のデジタルカウンタ２の出力と第２のデジタルカウンタ３の出力との和を出力するデジタル加算器４とを備える。」としているが、デジタル加算器４から出力されるクロック信号のカウント数がデジタルシンセサイザにどのように用いられるかの記述がない問題点がある。

この発明は、位相比較器および信号発振器をデジタル化することによって短時間で同期を確立し、入力信号が停止した場合あるいは取去られた場合にも、同期状態を高精度でしかも高安定に保持することができるデジタルシンセサイザあるいはデジタル同期発振器を安価に実現するためのものである。

この発明に係わるデジタルシンセサイザあるいはデジタル同期発振器は、少なくとも、デジタル位相比較器と、デジタル制御発振器とから構成され、
前記デジタル位相比較器が、位相検出手段と、加減算手段と、フイルタ手段と、サンプルホールド手段とから構成され、
前記デジタル制御発振器が、前記サンプルホールド手段に蓄積された制御信号に対応した周波数および／あるいは位相の信号を発振しあるいは生成するための信号発振手段を有し、

前記位相検出手段が通信システムにおいて同じ周波数であることが必須の２つの入力信号の間の位相差および／あるいは周波数差に対応する加算信号と減算信号を出力し、
前記加減算手段が前記位相検出手段から出力される加算信号と減算信号を加減算して制御信号を出力し、あるいは同期確立時には同期確立信号を出力し、

前記フイルタ手段が前記制御信号から高周波成分を除去し、
前記サンプルホールド手段が前記制御信号を周期的にサンプリングして蓄積し、あるいは同期確立時にはサンプリングを停止して蓄積した制御信号を保持し、前記蓄積した制御信号によって前記デジタル制御発振器の周波数および／あるいは位相を制御することによって、
短時間に同期を確立し、同期状態を高精度でしかも高安定に保持することができるデジタルシンセサイザあるいはデジタル同期発振器を安価に実現できる。

従来のシンセサイザでは、位相比較器はデジタル化されているが、その出力信号はアナログ信号であり、当該アナログ信号によって電圧制御発振器（ＶＣＯ）の周波数を制御しているため、短時間に同期を確立し、入力信号が停止した場合あるいは入力信号が取去られた場合には、同期状態を高精度でしかも高安定に保持することが難しい問題点があった。

これに対して本発明のデジタルシンセサイザあるいはデジタル同期発振器では、デジタル位相比較器とデジタル制御発振器から構成されるため、通信システムにおいて同じ周波数であることが必須の２つの入力信号の間で、短時間に同期を確立し、入力信号が停止した場合あるいは取去られた場合にも、同期状態を高精度でしかも高安定に保持することができ、更に、アナログフイルタを構成する比較的に大容量のコンデンサを除く全ての回路を集積回路内に構成できるメリットが得られる。

この発明に係わるデジタルシンセサイザあるいはデジタル同期発振器は、図１および請求項１に本発明の第１の形態を示すように、少なくとも、デジタル位相比較器２１と、デジタル制御発振器２２と、分周器２３から構成され、通信システムにおいて同じ周波数であることが必須の２つの入力信号の間で、短時間に同期を確立し、入力信号が停止した場合あるいは取去られた場合にも、同期状態を高精度でしかも高安定に保持することができる。

図２および請求項１に本発明の第２の形態を示すように、デジタル位相比較器２１は、位相比較回路２１１、加減算器２１２、フイルタ回路２１３、サンプルホールド回路２１４、接続端子２１５ａ、２１５ｂおよび２１６〜２１８とから構成され、接続端子２１５ａ、２１５ｂに入力される通信システムにおいて同じ周波数であることが必須の２つの入力信号の間の周波数および／あるいは位相を比較し、当該比較した結果により、前記サンプルホールド回路２１４に制御信号を蓄積する。

図４に本発明の第３の形態を示すように、デジタル制御発振器２２は、加算器２２１と、ルックアップテーブル２２２と、デジタル・アナログコンバータ２２３と、必要に応じて、帯域通過フイルタ２２４とゼロ交叉点検出のためのコンパレータ２２５から構成される周知の数値制御発振器（Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）であり、前記デジタル位相比較器２１の内部のサンプルホールド回路２１４に蓄積された制御信号によって周波数および／あるいは位相が制御される。

（実施の形態１）
図１は本発明の第１の形態によるデジタルシンセサイザの構成図である。図１において、１はデジタルシンセサイザあるいはデジタル同期発振器、２１はデジタル位相比較器、２２はデジタル制御発振器、２３は分周器、２４、２５は接続端子である。
接続端子２４に入力信号が印加されると、デジタル位相比較器２１により、デジタル制御発振器２２の出力信号を分周器２３で分周した信号との間で位相および／あるいは周波数が比較され、比較結果に応じて、前記位相比較器２１に内蔵するサンプルホールド回路２１４に蓄積された制御信号によって、デジタル制御発振器２２の発振周波数が制御され、前記入力信号と同期した出力信号が接続端子２５から外部に出力される。
ここで、デジタル制御発振器２２には、数値制御発振器（ＮＣＯ）以外のデジタル制御発振器を用いても同様な効果が実現できる。

（実施の形態２）
図２は本発明の第２の形態によるデジタル位相比較器の構成図である。図２において、２１はデジタル位相比較器、２１１は位相比較回路、２１２は加減算器、２１３はフイルタ回路、２１４はサンプルホールド回路、２１５ａは同期確立出力端子、２１５ｂは同期保持入力端子、２１６、２１７は２つの入力信号の接続端子、２１８は制御信号出力端子である。

通信システムにおいて同じ周波数であることが必須の２つの入力信号が接続端子２１６および２１７を介して位相比較回路２１１に入力されると、図３に示すように、２つの入力信号２１９ａと２１９ｂとの間の周波数差および／あるいは位相差に応じて出力信号２１９ｃあるいは２１９ｄが出力される。
ここで、出力信号２１９ｃは加減算器２１２がアナログ式のチャージポンプ回路の場合に適用され、出力信号２１９ｄは加減算器２１２がデジタル式の加減算器の場合に適用される。
また、出力信号２１９ｄは、位相比較回路２１１から出力される加算信号と減算信号をパルス数に変換したものであり、類似の方法で、デジタル信号に変換することができる。

前記加減算器２１２から出力される制御信号は、フイルタ回路２１３によって高周波成分が除去され、サンプルホールド回路２１４に入力される。
前記加減算器２１２がアナログ式のチャージポンプ回路の場合には、サンプルホールド回路２１４には、例えば、アナログ・デジタル変換器が用いられ、一定周期でサンプリングされ、デイジタル信号に変換されてホールドされ、前記加減算器２１２がデジタル式の加減算器の場合には、サンプルホールド回路２１４には、例えば、シフトレジスタが用いられ、一定周期でサンプリングされ、シフトレジスタに書き込まれる。
同期が確立されると接続端子２１５ａから同期確立信号が出力され、接続端子２１５ｂに同期保持信号が入力されるとサンプリングが停止され制御信号が保持される。

（実施の形態３）
図４は、本発明の第３の形態によるデジタル制御発振器の構成図である。図４において、２２はデジタル制御発振器、２２１は加算器、２２２はルックアップテーブル、２２３はデジタル・アナログコンバータ、２２４は帯域通過フイルタ、２２５はゼロ交叉点検出のためのコンパレータ、２２６は基準発振器、２２７、２２８は接続端子である。
前記のデジタル制御発振器２２は、周知の数値制御発振器であり、前記のデジタル位相比較器２１に内蔵するサンプルホールド回路２１４に設定された制御信号によって発振周波数および／あるいは発振位相が制御される。

前記加算器２２１では、基準発振器２２６のクロック周波数の周期で、前記位相比較器２１のサンプルホールド回路２１４の設定値を繰り返し加算しており、オーバフローすると、ゼロから加算を繰り返している。
ルックアップテーブル２２２では、加算器２２１の出力信号に応じて位相の変化を振幅の変化に変換するためのテーブルが準備されており、当該ルックアップテーブル２２２の出力の内、上位の複数ビットをデジタル・アナログコンバータ２２３に入力してアナログ信号に変換する。

前記デジタル・アナログコンバータ２２３のアナログ出力はそのままでは基準発振器２２６のクロック周波数に対応した高調波を含んでおり、低域通過フイルタおよび／あるいは帯域通過フイルタ２２４によって、前記高調波を除去し、立ち上がり特性のよいデジタル信号を出力するために、コンパレータ２２５を用いてゼロ交叉点を検出する。
デジタル制御発振器２２の出力信号は、前記位相比較回路２１１の一方の接続端子に接続され、他方の接続端子に接続される入力信号と周波数および／あるいは位相が比較され、同期状態になるように制御される。

ここで、前記のデジタル位相比較器２１に内蔵するサンプルホールド回路２１４あるいはサンプルホールド回路２１４内のレジスタは、前記デジタル制御発振器２２の内部に設けても同様な効果が得られる。
また、前記の２つの入力信号はいずれも矩形波である必要があり、いずれか一方あるいは両方がアナログ信号の場合にはゼロ交差信号に変換するものとする。
また、位相比較回路２１１にその他の既知のデジタル位相比較器を用いても同様な効果が得られる。

以上の説明では、サンプルホールド回路に用いるアナログ・デジタル変換器あるいはシフトレジスタの出力信号は、パラレルあるいはシリアル何れかのデジタル信号を用いることができる。
また、加減算器の加減算基準については、一例について述べたものであり、いろいろなバリエーションが考えられるが、これらのバリエーションは本発明に包含されるべきものと考える。
また、数値制御発振器の代わりに、デジタル値を設定することで発振周波数および／あるいは位相を制御できる発振器あるいはクロック信号生成器を用いることができる。

また、前記デジタル制御発振器のレジスタとして、初期値および／あるいは固定値を設定するための固定レジスタと、可変値を設定するための可変レジスタとから構成し、前記制御信号によって、前記可変値を設定するためのレジスタに加算しあるいは減算し、ありは設定値を更新することで、周波数の変化を限度内に制限することができる。
また、前記可変レジスタの設定値が、比較的に大きな設定値に到達したときには加算を禁止しあるいはリミッタを設けて当該大きな設定値にホールドし、あるいは比較的に小さな設定値に到達したときには減算を禁止しあるいはリミッタを設けて当該小さな設定値にホールドすることで、周波数の変化を限度内に制限することができる。

また、前記デジタルフイルタが少なくとも加算器と割算器から構成され、かつ前記加算器への加算が少なくとも通過を阻止する周波数分の１の期間行われ、かつ前記加算器への加算が連続して行われあるいは間欠的に行われることによって、出力信号の周波数ジッタを抑圧することができる。
また、前記加減算手段およびフイルタ手段をアナログ式のチャージポンプ回路およびアナログフイルタによって構成し、前記サンプルホールド回路をアナログ・デジタル変換器によって構成することができる。

また、前記加減算器およびフイルタ回路をデジタル式の加減算回路とデジタルフイルタによって構成し、あるいは前記フイルタ回路において移動平均を求め、あるいは前記サンプルホールド回路をシフトレジスタによって構成することができる。
また、前記アナログフイルタを構成する比較的に大容量のコンデンサを除く全ての回路手段を集積回路内に構成することができる。

本発明は、上記のように構成されているため、通信システムにおいて同じ周波数であることが必須の２つの入力信号間の同期を高い精度で短時間に確立し、入力信号が停止した場合あるいは取去られた場合にも、同期状態を高い安定度で保持する必要がある分野において広く利用することが可能である。
具体的には、基地局から周波数が異なる複数の変調信号によって変調された高周波信号を発信し、受信機において複数の変調信号間の位相差を測定することによって、基地局と受信機間の距離を高精度に測定する距離測定装置に利用できる。
また、一般的には、受信機の復調回路において、キャリアを再生し、同期検波を行う場合に利用できる。
また、スペクトル拡散通信において、間欠的に発信される拡散符号間の同期を、長時間に渡って、保持するために利用することができる。

実施の形態１によるデジタルシンセサイザの構成図 実施の形態２によるデジタル位相比較器の構成図 実施の形態２による位相比較手段の動作説明図 実施の形態３によるデジタル制御発振器の構成図 従来の実施例を示す構成図

符号の説明

１ 位相同期ループシンセサイザ
２ デジタルシンセサイザあるいはデジタル同期発振器
１１ 位相比較器
１２ フエイズラグフイルタ
１３ 電圧制御発振器（ＶＣＯ）
１４ 分周器
１５、１６ 接続端子
２１ デジタル位相比較器
２２ 数値制御発振器（ＮＣＯ）
２３ 分周器
２４、２５ 接続点
２１１ 位相比較回路
２１２ 加減算器

２１３ フイルタ回路
２１４ サンプルホールド回路
２１５ａ、２１５ｂ 接続端子
２１６〜２１８ 接続端子
２１９ａ〜２１９ｄ 入出力波形
２２１ 加算器
２２２ ルックアップテーブル
２２３ デジタル・アナログコンバータ
２２４ 帯域通過フイルタ
２２５ コンパレータ
２２６ 基準発振器
２２７、２２８ 接続点

Claims (4)

1. デジタル位相比較器と、デジタル制御発振器とから構成され、
   前記デジタル位相比較器が、位相検出手段と、加減算手段と、フイルタ手段と、サンプルホールド手段とを有し、
   前記位相検出手段が通信システムにおいて同じ周波数であることが必須の２つの入力信号の間の位相差および／あるいは周波数差に対応する加算信号と減算信号を出力し、
   前記加減算手段が前記位相検出手段から出力される加算信号と減算信号を加減算して制御信号を出力し、あるいは同期確立時には同期確立信号を出力し、
   前記フイルタ手段が前記制御信号から高周波成分を除去し、
   前記サンプルホールド手段が前記制御信号を周期的にサンプリングして蓄積し、あるいは同期確立時にはサンプリングを停止して蓄積された制御信号を保持し、
   前記蓄積された制御信号によって前記デジタル制御発振器の周波数および／あるいは位相を制御することを特徴とするデジタルシンセサイザ
   
2. 前記加減算手段およびフイルタ手段がアナログ式のチャージポンプ回路とアナログフイルタによって構成され、前記サンプルホールド手段がアナログ・デジタル変換器によって構成されることを特徴とする請求項第１項に記載のデジタルシンセサイザ
   
3. 前記加減算手段およびフイルタ手段がデジタル式の加減算回路とデジタルフイルタによって構成され、前記サンプルホールド手段がレジスタ回路によって構成されることを特徴とする請求項第１項から第２項までのいずれかに該当するデジタルシンセサイザ
   
4. 前記アナログフイルタを構成する比較的に大容量のコンデンサを除く全ての回路手段を集積回路内に構成することを特徴とする請求項第１項から第３項までのいずれかに該当するデジタルシンセサイザ

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