JP2008523694A5

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Publication number: JP2008523694A5
Application number: JP2007545104A
Authority: JP
Filing date: 2005-12-09
Publication date: 2009-01-29
Anticipated expiration: 2025-12-09

Claims

周波数掃引合成出力信号を生成するためのデジタル周波数シンセサイザであって、
前記デジタル周波数シンセサイザは単一のチップ上に実装され、
前記デジタル周波数シンセサイザは、
与えられた周波数制御デジタルワードに直接に応答して周波数の合成出力信号を生成するオンチップの直接デジタル周波数シンセサイザと、
前記周波数掃引合成出力信号の周波数掃引を周波数領域および時間領域で定義するデータを格納するオンチップのデータ格納回路と、
外部で生成された論理制御信号を受信するように構成された単一ピンの制御端子と、
前記データ格納回路に格納された前記周波数領域データから、前記周波数制御デジタルワードの各値および前記値のシーケンスを決定するオンチップのデータ処理回路と、
を備え、
前記シーケンスにおける前記周波数制御デジタルワードの前記値は、前記周波数掃引合成出力信号の生成のために前記直接デジタル周波数シンセサイザに与えられ、
前記データ処理回路は、前記周波数制御デジタルワードの前記値が前記直接デジタル周波数シンセサイザに与えられるレートを決定するために、および、前記周波数掃引合成出力信号の生成のために前記周波数制御デジタルワードの前記値を前記シーケンスで、かつ前記決定されたレートで前記直接デジタル周波数シンセサイザに与えるために、前記周波数掃引の前記時間領域を定義する前記データ格納回路に格納された前記データ、前記制御端子に与えられた論理制御信号、前記制御端子に与えられた論理制御信号と前記周波数掃引の前記時間領域を定義する前記データ格納回路に格納されたデータとの組合せ、のうちの1つに応答するデジタル周波数シンセサイザ。
前記データ格納回路は、前記周波数掃引合成出力信号の前記周波数掃引の開始周波数および終了周波数のうちの1つを示すデータの形で前記周波数領域データを格納するように構成されることを特徴とする請求項１に記載のデジタル周波数シンセサイザ。
前記データ格納回路は、前記周波数掃引合成出力信号の前記周波数掃引の連続した周波数ステップの間で周波数が変更される周波数増分値および周波数減分値のうちの1つを示すデータの形で前記周波数領域データを格納するように構成されることを特徴とする請求項１または２に記載のデジタル周波数シンセサイザ。
前記データ格納回路は、前記周波数掃引合成出力信号の前記周波数掃引の周波数ステップの数を示すデータの形で前記周波数領域データを格納するように構成されることを特徴とする請求項１から３のいずれか１項に記載のデジタル周波数シンセサイザ。
前記データ格納回路は、前記周波数掃引合成出力信号の前記周波数掃引の各周波数ステップの継続時間を示すデータの形で前記時間領域データを格納するように構成されることを特徴とする請求項１から４のいずれか１項に記載のデジタル周波数シンセサイザ。
前記データ格納回路は、前記周波数掃引合成出力信号の前記周波数掃引の周波数ステップの周波数バーストの継続時間を示すデータの形で前記時間領域データを格納するように構成されることを特徴とする請求項１から５のいずれか１項に記載のデジタル周波数シンセサイザ。
前記データ処理回路は、前記周波数制御デジタルワードの前記値のシーケンスの第1の値がいつ前記直接デジタル周波数シンセサイザに与えられるか、前記周波数掃引合成出力信号の前記周波数掃引の前記時間領域、前記周波数掃引合成出力信号の各周波数ステップの継続時間、前記周波数掃引合成出力信号を周波数バーストで生成するために前記周波数掃引合成出力信号の前記周波数掃引の周波数ステップの周波数バーストの継続時間、のうちの少なくとも１つを決定するため、前記制御端子に与えられた論理制御信号に応答することを特徴とする請求項１から６のいずれか１項に記載のデジタル周波数シンセサイザ。
前記データ処理回路は、前記周波数掃引合成出力信号の周波数ステップの周波数バーストの継続時間の、前記周波数ステップの継続時間に対する比を決定するため、前記制御端子に与えられた論理制御信号のマークスペース比に応答することを特徴とする請求項１から７のいずれか１項に記載のデジタル周波数シンセサイザ。
前記データ処理回路は、前記周波数掃引の前記時間領域データを、前記データ格納回路内に格納された前記時間領域データからの振動信号の複数のサイクルの関数として計算するように構成され、
前記データ処理回路は、前記周波数制御デジタルワードの前記値が前記直接デジタル周波数シンセサイザに与えられるレートを決定するため前記振動信号に応答することを特徴とする請求項１から８のいずれか１項に記載のデジタル周波数シンセサイザ。
前記データ処理回路は、前記周波数掃引合成出力信号の各周波数ステップ、および、前記周波数掃引合成出力信号を周波数バーストで生成するために前記周波数掃引合成出力信号の前記周波数掃引の周波数ステップの周波数バースト、のうち少なくとも１つの継続時間を決定するため、前記振動信号に応答することを特徴とする請求項９に記載のデジタル周波数シンセサイザ。
前記データ処理回路が応答する前記振動信号は、前記デジタル周波数シンセサイザがクロック制御されるシステムクロック信号であることを特徴とする請求項９または１０に記載のデジタル周波数シンセサイザ。
前記システムクロック信号は、外部で生成されたシステムクロック信号であり、
前記システムクロック信号を受け取るためにクロック端子が設けられることを特徴とする請求項１１に記載のデジタル周波数シンセサイザ。
前記振動信号は、前記周波数掃引合成出力信号であることを特徴とする請求項９から１２のいずれか１項に記載のデジタル周波数シンセサイザ。
前記直接デジタル周波数シンセサイザは、前記周波数掃引合成出力信号の位相を示すデジタルワードを順次生成するため、前記周波数制御デジタルワードの前記値に応答する数値制御されたオシレータを含むことを特徴とする請求項１から１３のいずれか１項に記載のデジタル周波数シンセサイザ。
前記数値制御されたオシレータは、前記周波数掃引合成出力信号の位相を示す前記デジタルワードを順次生成するため、前記周波数制御デジタルワードの前記値に応答するモジュロMアキュムレータを含むことを特徴とする請求項１４に記載のデジタル周波数シンセサイザ。
前記データ処理回路は、前記周波数制御デジタルワードの前記値が前記アキュムレータに与えられるレートを決定するため、前記アキュムレータからのオーバーフロー信号に応答することを特徴とする請求項１５に記載のデジタル周波数シンセサイザ。
前記直接デジタル周波数シンセサイザは、前記数値制御されたオシレータによって生成された前記周波数掃引合成出力信号の位相を示す前記デジタルワードから、位相依存振幅のデジタルワードを生成するデジタル信号処理回路を含むことを特徴とする請求項１４から１６のいずれか１項に記載のデジタル周波数シンセサイザ。
前記直接デジタル周波数シンセサイザは、前記デジタル信号処理回路によって生成された前記位相依存振幅のデジタルワードを前記周波数掃引合成出力信号に変換するDACを含むことを特徴とする請求項１７に記載のデジタル周波数シンセサイザ。
前記データ格納回路は、前記周波数掃引合成出力信号の前記周波数領域データのプログラミング、前記周波数掃引合成出力信号の前記時間領域データのプログラミング、前記デジタル周波数シンセサイザが動作すべき動作モードの選択、のうちの少なくとも１つを容易にするようにプログラム可能であることを特徴とする請求項１から１８のいずれか１項に記載のデジタル周波数シンセサイザ。
前記デジタル周波数シンセサイザは、前記周波数掃引合成出力信号を正弦波、任意の信号、論理信号、のうちの少なくとも１つの形で生成するように構成されることを特徴とする請求項１から１９のいずれか１項に記載のデジタル周波数シンセサイザ。
周波数掃引合成出力信号を生成する方法であって、
与えられた周波数制御デジタルワードに直接に応答して周波数の合成出力信号を生成するオンチップの直接デジタル周波数シンセサイザと、前記周波数掃引合成出力信号の周波数掃引を周波数領域および時間領域で定義するデータを格納するオンチップのデータ格納回路と、外部で生成された論理制御信号を受信するように構成された単一ピンの制御端子と、前記データ格納回路に格納された前記周波数領域データから、前記周波数制御デジタルワードの各値および前記値のシーケンスを決定するオンチップのデータ処理回路と、を含むデジタル周波数シンセサイザを単一のチップ上に実装する過程を含み、
前記シーケンスにおける前記周波数制御デジタルワードの前記値は、前記周波数掃引合成出力信号の生成のために前記直接デジタル周波数シンセサイザに与えられ、
前記データ処理回路は、前記周波数制御デジタルワードの前記値が前記直接デジタル周波数シンセサイザに与えられるレートを決定するために、前記周波数掃引の前記時間領域を定義する前記データ格納回路に格納された前記データ、前記制御端子に与えられた論理制御信号、前記制御端子に与えられた論理制御信号と前記周波数掃引の前記時間領域を定義する前記データ格納回路に格納されたデータとの組合せ、のうちの1つに応答し、
前記データ格納回路に格納された前記周波数領域データから、前記周波数制御デジタルワードの各値および前記値の前記シーケンスを決定するように前記データ処理回路を動作させる過程をさらに含み、
前記シーケンスにおける前記周波数制御デジタルワードの前記値は、前記周波数掃引合成出力信号の生成のために前記直接デジタル周波数シンセサイザに与えられ、
前記周波数制御デジタルワードの前記値が前記直接デジタル周波数シンセサイザに与えられるレートを、前記周波数掃引の前記時間領域を定義する前記データ格納回路に格納された前記データ、前記制御端子に与えられた論理制御信号、前記制御端子に与えられた論理制御信号と前記周波数掃引の前記時間領域を定義する前記データ格納回路に格納されたデータとの組合せ、のうちの1つから決定するように前記データ処理回路を動作させる過程と、
前記周波数掃引合成出力信号の生成のために、前記周波数制御デジタルワードの前記値を前記シーケンスで、かつ前記決定されたレートで前記直接デジタル周波数シンセサイザに与えるように前記データ処理回路を動作させる過程と、
をさらに含むことを特徴とする方法。
前記データ格納回路は、前記周波数掃引合成出力信号の前記周波数掃引の開始周波数および終了周波数のうちの1つを示すデータ、前記周波数掃引合成出力信号の前記周波数掃引の連続した周波数ステップの間で周波数が変更される周波数増分値および周波数減分値のうちの1つを示すデータ、前記周波数掃引合成出力信号の前記周波数掃引の周波数ステップの数を示すデータ、前記周波数掃引合成出力信号の前記周波数掃引の各周波数ステップの継続時間を示すデータ、前記周波数掃引合成出力信号の前記周波数掃引の周波数ステップの周波数バーストの継続時間を示すデータ、のうちの１つまたは複数の形で前記周波数領域データを格納するように構成されることを特徴とする請求項２１に記載の方法。