JP4374168B2 - 多相発振器の位相同期方法および多相発振器を有するｌｃｒ測定装置 - Google Patents
多相発振器の位相同期方法および多相発振器を有するｌｃｒ測定装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、多相発振器の位相同期方法および多相発振器を有するＬＣＲ測定装置に関し、さらに詳しく言えば、各発振器がＤＤＳ方式よりなり、そのアドレス演算器に対する周波数データの取り込みタイミングの同期をとる多相発振器の位相同期手段に関するものである。
【０００２】
【従来の技術】
ＤＤＳはダイレクト・ディジタル・シンセサイザの略で、周波数データ（位相増加分）を設定するだけで任意周波数の出力が得られる発振器として知られている。このＤＤＳ方式による２つの発振器を用いた２相発振器の例を図３に示す。
【０００３】
第１発振器１０および第２発振器２０ともに、ｎビットフルアダーからなるアドレス演算器１１，２１と、１周期分を波形データテーブルを有する波形メモリ１２，２２と、Ｄ／Ａ変換器１３，２３と、ローパスフィルタ１４，２４とを備えている。
【０００４】
この２つの発振器１０，２０から同一周波数の出力を得るため、各発振器１０，２０には一つの基準クロック発生器３０から基準クロックが与えられる。また、各発振器１０，２０には、発振器制御用ＣＰＵ４０から周波数データ，位相データそれに発振／停止を同時に制御するためのデクリア／クリア信号が与えられる。これらの各データおよび信号は、基準クロックに同期してアドレス演算器１１，２１に取り込まれる。
【０００５】
各波形メモリ１２，２２にあらかじめ１周期分の例えば正弦波データを書き込んでおき、基準クロック発生器３０を動作させた状態で、各発振器１０，２０に対して同時にデクリア信号（クリア解除信号）を与えることにより各発振器１０，２０が発振を開始する。
【０００６】
発振中に周波数を変更する場合には、発振器制御用ＣＰＵ４０より各発振器１０，２０に同時に周波数データを与えればよい。これにより、周波数データは同時にアドレス演算器１１，２１に取り込まれ、位相データに基づく位相関係を維持しながら出力周波数が変更される。
【０００７】
ここで、周波数データ（位相増加分）をｆｄａｔａ，アドレス演算器のビット数をｎ，基準クロックの周波数をｆｒｅｆ，出力周波数をｆｏｕｔとすると、出力周波数ｆｏｕｔは、次式（１）により求められる。
ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ……式（１）
【０００８】
このように、ＤＤＳ方式の発振器によれば、位相増加分の値を設定するだけで任意の出力周波数を発生させることができる。また、基準クロックの周波数を高めるにしたがって高周波数の正弦波出力を得ることができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、２つの発振器１０，２０を実際に回路基板上に実装した場合、その基板の配線の影響やＤＤＳの特性の違いなどにより、周波数データを取り込むタイミングがずれることがある。
【００１０】
すなわち、デクリア信号が出された後の基準クロックのタイミングで各発振器１０，２０に周波数データが取り込まれるのであるが、図４に示すように、例えば一方の発振器１０ではデクリア信号が出された直後のＡ時点でデータを取り込むが、他方の発振器２０ではそれより１クロック分遅れたＢ時点でデータを取り込むことがある。このため、２相間に基準クロックの１クロック分に相当する位相ずれが生ずる。この現象は、特に基準クロックが高速になるほど顕著になる。
【００１１】
本発明は、このような課題を解決するためになされたもので、その目的は、ＤＤＳ方式の各発振器に対して、同一のタイミングで確実に周波数データを取り込ませるようにした多相発振器の位相同期方法および確実に同期がかけられるその多相発振器を備えたＬＣＲ測定装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本願の第１発明は、アドレス演算器，波形メモリ，Ｄ／Ａ変換器およびローパスフィルタがこの順序で接続されたＤＤＳ方式よりなる複数の発振器と、上記各発振器を発振動作させるための基準クロックを発生する一つの基準クロック発生器と、上記各発振器に少なくとも周波数データおよびデクリア／クリア信号を与える発振器制御用ＣＰＵとを含み、上記基準クロック発生器から上記基準クロックを発生させた状態で、上記発振器制御用ＣＰＵから上記各発振器に対して同時にデクリア信号を与えることにより、上記各発振器は上記発振器制御用ＣＰＵから出力される上記周波数データを上記基準クロックに基づいて上記アドレス演算器に取り込んで発振を開始し、上記各発振器より、上記周波数データをｆｄａｔａ，上記アドレス演算器のビット数をｎ，上記基準クロックの周波数をｆｒｅｆ，出力周波数をｆｏｕｔとして、次式（１）
ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ…（１）
で表される上記周波数データに対応する周波数の正弦波が出力される多相発振器の位相同期方法において、上記基準クロック発生器と上記各発振器との間に接続され、上記基準クロック発生器から上記各発振器に与えられる上記基準クロックの周波数を変化させる周波数可変手段を有し、上記発振器制御用ＣＰＵは、上記各アドレス演算器に上記周波数データを取り込ませる際には、上記周波数可変手段に周波数変更情報を与えて上記基準クロックを低周波数とし、上記周波数データの取り込み後に、上記基準クロックを所望とする高周波数にまで上げることを特徴としている。
【００１３】
基準クロックが低周波数であれば、データを確定するタイミングに余裕が生まれるため、各発振器に確実に周波数データを取り込ませることができる。ＤＤＳは基準クロックが入力されるごとに位相を進めるため、すでに同期がとれていれば、その後に基準クロックの周波数を上げても位相ずれを起こすことはない。
【００１４】
また、本願の第２発明は、アドレス演算器，波形メモリ，Ｄ／Ａ変換器およびローパスフィルタがこの順序で接続されたＤＤＳ方式よりなる複数の発振器と、上記各発振器を発振動作させるための基準クロックを発生する一つの基準クロック発生器と、上記各発振器に少なくとも周波数データおよびデクリア／クリア信号を与える発振器制御用ＣＰＵとを含み、上記基準クロック発生器から上記基準クロックを発生させた状態で、上記発振器制御用ＣＰＵから上記各発振器に対して同時にデクリア信号を与えることにより、上記各発振器は上記発振器制御用ＣＰＵから出力される上記周波数データを上記基準クロックに基づいて上記アドレス演算器に取り込んで発振を開始し、上記各発振器より、上記周波数データをｆｄａｔａ，上記アドレス演算器のビット数をｎ，上記基準クロックの周波数をｆｒｅｆ，出力周波数をｆｏｕｔとして、次式（１）
ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ…（１）
で表される上記周波数データに対応する周波数の正弦波測定信号が出力され、上記正弦波測定信号を被測定試料に印加して上記被測定試料のインピーダンス成分を測定するＬＣＲ測定装置において、上記基準クロック発生器と上記各発振器との間に接続され、上記基準クロック発生器から上記各発振器に与えられる上記基準クロックの周波数を変化させる周波数可変手段を有し、上記発振器制御用ＣＰＵは、上記各アドレス演算器に上記周波数データを取り込ませる際には、上記周波数可変手段に周波数変更情報を与えて上記基準クロックを低周波数とし、上記周波数データの取り込み後に、上記基準クロックを所望とする高周波数にまで上げることを特徴としている。
【００１５】
【発明の実施の形態】
次に、図１および図２により、本発明の実施形態について説明する。図１に示すように、この実施形態は先の図３で説明した従来例と同じくＤＤＳ方式の２つの発振器１０，２０を備えた２相発振器についてのものであるが、基準クロック発生器３０の出力側に基準クロックの周波数を変化させる周波数可変手段３１を備えている点および発振器制御用ＣＰＵ４０から周波数可変手段３１に周波数変更情報が与えられる点で上記従来例と異なっている。他のハード構成は上記従来例と同じであってよい。
【００１６】
基準クロック発生器３０から基準クロックを発生させた状態で、発振器制御用ＣＰＵ４０から各発振器１０，２０に対して同時にデクリア信号を与えると、各発振器１０，２０は発振器制御用ＣＰＵ４０からの周波数データ，位相データを取り込んで発振を開始する。
【００１７】
本発明では、基準クロック発生器３０の出力側に周波数可変手段３１を備え、発振器制御用ＣＰＵ４０から周波数可変手段３１に周波数変更情報を与えることより、基準クロックの周波数を低周波数〜高周波数にまで任意に変化させることができるため、上記したデータ取り込み時には、基準クロックの周波数を低周波数にする。
【００１８】
ここで、低周波数とは、各発振器１０，２０がデータを取り込む際、そのデータの確定に要するセットアップ時間やホールド時間などを十分に確保し得るような周波数のことを言う。
【００１９】
このように、上記したデータ取り込み時に、基準クロックの周波数を低周波数とすることにより、図２に示すように、各発振器１０，２０ともに、デクリア信号出力後の同一タイミング時点Ｃ（例えば、次の基準クロックの後縁）でデータを確実に取り込むことができる。
【００２０】
基準クロックを低周波数としてデータを取り込んだ後、今度は基準クロックを実際に使用する周波数にまで上げる。ＤＤＳは基準クロックが入力されるごとに位相を進めるため、すでに各発振器１０，２０の同期がとれている状態であれば、その後に基準クロックの周波数を上げても、２相間に位相ずれを起こすことはない。
【００２１】
一例として、３００ＭＨｚの基準クロックにて各発振器１０，２０に同期をかけようとすると、３００ＭＨｚの１周期は３．３ｎｓであるから、その間にデータを確定しなければならない。このような時間では、配線長による信号伝搬遅延時間やセットアップ時間，ホールド時間などとの関係からタイミングをとるのが難しくなる。
【００２２】
そこで、まず３ＭＨｚの基準クロックで同期をかける。３ＭＨｚの１周期は３３０ｎｓであるから、その間にデータを確定すればよく、制御が容易になり確実に同期がかけられる。その後に、基準クロックを３００ＭＨｚに上げることにより、３００ＭＨｚの基準クロックによる位相同期がとれた２相の正弦波出力を得ることができる。
【００２３】
なお、本発明は、上記実施形態の２相発振器に限定されるものでなく、発振器が３個以上であっても、同様にしてその各発振器に対して確実に位相同期をかけることができる。
【００２４】
また、上記実施形態によると、各発振器１０，２０に同一の位相データが与えられるようになっているが、発振器制御用ＣＰＵ４０から発振器１０，２０に対して個別的に位相データおよびデクリア信号を与えることにより、発振器１０，２０の位相を変えることができる。
【００２５】
本発明のＬＣＲ測定装置は、上記発振器制御用ＣＰＵ４０にて制御される上記発振器１０，２０を備え、それらの正弦波出力を正弦波測定信号として図示しない被測定試料に印加し、定法にしたがってＬ成分，Ｃ成分，Ｒ成分などのインピーダンス成分を測定する。これによれば、各正弦波測定信号が同期がとれていることから、高精度の測定が可能となる。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、ＤＤＳ方式よりなる複数の発振器に同一の基準クロックを与えて、各発振器より周波数データに対応する出力波形を得る多相発振器において、基準クロックの周波数を変化させる周波数可変手段を有し、各発振器に周波数データを取り込ませる際には、周波数可変手段にて基準クロックを低周波数とし、その後に、基準クロックを所望とする高周波数にまで上げるようにしたことにより、ＤＤＳ方式の各発振器に対して、同一のタイミングで確実に周波数データを取り込ませることができる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための２相発振器を例としたブロック図。
【図２】上記実施形態の動作説明用のタイミングチャート。
【図３】従来例としての２相発振器のブロック図。
【図４】上記従来例におけるタイミングチャート。
【符号の説明】
１０，２０ 発振器
１１，２１ アドレス演算器
１２，２２ 波形メモリ
１３，２３ Ｄ／Ａ変換器
１４，２４ ローパスフィルタ
３０ 基準クロック発生器
３１ 周波数可変手段
４０ 発振器制御用ＣＰＵ
【発明の属する技術分野】
本発明は、多相発振器の位相同期方法および多相発振器を有するＬＣＲ測定装置に関し、さらに詳しく言えば、各発振器がＤＤＳ方式よりなり、そのアドレス演算器に対する周波数データの取り込みタイミングの同期をとる多相発振器の位相同期手段に関するものである。
【０００２】
【従来の技術】
ＤＤＳはダイレクト・ディジタル・シンセサイザの略で、周波数データ（位相増加分）を設定するだけで任意周波数の出力が得られる発振器として知られている。このＤＤＳ方式による２つの発振器を用いた２相発振器の例を図３に示す。
【０００３】
第１発振器１０および第２発振器２０ともに、ｎビットフルアダーからなるアドレス演算器１１，２１と、１周期分を波形データテーブルを有する波形メモリ１２，２２と、Ｄ／Ａ変換器１３，２３と、ローパスフィルタ１４，２４とを備えている。
【０００４】
この２つの発振器１０，２０から同一周波数の出力を得るため、各発振器１０，２０には一つの基準クロック発生器３０から基準クロックが与えられる。また、各発振器１０，２０には、発振器制御用ＣＰＵ４０から周波数データ，位相データそれに発振／停止を同時に制御するためのデクリア／クリア信号が与えられる。これらの各データおよび信号は、基準クロックに同期してアドレス演算器１１，２１に取り込まれる。
【０００５】
各波形メモリ１２，２２にあらかじめ１周期分の例えば正弦波データを書き込んでおき、基準クロック発生器３０を動作させた状態で、各発振器１０，２０に対して同時にデクリア信号（クリア解除信号）を与えることにより各発振器１０，２０が発振を開始する。
【０００６】
発振中に周波数を変更する場合には、発振器制御用ＣＰＵ４０より各発振器１０，２０に同時に周波数データを与えればよい。これにより、周波数データは同時にアドレス演算器１１，２１に取り込まれ、位相データに基づく位相関係を維持しながら出力周波数が変更される。
【０００７】
ここで、周波数データ（位相増加分）をｆｄａｔａ，アドレス演算器のビット数をｎ，基準クロックの周波数をｆｒｅｆ，出力周波数をｆｏｕｔとすると、出力周波数ｆｏｕｔは、次式（１）により求められる。
ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ……式（１）
【０００８】
このように、ＤＤＳ方式の発振器によれば、位相増加分の値を設定するだけで任意の出力周波数を発生させることができる。また、基準クロックの周波数を高めるにしたがって高周波数の正弦波出力を得ることができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、２つの発振器１０，２０を実際に回路基板上に実装した場合、その基板の配線の影響やＤＤＳの特性の違いなどにより、周波数データを取り込むタイミングがずれることがある。
【００１０】
すなわち、デクリア信号が出された後の基準クロックのタイミングで各発振器１０，２０に周波数データが取り込まれるのであるが、図４に示すように、例えば一方の発振器１０ではデクリア信号が出された直後のＡ時点でデータを取り込むが、他方の発振器２０ではそれより１クロック分遅れたＢ時点でデータを取り込むことがある。このため、２相間に基準クロックの１クロック分に相当する位相ずれが生ずる。この現象は、特に基準クロックが高速になるほど顕著になる。
【００１１】
本発明は、このような課題を解決するためになされたもので、その目的は、ＤＤＳ方式の各発振器に対して、同一のタイミングで確実に周波数データを取り込ませるようにした多相発振器の位相同期方法および確実に同期がかけられるその多相発振器を備えたＬＣＲ測定装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本願の第１発明は、アドレス演算器，波形メモリ，Ｄ／Ａ変換器およびローパスフィルタがこの順序で接続されたＤＤＳ方式よりなる複数の発振器と、上記各発振器を発振動作させるための基準クロックを発生する一つの基準クロック発生器と、上記各発振器に少なくとも周波数データおよびデクリア／クリア信号を与える発振器制御用ＣＰＵとを含み、上記基準クロック発生器から上記基準クロックを発生させた状態で、上記発振器制御用ＣＰＵから上記各発振器に対して同時にデクリア信号を与えることにより、上記各発振器は上記発振器制御用ＣＰＵから出力される上記周波数データを上記基準クロックに基づいて上記アドレス演算器に取り込んで発振を開始し、上記各発振器より、上記周波数データをｆｄａｔａ，上記アドレス演算器のビット数をｎ，上記基準クロックの周波数をｆｒｅｆ，出力周波数をｆｏｕｔとして、次式（１）
ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ…（１）
で表される上記周波数データに対応する周波数の正弦波が出力される多相発振器の位相同期方法において、上記基準クロック発生器と上記各発振器との間に接続され、上記基準クロック発生器から上記各発振器に与えられる上記基準クロックの周波数を変化させる周波数可変手段を有し、上記発振器制御用ＣＰＵは、上記各アドレス演算器に上記周波数データを取り込ませる際には、上記周波数可変手段に周波数変更情報を与えて上記基準クロックを低周波数とし、上記周波数データの取り込み後に、上記基準クロックを所望とする高周波数にまで上げることを特徴としている。
【００１３】
基準クロックが低周波数であれば、データを確定するタイミングに余裕が生まれるため、各発振器に確実に周波数データを取り込ませることができる。ＤＤＳは基準クロックが入力されるごとに位相を進めるため、すでに同期がとれていれば、その後に基準クロックの周波数を上げても位相ずれを起こすことはない。
【００１４】
また、本願の第２発明は、アドレス演算器，波形メモリ，Ｄ／Ａ変換器およびローパスフィルタがこの順序で接続されたＤＤＳ方式よりなる複数の発振器と、上記各発振器を発振動作させるための基準クロックを発生する一つの基準クロック発生器と、上記各発振器に少なくとも周波数データおよびデクリア／クリア信号を与える発振器制御用ＣＰＵとを含み、上記基準クロック発生器から上記基準クロックを発生させた状態で、上記発振器制御用ＣＰＵから上記各発振器に対して同時にデクリア信号を与えることにより、上記各発振器は上記発振器制御用ＣＰＵから出力される上記周波数データを上記基準クロックに基づいて上記アドレス演算器に取り込んで発振を開始し、上記各発振器より、上記周波数データをｆｄａｔａ，上記アドレス演算器のビット数をｎ，上記基準クロックの周波数をｆｒｅｆ，出力周波数をｆｏｕｔとして、次式（１）
ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ…（１）
で表される上記周波数データに対応する周波数の正弦波測定信号が出力され、上記正弦波測定信号を被測定試料に印加して上記被測定試料のインピーダンス成分を測定するＬＣＲ測定装置において、上記基準クロック発生器と上記各発振器との間に接続され、上記基準クロック発生器から上記各発振器に与えられる上記基準クロックの周波数を変化させる周波数可変手段を有し、上記発振器制御用ＣＰＵは、上記各アドレス演算器に上記周波数データを取り込ませる際には、上記周波数可変手段に周波数変更情報を与えて上記基準クロックを低周波数とし、上記周波数データの取り込み後に、上記基準クロックを所望とする高周波数にまで上げることを特徴としている。
【００１５】
【発明の実施の形態】
次に、図１および図２により、本発明の実施形態について説明する。図１に示すように、この実施形態は先の図３で説明した従来例と同じくＤＤＳ方式の２つの発振器１０，２０を備えた２相発振器についてのものであるが、基準クロック発生器３０の出力側に基準クロックの周波数を変化させる周波数可変手段３１を備えている点および発振器制御用ＣＰＵ４０から周波数可変手段３１に周波数変更情報が与えられる点で上記従来例と異なっている。他のハード構成は上記従来例と同じであってよい。
【００１６】
基準クロック発生器３０から基準クロックを発生させた状態で、発振器制御用ＣＰＵ４０から各発振器１０，２０に対して同時にデクリア信号を与えると、各発振器１０，２０は発振器制御用ＣＰＵ４０からの周波数データ，位相データを取り込んで発振を開始する。
【００１７】
本発明では、基準クロック発生器３０の出力側に周波数可変手段３１を備え、発振器制御用ＣＰＵ４０から周波数可変手段３１に周波数変更情報を与えることより、基準クロックの周波数を低周波数〜高周波数にまで任意に変化させることができるため、上記したデータ取り込み時には、基準クロックの周波数を低周波数にする。
【００１８】
ここで、低周波数とは、各発振器１０，２０がデータを取り込む際、そのデータの確定に要するセットアップ時間やホールド時間などを十分に確保し得るような周波数のことを言う。
【００１９】
このように、上記したデータ取り込み時に、基準クロックの周波数を低周波数とすることにより、図２に示すように、各発振器１０，２０ともに、デクリア信号出力後の同一タイミング時点Ｃ（例えば、次の基準クロックの後縁）でデータを確実に取り込むことができる。
【００２０】
基準クロックを低周波数としてデータを取り込んだ後、今度は基準クロックを実際に使用する周波数にまで上げる。ＤＤＳは基準クロックが入力されるごとに位相を進めるため、すでに各発振器１０，２０の同期がとれている状態であれば、その後に基準クロックの周波数を上げても、２相間に位相ずれを起こすことはない。
【００２１】
一例として、３００ＭＨｚの基準クロックにて各発振器１０，２０に同期をかけようとすると、３００ＭＨｚの１周期は３．３ｎｓであるから、その間にデータを確定しなければならない。このような時間では、配線長による信号伝搬遅延時間やセットアップ時間，ホールド時間などとの関係からタイミングをとるのが難しくなる。
【００２２】
そこで、まず３ＭＨｚの基準クロックで同期をかける。３ＭＨｚの１周期は３３０ｎｓであるから、その間にデータを確定すればよく、制御が容易になり確実に同期がかけられる。その後に、基準クロックを３００ＭＨｚに上げることにより、３００ＭＨｚの基準クロックによる位相同期がとれた２相の正弦波出力を得ることができる。
【００２３】
なお、本発明は、上記実施形態の２相発振器に限定されるものでなく、発振器が３個以上であっても、同様にしてその各発振器に対して確実に位相同期をかけることができる。
【００２４】
また、上記実施形態によると、各発振器１０，２０に同一の位相データが与えられるようになっているが、発振器制御用ＣＰＵ４０から発振器１０，２０に対して個別的に位相データおよびデクリア信号を与えることにより、発振器１０，２０の位相を変えることができる。
【００２５】
本発明のＬＣＲ測定装置は、上記発振器制御用ＣＰＵ４０にて制御される上記発振器１０，２０を備え、それらの正弦波出力を正弦波測定信号として図示しない被測定試料に印加し、定法にしたがってＬ成分，Ｃ成分，Ｒ成分などのインピーダンス成分を測定する。これによれば、各正弦波測定信号が同期がとれていることから、高精度の測定が可能となる。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、ＤＤＳ方式よりなる複数の発振器に同一の基準クロックを与えて、各発振器より周波数データに対応する出力波形を得る多相発振器において、基準クロックの周波数を変化させる周波数可変手段を有し、各発振器に周波数データを取り込ませる際には、周波数可変手段にて基準クロックを低周波数とし、その後に、基準クロックを所望とする高周波数にまで上げるようにしたことにより、ＤＤＳ方式の各発振器に対して、同一のタイミングで確実に周波数データを取り込ませることができる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための２相発振器を例としたブロック図。
【図２】上記実施形態の動作説明用のタイミングチャート。
【図３】従来例としての２相発振器のブロック図。
【図４】上記従来例におけるタイミングチャート。
【符号の説明】
１０，２０ 発振器
１１，２１ アドレス演算器
１２，２２ 波形メモリ
１３，２３ Ｄ／Ａ変換器
１４，２４ ローパスフィルタ
３０ 基準クロック発生器
３１ 周波数可変手段
４０ 発振器制御用ＣＰＵ
Claims (2)
- アドレス演算器，波形メモリ，Ｄ／Ａ変換器およびローパスフィルタがこの順序で接続されたＤＤＳ方式よりなる複数の発振器と、上記各発振器を発振動作させるための基準クロックを発生する一つの基準クロック発生器と、上記各発振器に少なくとも周波数データおよびデクリア／クリア信号を与える発振器制御用ＣＰＵとを含み、
上記基準クロック発生器から上記基準クロックを発生させた状態で、上記発振器制御用ＣＰＵから上記各発振器に対して同時にデクリア信号を与えることにより、上記各発振器は上記発振器制御用ＣＰＵから出力される上記周波数データを上記基準クロックに基づいて上記アドレス演算器に取り込んで発振を開始し、上記各発振器より、上記周波数データをｆｄａｔａ，上記アドレス演算器のビット数をｎ，上記基準クロックの周波数をｆｒｅｆ，出力周波数をｆｏｕｔとして、次式（１）
ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ…（１）
で表される上記周波数データに対応する周波数の正弦波が出力される多相発振器の位相同期方法において、
上記基準クロック発生器と上記各発振器との間に接続され、上記基準クロック発生器から上記各発振器に与えられる上記基準クロックの周波数を変化させる周波数可変手段を有し、上記発振器制御用ＣＰＵは、上記各アドレス演算器に上記周波数データを取り込ませる際には、上記周波数可変手段に周波数変更情報を与えて上記基準クロックを低周波数とし、上記周波数データの取り込み後に、上記基準クロックを所望とする高周波数にまで上げることを特徴とする多相発振器の位相同期方法。 - アドレス演算器，波形メモリ，Ｄ／Ａ変換器およびローパスフィルタがこの順序で接続されたＤＤＳ方式よりなる複数の発振器と、上記各発振器を発振動作させるための基準クロックを発生する一つの基準クロック発生器と、上記各発振器に少なくとも周波数データおよびデクリア／クリア信号を与える発振器制御用ＣＰＵとを含み、
上記基準クロック発生器から上記基準クロックを発生させた状態で、上記発振器制御用ＣＰＵから上記各発振器に対して同時にデクリア信号を与えることにより、上記各発振器は上記発振器制御用ＣＰＵから出力される上記周波数データを上記基準クロックに基づいて上記アドレス演算器に取り込んで発振を開始し、上記各発振器より、上記周波数データをｆｄａｔａ，上記アドレス演算器のビット数をｎ，上記基準クロックの周波数をｆｒｅｆ，出力周波数をｆｏｕｔとして、次式（１）
ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ…（１）
で表される上記周波数データに対応する周波数の正弦波測定信号が出力され、上記正弦波測定信号を被測定試料に印加して上記被測定試料のインピーダンス成分を測定するＬＣＲ測定装置において、
上記基準クロック発生器と上記各発振器との間に接続され、上記基準クロック発生器から上記各発振器に与えられる上記基準クロックの周波数を変化させる周波数可変手段を有し、上記発振器制御用ＣＰＵは、上記各アドレス演算器に上記周波数データを取り込ませる際には、上記周波数可変手段に周波数変更情報を与えて上記基準クロックを低周波数とし、上記周波数データの取り込み後に、上記基準クロックを所望とする高周波数にまで上げることを特徴とするＬＣＲ測定装置。
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