JPH10164030A - 信号比較評価装置及び誤り検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力データを遅延させることなく、入力デー
タの誤り比較検出を行う時点での入力データと基準パタ
ーンとの間の位相及びビットの同期を取る。 【解決手段】 分周器11a で分周された1/N クロック
と、電圧制御発振器８の出力を位相遅延部５で所定量遅
延した信号とが位相比較器６に入力され、電圧制御発振
器８のロックイン時に、位相遅延部５の遅延分だけ位相
の進んだ1/N 進相クロックが出力される。被測定信号
は、分周毎のクロックのタイミングで複数ビットの入力
データに分離される。基準パターン発生部12は、1/N 進
相クロックのタイミングで入力データと同一ビット数の
基準パターンを発生させて誤り比較検出部13に出力す
る。入力データと基準パターンとは、位相及び各ビット
の同期が取れた状態で誤り比較検出部13に入力されてビ
ット単位の比較が行われ、両者が異なるときに誤り比較
検出部13よりエラー信号が出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力データ（被測
定信号）を受け、この入力データとあらかじめ準備され
た参照データとを比較し、その結果を出力する信号比較
評価装置、および入力データの誤りを検出する誤り検出
装置に関する。

【０００２】

【従来の技術】図５は従来より使用されている誤り検出
装置の構成を示すブロック図である。誤り検出装置２１
は、デマルチプレクサ２２ａと分周器２２ｂと基準パタ
ーン発生部２３と誤り比較検出部２４からなり、シリア
ル入力される被測定入力信号をクロック信号のタイミン
グで複数のパラレル入力データに分離して出力する信号
入出力部２２と、入力データと比較される基準パターン
を発生する基準パターン発生部２３と、入力データと基
準パターンとを比較して入力データの誤りを検出する誤
り比較検出部２４とを備えて構成される。

【０００３】この誤り検出装置２１では、誤り検出対象
となる被測定信号として複数ビットによるシリアル入力
データが信号入出力部２２に取り込まれる。信号入出力
部２２における分周器２２ｂでは、入力データと同期し
て入力されるクロック信号を１／２ずつ分周して周波数
を落としている。そして、信号入出力部２２のデマルチ
プレクサ２２ａに取り込まれた入力データは、分周器２
２ｂで１／２分周毎のクロック信号のタイミングで複数
に分離され、パラレル入力データとして誤り比較検出部
２４に入力される。

【０００４】基準パターン発生部２３では、分周器２２
ｂの分周によって得られる１／Ｎクロック信号のタイミ
ングで入力データと同一ビット数の基準パターンを発生
させて誤り比較検出部２４に出力している。誤り比較検
出部２４では、信号入出力部２２から入力されるパラレ
ル入力データと、基準パターン発生部２３から入力され
る基準パターンとをビット単位で比較し、両者が異なる
ときに、入力データのビットに誤りが有る旨のエラー信
号を出力している。

【０００５】このように、誤り検出装置２１において、
誤り検出対象となる被測定信号は、信号入出力部２２で
複数のビット単位のパラレル入力データに分離された
後、そのまま誤り比較検出部２４に入力される。

【０００６】これに対し、基準パターン発生部２３は、
パラレル入力データの一部により、信号入出力部２２か
らの入力データの出力と基準パターンの発生開始の同期
を取り、１／Ｎクロック信号のタイミングで入力データ
と同一ビット数の基準パターンを発生させている。

【０００７】ところで、基準パターン発生部２３では、
１周期が２^N −１の周期をもつ疑似ランダムパターン
と、ユーザ設定により予め設定されたプログラマブルパ
ターンとを発生させ、疑似ランダムパターン又はプログ
ラマブルパターンの何れかを基準パターンとして誤り比
較検出部２４に出力するように回路が構成される。

【０００８】このように、基準パターン発生部２３は、
回路規模が大きく、疑似ランダムパターンを発生させる
際のデータのシフト動作による遅延、プログラマブルパ
ターンを発生させる際のメモリのアクセス時間やデータ
の多重化による遅延、疑似ランダムパターン又はプログ
ラマブルパターンを選択して誤り比較検出部２４に出力
する際の切替回路の通過時間による遅延などを生じる。

【０００９】従って、そのままの構成では、位相及びビ
ットがずれた状態で入力データと基準パターンとが誤り
比較検出部２４に入力されることになり、誤り検出を正
常に行うことができない。

【００１０】そこで、誤り比較検出部２４への基準パタ
ーンの読み込みを出来るだけ速くし、または誤り比較検
出部２４への入力データの取り込みを遅くする必要があ
る。又、誤り比較検出部２４では、入力データと基準パ
ターンとをビット単位で比較し、エラーの数を一つ一つ
計数して処理する回路が大規模のため、クロック信号の
周波数を低くする必要がある。

【００１１】このため、上記構成による従来の誤り検出
装置２１では、信号入出力部２２と誤り比較検出部２４
との間、及び分周器２２ｂと誤り比較検出部２４との間
にそれぞれ同軸ケーブル等による遅延素子２５を配設し
ていた。

【００１２】これにより、誤り比較検出部２４に入力さ
れる入力データ及び１／Ｎクロック信号を所定時間遅延
させ、誤り比較検出部２４に入力される時点で、入力デ
ータと基準パターンとの位相及びビットを一致させて同
期を取っていた。

【００１３】

【発明が解決しようとする課題】このように、上述した
従来の誤り検出装置２１では、入力データと基準パター
ンとの間の位相及びビットの同期を取るために、信号入
出力部２２と誤り比較検出部２４との間の信号線、及び
分周器２２ｂと誤り比較検出部２４との間の信号線にそ
れぞれ遅延素子２５が配設された構成なので、遅延素子
２５による損失や反射で波形劣化を引き起こし、精密な
誤り検出を行うことができないという問題を生ずる。

【００１４】又、誤り比較検出部２４に入力されるデー
タの数だけ遅延ケーブル等の遅延素子２５が必要とな
り、その分だけ部品点数も増し、回路基板上でのスペー
スファクタが悪くなるなどの問題があった。

【００１５】そこで、本発明は、一般的に使用されるＰ
ＬＬ回路（基準信号と電圧制御発振器の出力との位相比
較を行い、その位相差が無くなるように電圧制御発振器
の周波数を制御して基準信号と周波数が一致した出力を
得るもの）における電圧制御発振器の出力の位相を遅ら
せて位相比較器（ディジタル信号間の位相を比較）に入
力させた後に基準信号と位相を合わせるということを行
えば、電圧制御発振器が発振し得る帯域に恒り、つまり
広帯域に恒り、かつ波形あるいはレベルの安定した位相
進みのクロック信号が得られる点に着目してなされたも
のである。

【００１６】そして、本発明は、上記の問題点を解消す
るべく、所望の位相分だけ進んだ進相クロック信号を得
ることができる進相回路を用いて、２つの信号を容易に
比較評価できる信号比較評価装置を提供することを目的
とし、又、入力データを遅延させることなく、入力デー
タの誤り比較検出を行う時点での入力データと基準パタ
ーンとの間の位相及びビットの同期を取ることができる
誤り検出装置を提供することを目的としている。

【００１７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明による信号比較評価装置は、入力デ
ータと同一のクロック信号を出力するクロック発生部１
と、前記入力データに対応する参照データを前記クロッ
ク信号に応じて出力する参照データ発生部３と、前記入
力データと、前記参照データ発生部から出力される参照
データとを比較し、その結果を出力する比較器４とを備
えた信号比較評価装置において、前記クロック発生部と
前記参照データ発生部との間に、進相回路２が設けら
れ、該進相回路は、前記クロック発生部からのクロック
信号と帰還信号とを２つの入力とし、この２つの入力の
位相を比較してその位相差に応じた信号を出力する位相
比較器６と、該位相比較器からの位相差に応じた信号に
基いて周波数が可変制御される電圧制御発振器８と、該
電圧制御発振器の出力の位相を所定量遅延させ、この遅
延した信号を前記帰還信号として前記位相比較器に入力
する位相遅延部５とを具備しており、前記電圧制御発振
器は、前記位相比較器への２つの入力の位相差が無くな
ったときのロックイン時に、前記位相遅延部の遅延量に
相当する分だけ位相の進んだ進相クロック信号を前記参
照データ発生部へ出力することを特徴とする。

【００１８】請求項２の発明による誤り検出装置は、ク
ロック信号を出力するクロック発生部１１と、該クロッ
ク発生部からのクロック信号により、入力データを並列
データに変換するデマルチプレクサ１０と、前記クロッ
ク発生部からの前記クロック信号と帰還信号とを２つの
入力とし、この２つの入力の位相を比較してその位相差
に応じた信号を出力する位相比較器６と、該位相比較器
からの位相差に応じた信号に基いて周波数が可変制御さ
れる電圧制御発振器８と、該電圧制御発振器の出力の位
相を所定量遅延させ、この遅延した信号を前記帰還信号
として前記位相比較器に入力する位相遅延部５とを有し
ており、前記電圧制御発振器が、前記位相比較器への２
つの入力の位相差が無くなったときのロックイン時に、
前記位相遅延部の遅延量に相当する分だけ位相の進んだ
進相クロック信号を出力する進相回路２と、該進相回路
から出力される進相クロック信号を受けて前記入力デー
タと比較するための基準パターンを発生する基準パター
ン発生部１２と、該基準パターン発生部から出力される
基準パターンと前記入力データとを比較して該入力デー
タの誤りを検出する誤り比較検出部１３とを具備したこ
とを特徴とする。

【００１９】請求項３の発明は、請求項２の誤り検出装
置において、前記基準パターン発生部１２は、前記デマ
ルチプレクサ１０が出力する一部のデータを読み込んで
前記入力データと同一ビット数の疑似ランダムパターン
を前記進相クロック信号に応じて発生する疑似ランダム
パターン発生部１４と、予め記憶されたプログラマブル
パターンを前記デマルチプレクサから出力される各並列
データを基に形成されたタイミング信号で読み出しを開
始し、かつ前記進相クロック信号のタイミングに応じて
前記入力データと同一ビット数のデータを発生して多重
化するプログラマブルパターン発生部１６と、前記疑似
ランダムパターン又は前記プログラマブルパターンの何
れかを基準パターンとして選択して前記誤り比較検出部
に出力させる選択切替部１７とを備えたことを特徴とす
る。

【００２０】本発明の信号比較評価装置によれば、入力
データと同一のクロック信号と、電圧制御発振器８の出
力を位相遅延部５で所定量遅延した信号（帰還信号）と
が位相比較器６に入力される。電圧制御発振器８は、位
相比較器６の位相差に応じて位相が進むように、その周
波数が可変制御される。そして、位相比較器６に入力さ
れる２つの信号の位相差が無くなって電圧制御発振器８
がロックインすると、電圧制御発振器８からは、位相遅
延部５の遅延量分だけ位相の進んだ進相クロック信号が
出力される。そして、参照データ発生部３は前記進相ク
ロック信号に応じて入力データに対応する参照データを
出力し、比較器４は参照データ発生部３から出力される
参照データとを比較し、その結果を出力する。

【００２１】誤り検出装置９では、位相遅延部５の遅延
量を、基準パターン発生部１２による遅延時間に設定
し、そのとき出力される進相クロック信号が基準パター
ン発生部１２及び誤り比較検出部１３に入力される。デ
マルチプレクサ１０は、クロック発生部１１からのクロ
ック信号により、入力データを並列データに変換する。
基準パターン発生部１２は、デマルチプレクサ１０が出
力する一部のデータを読み込んで入力データと同一ビッ
ト数の基準パターン（疑似ランダムパターン又はユーザ
設定によるプログラマブルパターン）を進相クロック信
号に応じて発生させ、この基準パターンを誤り比較検出
部１３に出力する。これにより、入力データと基準パタ
ーンとは、誤り比較検出部１３に入力される時点で位相
及び各ビットの同期が取れる。そして、誤り比較検出部
１３は、入力データと基準パターンとをビット単位で比
較し、両者が異なるときにエラー信号を出力する。その
結果、入力データの各信号線毎に遅延素子が介在する従
来の誤り検出装置に比べて部品点数が減少し、回路基板
上でのスペースファクタを向上させて常に正常な誤り検
出動作を行うことができる。

【００２２】

【発明の実施の形態】図１は本発明による信号比較評価
装置の一実施の形態を示すブロック構成図である。信号
比較評価装置は、クロック発生部１、進相回路２、参照
データ発生部３、比較器４を備えて構成されている。

【００２３】クロック発生部１は、入力データ（被測定
信号）と同一のクロック信号を発生し、このクロック信
号を進相回路２に出力している。

【００２４】進相回路２は、位相遅延部５、位相比較器
６、ループフィルタ７、電圧制御発振器８を備えて構成
されている。

【００２５】位相遅延部５は、例えば同軸ケーブル、可
変遅延器などで構成され、所定の遅延量により、電圧制
御発振器８からの出力の位相を遅らせて位相比較器６に
帰還入力している。その際の位相の遅延量は、参照デー
タ発生部３におけるデータのシフト動作による遅延、参
照データのアクセス時間やデータの多重化による遅延、
データを選択して出力する際の切替回路の通過時間によ
る遅延などが全て相殺されるように最適な値に設定され
る。

【００２６】その際、位相の遅延量は、位相遅延部５を
同軸ケーブルで構成した場合には、その長さを調整する
ことにより可変される。又、位相遅延部５を可変遅延器
で構成した場合には、可変抵抗器のボリウム調整等によ
り可変される。

【００２７】位相比較器６は、クロック発生部１から出
力されるクロック信号と、電圧制御発振器８からの出力
を位相遅延部５で遅延して入力される帰還信号とを位相
比較し、その位相差に応じた誤差信号を出力している。

【００２８】ループフィルタ７は、例えば低域フィルタ
で構成され、位相比較器６の出力を電圧制御発振器８に
必要な直流制御信号に変換している。

【００２９】電圧制御発振器８は、ループフィルタ７か
らの直流制御信号により、その出力の周波数が基準信号
の周波数と一致するように周波数を可変制御している。
すなわち、電圧制御発振器８は、出力の位相が基準信号
の位相より進んでいるとき、周波数を下げて位相が遅れ
るように周波数制御される。又、出力の位相が基準信号
の位相より遅れているときには、周波数を上げて位相が
進むように周波数制御される。

【００３０】参照データ発生部３は、入力データに対応
する参照データを進相回路２から出力される進相クロッ
ク信号に応じて発生し、その参照データを比較器４に出
力している。

【００３１】比較器４は、入力データと、参照データ発
生部３から出力される参照データとを比較し、その内容
が一致しているか否かを判定し、その判定結果信号を出
力している。

【００３２】上記構成による信号比較評価装置の動作に
ついて説明する。まず、初期状態では、電圧制御発振器
８の出力の周波数と基準信号の周波数とは一致していな
い。従って、位相比較器６には、異なる二つの周波数の
信号、すなわち、位相遅延部５で設定された遅延量分だ
け電圧制御発振器８の出力の位相が遅れた信号と、基準
信号としてのクロック信号とが入力される。その結果、
位相比較器６の出力からは、二つの周波数の信号の位相
差に応じた誤差信号を出力する。この誤差信号はループ
フィルタ７により電圧制御発振器８に必要な直流制御信
号に変換される。

【００３３】そして、電圧制御発振器８は、ループフィ
ルタ７からの直流制御信号により、基準信号の周波数に
近づくように周波数が可変制御される。すなわち、位相
遅延部５で設定された遅延量による位相差を相殺する方
向に電圧制御発振器８の周波数が制御されていく。これ
により、電圧制御発振器８からは、位相の進んだ信号が
出力される。この位相の進んだ信号は再び位相遅延部５
に入力される。

【００３４】位相遅延部５は、電圧制御発振器８から出
力される位相の進んだ信号を、設定された遅延量分だけ
位相を遅らせて位相比較器６に帰還入力する。これによ
り、位相比較器６に入力される位相遅延部５からの信号
と基準信号とは、電圧制御発振器８で位相が進んでいる
分だけ位相差が小さくなる。そして、位相比較器６から
は、この位相差に応じた誤差信号が出力され、ループフ
ィルタ７により電圧制御発振器８に必要な直流制御信号
に変換される。

【００３５】電圧制御発振器８は、ループフィルタ７か
らの直流制御信号により、更に基準信号の周波数に近づ
くように周波数が可変制御されていく。そして、以上の
動作が繰り返されることにより、基準信号と位相遅延部
５からの信号との位相が一致した状態で両者の信号が位
相比較器６に入力されると、位相比較器６から出力され
る誤差信号が０となる。

【００３６】そして、電圧制御発振器８の出力の周波数
と基準信号の周波数とが完全に一致して位相ロックがか
かり、同期が取れた状態になると、その後、電圧制御発
振器８からは、位相遅延部５で設定された遅延量だけ位
相の進んだ進相クロック信号が出力されるようになる。
そして、参照データ発生部３は、この進相クロック信号
が入力されると、入力データに対応する参照データを発
生して比較器４に出力する。比較器４では、入力データ
と参照データ発生部３から出力される参照データとを比
較し、その結果を出力する。

【００３７】従って、位相遅延部５で設定される遅延量
を可変することにより、比較器４に対して参照データを
出力するまでの間に要する遅延量を見込んで所望の位相
量分だけ進んだ進相クロック信号を電圧制御発振器８か
ら出力させることができる。これにより、入力データと
参照データとの間の位相及びビットの同期が取れた状態
で、入力データの比較判定を行うことができる。

【００３８】次に、本発明による誤り検出装置の構成に
ついて説明する。図２は誤り検出装置の一実施の形態を
示すブロック構成図、図３は同誤り検出装置における疑
似ランダムパターン発生部のブロック構成図、図４は同
誤り検出装置におけるプログラマブルパターン発生部の
ブロック構成図である。尚、上記信号比較評価装置と同
一の構成要素には同一番号を付し、その説明を省略す
る。

【００３９】誤り検出装置９は、入力データと基準パタ
ーンとの間の位相及びビットを同期させて入力データの
誤り検出を行うもので、信号入出力部としてのデマルチ
プレクサ１０、クロック発生部１１、基準パターン発生
部１２、誤り比較検出部１３を備えて概略構成される。

【００４０】デマルチプレクサ１０には、数百Ｍ〜数Ｇ
ｂｉｔ／ｓの高周波帯域内における所定周波数の入力デ
ータ（被測定信号）が入力している。入力データは、例
えば複数ビットの２値シリアルデータで構成される。

【００４１】クロック発生部１１は、入力データ（被測
定信号）と同一のクロック信号を、外部信号又は入力デ
ータから再生して発生している。クロック発生部１１は
分周器１１ａを備えており、分周器１１ａには入力デー
タと同期したクロック信号が入力している。この分周期
１１ａでは、入力データの分離に必要な分だけクロック
信号の１／２分周を繰り返し、最終段から１／Ｎクロッ
ク信号を出力している。この最終段から出力される１／
Ｎクロック信号は、基準信号として進相回路２の位相比
較器６に入力される。

【００４２】デマルチプレクサ１０は、分周器１１ａか
らの１／２分周毎の分周信号のタイミング（例えば信号
の立ち上がり）により、入力データを複数（Ｎ個）のデ
ータに分離し、つまり、シリアルデータからなる入力デ
ータをＮ個のパラレルデータに変換して誤り比較検出部
１３に出力している。

【００４３】基準パターン発生部１２は、疑似ランダム
パターン発生部１４、タイミング信号発生回路１５、プ
ログラマブルパターン発生部１６、選択切替部１７を備
えて構成される。

【００４４】図３に示すように、疑似ランダムパターン
発生部１４は、シフトレジスタ１４ａ、排他的論理回路
１４ｂ、切替部１４ｃを備えて構成され、入力データと
同一ビット数の疑似ランダムパターンを選択切替部１７
に出力している。シフトレジスタ１４ａは、発生させる
疑似ランダムパターンの生成多項式に応じた段数を備え
ており、初段に入力された信号を順次後段にシフトさせ
ている。

【００４５】排他的論理回路１４ｂは、シフトレジスタ
１４ａの最終段の出力と、シフトレジスタ１４ａの所定
段の出力との排他的論理を取り、その出力をシフトレジ
スタ１４ａの初段に帰還している。切替部１４ｃは、デ
マルチプレクサ１０からの一部のデータ（図２の例で
は、最上位ビットのデータ）を読み込み信号としてシフ
トレジスタ１４ａの初段に入力するか、又は排他的論理
回路１４ｂの出力をシフトレジスタ１４ａの初段に入力
するべく、その切り替えを行っている。

【００４６】さらに説明すると、この疑似ランダムパタ
ーン発生部１４では、２^N −１の周期をもつ疑似ランダ
ムパターンを発生しており、疑似ランダムパターンは、
下記［表１］に示されるＮ次の生成多項式で表され、そ
の１周期が２^N −１となっている。これにより、２^N −
１の周期をもつ疑似ランダムパターンは１周期中にＮビ
ット連続「１」のパターンが１回だけ出現するようにな
っている。尚、疑似ランダムパターンの出力レベルは、
ロジックを正論理に設定した場合、「０」が低レベル、
「１」が高レベルに対応している。

【００４７】

【表１】

【００４８】タイミング信号発生回路１５は、デマルチ
プレクサ１０からの各並列データ（図２の例では、最上
位ビットのデータ）が入力されると、デマルチプレクサ
１０から出力される入力データに対するプログラマブル
パターンの発生開始の同期を取るためのタイミング信号
を発生してプログラマブルパターン発生部１６に出力し
ている。このタイミング信号は、デマルチプレクサ１０
からの各並列データが特定ビットに一致したことをもっ
て生成されている。

【００４９】プログラマブルパターン発生部１６は、分
周器１６ａ、アドレスカウンタ１６ｂ、ＲＡＭなどの記
憶部１６ｃ、マルチプレクサ１６ｄを備えて構成され、
入力データと同一ビット数のプログラマブルパターンを
選択切替部１７に出力している。

【００５０】分周器１６ａは、進相回路２から入力され
る１／Ｎ進相クロック信号を、データの多重化に必要な
分だけ１／２分周を繰り返しており、最終段から出力さ
れるクロック信号がアドレスカウンタ１６ｂに入力して
いる。

【００５１】アドレスカウンタ１６ｂは、タイミング信
号発生回路１５からタイミング信号が入力されたとき
に、分周器１６ａから入力されるクロック信号の立ち上
がり又は立ち下がりのタイミング毎にアドレスを発生し
ている。

【００５２】記憶部１６ｃには、予めユーザ設定による
プログラマブルパターン（「０」、「１」による２値デ
ータ）が各アドレス毎に記憶されており、アドレスカウ
ンタ１６ｂからのアドレスにより、その内容が読み出さ
れてマルチプレクサ１６ｄに出力される。尚、記憶部１
６ｃからのデータの出力数は、例えばマルチプレクサ１
６ｄ後の速度を１．６Ｇｂｉｔ／ｓ、アドレスカウンタ
１６ｂを回す速度を５０Ｍｂｉｔ／ｓとすると、２５６
本といったように、マルチプレクサ１６ｄ後の速度とア
ドレスカウンタ１６ｂを回す速度によって決定される。

【００５３】マルチプレクサ１６ｄは、記憶部１６ｃか
ら読み出されたプログラマブルパターンを、入力データ
のビット数と一致するように、分周器１６ａからの１／
２分周毎の分周信号の立ち上がり又は立ち下がりのタイ
ミングで多重化し、この多重化されたプログラマブター
ンを基準パターンとして誤り比較検出部１３に出力して
いる。

【００５４】選択切替部１７は、疑似ランダムパターン
発生部１４で発生される疑似ランダムターンと、プログ
ラマブルパターン発生部１６で発生されるプログラマブ
ルパターンとの何れかのパターンを選択し、この選択さ
れたパターンが基準パターンとして誤り比較検出部１３
に出力されるように、疑似ランダムパターン発生部１４
とプログラマブルパターン発生部１６との間の選択切り
替えを行っている。

【００５５】誤り比較検出部１３は、排他的論理和回路
１３ａと計数回路１３ｂを備えて構成される。排他的論
理和回路１３ａには、デマルチプレクサ１０からの複数
ビットのパラレル入力データと、基準パターン発生部１
２からの基準パターンとが入力している。排他的論理和
回路１３ａでは、進相回路２からの１／Ｎ進相クロック
信号の立ち上がり又は立ち下がりのタイミングで入力デ
ータと基準パターンとをビット単位で比較し、両者が互
いに等しくないとき（１，０又は０，１の組合わせのと
き）に、エラー信号としての「１」を出力している。

【００５６】計数回路１３ｂは、例えばカウンタなどで
構成され、排他的論理和回路１３ａからのエラー信号
を、進相回路２からの１／Ｎ進相クロック信号の立ち上
がり又は立ち下がりのタイミングで計数している。尚、
このときの計数値は、例えばエラーレート出力表示する
ための信号として使用される。

【００５７】上記構成による誤り検出装置９では、ま
ず、誤り検出対象となる被測定信号として複数ビットに
よるシリアル入力データがデマルチプレクサ１０に取り
込まれる。クロック発生部１１における分周器１１ａで
は、入力データと同期して入力されるクロック信号を１
／２ずつ分周して周波数を徐々に落としている。この分
周器１１ａの分周によって得られる１／Ｎクロック信号
は、進相回路２の位相比較器６に入力される。又、デマ
ルチプレクサ１０に取り込まれた入力データは、分周器
１１ａによる１／２分周毎のクロック信号のタイミング
で複数に分離され、パラレル入力データとして誤り比較
検出部１３に入力される。

【００５８】進相回路２では、位相比較器６に対して分
周器１１ａより１／Ｎクロック信号が入力されると、電
圧制御発振器８のロックイン時に、前述した如く、位相
遅延部５で設定された遅延量による位相分だけ進んだ１
／Ｎ進相クロック信号を出力する。このロックイン時に
進相回路２から出力される１／Ｎ進相クロック信号は、
基準パターン発生部１２における疑似ランダムパターン
発生部１４の各シフトレジスタ１４ａ、プログラマブル
パターン発生部１６の分周器１６ａ、誤り比較検出部１
３にそれぞれ入力される。

【００５９】そして、基準パターン発生部１２では、進
相回路２から入力される位相の進んだ１／Ｎ進相クロッ
ク信号のタイミングで入力データと同一ビット数の基準
パターン（疑似ランダムパターン又はプログラマブルパ
ターン）を発生させて誤り比較検出部１３に出力する。
これにより、クロック信号の位相が進んだ分だけ基準パ
ターンの発生が早まって誤り比較検出部１３に入力され
る。

【００６０】そして、誤り比較検出部１３における排他
的論理回路１３ａでは、デマルチプレクサ１０から入力
される複数ビットのパラレル入力データと、基準パター
ン発生部１２から入力される基準パターンとを、進相回
路２からの１／Ｎ進相クロック信号のタイミングにより
ビット単位で比較し、比較したデータが異なるときに、
入力データのビットに誤りが有る旨のエラー信号をカウ
ント出力する。

【００６１】上記実施の形態によれば、基準パターン発
生部１２を構成する疑似ランダムパターン発生部１４
（複数段のシフトレジスタ１４ａ）、プログラマブルパ
ターン発生部１６の分周器１６ａ、誤り比較検出部１３
のそれぞれに進相回路２で生成される位相の進んだ１／
Ｎ進相クロック信号が入力される。

【００６２】従って、疑似ランダムパターンを発生させ
る際のシフトレジスタ１４ａによる遅延、プログラマブ
ルパターンを発生させる際の記憶部１６ｃに対するデー
タのアクセス時間やマルチプレクサ１６ｄにおけるデー
タの多重化による遅延、疑似ランダムパターン又はプロ
グラマブルパターンを選択して誤り比較検出部１３に出
力する際の選択切替部１７の切替回路の通過時間による
遅延を相殺することができる。

【００６３】これにより、従来のように誤り検出対象と
なる入力データを遅延させることなく、入力データと基
準パターンとの間の位相及びビットの同期を取ることが
でき、常に正常な誤り検出動作を行うことができる。
又、入力データの各信号線には、従来のような遅延素子
が介在しないので、その分だけ部品点数が減少し、回路
基板上でのスペースファクタも向上させることができ
る。

【００６４】

【発明の効果】以上説明したように、本発明によれば、
所望の位相分だけ進んだ進相クロック信号を進相回路で
生成し、この進相クロック信号に応じて参照データを発
生させることにより、入力データと参照データとの間の
位相及びビットの同期が取れた状態で、入力データの比
較判定を行うことができる。又、入力データと基準パタ
ーンの２つの信号間に位相差が生じる誤り検出装置に適
用した場合でも、従来のように入力データを遅延させる
ことなく、入力データと基準パターンとの間の位相及び
ビットの同期を取ることができ、常に正常な誤り検出動
作を行うことができる。その際、従来のように、入力デ
ータの信号線毎に遅延素子が介在する構成に比べて部品
点数も減少し、回路基板上でのスペースファクタを向上
させることができる。

【図面の簡単な説明】

【図１】本発明による信号比較評価装置の一実施の形態
を示すブロック構成図

【図２】本発明による誤り検出装置の一実施の形態を示
すブロック構成図

【図３】同誤り検出装置における疑似ランダムパターン
発生部のブロック構成図

【図４】同誤り検出装置におけるプログラマブルパター
ン発生部のブロック構成図

【図５】従来の誤り検出装置のブロック構成図

【符号の説明】

１…クロック発生部、２…進相回路、３…参照データ発
生部、４…比較器、５…位相遅延部、６…位相比較器、
８…電圧制御発振器、９…誤り検出装置、１０…デマル
チプレクサ、１２…基準パターン発生部、１３…誤り比
較検出部、１４…疑似ランダムパターン発生部、１６…
プログラマブルパターン発生部、１７…選択切替部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力データと同一のクロック信号を出力
   するクロック発生部（１）と、 前記入力データに対応する参照データを前記クロック信
   号に応じて出力する参照データ発生部（３）と、 前記入力データと、前記参照データ発生部から出力され
   る参照データとを比較し、その結果を出力する比較器
   （４）とを備えた信号比較評価装置において、 前記クロック発生部と前記参照データ発生部との間に、
   進相回路（２）が設けられ、 該進相回路は、前記クロック発生部からのクロック信号
   と帰還信号とを２つの入力とし、この２つの入力の位相
   を比較してその位相差に応じた信号を出力する位相比較
   器（６）と、該位相比較器からの位相差に応じた信号に
   基いて周波数が可変制御される電圧制御発振器（８）
   と、該電圧制御発振器の出力の位相を所定量遅延させ、
   この遅延した信号を前記帰還信号として前記位相比較器
   に入力する位相遅延部（５）とを具備しており、 前記電圧制御発振器は、前記位相比較器への２つの入力
   の位相差が無くなったときのロックイン時に、前記位相
   遅延部の遅延量に相当する分だけ位相の進んだ進相クロ
   ック信号を前記参照データ発生部へ出力することを特徴
   とする信号比較評価装置。
2. 【請求項２】 クロック信号を出力するクロック発生部
   （１１）と、 該クロック発生部からのクロック信号により、入力デー
   タを並列データに変換するデマルチプレクサ（１０）
   と、 前記クロック発生部からの前記クロック信号と帰還信号
   とを２つの入力とし、この２つの入力の位相を比較して
   その位相差に応じた信号を出力する位相比較器（６）
   と、該位相比較器からの位相差に応じた信号に基いて周
   波数が可変制御される電圧制御発振器（８）と、該電圧
   制御発振器の出力の位相を所定量遅延させ、この遅延し
   た信号を前記帰還信号として前記位相比較器に入力する
   位相遅延部（５）とを有しており、前記電圧制御発振器
   が、前記位相比較器への２つの入力の位相差が無くなっ
   たときのロックイン時に、前記位相遅延部の遅延量に相
   当する分だけ位相の進んだ進相クロック信号を出力する
   進相回路（２）と、 該進相回路から出力される進相クロック信号を受けて前
   記入力データと比較するための基準パターンを発生する
   基準パターン発生部（１２）と、 該基準パターン発生部から出力される基準パターンと前
   記入力データとを比較して該入力データの誤りを検出す
   る誤り比較検出部（１３）とを具備したことを特徴とす
   る誤り検出装置。
3. 【請求項３】 前記基準パターン発生部（１２）は、前
   記デマルチプレクサ（１０）が出力する一部のデータを
   読み込んで前記入力データと同一ビット数の疑似ランダ
   ムパターンを前記進相クロック信号に応じて発生する疑
   似ランダムパターン発生部（１４）と、予め記憶された
   プログラマブルパターンを前記デマルチプレクサから出
   力される各並列データを基に形成されたタイミング信号
   で読み出しを開始し、かつ前記進相クロック信号のタイ
   ミングに応じて前記入力データと同一ビット数のデータ
   を発生して多重化するプログラマブルパターン発生部
   （１６）と、前記疑似ランダムパターン又は前記プログ
   ラマブルパターンの何れかを基準パターンとして選択し
   て前記誤り比較検出部に出力させる選択切替部（１７）
   とを備えた請求項２記載の誤り検出装置。