JP2749325B2 - 同期装置 - Google Patents

同期装置

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JP2749325B2
JP2749325B2 JP63149207A JP14920788A JP2749325B2 JP 2749325 B2 JP2749325 B2 JP 2749325B2 JP 63149207 A JP63149207 A JP 63149207A JP 14920788 A JP14920788 A JP 14920788A JP 2749325 B2 JP2749325 B2 JP 2749325B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は一般に計測及び試験装置に関し、とくにテス
ト・パターン生成器のパルスを試験中の配線板のクロッ
クに同期する同期装置に関する。
〔従来技術とその問題点〕
印刷配線板上のイン・サーキット試験を実施する過程
で部品を適正に試験するのに十分な一連の出力パターン
・パルスを生成することがしばしば必要である。これら
の所定のパターンは部品を試験するための所望のパター
ンを含むテスト・パターン発生器から生成することがで
きる。テスト・パターン発生器の出力は通常、配線板上
の部品を試験するための所望の出力パルスを生成する一
連のドライバに接続されている。
部品の適正な試験を行なうため、テスト・パターン発
生器からの出力信号を被試験素子（DUT）からのクロッ
ク・パルス（以下入力クロックと呼称する）とを同期化
することが必要である。しかし、多くの場合、回路の性
質上、クロックをディスエイブルにすることができな
い。更に、出力テスト・パターンパルス（以下出力信号
と呼称する）は、回線の固有の遅延により100ナノ秒又
はそれ以上だけ配線板の入力クロックから位相遅延する
のが通例である。入力クロックと出力信号の間の位相差
によって被試験素子の試験の読みを誤る場合がある。従
ってDUTから適正な試験結果を確実に得るため、出力信
号をDUTクロックに同期させることが望まれる。今日ま
で、イン・サーキット配線板テスタは出力信号と入力ク
ロックとを同期化する適当な手段を備えることができな
かった。
〔発明の目的〕
本発明の目的は出力回路の出力信号と入力クロックを
同期化するための新規な装置によって従来の技術の欠点
と限界を克服することである。
〔発明の概要〕
本発明の一実施例では、プログラム可能な制御信号に
より制御される位相状態を有する基準クロック信号を生
成するフェーズ・ロックループを、DUTクロックと出力
回路の出力信号との位相関係を示す位相状態信号を生成
する検出器及び、位相状態信号を検出し且つプログラム
可能制御信号を生成して基準クロックの位相を変更して
出力信号が入力クロックと同期させるようにする手段と
共に使用することによって達成される。
本発明の利点は、遅延を生じる回線とは独立して、入
力クロックをテストパターン信号と同期させるための簡
単で安価な方法を提供することにある。本発明はフェー
ズ・ロック・ループの帰還経路内のプログラム可能な遅
延を利用することによって、フェーズ・ロック・ループ
の出力信号の位相を変えて出力信号の位相を入力クロッ
クの位相と対応するように調整する独自の方法を利用し
ている。このことは、入力と出力の位相が同期するまで
PLL（フェーズ・ロック・ループ）の帰還経路内のプロ
グラム可能な遅延線を調整することにより達成される。
〔発明の実施例〕 第１図は本発明の一実施例の同期装置10の概略図であ
る。試験中の素子（図示せず）は部品の試験中にディス
エイブルにできないクロック信号（入力クロック）を有
する被試験デジタル部品を含む。従って、部品を適正に
試験するため、テスト・パターン信号は入力クロックと
同期されなければならない。従って本発明の目的は入力
クロック12を受け、出力テスト・パターン・パルス14を
入力クロック12と同期させることである。これは次のよ
うにして達成される。入力クロック12はしきい値比較器
から成るクロック受信器16によって受信されて受信器ク
ロック18を生成し、この信号は第２図に示すフェーズ・
ロック・ループ回路から成る基準クロック発生器20に供
給される。フェーズ・ロック・ループ20の出力は部品の
適正な動作の試験用に用いられる一連の出力テスト・パ
ターンを同期的に生成するテスト・パターン発生器24へ
供給されるクロック信号として機能する基準クロック22
である。テスト・パターン発生器24は、所望のテスト・
パターンがシーケンシャル・アドレス位置に記憶される
ランダム・アクセス記憶装置（RAM）で構成することが
できる。テスト・パターン発生器24の一部を形成するカ
ウンタ（図示せず）は所望のテスト・パターン出力を提
供するためのシーケンシャル・アドレスとして用いられ
る基準クロック・パルスを累算する。次にテストパター
ン発生器24からの出力信号14がDUTを駆動するために用
いられる。出力信号14は校正フリップ・フロップ30のク
ロック入力28にも供給される。あるいは、基準クロック
22は経路26を経て校正用フリップ・フロップ30に供給す
ることも可能であり、且つ計算されたオフセットをテス
トパターン発生器24の遅延を予知された限度内に補償す
るために導入可能である。更に、入力クロック12は校正
用フリップ・フロップ30のデータ入力32に供給される。
その結果、位相状態信号34が校正用フリップ・フロップ
30の出力に生成される。位相状態信号34はクロック入力
28が高電位になるまえにデータ入力32が高電位である場
合だけ高電位である。従って、出力信号14に先立ち入力
クロック12が生起するかぎり、位相状態信号34は高電位
に留まる。しかし、入力クロック12のまえに出力信号14
が生起すると、位相状態信号34は低電位となる。このよ
うにして、位相状態信号34は、出力信号14の位相が入力
クロック12の位相と一致する交さ点の表示を与える。あ
るいは、データ入力とクロック入力は本発明の機能に影
響を及ぼすことなく逆にすることができる。
位相状態信号34は、位相状態信号34を検出し且つ基準
クロック発生器20（PLL）に供給されて後述するように
基準クロック22の位相を調整するプログラム可動制御信
号38を生成するプロセッサ36に供給される。プロセッサ
36によるプログラム可能制御信号38の調整は位相状態信
号34の状態が変化する（これによって入力クロック12と
出力テスト・パターン・パルス14の実質的な同期が表示
される）までプログラム可能制御信号の値を増減する簡
単な逐次プロセスから成っている。
第２図はプロセッサ36より生成されるプログラム可能
制御信号38に応答して基準クロック22の位相を変化させ
る、第１図に示した基準クロック発生器20の構成図であ
る。第２図を参照すると、受信器クロック18は受信器ク
ロック18を所与の数Ｍで割るＭ分周回路40への入力であ
る。Ｍ分周回路40の出力は、Ｍ分周回路40から受信され
る入力クロック信号と遅延基準クロック46との間の位相
差に比例するパルス幅を有する位相検出器差分信号44を
生成する位相検出器42に供給される。
位相検出器差分信号44は、位相検出器差分信号44を積
分し且つ受信器クロック18と遅延基準クロック46との位
相差に比例する電圧値を有する電圧信号50を生成するた
めの積分器から成るフイルタ48に供給される。電圧信号
50は電圧信号50の電圧と比例する周波数を有する基準ク
ロック22を生成する電圧制御発振器52に供給される。次
に基準クロック22はＭ分周回路54に供給され、このＮ分
周回路54は分周された基準クロック22をプログラム可能
遅延線56へと供給する。プログラム可能遅延線56はプロ
グラム可能制御信号38に従って遅延を導入する機能を果
たす。プログラム可能遅延線56によって遅延が基準クロ
ック22に加えられると、位相検出器差分信号44は瞬時増
分し、それより電圧信号50を瞬時増分して、電圧制御発
振器52がその周波数を瞬時増分するようにせしめ、位相
検出器42により検出される位相差をオフセットする。従
って、プログラム可能制御信号38によってプログラム可
能遅延線56により多くの遅延が加えられると、基準クロ
ックの位相は前進する。このようにして、プロセッサ36
（第１図参照）がプログラム可能制御信号38を増分する
逐次型プロセスを進行するにつれ、基準クロック22の位
相は出力信号14が入力クロック12と同相になるまで、前
進せしめられる。第１図を参照すると、それによって位
相状態信号34は高電位から低電位の状態になりプロセッ
サに対してプログラム可能遅延線56（第２図）を通して
遅延を導入する逐次型プロセスを停止するよう信号を送
り、基準クロック22の位相の更なる前進を停止せしめ
る。プログラム可能遅延線の分解能によってのみ左右さ
れる分解能が、複雑で高価な制御回路を使用する必要な
く高度の正確さもって達成可能である。
本発明のこれまでの説明は図解と説明の目的で開示さ
れたものである。本発明を開示した形式に厳密に限定し
たり制御することを意図するものではなく、上述の教示
のもとで別の修飾又は変形が可能である。例えば、本発
明は試験用装置又は計器に限定する必要はなく、例えば
レーダーシステム、巡航システム、超音波画像装置等
の、位相又は時間の相関性を制御しなければならない任
意の回路に利用できる。本実施例は本発明の原理と実際
の応用を最も簡明に説明して当業者が、意図する実際の
用途に適合するように多様な実施例と多様な修正例に本
発明を利用できるように選択して説明されたものであ
る。
〔発明の効果〕
以上詳述したように、本発明の実施により入力信号と
所定位相差を有する基準クロックを発生する基準クロッ
ク発生器が得られる。さらに、該基準クロック発生器を
使用することにより、被試験配線板からのクロックに、
試験用テスト・パターン発生器出力を容易に同期するこ
とができる。
本発明ではプログラム可能な遅延線を、PLLの帰還経
路に導入することにより、基準クロックと入力受信器ク
ロックの位相差が所望値に設定され、DUTクロックとテ
スト・パターン発生器の出力との同期を容易にしてい
る。
【図面の簡単な説明】
第１図は本発明の一実施例の同期装置の略図、第２図は
第１図の基準クロック発生器の略図である。 10:同期装置 12:DUTクロック（入力クロック） 14:出力テスト・パターン・パルス（出力信号） 16:クロック受信器 18:受信器クロック 20:基準クロック発生器 22:基準クロック 24:テスト・パターン発生器 28:クロック入力 30:校正用フリップ・フロップ 32:データ入力 36:プロセッサ 38:プログラム可能制御信号 40:M分周器 42:位相検出器 44:位相検出器差分信号 46:遅延基準クロック 48:フィルタ 50:電圧信号 52:電圧制御発振器 54:N分周器 56:プログラム可能遅延線。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】次の（イ）〜（ト）を備え、入力クロック
    に出力回路の出力信号を同期させるための同期装置。 （イ）前記入力クロックと基準クロックを所定量だけ遅
    延した遅延基準クロック間の位相差に比例する差分信号
    を発生する位相検出手段。 （ロ）前記差分信号を積分し、該差分信号の積分値に比
    例する電圧信号を出力するフィルタ手段。 （ハ）前記電圧信号を受信し、該電圧信号に比例する周
    波数を有する前記基準クロックを発生する電圧制御発振
    器手段。 （ニ）プログラム可能制御信号に応答し、前記基準クロ
    ックに所定の遅延を導入して前記遅延基準クロックを出
    力するプログラム可能遅延線。 （ホ）前記基準クロックを入力し該基準クロックに同期
    した出力信号を出力するための出力回路。 （ヘ）前記入力クロックと前記出力信号間の位相関係応
    じた位相状態信号を発生する位相状態検出手段。 （ト）前記位相状態信号に応じて前記プログラム可能制
    御信号を調整して前記出力信号の位相を前記入力クロッ
    クの位相に同期せしめるためのプロセッサ手段。
  2. 【請求項２】前記位相状態検出手段がデータ入力とクロ
    ック入力と出力とを有するフリップ・フロップを備え、
    該フリップ・フロップは前記データ入力より前記入力ク
    ロックを入力し、前記クロック入力より前記出力信号を
    入力し、前記出力より前記位相状態信号を出力する請求
    項１に記載の同期装置。
JP63149207A 1987-06-24 1988-06-16 同期装置 Expired - Lifetime JP2749325B2 (ja)

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US065971 1987-06-24

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