KR920003362B1

KR920003362B1 - 미세 위상차 보정회로 및 보정 방법

Info

Publication number: KR920003362B1
Application number: KR1019890012900A
Authority: KR
Inventors: 주범순; 김옥희; 박권철; 이정희
Original assignee: 한국 전기통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1989-09-06
Filing date: 1989-09-06
Publication date: 1992-04-30
Also published as: KR910007313A

Abstract

내용 없음.

Description

미세 위상차 보정회로 및 보정 방법

제1도는 DP-PLL블럭도.

제2도는 VCXO 입출력 특성도.

제3도는 미세 위상차 검출회로도.

제4도는 입출력 클럭 타이밍도.

제5도 및 제6도는 주종속 VCXO 출력간의 미세 위상차 타이밍도.

제7도 및 제8도는 미세 위상차 보정을 위한 순서도.

* 도면의 주요부분에 대한 부호의 설명

VCXO(Voltage Controlled Crystal Oscillator) : 전압 제어 수정 발진기

DP-PLL(Digital Processing Phase Locked Loop) : 디지틀 처리 PLL

1 : 클럭 수신기 2 : 위상 검출기

3 : 공통 메모리 4 : 마이크로 프로세서

5 : DAC 6 : VCXO

7 : 주파수 분배기 8 : 모니터

9 : 디바이더

본 발명은 디지틀 교환기의 망동기 장치를 구성하는데 동일한 주파수를 발진하는 2개 이상의 클럭 발진기를 사용하는 경우 이들간의 미세한 위상차를 보정하기 위한 미세 위상차 보정회로 및 보정방법에 관한 것이다.

디지탈 통신방식이 갖는 기술적, 경제적인 장점으로 인하여 교환망이 점차로 디지틀화되면서 네트워크 동기에 대한 필요성이 요구되었다. 교환기 간의 클럭 주파수가 서로 일치하지 않을때, 수신측에서의 데이타의 손실 및 중복현상인 슬립이 발생하 수 있으며 이는 디지틀 통신망의 푸질을 결정하는 중요한 척도의 하나로써, 단순한 음성통신의 경우에는 미소한 잡음을 일으키게 되며 ISDN화에 따른 데이타의 전송이나 화상 전송시에는 심각한 전송 손실 현상을 나타낸다. 네트워크의 기준 클럭에 동기된 크럭을 발생시키기 위하여 위상 검출기, DAC(Digital to Analog Converter), VCXO, 그리고 마이크로 프로세서를 포함한 DP-PLL(Digital Processing-Phase Locked Loop)으 구성할때 신뢰도를 위하여 루우프를 삼중화로 구성하여 세개의 루우프중 전송로에서 수신된 네트워크 기준 클럭을 입력 클럭으로하여 동작하고 있는 PLL의 출력을 시스템 공급클럭으로하여 네트워크 동기를 서취하고 나머지 두개의 루우프는 시스템 공급클럭으로 선택된 클럭으 루우프 입력으로하여 동작함으로써 세개의 루우프가 주종속의관계로 위상 고정되고 있어 주 루우프에 이상상태 발생시 종속 루우프로 절체되어 시스템으로 클럭을 공급할 때 최소한의 위상차를 만족하도록 하고 있다. 그러나 이 경우 하드웨어 구성상의 제한 요건으로 인해 위상차 검출회로의 최소 위상차 검출 범위가 한정되므로 세개의 루우프 출력은 이상적으로 위상이 일치되지는 않는다. 따라서 이러한 이들간의위상차는 상호 출력간의 간섭현상을 발생시킬 수 있으며 시스템으로의 클럭 공급원을 변경시킬 때 시스템에 순간적이 영향을 미치게 된다.

본 발명은 이러한 현상을 방지하기 위하여 세개의 루우프 클럭간의 미세한 위상차 보정기능(fine phase locking)을 추가하였으며 이 기능은 세개의 클럭중 시스템 공급클럭으로 선택된 주 클럭의 위상에 나머지 두개의 종속 클럭의 위상을 일치시키는 것으로 종속 PLL에서 수행되며, 세개의 루우프 출력을 수신하는 버퍼 보드에 별도의 위상차 검출 기능을 두어 클럭간의 위상이 일치하도록 하는데 그 목적이 있다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 설명한다.

제1도는 DP-PLL 블럭도로서, 클럭수신기(1), 위상검출기(2), 공통 메모리93), 마이크로 ㅍ로세서(4), DAC(5), VCXO(6), 주파수분배기(7), 모니터(8), 디바이터(9)로 구성되었으며, 제2도는 VCXO(6) 입출력특성을 나타내는 도면이며, 제3도는 미세 위상차 검출회로도로서, 각각 두개의 D플립플롭으로 구성된 U1, U2, U3로구성되었으며, 제4도는 입출력 클럭 타이밍도이며, 제5도 및 메6도는 주 종속 VCXO(6) 출력간의 미세 위상차 타이밍도이며, 제7도 및 제8도는 미세 위상차 보정을 위한 순서도이다.

제1도에서, 디지틀 PLL은 크게 나누어 위상검출기(2), DAC(5), VCXO(6) 및 마이크로 프로세서(4)로 구성하였으며 위상 검출기에서 검출된 위상차 데이타(signed value)에 의하여 마이크로 프로세서에서 위상차 보정 제어 데이타를 산출하여 DAC(5)의 입력으로 제공한다. DAC(5)는 디지틀 제어데이타를 수신하여 이에 비례하는 범위의 전압으로 변환시켜 VCXO(6)의 주파수 제어 전압을 공급한다.

VCXO는 제2도에서와 같이 입력 전압에 따라 출력 주파수가 조정되며 부(negative)의 출력 특성을 가지고 중심 주파수 32.768MHz에 대하여 10^-6이 출력 범위로서 클럭을 발생시킨다. 이와같은 PLL이 세개가 있어 이 출력이 시스템으로 클럭을 공급하는 버퍼보드(buffer board)로 입력되며 이들중 하나가 선택되어 시스템으로 클럭이 공급된다. 이때 세개의 루우프 출력은 도기되어 있으나 발진기 자체의 안정도, 제어 주기 및 위상차 검출 회로의 한계성으로 인해 작은 위상차는 존재하며 이와 같이 위상이 정확하게 일치하지 않을 경우 사호 간섭 및 절체시의 위상 불연속으로 인해 미세한 잡음등이 발생할 수 있으며 따라서 별도로 세개의 출력간의 미세한 위상차를 검출하여 이 차이를 최소화시킬 수 있는 기능이 요구된다.

제3도는 세개의 루우프 출력 32.768MHz간의 위상차를 검출하기 위하여 이 클럭을 수신하는 버퍼보드에 D-F/F으로 구성된 위상차 검출(phase difference detection)기능을 두어 VCXO출력의 빠르거나 느린 상태를 상대적으로 검출한다. 세개의 VCXO 출력을 각각 두개씩의 조합으로 하여 각 유니트별로 D1입력 클럭은 D2에 대한 클럭 펄스 CP2,D2 입력 클럭은 D1에 대한 클럭펄스 CP1으로 공급한다. D1 입력 클럭이 D2 입력 클럭에 대하여 위상이 빠른(lead) 경우 CP1의 상승 엣지에서 검출되는 출력 Q1은 'H'상태로 되며, 출력 Q2는 CP2의 상승엣지에서 검출되므로 'L'상태가 되어 D2가 D1보다 위상이 늦음(lag)을 나타내게 된다. 제4도는 이들간의 동작 타이밍도이다.

이와 같은 원리로 세개의 D-F/F에 의해 세개의 클럭간의 위상관계가 검출될수 있으며 각 유니트의 출력 Q1,Q2를 2비트의 데이타로 하여 마이크로 프로세서로 입력되어 미세 위상 제어를 위한 데이타가 된다. 출력 상태에 따른 빠름(lead)혹은 느림(lag) 상태의 판단은 표 1과 같다.

[표 1]

표 1 미세 위상차 검출 회로 출력데이타

이때 제3도에서 알 수 있듯이 D1과 D2이 위상차가 D-F/F(74F74)의 셋업타입(set up time)과 홀드 타임(hold time)에 해당하는 3ns 이내 범위의 입력 상태내에서의 출력 Q1,Q2는 정확하게 정의할 수 없으며 'L'혹은 'H'로서 일정하지가 않으므로 이 범위 이내의 위상차는 정의할 수가 없다.

DP-PLL 동작에 의하여 VCXO이 출력이 안정되어 주 종속 클럭의 주파수 차이가 한계치 범위내에서 동작될때에 종속 PLL에서 미세 위상차 보정 기능을 수행하며 제5도와 같이 시스템 공급 클러그로 선택된 주 VCXO의 출력에 대하여 VCXO의 출력이 S1의 경우 어느 종속 VCXO의 출력 위상이 더 빠른(lead) 상태이므로 위상이 느려지도록 DACW(DAC 입력 워드) 변경에 의한 출력 주파수 감소로서 위상을 보정하며, S2의 경우 종속 VCXO의 위상이 더 느리게(log) 동작되는 상태이므로 위상이 빠르게 되도록 DACW 증가에 의한 출력 주파수 조정으로 위상을 보정한다.

제7도는 128ms 주기로 처리되는 미세 위상차 데이타 검출 순서도로서 현재의 PLL의 주 PLL인가, 종속 PLL인가를 학인하여(11) 주 PLL인 경우는 미세 위상차 검출 기능의 수행을 중단하며 종속 PLL인 경우 동작 모우드를 확인하여 (12) 정상 모우드가 아닌 경우에는 수행을 중단하며 정상 모우드로 동작되는 경우 미세 위상차 검출 데이타를 읽어서(13) 주, 종속 PLL의 위상이 일치하는 경우에는 미세 위상차를 보정할 필요가 없으므로 미세 위상차 검출을 중단하고(14) 주, 종속 PLL의 위상이 일치하지 않는 경우 1초 이내의 주 PLL에 대한 종속 PLL의 위상의 빠르고 느림의 변화를 조사하여 기록하고 계속하여 빠르거나 느린 상태를 유지할 경우 유지시간을 계산하고 끝낸다(15,16,17).

제8도는 1초 주기로 처리되는 미세 위상차 보정 순서도로서 128m 주기로 읽혀진 미세 위상차 검출 데이타 분석 결과를 이용하여서 실제적으로 DACW를 제어하게 된다.

종속 PLL에서 8.192초 주기로 산출되는 위상차 데이타에 의하여 미세 이위상차 보정 기능 실현시기를 결정하며, 1비트 조절범위내에서 미세 위상차 보정 기능이 수행되기 위한 1비트 위상차 데이타 발생 허용 최소시간이 약 122초 정도이므로 이 시간동안 계속해서 '제로'상태로 유지될 때 미세 위상차 보정 기능을 수행하며 계속해서 이 시간동안 '제로' 상태를 유하지 못하는 경우에는 즉시 이 기능의 수행을 멈춘다(21,22,23). 또한 시스템 .공급 클럭으로 선택된 VCXO 출력은 외부 입력 클럭에 대하여 계속하여 PLL 기능을 수행하므로 고정된 DACW를 기지지 않으며 안ㄷ정된 범위내에서 1비트의 DACW 변화가 허용되어 동작한다.

시스템 공급 클럭으로 선택된 주 VCXO의 출력을 조절하는 DACW의 1비트 변화에 의한 출력 주사푸의 변경에 대하여 나머지 두개의 종속 VCXO의 출력은 반주기 이상, 최악의 경우 계속된 미세 위상차 보정기능에 의하여 오히려 몇 주기의 위상차가 생기게 된다. 이는 종속 VCXO에서 누적된 미세 위상차를 .보정했을 때 주 VCXO가 종속 VCXO에서는 예측할 수 없는 임의의 방향으로 이미 위상이 변동된 상태에 놓여 있기 때문에 오히려 종속 VCXO오의 위상차가 더 커질 수 있는 것이다. 따라서 시스템 공급 클럭으로 선택된 주 VCXO의 출력을 조절하는 DACW의 변경을 감시하여 변경이 발생한 그 주기 동안은 미세 위상차 보정 기능을 수행하지 않고 주 PLL의 DACW만 누적하고서 수행을 끝내게 된다.(24,25,26).

주 PLL의 DACW가 변하지 않고 종속 PLL의 위상차 데이타가 연속해서 122초 동안 ＂제로＂상태로 유지되는 안정된 클럭에 대하여 128ms 주기로 수행되는 미세 위상차 검출 데이타 분석 결과를 이용하여 주 PLL에 대한 종속 PLL의 우상이 빠르거나 느린 경우 두가지 방법으로 1초와 4초 주기로미세 위상 조정을 수행하게 된다(27,28,29). DACW 변경에 으하여 실질적으로 보상하게되는 미세 위상차 보정기능은 1초이내에 1비트 즉 0.016MHz의 주파수 변경만을 허용하며, 1초이내에 반 주기 이상의 위상 이동은 주파수가 안정되어 동작되는 범위 내에서는 발생하지 않는다.

제4도에서처럼 미세 위상차 검출 회로의 출력은 레벨만을 나타내므로 일정시간 동안 계속해서 동일 레벨을 유지할 경우 이것은 제6도와 같이 출력 주파수가 서서히 빨라지거나 느려지고 있는 것이므로 180도의 위상 이동이 되기전에 보상해 주어야 한다. 계속해서 동일 위상을 나타내는 현상은 처음 미세 위상차 보정 모드로 돌입할때와 시스템 공급 클럭으로 선택된 주 VCXO의 출력에 변화가 있게 될때이며 4초 지나는 동안 계속해서 동일 위상을 유지학 경우 이 변동과 반대 방향으로 위상 이동을 수행한다(28,29).

이와 같이 하여 미세 위상차가 조정되어 VCXO간의 위상차가 더 좁혀지며 1초 주기로 미세 위상차를 조정하게 되는데 두개의 클럭이 완전히 일치한 다해도 발진기 자체의 안정도에 의해 미세 위상차는 곧 발생하게 되며 이때에는 위상의 빠르고 늦음이 짧은 시간안에 변동되어 약 1초 주기내에서 128ms 마다 읽어들인 데이타의 출력 레벨이 변경되는데 'H'상태에서 'L'상태로의 변경이 발생할 경우 이는 출력 주파수의 위상이 주 VCXO의 출력 주파수에 비하여 빠르게 동자고디는 상태이므로 느리게 되도록 위상을 보정한다(27,29). 이때 1초에 클럭 레벨이 두번 변화가 일어나면 위상이 일치되는 범위내에 있다고 간주할 수 있다.

상기한 본 발명의 미세 위상차 보정 기능은 삼중화로 동작되는 VCXO간의 위상차를 감소시킨다.

본 발명은 DAC의 분해도(resolution)의 중대와 위상차 검출 기능의 개선 그리고 각 루우프의 출력으로부터 세개의 루우프의 출력을 수신하는 수신단까지의 전송 케이블 길이를 동일하게 함으로써 미세한 위상차에 대하여 더욱 정확한 보정 기능을 수행할 수 있으며, DAC의 분해도(resolution)를 미세하게 할수록 훠씬 미세하게 위상차를 조정할 수 있게 되며 이때 프로세서에서 현재 수행 주기인 1초보다 더 작은 시간 단위로서 이 기능을 수행함으로써 미세 위사차 보정 기능을 더욱더 개선할 수 있다.

Claims

입력되는 클럭의 위상을 검출하기 위한 위상 검출기, 상기 위상검출기에 연결된 마이크로 프로세서, 상기 마이크로 프로세서에 연결된 디지탈/아날로그 변환기(DAC), 상기 디지탈/아날로그 변환기(DAC)에 연결된 전압제어 발진기(VCXO)를 구비한 제1PLL(위상고정루프)과, 상기 제1PLL구조와 동일한 구조로 된 제2, 제3PLL을 구비하여 최소한의 위상차로 클럭을 공급하기 위한 회로에 있어서, 상기 제1, 제2, 제3PLL의 전압 제어 발진기(VCXO)의 세 클럭 출력 중에서, 두 출력단(Q1,Q2)의 출력을 통해 위상차를 검출할 수 있도록 두 데이이타 단자(D1,D2)와 두 클럭 단자(CP1,CP2)에 상기 제어발진기의 세 클럭출력을 두개씩 조합하여 입력받도록 연결된 제1, 제2, 및 제3D플립플롭과, 상기 제1, 제2, 및 제3D플립플롭을 통해 검출된 위상차 만큼 상기 디지탈/아날로그 변환기(DAC)로의 입력 신호를 변경하여 상기 위상차를 보정하기 위한 위상차 보정 수단을 더 포함하고 있는 것을 특징으로 하는 위상차 보정회로.
입력되는 클럭의 위상을 검출하기 위한 위상 검출기, 상기 위상 검출기에 연결된 마이크로 프로세서, 상기 마이크로 프로세서에 연결된 디지탈/아날로그 변환기(DAC), 상기 디지탈/아날로그 변환기(DAC)에 연결된 전압 제어 발진기(VCXO)를 구비한 제1PLL과, 상기 제1PLL구조와 동일한 구조로된 제2, 제3PLL을 구비한 미세 위상차 보정회로에 적용되는 미세 위상차 보정방법에 있어서, 현재의 PLL이 주 PLL인가, 종속 PLL인가를 확인하여 주 PLL인 경우는 미세 위상차 검출기능의 수행을 중단하며 종속 PLL인 경우 동작 모우드를 확인하여 정상 모우드가 아닌 경우에는 수행을 중단하며 정상 모우드로 동작되는 경우 미세 위상차 검출 데이타를 읽어서 주, 조속 PLL의 위상이 일치하는 경우에는 미세 위상차를 제어할 필요가 없으므로 미세 위상차 검출을 중단하고 주, 종속 PLL의 위상이 일치하지 않는 경우 1초 이내에 주 PLL에 대한 종속 PLL의 위상이 빠르고 느림의 변화를 조사하여 기록하고 계속하여 빠르거나 느린 상태를 유지할 경우 유지 시간을 계산하고 끝내는 제1단계, 상기 종속 PLL에서 위상차 데이타가 DACW 1비트 위상차 데이타 발생 허용 최소기간 동안 계속해서 ＂제로＂상태를 유지하지 못하는 경우에 즉시 이 기능의 수행을 멈추는 제2단계, 시스템 공급 클럭으로 선택된 주 전압제어 발진기(VCXO)의 출력을 조절하는 상기 디지탈/아날로그 변환기의 입력신호의 변경을 감기하여 발생 변경이 발생한 그 주기 동안은 미세 위상차 제어 기능을 수행하지 않고 주 PLL의 상기 디지탈/아날로그 변환기의 입력신호만 누적하고서 수행을 중단하는 제3단계, 죽 PLL의 상기 디지탈/아날로그 변환기의 입력신호가 변하지 않고 종속 PLL의 위상차 데이타가 연속해서 일정시간동안 ＂제로＂상태로 유지되는 안정된 클럭에 대하여 제2소정주기로 수행되는 미세위상차 검출 데이타 분석 결과를 이용하여 주 PLL에 대한 종속 PLL의 위상이 빠르거나 느린 경우 1초와 4초 주기로 미세 위상 조정을 수행하게 되는데 4초가 지나는 동안 계속해서 주 PLL에 대하여 종속 PLL의 출력이 빠르거나 느리게 되는 경우 이 변동과 반대 방향으로 위상 이동을 수행하는 제4단계, 1초 주기내에서 소정주기 미다 읽어 들인 미세 위상차 데이타의 출력 레벨이 ＂H＂상태에서 ＂L:상태로의 변경이 발생한 경우 이는 출력 주파수의 위상이 주 VCXO의 출력 주파수에 비하여 빠르게 동작되는 상태이므로 느리게 되도록하며 'L'상태에서 'H'상태로의 변경이 발생한 경우 출력 주파수의 위상이 느리게 동작되는 상태이므로 빠르게 되도록 위상을 보정하는 제5단계로 구성된 것을 특징으로 하는 미세 위상차 보정 방법.