JP3737360B2 - オンボード書き換え装置 - Google Patents
オンボード書き換え装置 Download PDFInfo
- Publication number
- JP3737360B2 JP3737360B2 JP2000381447A JP2000381447A JP3737360B2 JP 3737360 B2 JP3737360 B2 JP 3737360B2 JP 2000381447 A JP2000381447 A JP 2000381447A JP 2000381447 A JP2000381447 A JP 2000381447A JP 3737360 B2 JP3737360 B2 JP 3737360B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- cpu
- rewriting
- board
- rewrite
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Microcomputers (AREA)
- Stored Programmes (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、民生や産業機器等に幅広く用いられるマイクロコントローラのオンボード書き換え装置に関する。
【０００２】
【従来の技術】
従来からセットの組み立てラインにおいて実装基板に実装した状態で不揮発性メモリ内蔵マイクロコントローラのユーザROMデータを書き換えるオンボードシリアル書き込み方式は多く採用されおり、マイクロコントローラのアプリケーションプログラム確定後のセット量産の急速立ち上げには非常に有効である。
【０００３】
しかし、この書き換えの実行時間はマイクロコントローラのシステムクロックに依存し、このシステムクロックはセットに実装されている水晶発振子等によるソースクロックの周波数に依存する。
【０００４】
このため、低速で動作する仕様のセットに実装されたマイクロコントローラのデータ書き換え時間は非常に長くなり、組み立てラインでの大量生産には不向きとなっていた。
【０００５】
また、不揮発性メモリの書き込み、消去のイネーブルパルス幅の設定は細密に行う必要があり、タイマ等で時間設定を行っているが、このタイマのソースクロックの周波数が異なるとタイマの時間設定も変える必要があり、使用するソースクロックに合わせてローダプログラムを作成しなければならないという問題も有していた。
【０００６】
図２は、従来のオンボードシリアル書き換え回路の構成図であり、１はシリアルインタフェース、２はCPU、３はRAM、４は不揮発性ROM、５はローダプログラム専用ROM、６は書き換えコントロールレジスタ、７は発振回路、８は不揮発性メモリ内蔵マイクロコントローラ、９はシリアルライタである。
【０００７】
以上のように構成されたオンボードシリアル書き換え回路について、以下その動作を説明する。
【０００８】
まず、リセット解除後、ローダプログラム専用ROM５に格納してある書き換えのためのローダプログラムをCPU２にて起動し、シリアルライタ９に格納しているユーザROMデータを１のシリアルインタフェースにシリアル転送を行う。次にこのシリアルインタフェースに転送されたデータをRAM３に一時格納する。この転送を繰り返したのち、RAM３に格納されたユーザROMデータを書き換えコントロールレジスタ６の制御により不揮発性ROM４に書き込んでいく。
【０００９】
【発明が解決しようとする課題】
しかしながら上記の従来の構成では、この書き換えの実行時間はユーザROMデータの転送、書き換えコントロールレジスタ６の制御などを実行するローダプログラムの実行速度に依存するところが大きく、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラのデータ書き換え時間は非常に長くなるという問題を有していた。
【００１０】
本発明は、上記従来の問題点を解決するもので、不揮発性メモリ書き換え時にCPUの実行クロックを外部から供給する高速クロックに切り替えることにより、セットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速にローダプログラムを実行でき、ユーザROMデータの転送、書き換えコントロールレジスタの制御などを高速実行することで、書き換え時間を短縮することのできるオンボード書き換え装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１記載のオンボード書き換え装置は、シリアルライタからUARTへデータを転送してCPU によりオンボードでの不揮発性メモリを書き換えるオンボード書き換え装置であって、前記不揮発性メモリ書き換え時に信号を発生する手段と、この手段により前記CPUと前記UARTのソースクロックをクロック兼用リセット端子から入力される外部クロックに切り替えるセレクタと、前記シリアルライタに接続された前記クロック兼用リセット端子から入力された遮断周波数より低い周波数の信号を前記CPUのリセットに出力するフィルタとを備え、前記CPU の書き換えのためのローダプログラムの実行を前記外部クロックに依存させることを特徴とするものである。
【００１２】
請求項１記載のオンボード書き換え装置によれば、不揮発性メモリ書き換え時に書き換えモード信号を発生する機能および書き換えモード時にCPUのソースクロックを外部クロックに切り替える機能を有するため、ローダプログラムの実行時間はセットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速に実行でき、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラのデータ書き換えにおいても高速に書き換えることが可能になる。また、ソースクロックの周波数を一定とすることが可能となるため、ローダプログラムを共通とすることも可能となる。
【００１４】
また、書き換えモード時にUARTのソースクロックを外部クロックに切り替える機能を有するため、シリアルライタとのデータ通信を１本の信号線で行うことができる。
【００１６】
さらに、リセット端子から入力された書き換え専用の高速クロック信号をフィルタによりカットし、書き換え時にCPUのリセットがかからないようにするため、シリアルライタとの接続を２本の信号線で行うことができる。
【００１７】
請求項２記載のオンボード書き換え装置は、オンボードでの不揮発性メモリをCPU により書き換えるオンボード書き換え装置であって、前記不揮発性メモリ書き換え時に信号を発生する手段と、この手段により前記CPUのソースクロックをクロック兼用リセット端子から入力される外部クロックに切り替えるセレクタと、前記クロック兼用リセット端子から入力された遮断周波数より低い周波数の信号を前記CPUのリセットに出力するフィルタとを備え、前記CPU の書き換えのためのローダプログラムの実行を前記外部クロックに依存させることを特徴とするものである。
【００１８】
請求項２記載のオンボード書き換え装置によれば、不揮発性メモリ書き換え時に書き換えモード信号を発生する機能および書き換えモード時に CPU のソースクロックを外部クロックに切り替える機能を有するため、ローダプログラムの実行時間はセットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速に実行でき、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラのデータ書き換えにおいても高速に書き換えることが可能になる。また、ソースクロックの周波数を一定とすることが可能となるため、ローダプログラムを共通とすることも可能となる。
また、外部クロックの入力端子をリセット端子と兼用する機能を有するため、配線を簡略化できる。
【００２１】
【発明の実施の形態】
以下本発明の一実施の形態について、図面を参照しながら説明する。
【００２２】
図１は、本発明の一実施の形態におけるオンボード書き換え装置のブロック図を示すものである。
【００２３】
図１において、１１はUART（universal asynchronous receiver-transmitter ）、１２はCPU、１３はRAM、１４は不揮発性ROM、１５はローダプログラム専用ROM、１６は書き換えコントロールレジスタ、１７は発振回路、１８は書き換えモードレジスタ、１９はクロックセレクタ、２０はフィルタ、２１は不揮発性メモリ内蔵マイクロコントローラ、２２はシリアルライタである。
【００２４】
以上のように構成された本実施の形態のオンボード書き換え装置について、以下その動作を説明する。
【００２５】
まず、リセット解除後、シリアルライタ２２から書き換えモードを示すデータが出力され、このデータを書き換えモードレジスタ１８が認識し、書き換えモードであることを示す信号を出力する。これによりクロックセレクタ１９により、UART１１とCPU１２のソースクロックはシリアルライタ２２から送られてくる外部クロックに切り替えられる。２０は遮断周波数が外部クロックより低い特性を持つローパスフィルタであり、このとき、CPU１２にはフィルタ２０により高速である外部クロックはカットされて伝送されず、高速クロック信号によりリセットがかからない。次にローダプログラム専用ROM１５に格納してある書き換えのためのローダプログラムをCPU１２にて起動し、シリアルライタ２２に格納しているユーザROMデータをUART１１にシリアル転送を行う。次にこのUART１１に転送されたデータをRAM１３に一時格納する。この転送を繰り返したのち、RAM１３に格納されたユーザROMデータを書き換えコントロールレジスタ１６の制御により不揮発性ROM１４に書き込んでいく。
【００２６】
以上のように本実施の形態によれば、不揮発性メモリ書き換え時にCPU１２とUART１１のソースクロックを外部クロックに切り替えるセレクタ１９とリセット端子から入力された書き換え専用の高速クロック信号をカットしてリセットがかからないようにするフィルタ２０を付加することにより、シリアルライタ２２との高速なUART転送を実現すると共に、ローダプログラムの実行時間はセットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速に実行でき、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラ２１のデータ書き換えにおいても高速に書き換えることがわずかな回路追加で可能となる。
【００２７】
また、書き換えモード時にUARTのソースクロックを外部クロックに切り替える機能を有するため、シリアルライタとのデータ通信を１本の信号線で行うことができる。さらに、外部クロックをリセット入力端子を利用して供給することにより、シリアルライタと不揮発性メモリ内蔵マイクロコントローラとの接続は２本の信号線で行えることとなるため、書き換え専用の入出力端子を新たに追加する必要がなく、わずかな回路追加で実現できるためコストパフォーマンスが高いという効果を得ることができる優れたオンボード書き換え装置を実現する。
【００２８】
【発明の効果】
請求項１記載のオンボード書き換え装置によれば、不揮発性メモリ書き換え時に書き換えモード信号を発生する機能および書き換えモード時にCPUのソースクロックを外部クロックに切り替える機能を有するため、ローダプログラムの実行時間はセットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速に実行でき、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラのデータ書き換えにおいても高速に書き換えることが可能になる。また、ソースクロックの周波数を一定とすることが可能となるため、ローダプログラムを共通とすることも可能となる。
【００２９】
また、書き換えモード時にUARTのソースクロックを外部クロックに切り替える機能を有するため、シリアルライタとのデータ通信を１本の信号線で行うことができる。
【００３０】
さらに、リセット端子から入力された書き換え専用の高速クロック信号をフィルタによりカットし、書き換え時にCPUのリセットがかからないようにするため、シリアルライタとの接続を２本の信号線で行うことができる。
【００３１】
請求項２記載のオンボード書き換え装置によれば、不揮発性メモリ書き換え時に書き換えモード信号を発生する機能および書き換えモード時に CPU のソースクロックを外部クロックに切り替える機能を有するため、ローダプログラムの実行時間はセットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速に実行でき、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラのデータ書き換えにおいても高速に書き換えることが可能になる。また、ソースクロックの周波数を一定とすることが可能となるため、ローダプログラムを共通とすることも可能となる。
また、外部クロックの入力端子をリセット端子と兼用する機能を有するため、配線を簡略化できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるオンボード書き換え装置のブロック図である。
【図２】従来のオンボード書き換え装置のブロック図である。
【符号の説明】
１ シリアルインタフェース
２ CPU
３ RAM
４ 不揮発性ROM
５ ローダプログラム専用ROM
６ 書き換えコントロールレジスタ
７ 発振回路
８ 不揮発性メモリ内蔵マイクロコントローラ
９ シリアルライタ
１１ UART
１２ CPU
１３ RAM
１４ 不揮発性ROM
１５ ローダプログラム専用ROM
１６ 書き換えコントロールレジスタ
１７ 発振回路
１８ 書き換えモードレジスタ
１９ クロックセレクタ
２０ フィルタ
２１ 不揮発性メモリ内蔵マイクロコントローラ
２２ シリアルライタ
【発明の属する技術分野】
本発明は、民生や産業機器等に幅広く用いられるマイクロコントローラのオンボード書き換え装置に関する。
【０００２】
【従来の技術】
従来からセットの組み立てラインにおいて実装基板に実装した状態で不揮発性メモリ内蔵マイクロコントローラのユーザROMデータを書き換えるオンボードシリアル書き込み方式は多く採用されおり、マイクロコントローラのアプリケーションプログラム確定後のセット量産の急速立ち上げには非常に有効である。
【０００３】
しかし、この書き換えの実行時間はマイクロコントローラのシステムクロックに依存し、このシステムクロックはセットに実装されている水晶発振子等によるソースクロックの周波数に依存する。
【０００４】
このため、低速で動作する仕様のセットに実装されたマイクロコントローラのデータ書き換え時間は非常に長くなり、組み立てラインでの大量生産には不向きとなっていた。
【０００５】
また、不揮発性メモリの書き込み、消去のイネーブルパルス幅の設定は細密に行う必要があり、タイマ等で時間設定を行っているが、このタイマのソースクロックの周波数が異なるとタイマの時間設定も変える必要があり、使用するソースクロックに合わせてローダプログラムを作成しなければならないという問題も有していた。
【０００６】
図２は、従来のオンボードシリアル書き換え回路の構成図であり、１はシリアルインタフェース、２はCPU、３はRAM、４は不揮発性ROM、５はローダプログラム専用ROM、６は書き換えコントロールレジスタ、７は発振回路、８は不揮発性メモリ内蔵マイクロコントローラ、９はシリアルライタである。
【０００７】
以上のように構成されたオンボードシリアル書き換え回路について、以下その動作を説明する。
【０００８】
まず、リセット解除後、ローダプログラム専用ROM５に格納してある書き換えのためのローダプログラムをCPU２にて起動し、シリアルライタ９に格納しているユーザROMデータを１のシリアルインタフェースにシリアル転送を行う。次にこのシリアルインタフェースに転送されたデータをRAM３に一時格納する。この転送を繰り返したのち、RAM３に格納されたユーザROMデータを書き換えコントロールレジスタ６の制御により不揮発性ROM４に書き込んでいく。
【０００９】
【発明が解決しようとする課題】
しかしながら上記の従来の構成では、この書き換えの実行時間はユーザROMデータの転送、書き換えコントロールレジスタ６の制御などを実行するローダプログラムの実行速度に依存するところが大きく、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラのデータ書き換え時間は非常に長くなるという問題を有していた。
【００１０】
本発明は、上記従来の問題点を解決するもので、不揮発性メモリ書き換え時にCPUの実行クロックを外部から供給する高速クロックに切り替えることにより、セットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速にローダプログラムを実行でき、ユーザROMデータの転送、書き換えコントロールレジスタの制御などを高速実行することで、書き換え時間を短縮することのできるオンボード書き換え装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１記載のオンボード書き換え装置は、シリアルライタからUARTへデータを転送してCPU によりオンボードでの不揮発性メモリを書き換えるオンボード書き換え装置であって、前記不揮発性メモリ書き換え時に信号を発生する手段と、この手段により前記CPUと前記UARTのソースクロックをクロック兼用リセット端子から入力される外部クロックに切り替えるセレクタと、前記シリアルライタに接続された前記クロック兼用リセット端子から入力された遮断周波数より低い周波数の信号を前記CPUのリセットに出力するフィルタとを備え、前記CPU の書き換えのためのローダプログラムの実行を前記外部クロックに依存させることを特徴とするものである。
【００１２】
請求項１記載のオンボード書き換え装置によれば、不揮発性メモリ書き換え時に書き換えモード信号を発生する機能および書き換えモード時にCPUのソースクロックを外部クロックに切り替える機能を有するため、ローダプログラムの実行時間はセットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速に実行でき、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラのデータ書き換えにおいても高速に書き換えることが可能になる。また、ソースクロックの周波数を一定とすることが可能となるため、ローダプログラムを共通とすることも可能となる。
【００１４】
また、書き換えモード時にUARTのソースクロックを外部クロックに切り替える機能を有するため、シリアルライタとのデータ通信を１本の信号線で行うことができる。
【００１６】
さらに、リセット端子から入力された書き換え専用の高速クロック信号をフィルタによりカットし、書き換え時にCPUのリセットがかからないようにするため、シリアルライタとの接続を２本の信号線で行うことができる。
【００１７】
請求項２記載のオンボード書き換え装置は、オンボードでの不揮発性メモリをCPU により書き換えるオンボード書き換え装置であって、前記不揮発性メモリ書き換え時に信号を発生する手段と、この手段により前記CPUのソースクロックをクロック兼用リセット端子から入力される外部クロックに切り替えるセレクタと、前記クロック兼用リセット端子から入力された遮断周波数より低い周波数の信号を前記CPUのリセットに出力するフィルタとを備え、前記CPU の書き換えのためのローダプログラムの実行を前記外部クロックに依存させることを特徴とするものである。
【００１８】
請求項２記載のオンボード書き換え装置によれば、不揮発性メモリ書き換え時に書き換えモード信号を発生する機能および書き換えモード時に CPU のソースクロックを外部クロックに切り替える機能を有するため、ローダプログラムの実行時間はセットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速に実行でき、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラのデータ書き換えにおいても高速に書き換えることが可能になる。また、ソースクロックの周波数を一定とすることが可能となるため、ローダプログラムを共通とすることも可能となる。
また、外部クロックの入力端子をリセット端子と兼用する機能を有するため、配線を簡略化できる。
【００２１】
【発明の実施の形態】
以下本発明の一実施の形態について、図面を参照しながら説明する。
【００２２】
図１は、本発明の一実施の形態におけるオンボード書き換え装置のブロック図を示すものである。
【００２３】
図１において、１１はUART（universal asynchronous receiver-transmitter ）、１２はCPU、１３はRAM、１４は不揮発性ROM、１５はローダプログラム専用ROM、１６は書き換えコントロールレジスタ、１７は発振回路、１８は書き換えモードレジスタ、１９はクロックセレクタ、２０はフィルタ、２１は不揮発性メモリ内蔵マイクロコントローラ、２２はシリアルライタである。
【００２４】
以上のように構成された本実施の形態のオンボード書き換え装置について、以下その動作を説明する。
【００２５】
まず、リセット解除後、シリアルライタ２２から書き換えモードを示すデータが出力され、このデータを書き換えモードレジスタ１８が認識し、書き換えモードであることを示す信号を出力する。これによりクロックセレクタ１９により、UART１１とCPU１２のソースクロックはシリアルライタ２２から送られてくる外部クロックに切り替えられる。２０は遮断周波数が外部クロックより低い特性を持つローパスフィルタであり、このとき、CPU１２にはフィルタ２０により高速である外部クロックはカットされて伝送されず、高速クロック信号によりリセットがかからない。次にローダプログラム専用ROM１５に格納してある書き換えのためのローダプログラムをCPU１２にて起動し、シリアルライタ２２に格納しているユーザROMデータをUART１１にシリアル転送を行う。次にこのUART１１に転送されたデータをRAM１３に一時格納する。この転送を繰り返したのち、RAM１３に格納されたユーザROMデータを書き換えコントロールレジスタ１６の制御により不揮発性ROM１４に書き込んでいく。
【００２６】
以上のように本実施の形態によれば、不揮発性メモリ書き換え時にCPU１２とUART１１のソースクロックを外部クロックに切り替えるセレクタ１９とリセット端子から入力された書き換え専用の高速クロック信号をカットしてリセットがかからないようにするフィルタ２０を付加することにより、シリアルライタ２２との高速なUART転送を実現すると共に、ローダプログラムの実行時間はセットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速に実行でき、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラ２１のデータ書き換えにおいても高速に書き換えることがわずかな回路追加で可能となる。
【００２７】
また、書き換えモード時にUARTのソースクロックを外部クロックに切り替える機能を有するため、シリアルライタとのデータ通信を１本の信号線で行うことができる。さらに、外部クロックをリセット入力端子を利用して供給することにより、シリアルライタと不揮発性メモリ内蔵マイクロコントローラとの接続は２本の信号線で行えることとなるため、書き換え専用の入出力端子を新たに追加する必要がなく、わずかな回路追加で実現できるためコストパフォーマンスが高いという効果を得ることができる優れたオンボード書き換え装置を実現する。
【００２８】
【発明の効果】
請求項１記載のオンボード書き換え装置によれば、不揮発性メモリ書き換え時に書き換えモード信号を発生する機能および書き換えモード時にCPUのソースクロックを外部クロックに切り替える機能を有するため、ローダプログラムの実行時間はセットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速に実行でき、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラのデータ書き換えにおいても高速に書き換えることが可能になる。また、ソースクロックの周波数を一定とすることが可能となるため、ローダプログラムを共通とすることも可能となる。
【００２９】
また、書き換えモード時にUARTのソースクロックを外部クロックに切り替える機能を有するため、シリアルライタとのデータ通信を１本の信号線で行うことができる。
【００３０】
さらに、リセット端子から入力された書き換え専用の高速クロック信号をフィルタによりカットし、書き換え時にCPUのリセットがかからないようにするため、シリアルライタとの接続を２本の信号線で行うことができる。
【００３１】
請求項２記載のオンボード書き換え装置によれば、不揮発性メモリ書き換え時に書き換えモード信号を発生する機能および書き換えモード時に CPU のソースクロックを外部クロックに切り替える機能を有するため、ローダプログラムの実行時間はセットに実装されている水晶発振子等によるソースクロックの周波数に依存することなく高速に実行でき、低速で動作する仕様のセットに実装された不揮発性メモリ内蔵マイクロコントローラのデータ書き換えにおいても高速に書き換えることが可能になる。また、ソースクロックの周波数を一定とすることが可能となるため、ローダプログラムを共通とすることも可能となる。
また、外部クロックの入力端子をリセット端子と兼用する機能を有するため、配線を簡略化できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるオンボード書き換え装置のブロック図である。
【図２】従来のオンボード書き換え装置のブロック図である。
【符号の説明】
１ シリアルインタフェース
２ CPU
３ RAM
４ 不揮発性ROM
５ ローダプログラム専用ROM
６ 書き換えコントロールレジスタ
７ 発振回路
８ 不揮発性メモリ内蔵マイクロコントローラ
９ シリアルライタ
１１ UART
１２ CPU
１３ RAM
１４ 不揮発性ROM
１５ ローダプログラム専用ROM
１６ 書き換えコントロールレジスタ
１７ 発振回路
１８ 書き換えモードレジスタ
１９ クロックセレクタ
２０ フィルタ
２１ 不揮発性メモリ内蔵マイクロコントローラ
２２ シリアルライタ
Claims (2)
- シリアルライタからUARTへデータを転送してCPU によりオンボードでの不揮発性メモリを書き換えるオンボード書き換え装置であって、前記不揮発性メモリ書き換え時に信号を発生する手段と、この手段により前記CPUと前記UARTのソースクロックをクロック兼用リセット端子から入力される外部クロックに切り替えるセレクタと、前記シリアルライタに接続された前記クロック兼用リセット端子から入力された遮断周波数より低い周波数の信号を前記CPUのリセットに出力するフィルタとを備え、前記CPU の書き換えのためのローダプログラムの実行を前記外部クロックに依存させることを特徴とするオンボード書き換え装置。
- オンボードでの不揮発性メモリをCPU により書き換えるオンボード書き換え装置であって、前記不揮発性メモリ書き換え時に信号を発生する手段と、この手段により前記CPUのソースクロックをクロック兼用リセット端子から入力される外部クロックに切り替えるセレクタと、前記クロック兼用リセット端子から入力された遮断周波数より低い周波数の信号を前記CPUのリセットに出力するフィルタとを備え、前記CPU の書き換えのためのローダプログラムの実行を前記外部クロックに依存させることを特徴とするオンボード書き換え装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000381447A JP3737360B2 (ja) | 2000-12-15 | 2000-12-15 | オンボード書き換え装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000381447A JP3737360B2 (ja) | 2000-12-15 | 2000-12-15 | オンボード書き換え装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002183109A JP2002183109A (ja) | 2002-06-28 |
| JP3737360B2 true JP3737360B2 (ja) | 2006-01-18 |
Family
ID=18849440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000381447A Expired - Fee Related JP3737360B2 (ja) | 2000-12-15 | 2000-12-15 | オンボード書き換え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3737360B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI236853B (en) * | 2002-10-02 | 2005-07-21 | Mitsubishi Electric Corp | Communication adapter device, communication adapter, method for writing into nonvolatile memory, electric apparatus used for the same, and ROM writer |
| JP2005309799A (ja) | 2004-04-22 | 2005-11-04 | Nec Electronics Corp | フラッシュメモリ内蔵マイクロコンピュータ |
| JP2020190828A (ja) * | 2019-05-20 | 2020-11-26 | ローム株式会社 | 周波数異常保護回路 |
-
2000
- 2000-12-15 JP JP2000381447A patent/JP3737360B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002183109A (ja) | 2002-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6161199A (en) | Non-intrusive in-system debugging for a microcontroller with in-system programming capabilities using in-system debugging circuitry and program embedded in-system debugging commands | |
| JP3811231B2 (ja) | プログラム可能なバス設定を有する集積回路 | |
| JP2004192488A (ja) | データプロセッサ及びメモリカード | |
| JP3737360B2 (ja) | オンボード書き換え装置 | |
| US6738308B2 (en) | Asynchronous flash-EEPROM behaving like a synchronous RAM/ROM | |
| US6021447A (en) | Non-intrusive in-system programming using in-system programming circuitry coupled to oscillation circuitry for entering, exiting, and performing in-system programming responsive to oscillation circuitry signals | |
| JP2000194551A (ja) | フラッシュメモリ書換え回路 | |
| US20040122984A1 (en) | Data processor and data table update method | |
| US6598176B1 (en) | Apparatus for estimating microcontroller and method thereof | |
| Mutha et al. | FPGA reconfiguration using UART and SPI flash | |
| JP4005950B2 (ja) | マイクロコントローラ | |
| JPH1185724A (ja) | Ｃｐｕモード切替回路 | |
| JP3984408B2 (ja) | メモリ素子の制御回路およびメモリ素子の制御方法 | |
| JP2001228936A (ja) | 内部リセット信号生成回路を備えるマイクロコンピュータ | |
| KR200170061Y1 (ko) | 복구능력이있는플래시메모리 | |
| JP4042940B2 (ja) | オンチップ・プログラミング機能を持つマイクロコントローラ | |
| JP2712707B2 (ja) | マイクロプロセッサ開発装置 | |
| JP2970225B2 (ja) | 入出力回路 | |
| JPH052462A (ja) | 端末装置 | |
| KR19990030145U (ko) | 시스템 메인보드의 통합 시피유보드 | |
| JP3909645B2 (ja) | 変調器 | |
| JPH07193860A (ja) | プログラムメモリを有した携帯端末装置 | |
| KR100836807B1 (ko) | 외부개발 단계 프로그램 메모리를 갖는 에이에스아이씨 마이크로 컴퓨터 | |
| JP3713215B2 (ja) | メモリエミュレーション装置及びデータ供給方法 | |
| JP3997505B2 (ja) | プログラマブルコントローラのシステムプログラム書き換え方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041105 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050816 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050930 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051025 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051026 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091104 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101104 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |