KR100465430B1 - 타임 스위치의 제어 메모리 초기화 장치 - Google Patents

타임 스위치의 제어 메모리 초기화 장치 Download PDF

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KR100465430B1 KR10-2000-0074177A KR20000074177A KR100465430B1 KR 100465430 B1 KR100465430 B1 KR 100465430B1 KR 20000074177 A KR20000074177 A KR 20000074177A KR 100465430 B1 KR100465430 B1 KR 100465430B1
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Abstract

본 발명은 타임 스위치의 제어 메모리를 자체적으로 초기화시킬 수 있도록 하는 타임 스위치의 제어 메모리 초기화 장치에 관한 것이다.
종래에는 타임 스위치가 교환 시스템에 실장되어 정상 상태가 된 후 제어 메모리 초기화를 수행함에 따라 제어 메모리 초기화가 지연되고, 이로 인해 서비스 효율이 낮아지는 문제점이 있다.
본 발명은, 교환 시스템 내 타임 스위치 실장에 의한 제어 메모리 초기화 시에 전원이 인가되는 순간부터 타임 스위치 자체 내에서 제공되는 로컬 오실레이터 클럭을 이용하여 제어 메모리를 초기화함으로써, 제어 메모리 초기화 지연을 방지하고, 타임 스위치가 정상 상태가 되는 순간부터 정상적인 호 처리 제어를 하게 하여 서비스 효율을 높일 수 있게 된다.

Description

타임 스위치의 제어 메모리 초기화 장치{Apparatus for control memory initialization in time switch}
본 발명은 타임 스위치의 제어 메모리 초기화 장치에 관한 것으로서, 특히 타임 스위치의 제어 메모리를 자체적으로 초기화시킬 수 있도록 하는 타임 스위치의 제어 메모리 초기화 장치에 관한 것이다.
일반적으로 교환 시스템 내에 구비되어 동일한 데이터 스트림 상의 두 타임 슬롯을 서로 교환해 주는 타임 스위치(Time Switch)는 입력 하이웨이(highway)로부터 들어오는 병렬 PCM(Pulse Code Modulation) 데이터를 기록하는 통화 메모리(Speech Memory)와 통화 메모리에 대한 주소 정보를 기억하는 제어 메모리(Control Memory)로 구성된다.
도 1은 종래 타임 스위치의 구성을 보인 도로, 통화 메모리부(11)와, 제어 메모리부(12)와, 전원 리셋부(Power Reset)(13)와, 상태 정합부(Status Interface)(16)와, 제어 버스 정합부(Control Bus Interface)(15)와, 어드레스 생성부(14)를 구비하여 이루어진다.
이와 같은 구성에 있어서, 통화 메모리부(11)는 입력 하이웨이로부터 들어오는 병렬 PCM 데이터를 기록하는 것으로, 타임 스위치(10)로 인가되는 서비스 데이터는 병렬 1 바이트(Byte)로 구성되며, 음성은 디지털 데이터로 변조된 것이다. 전술한 바와 같은 음성 및 비음성의 1 바이트 병렬 데이터는 각각의 타임 슬롯 위치에 맞게 순차적으로 메모리에 쓰기가 되는 데, 시스템 동기 클럭에 의해 동기된순차 쓰기 어드레스 제어에 의해 쓰여진다.
제어 메모리부(12)는 통화 메모리부(11)에 순차 쓰기로 저장된 각 타임 슬롯을 호 처리부(20)의 제어에 의해서 호 연결하려는 타임 슬롯 위치에서 통화 메모리부(11)의 읽기 어드레싱을 제어하기 위한 제어 데이터를 저장한다. 여기서, 시스템 장치 실장에 의한 타임 스위치(10) 내 제어 메모리부(12)의 제어 데이터 내용은 불특정하므로 호 처리 특성상 데이터 초기화가 요구된다. 그리고, 제어 메모리부(12)는 제어 버스 정합부(15)에 의해서 상위 호 처리부(20)로부터 입출력을 제어받으며, 시스템 동기 클럭에 의한 어드레스 생성부(14)의 동기된 순차 읽기 어드레스에 의해서 타임 스위칭 제어 데이터를 출력한다. 이와 같이, 제어 메모리부(12)에서 출력된 타임 스위칭 제어 데이터는 통화 메모리부(11)의 임의 읽기 어드레스로 인가되어 순차적으로 쓰기/저장된 PCM 데이터의 타임 슬롯의 위치가 변환되도록 출력 제어한다.
어드레스 생성부(14)는 교환 시스템의 망 동기 장치로부터 인가되는 이중화된 시스템 동기 클럭을 수신하고, 수신한 클럭의 상태를 로컬 오실레이터 클럭으로 감시하여 정상적인 동기 클럭을 선택한다. 선택된 동기 클럭에 의하여 제어 메모리부(12)의 순차 읽기 어드레스를 생성하고, 통화 메모리부(11)의 순차 쓰기 어드레스를 생성하여 출력한다. 여기서, 장치의 시스템 내 실장에 의한 전원 리셋 신호를 전원 리셋부(13)로부터 인가받아서 시스템 동기 클럭 선택에 이용한다.
한편, 도 1에서 도면 부호 20은 호 처리부로 교환 시스템 내 타임 스위치 제어를 통한 타임 슬롯 변환을 주도하며, 호 처리 소프트웨어 제어를 물리적인 제어버스를 통하여 실현한다. 그리고, 교환 시스템 내 실장되는 장치의 실장 상태를 보드 상태 신호를 이용하여 감시하며 실장된 보드가 정상 상태로 천이할 때 해당 장치 내 제어 메모리부를 초기화시킨다.
전술한 바와 같은 구성의 타임 스위치(10)가 교환 시스템에 실장되어 전원이 인가되면, 도 2의 (a)에 도시하는 바와 같이, 전원 리셋부(13)에서 일정 시간 동안, 대략 200㎳ 동안 전원 리셋 신호를 비정상을 나타내는 '로우(low)' 상태로 유지한 후 정상을 나타내는 '하이(high)' 상태로 천이한다. 이러한, 전원 리셋 신호는 상위 호 처리부(20)로 상태 정합부(16)를 통하여 전달되는 데, (b)에 도시하는 바와 같이, 상태 정합부(16)는 시스템 동기 클럭의 상태 확인 선택이 끝날 때까지 비정상을 나타내는 '하이' 상태를 출력하고, 동기 클럭에 의한 타임 스위치(10)의 제어 메모리 순차 읽기 어드레스를 출력할 시점에서 정상 상태를 나타내는 '로우' 상태로 천이한다.
앞서 설명한 바 있듯이, 상위 호 처리부(20)는 상태 신호에 의한 실장 감시 및 실장된 장치의 보드 상태 신호를 모니터하고 있다가 정상 상태 신호('로우' 상태 신호)를 감지하게 되면, 제어 버스 정합부(15)를 통해 제어 메모리부(12)의 쓰기/읽기를 제어하여 제어 메모리 초기화 작업을 진행한다. 이후, 제어 메모리 초기화가 완료되면 온 라인 호 처리 제어를 위한 제어 메모리 제어를 시작한다.
이상에서 살펴본 바와 같이, 종래에는 타임 스위치(10)가 교환 시스템에 실장되어 상태가 정상이 된 뒤 상위 호 처리부(20)로 타임 스위치가 정상임을 알리는 정상 상태 신호를 인가하고, 타임 스위치(10)로부터 정상 상태 신호를 인가받은 상위 호 처리부(20)가 제어 버스 정합부(15)를 통해 제어 메모리 초기화를 수행한다.
따라서, 제어 메모리(12)는 타임 스위치(10)가 시스템에 실장되어 상태가 정상이 될 때까지 기다린 후에 초기화되므로, 제어 메모리 초기화가 지연되고, 이로 인해 서비스 효율이 낮아지는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 교환 시스템 내 타임 스위치 실장에 의한 제어 메모리 초기화 시에 타임 스위치 자체 내에서 제공되는 로컬 오실레이터 클럭을 이용하여 제어 메모리를 초기화함으로써, 제어 메모리 초기화 지연을 방지하여 서비스 효율을 높일 수 있도록 하는 타임 스위치의 제어 메모리 초기화 장치를 제공함에 그 목적이 있다.
도 1은 종래 타임 스위치의 구성을 보인 도.
도 2는 종래 타임 스위치의 동작 과정에 따른 타이밍도.
도 3은 본 발명에 따른 타임 스위치의 제어 메모리 초기화 장치의 구성을 보인 도.
도 4는 본 발명에 따른 타임 스위치의 제어 메모리 초기화 장치의 동작 과정에 따른 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100. 타임 스위치, 110. 통화 메모리부,
120. 제어 메모리부, 130. 어드레스 처리 제어부,
140. 전원 리셋부, 150. 풀업 저항,
160. 오실레이터, 170. 제어 버스 정합부,
180. 상태 정합부, 200. 호 처리부,
전술한 목적을 달성하기 위한 본 발명에 따른 타임 스위치의 제어 메모리 초기화 장치는, 타임 스위치가 교환 시스템에 실장되어 상기 타임 스위치에 전원이 인가되면 일정 시간 동안 비정상 상태를 유지한 후에 정상 상태로 천이되는 전원 리셋 신호를 출력하는 전원 리셋부와; 로컬 오실레이터 클럭을 생성하는 오실레이터와; 통화 메모리부에 순차 쓰기로 저장된 각 타임 슬롯을 상위 호 처리부의 제어에 의해 호 연결하려는 타임 슬롯 위치에 출력시키기 위한 제어 데이터를 저장하는 제어 메모리부와; 교환 시스템의 망 동기 장치와 상기 오실레이터로부터 인가되는 클럭 중에서 어느 하나를 선택하여 순차 읽기 어드레스를 생성하고, 상기 생성된 순차 읽기 어드레스와 함께 상기 제어 메모리부의 읽기/쓰기를 제어하는 제어 메모리 읽기/쓰기 제어 신호를 상기 제어 메모리부에 인가하여 상기 제어 메모리부를 초기화시키고, 동기 클럭 선택이 완료되면 상기 전원 리셋부로 동기 클럭 선택 신호를 인가하는 어드레스 처리 제어부와; 상기 제어 메모리부에 인가되는 제어 메모리 쓰기/읽기 제어 신호 중에서 쓰기 구간 동안 상기 출력 데이터 버스의 신호 레벨을 변환시키기 위한 신호 레벨 변환 수단으로 이루어진다.
여기서, 상기 어드레스 처리 제어부는, 상기 전원 리셋부로부터 수신되는 전원 리셋 신호의 비정상 구간 동안에는 상기 로컬 오실레이터 클럭을 순차 읽기 어드레스 생성의 카운터 클럭원으로 사용하고, 상기 전원 리셋 신호가 정상 상태로 천이되어 동기 클럭을 선택하면, 상기 선택된 동기 클럭으로 상기 카운터 클럭원을 대체하는 것을 특징으로 한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 타임 스위치의 제어 메모리 초기화 장치에 대해서 상세하게 설명한다.
도 3은 본 발명에 따른 타임 스위치의 제어 메모리 초기화 장치의 구성을 보인 도로, 통화 메모리부(110)와, 제어 메모리부(120)와, 풀업 저항(Pull Up Resistance)(150)과, 오실레이터(160)와, 어드레스 처리 제어부(130)와, 전원 리셋부(140)와, 제어 버스 정합부(170)와, 상태 정합부(180)를 구비하여 이루어진다.
이와 같은 구성에 있어서, 통화 메모리부(110)는 입력 하이웨이로부터 들어오는 PCM 데이터를 기록하는 것으로, 타임 스위치(100)로 인가되는 서비스 데이터는 병렬 1 바이트로 구성되며, 음성은 디지털 데이터로 변조된 것이다. 전술한 바와 같은 음성 및 비음성의 1 바이트 병렬 데이터는 각각의 타임 슬롯 위치에 맞게순차적으로 메모리에 쓰기가 되는 데, 시스템 동기 클럭에 의해 동기된 순차 쓰기 어드레스 제어에 의해 쓰여진다.
제어 메모리부(120)는 통화 메모리부(110)에 순차 쓰기로 저장된 각 타임 슬롯을 호 처리부(200)의 제어에 의해서 호 연결하려는 타임 슬롯 위치에서 통화 메모리부(110)의 읽기 어드레싱을 제어하기 위한 제어 데이터를 저장한다. 그리고, 제어 메모리부(120)는 제어 버스 정합부(170)에 의해서 상위 호 처리부(200)로부터 입출력을 제어받으며, 시스템 동기 클럭에 의한 어드레스 처리 제어부(130)의 동기된 순차 읽기 어드레스에 의해서 타임 스위칭 제어 데이터를 출력한다. 이와 같이, 제어 메모리부(120)에서 출력된 타임 스위칭 제어 데이터는 통화 메모리부(110)의 임의 읽기 어드레스로 인가되어 순차적으로 쓰기/저장된 PCM 데이터의 타임 슬롯의 위치가 변환되도록 출력 제어한다. 그리고, 제어 메모리부(120)는 시스템 동기 클럭에 의한 순차 읽기 어드레스 입력 시에 읽기 모드로 동작하던 것을 읽기/쓰기 제어가 가능하도록 어드레스 처리 제어부(130)에서 읽기/쓰기 제어 신호를 수신하는 데, 어드레스 처리 제어부(130)로부터 수신되는 제어 신호에 의해서 쓰기 구간('로우' 상태 구간) 동안은 외부 출력 데이터 버스에 연결된 풀업 저항(150)에 의해서 출력 데이터 버스의 신호 레벨이 역으로 되어 제어 메모리부(120)에 FFFF 형태의 데이터 쓰기가 이루어져, 제어 메모리부(120) 초기화가 수행된다.
어드레스 처리 제어부(130)는 교환 시스템의 망 동기 장치로부터 인가되는 복수의 시스템 동기 클럭을 수신하고, 수신한 클럭의 상태를 로컬 오실레이터 클럭으로 감시하여 타임 스위치 내 동기 클럭을 선택한다. 여기서, 어드레스 처리 제어부(130)는 전원 리셋부(140)로부터 수신되는 전원 리셋 신호의 비정상 구간 동안에는 로컬 오실레이터 클럭을 순차 읽기 어드레스 생성의 카운터 클럭원으로 사용하고, 전원 리셋 신호가 정상 상태로 천이되어 리셋이 종료한 시점부터는 전술한 선택된 동기 클럭으로 카운터 클럭원을 대체한다. 그리고, 어드레스 처리 제어부(130)는 전술한 바와 같이 생성된 제어 메모리 순차 읽기 어드레스와, 동기 클럭 선택이 완료되는 시점까지 쓰기 상태('로우' 상태)를 유지하는 제어 메모리부(120)의 읽기/쓰기 제어 신호를 함께 제어 메모리부(120)에 인가한다. 또한, 제어 메모리부(120)의 초기화가 완료되면, 시스템 동기 클럭을 선택했다는 동기 클럭 선택 신호를 전원 리셋부(140)로 송출한다.
풀업 저항(150)은 어드레스 처리 제어부(130)에서 제어 메모리부(120)로 인가되는 읽기/쓰기 제어 신호 중에서 쓰기 구간 동안 출력 데이터 버스의 신호 레벨을 메모리 초기화 작업에 적합한 '하이' 상태로 변환시켜 준다.
오실레이터(160)는 로컬 오실레이터 클럭을 생성하고, 생성된 클럭을 어드레스 처리 제어부(130)에 인가한다.
전원 리셋부(140)는 타임 스위치(100)가 교환 시스템에 실장되어 전원이 인가되면, 타임 스위치의 상태를 나타내는 전원 리셋 신호를 어드레스 처리 제어부(130)로 인가하는 데, 일정 시간, 대략 200㎳ 동안 비정상 상태를 나타내는 '로우' 상태의 전원 리셋 신호를 어드레스 처리 제어부(130)로 인가하고, 일정 시간이 지나면 정상 상태를 나타내는 '하이' 상태로 전원 리셋 신호를 천이하여 어드레스 처리 제어부(130)로 인가한다.
한편, 도 3에서 도면 부호 200은 호 처리부로 교환 시스템 내 타임 스위치 제어를 통한 타임 슬롯 변환을 주도하며, 호 처리 소프트웨어 제어를 물리적인 제어 버스를 통하여 실현한다.
도 4는 본 발명에 따른 타임 스위치의 제어 메모리 초기화 장치의 동작 과정에 따른 타이밍도이다.
(a)는 타임 스위치가 교환 시스템에 실장된 후 전원 인가로 인해 전원 리셋부(140)에서 생성된 전원 리셋 신호로, 일정 시간 동안, 대략 200㎳ 동안 비정상 상태를 나타내는 '로우' 상태를 유지하는 데, 이 구간 동안에 어드레스 처리 제어부(130)는 외부 망 동기에서 수신한 복수의 시스템 클럭 중 어느 것도 선택하지 않고 오실레이터(160)로부터 인가받은 로컬 오실레이터 클럭을 장치 내 동기 클럭으로 선택하여 제어 메모리부(120)에 인가할 순차 읽기 어드레스를 생성한다.
한편, (b)는 제어 메모리부(120)의 읽기/쓰기 제어 신호로, 동기 클럭 선택이 완료되는 시점까지 비정상 상태를 유지한다.
전술한, 어드레스 처리 제어부(130)에서 로컬 오실레이터 클럭에 의해 생성된 순차 읽기 어드레스는 동기 클럭 선택이 완료되는 시점까지 비정상 상태를 유지하는 제어 메모리부(120)의 읽기/쓰기 제어 신호와 함께 제어 메모리부(120)에 인가되는 데, 제어 메모리부(120)에 인가된 순차 읽기 어드레스는 제어 메모리부(120)의 읽기/쓰기 제어 신호에 의해서 물리적으로 쓰기 어드레스 변환되고, 제어 메모리 출력 데이터 버스에 구축된 풀업 저항(150)의 처리에 의해서 출력데이터 버스에 인가되는 신호 레벨이 '하이'로 인가되어, 제어 메모리부(120)의 읽기/쓰기 제어 신호가 쓰기에서 읽기로 천이할 때까지 제어 메모리부(120)는 초기화 과정을 진행한다. 즉, FFFF 형태의 데이터가 메모리 전체 영역에 쓰기가 되어 초기화가 끝나는 것이다.
한편, (c)는 상태 정합부(180)에서 생성되어 상위 호 처리부(200)로 인가되는 보드 상태 신호로, 전원 리셋부(140)에서는 전원 리셋 신호 자체를 어드레스 처리 제어부(130)로 보내기도 하지만, 어드레스 처리 제어부(130)로부터 시스템 동기 클럭을 선택했다는 동기 클럭 선택 신호를 수신하면, 전원 리셋 신호와 동기 클럭 선택 신호를 상태 정합부(180)로 전달하고, 상태 정합부(180)에서는 전달받은 전원 리셋 신호와 동기 클럭 선택 신호를 조합하여 보드 상태 신호를 생성하여 상위 호 처리부(200)로 송출한다.
어드레스 처리 제어부(130)에서는 전원 리셋 및 시스템 클럭 선택 제어가 끝나는 즉시 제어 메모리 순차 읽기 어드레스 카운터의 클럭원을 로컬 오실레이터 클럭이 아닌 선택된 시스템 클럭으로 대체하여 온 라인 제어 메모리 읽기 어드레스를 송출한다.
한편, 보드 상태 신호(c)를 모니터링하고 있는 상위 호 처리부(200)는 신호가 정상 상태로 천이하면, 제어 메모리부(120)의 초기화가 정상적으로 이루어지고, 장치 상태가 정상임을 인지하여 온 라인 호 처리 서비스 제어를 수행한다.
이하에서는 도 3및 도 4를 참조하여 본 발명에 따른 타임 스위치의 제어 메모리 초기화 장치의 동작에 대해서 설명을 진행한다.
타임 스위치를 교환 시스템에 실장하여 타임 스위치에 전원이 인가되면, 전원 리셋부(140)는 일정 시간, 대략 200㎳ 동안 비정상 상태를 유지하는 전원 리셋 신호를 어드레스 처리 제어부(130)로 인가하고, 전원 리셋부(140)로부터 전원 리셋 신호를 인가받은 어드레스 처리 제어부(130)는 오실레이터(160)로부터 인가되는 로컬 오실레이터 클럭을 선택하여 순차 읽기 어드레스를 생성한다.
이후, 전원 리셋부(140)로부터 인가되는 전원 리셋 신호가 정상 상태로 천이되면 어드레스 처리 제어부(130)는 교환기의 망 동기 장치로부터 인입되는 복수의 시스템 동기 신호를 모니터링하여 타임 스위치 내 동기 클럭을 선택한다.
여기서, 어드레스 처리 제어부(130)는 동기 클럭 선택이 완료되는 시점까지 로컬 오실레이터 클럭에 의해 생성된 순차 읽기 어드레스와 동기 클럭 선택이 완료되는 시점까지 비정상 상태를 유지하는 제어 메모리 읽기/쓰기 제어 신호를 함께 제어 메모리부(120)에 인가한다.
전술한 바와 같이, 어드레스 처리 제어부(130)에서 제어 메모리 읽기/쓰기 제어 신호와 함께 제어 메모리부(120)로 인가되는 순차 읽기 어드레스는 제어 메모리 읽기/쓰기 제어 신호에 의해 쓰기 어드레스로 변환되고, 제어 메모리부의 출력 데이터 버스에 설계된 풀업 저항(150)에 의해 '하이' 상태의 신호 레벨이 출력 데이터 버스 전체에 인가된다. 따라서, 제어 메모리부(120)는 제어 메모리 읽기/쓰기 제어 신호가 쓰기에서 읽기로 천이할 때까지 메모리 영역 전체에 FFFF 형태의 데이터를 쓰기하여 제어 메모리 초기화를 진행한다.
이후, 시스템 동기 클럭 선택에 의해 제어 메모리 초기화가 완료되면 어드레스 처리 제어부(130)는 전원 리셋부(140)로 동기 클럭 선택 신호를 송출하고, 전원 리셋부(140)에서는 상태 정합부(180)를 통해 상위 호 처리부(200)로 보드 상태가 정상임을 나타내는 보드 상태 신호를 전달한다.
한편, 타임 스위치로부터 인가되는 보드 상태 신호를 모니터링하던 상위 호 처리부(200)는 보드 상태 신호가 정상으로 감지되면 제어 버스 정합부(170)를 통해 제어 메모리부(120)의 입출력을 제어한다.
본 발명의 타임 스위치의 제어 메모리 초기화 장치는 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수 있다.
이상에서 설명한 바와 같은 본 발명의 타임 스위치의 제어 메모리 초기화 장치에 따르면, 교환 시스템 내 타임 스위치 실장에 의한 제어 메모리 초기화 시에 전원이 인가되는 순간부터 타임 스위치 자체 내에서 제공되는 로컬 오실레이터 클럭을 이용하여 제어 메모리를 초기화함으로써, 종래 타임 스위치가 정상 상태가 된 후에 초기화를 수행하고, 호 처리 제어를 수행하는 것에 비해 제어 메모리 초기화 지연을 방지할 수 있고, 타임 스위치가 정상 상태가 되는 순간부터 정상적인 호 처리 제어를 하게 하여 서비스 효율을 높일 수 있는 효과가 있다.

Claims (2)

  1. 타임 스위치가 교환 시스템에 실장되어 상기 타임 스위치에 전원이 인가되면 일정 시간 동안 비정상 상태를 유지한 후에 정상 상태로 천이되는 전원 리셋 신호를 출력하는 전원 리셋부와;
    로컬 오실레이터 클럭을 생성하는 오실레이터와;
    통화 메모리부에 순차 쓰기로 저장된 각 타임 슬롯을 상위 호 처리부의 제어에 의해 호 연결하려는 타임 슬롯 위치에 출력시키기 위한 제어 데이터를 저장하는 제어 메모리부와;
    교환 시스템의 망 동기 장치와 상기 오실레이터로부터 인가되는 클럭 중에서 어느 하나를 선택하여 순차 읽기 어드레스를 생성하되, 상기 전원 리셋부로부터 수신되는 전원 리셋 신호의 비정상 구간 동안에는 상기 오실레이터로부터 인가되는 클럭을 순차 읽기 어드레스 생성의 카운터 클럭원으로 사용하고, 상기 전원 리셋 신호가 정상 상태로 천이되어 동기 클럭을 선택하면, 상기 선택된 동기 클럭으로 상기 카운터 클럭원을 대체하며, 상기 오실레이터로부터 인가되는 클럭을 선택하여 생성된 순차 읽기 어드레스와 함께 상기 제어 메모리부의 읽기/쓰기를 제어하는 제어 메모리 읽기/쓰기 제어 신호를 상기 제어 메모리부에 인가하여 상기 제어 메모리부를 초기화시키고, 동기 클럭 선택이 완료되면 상기 전원 리셋부로 동기 클럭 선택 신호를 인가하는 어드레스 처리 제어부와;
    상기 제어 메모리부의 출력 데이터 버스에 연결되어, 상기 어드레스 처리 제어부에서 상기 제어 메모리부로 인가되는 제어 메모리 쓰기/읽기 제어 신호 중에서 쓰기 구간 동안 상기 출력 데이터 버스의 신호 레벨을 메모리 초기화 작업에 적합한 상태로 변환시켜 주는 신호 레벨 변환 수단으로 이루어지는 타임 스위치의 제어 메모리 초기화 장치.
  2. 삭제
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