JPS63179700A - 時分割交換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、時分割交換システムに関するもので、例え
ば、時間スイッチを含む時分割データ交換機などに利用
して特に有効な技術に関するものである。

〔従来の技術〕

時分割多重化された複数のディジタル回線を介してディ
ジタル信号を伝達する時分割多重伝送路（ハイウェイ）
がある。このようなハイウェイに形成される時分割ディ
ジタル回線を任意に交換・接続するための時分割交換シ
ステムがある。この時分割交換システムは、複数のハイ
ウェイを空間的に交換・接続する空間スイッチと、ハイ
ウェイ又はこれらのハイウェイをさらに多重化したスー
パーハイウェイのタイムスロットを入れ換えることで時
間的な交換・接続を行う時間スイッチが用いられる。

時分割交換システムの時間スイッチには、ハイウェイに
よって伝達されるディジタル信号をアドレス順に書き込
み、また接続される相手のタイムスロットアドレスに応
じてランダムに読み出すスピーチパスメモリと、このス
ピーチパスメモリにランダムな読み出しアドレスを供給
するコントロールメモリが設けられる。

このような時間スイッチのスピーチバスメモリ及びコン
トロールメモリについては、例えば、■９８２年２月発
行、「アイ・ニス・ニス・シー・シー（Ｉ　Ｓ　ＳＣＣ
：　Ｉｎｔｅｒｎａｔｉｏｎａｌ　　５ｏｌｉｄ−３ｔ
ａｔｅ　　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　
）　Ｊ　５ＥＳＳＩＯＮ　Ｘ　Ｖｌの２１４頁〜２１５
頁に記載されている。

〔発明が解決しようとする問題点〕

時分割交換システムには、上記のような時間スイッチが
比較的多く設けられる。これらの時間スイッチを構成す
るスピーチパスメモリ及びコントロールメモリとして、
これまでバイポーラ型のスタティック型ＲＡＭが用いら
れてきたが、上記資料に記載されるようなＭＯＳ　（金
属酸化物半導体）型のスタティック型ＲＡＭを用いる時
間スイッチも提案されるようになった。

ところが、このようなスタティック型ＲＡＭは、比較的
消費電力が大きく、また高価格であるため、時分割ディ
ジタル交換機のコスト上昇を招（原因となっている。

この発明の目的は、低消費電力化と低コスト化を図った
時分割交換システムを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、時分割交換システムの時間スイッチに含まれ
るスピーチパスメモリ及びコントロールメモリを、ダイ
ナミック型ＲＡＭによって構成するものである。

〔作　　用〕

上記した手段によれば、ダイナミック型ＲＡＭの消費電
力が少ないことに加えて、時間スイッチのスピーチバス
メモリ及びコントロールメモリの全アドレスが所定の間
隔で周期的にアクセスされることで、ダイナミック型Ｒ
ＡＭに不可欠なリフレッシュ動作が自動的に行われるた
め、リフレッシュ動作を行うためのリフレッシュ制御回
路を設ける必要がなく、時間スイッチの構成を簡素化す
ることができ、時分割ディジタル交換機の低消費電力化
と低コスト化を実現することができる。

〔実施例〕

第２図には、この発明が通用された時分割データ交換機
の一実施例のブロック図が示されている。

この実施例の時分割データ交換機では、特に制限されな
いが、メモリスイッチ方式が採られ、第２図には、その
一部が示されている。

第２図において、ｍ本の入ハイウェイＩＨＷＩ〜ＩＨＷ
ｍを介して伝達される時分割ディジタル回線は、マルチ
プレクサＭＰＸによって、大スーパーハイウェイｌ５Ｈ
Ｗとしてさらに多重化される。この人スーパーハイウェ
イｌ５ＨＷは、Ｌ個のタイムスロットＴｏ−ＴＬを持つ
。

大スーパーハイウェイｌ５ＨＷは、時間スイッチＴＳＷ
に結合される。時間スイッチＴＳＷにおいて、各タイム
スロットは、書き込みサイクルと読み出しサイクルに二
分される。入スーパーハイウェイｌ５ＨＷのそれぞれの
タイムスロットを介して伝達されるディジタル信号は、
時間スイッチＴＳＷの書き込みサイクルにおいて順次ス
ピーチパスメモリに書き込まれる。また、時間スイッチ
ＴＳＷの読み出しサイクルにおいて、スピーチパスメモ
リの接続されるべき相手のタイムスロットに対応するア
ドレスからディジタル信号が読み出され、出スーパーハ
イウェイ０３ＨＷの対応するタイムスロットに順次送出
される。

出スーパーハイウェイＯＳ　ＨＷに多重化されるディジ
タル回線は、デマルチプレクサＤＭＰＸによって、対応
する出ハイウェイ０ＨＷＩ〜ＯＨＷｍの対応するチャン
ネルに戻される。

これにより、入ハイウェイＩ　ＨＷ　１　”　Ｉ　ＨＷ
ｍ及び出ハイウェイ０ＨＷＩ〜ＯＨＷｍに収容される二
つのディジタル回線を、時間スイッチＴＳＷと入スーパ
ーハイウェイｌ５ＨＷ及び出スーパーハイウェイｏ　Ｓ
　Ｈｗを介して、任意に接続することができる。

第１図には、第２図の時分割データ交換機の時間スイッ
チＴＳＷの一実施例の回路ブロック図が示されている。

第１図において、大スーパーハイウェイｌ５ＨＷは、時
間スイッチＴＳＷのスピーチパスメモリＳＰＭのデータ
入力端子に結合される。また、化スーパーハイウェイＯ
Ｓ　ＨＷは、上記スピーチバスメモリＳＰＭのデータ出
力端子に結合される。

スピーチパスメモリＳＰＭのアドレス入力端子には、ア
ドレスラッチＡＬＩからアドレス信号ｓＰＭＡが供給さ
れる。このアドレス信号ＳＰＭＡと以後の説明において
記載される各種のアドレス信号は、すべて複数ビットに
より構成される。スピーチパスメモリＳＰＭの書き込み
ストローブ信号入力端子ｗｓ及び読み出しストローブ信
号入力端子ｒｓには、タイミング信号φｓｌ及びφｓ２
がそれぞれ供給される。

この実施例の時分割データ交換機において、時間スイッ
チＴＳＷのスピーチバスメモリＳＰＭは、ダイナミック
型ＲＡＭによって構成される。このダイナミック型ＲＡ
Ｍは、特に制限されないが、Ｎチャンネル型のアドレス
選択用ＭＯＳＦＥＴと情軸蓄積用キャパシタからなる１
素子型のグイナミ−１り型メモリセルを基本構成とする
。

スピーチバスメモリＳＰＭは、入スーパーハイウェイｌ
５ＨＷ及び化スーパーハイウェイ０ＳＨＷのタイムスロ
ット数と同数のアドレスを持つ。

スピーチバスメモリＳＰＭのアクセスは、入スーパーハ
イウェイｌ５ＨＷ及び化スーパーハイウェイ０３ＨＷの
各タイムスロットに対応して行われる。すなわち、スピ
ーチパスメモリＳＰＭのアクセスサイクルは、書き込み
サイクルと読み出しサイクルに二分される。このうち、
書き込みサイクルでは、入スーパーハイウェイｌ５ＨＷ
の各タイムスロットを介して伝達されるディジタル信号
が、スピーチパスメモリＳＰＭの対応するアドレスに順
次書き込まれる。このとき、カウンタ回路ＣＴＲによっ
て形成される周期アドレス信号ＳＡが、アドレス信号Ｓ
ＰＭＡとしてスピーチバスメモリＳＰＭに供給される。

一方、スピーチパスメモリＳＰＭの読み出しサイクルに
おいて、接続されるべき相手から送られ直前の書き込み
サイクルにおいてスピーチバスメモリＳＰＭに書き込ま
れたディジタル信号が読み出され、化スーパーハイウェ
イＯＳ　ＨＷの各タイムスロットに順次送出される。

このとき、化スーパーハイウェイ０３ＨＷの各タイムス
ロットに対応して、接続されるべき相手のタイムスロッ
トアドレスがコントロールメモＩＪ　ＣＭから読み出さ
れる。このタイムスロットアドレスは、ランダムアドレ
ス信号ＳＲＡとしてアドレス選択回路ＡＳ２に送られ、
さらに上記アドレス信号ＳＰＭＡとしてスピーチパスメ
モリＳＰＭに供給される。

スピーチバスメモリＳＰＭに書き込みストローブ信号及
び読み出しストローブ信号として供給される上記タイミ
ング信号φｓ１及びφｓ２は、書き込みサイクル及び読
み出しサイクルのほぼ中央時点でそれぞれ形成される。

すなわち、スピーチパスメモリＳＰＭが周期アドレス信
号ＳＡによってアドレス指定される書き込みサイクルの
ほぼ中央時点で、書き込みストローブ信号φｓｌが供給
され、入スーパーハイウェイｌ５ＨＷ上のディジタル信
号がスピーチパスメモリＳＰＭの対応するアドレスに到
着順に書き込まれる。また、コントロールメモリＣＭか
ら読み出されたランダムアドレス信号ＳＲＡによってス
ピーチバスメモリＳＰＭがアドレス指定され、接続され
るべき相手のタイムスロットに対応するアドレスのディ
ジタル信号が出力される読み出しサイクルのほぼ中央時
点で、タイミング信号φｓ２が供給され、読み出しデー
タが図示されないスピーチバスメモリＳＰＭの出力ハフ
ファにラッチされる。これらの読み出しデータは、化ス
ーパーハイウェイ０５ＨＷに、順次出力される。

スピーチパスメモリＳＰＭによるディジタル信号のタイ
ムスロットの入れ換え動作は、接続される二つのディジ
タル回線の往路及び復路のそれぞれにおいて実行される
。

ところで、スピーチバスメモリＳＰＭに供給されるアド
レス信号ＳＰＭＡは、アドレス選択回路ＡＳＩによって
切り換え・選択される。このアドレス選択回路ＡＳＩの
一方の入力端子には、カウンタ回路ＣＴＲによって形成
される周期アドレスリＣＭから出力されるランダムアド
レス信号ＳＲＡが供給される。アドレス選択回路ＡＳＩ
は、タイミング信号φＣに従って、周期アドレス信号Ｓ
Ａ又はランダムアドレス信号ＳＲＡのいずれかを選択し
、アドレスラッチＡＬＬに送る。このタイミング信号φ
Ｃは、大スーパーハイウェイｌ５ＨＷ及び出スーパーハ
イウェイ０５ＨＷの伝送レートと同じ周波数を持つデユ
ーティ５０％のクロック信号である。このタイミング信
号φＣによって、署き込みサイクルと読み出しサイクル
の切り換えを行うことができる。

アドレスランチＡＬＬは、複数のエツジトリガ型７９７
１７０７１回路によって構成される。アドレスランチＡ
ＬＬは、アドレス選択回路ＡＳＩによって選択されるア
ドレス信号を、タイミング１８号φａｓの立ち上がりエ
ツジで取り込み、保持するとともに、スピーチパスメモ
リＳＰＭにアドレス信号ＳＰＭＡとして供給する。タイ
ミング信号φａｓは、上記タイミング信号φＣの２倍の
周波数とされ、タイミング信号φＣのハイレベル及びロ
ウレベル期間のほぼ中央時点で、ロウレベルからハイレ
ベルに変化する。

カウンタ回路ＣＴＲは、タイミング信号φＣの立ち上が
りエツジに同期して歩進し、周期アドレス信号ＳＡを形
成する。このカウンタ回路Ｃ７’Ｒは、タイミング信号
φｓｙｎによってリセットされ、入スーパーハイウェイ
ｌ５ＨＷ及び出スーパーハイウェイＯＳ　ＨＷとフレー
ム同期される。

コントロールメモリＣＭは、スピーチパスメモリＳＰＭ
と同様にダイナミック型ＲＡＭによって構成され、入ス
ーパーハイウェイｌ５ＨＷ及び出スーパーハイウェイＯ
Ｓ　ＨＷのタイムスロットと同数のアドレスを持つ、コ
ントロールメモリＣＭのアクセスは、出スーパーハイウ
ェイ０５ＨＷのタイムスロットに対応して行われる。コ
ントロールメモリＣＭでは、スピーチパスメモリＳＰＭ
の署き込みサイクルにおいて読み出し動作が行われ、ま
たスピーチパスメモリＳＰＭの読み出しサイクルにおい
てその書き込み動作が行われる。すなわち、スピーチパ
スメモリＳＰＭの署き込みサイクルすなわちコントロー
ルメモリの読み出しサイクルにおいて、カウンタ回路Ｃ
ＴＲによって形成される周期アドレス信号ＳＡがコント
ロールメモリに供給され、出スーパーハイウェイＯＳ　
ＨＷの各タイムスロットに出力すべきディジタル信号が
格納されるスピーチパスメモリＳＰＭのアドレスすなわ
ち接続されるべき相手の大スーパーノ１イウエイｌ５Ｈ
Ｗ上のタイムスロットアドレスがコントロールメモリＣ
Ｍから読み出される。これらのアドレスは、読み出しス
トローブ信号入力端子ｒｓに供給されるタイミング信号
φＳ１の立ち上がりエツジで、コントロールメモリＣＭ
の図示されない出カバソファに取り込まれ、保持される
。また、この出力バッフ１の出力信号は、スピーチパス
メモリＳＰＭの読み出しサイクルにおけるランダムアド
レス信号ＳＲＡとして、スピーチパスメモリＳＰＭに供
給される。

一方、コントロールメモリＣＭには、その書き込みサイ
クルすなわちスピーチパスメモリＳＰＭの読み出しサイ
クルにおいて、時分割データ交換機を制御する中央処理
装置ＣＰＵによる接続情報の書き込みが行われる。すな
わち、コントロールメモリＣＭのアドレス入力端子には
、アドレス選択回路ＡＳ２及びアドレスランチＡＬ２を
介して、ランダムアドレス信号ＣＲＡが中央処理装置Ｃ
ＰＵから供給される。また、コントロールメモリＣＭの
データ入力端子には、書き込みデータＣＤが供給される
。さらに、コントロールメモリＣＭの書き込みストロー
ブ信号入力端子ｗｓには、アンドゲート回路ＡＧの出力
信号が供給される。このアンドゲート回路ＡＧの一方の
入力端子には、中央処理装置ＣＰＵからライトイネーブ
ル信号ＣＷＥが供給される。このライトイネーブル信号
ＣＷＥは、コントロールメモリＣＭに対する接続情報の
書き込みを行う場合にハイレベルとされる。アンドゲー
ト回路ＡＧの他方の入力端子には、上述のタイミング信
号φｓ２が供給される。アンドゲート回路ＡＧの出力信
号は、ライトイネーブル信号ＣＷＥがハイレベルとされ
、タイミング信号φｓ２が同時にハイレベルとなるとき
に、ハイレベルとなる。中央処理装置ＣＰＵからコント
ロールメモリＣＭに供給されるランダムアドレス信号Ｃ
ＲＡは、出スーパーハイウェイ０３ＨＷのタイムスロッ
トナトレスすなわちコントロールメモリＣＭのアドレス
であり、書き込みデータＣＤは、上記ランダムアドレス
信号ＣＲＡに対応するタイムスロットのディジタル回線
に接続すべき相手の入スーパーハイウェイｌ５ＨＷにお
けるタイムスロットナトレスである。

アドレス選択回路ＡＳ２は、コントロールメモリＣ〜１
に対するアドレス信号を切り換え・選択する。アドレス
選択回路ＡＳ２の一方の入力端子には、カウンタ回路Ｃ
ＴＲによって形成される周期アドレス信号ＳＡが供給さ
れる。また、アドレス選択回路ＡＳ２の他方の入力端子
には、上記中央処理装置ＣＰＵから供給されるランダム
アドレス信号ＣＲＡが供給される。アドレス選択回路Ａ
Ｓ２は、上述のタイミング信号φＣに従って、周期アド
レス信号ＡＳ又はランダムアドレス信号ＣＲＡのいずれ
かを選択し、アドレスラッチＡＬ２に送る。

アドレスランチＡＬ２は、アドレスラッチＡｌｌと同様
に、複数のエツジトリガ型フリンプフロップ回路によっ
て構成される。アドレスランチＡＬ２は、アドレス選択
回路ＡＳ２によって選択されるアドレス信号を、タイミ
ング信号φａｓの立ち上がりエツジで取り込み、保持す
るとともに、コントロールメモリＣＭに、アドレス信号
ＣＭＡとして供給する。

第３図には、第１図の時間スイッチＴＳＷの一実施例の
タイミング図が示されている。同図により、この実施例
の時間スイッチＴＳＷの接続動作の概要を説明する。

第３図において、タイミング信号φＣは、大スーパーハ
イウェイｌ５ＨＷの伝送レートと同一の周波数とされ、
入スーパーハイウェイｌ５ＨＷの各タイムスロットの変
化とほぼ同時にロウレベルからハイレベルに変化する。

このタイミング信号φＣのデユーティは、前述のように
、はぼ５０％であり、アドレス選択回路ＡＳＩ及びＡＳ
２のアドレス選択信号として用いられる。また、カウン
タ回路ＣＴＲの歩進用クロック信号としても用いられる
。

タイミング信号φａｓは、タイミング信号φＣの２倍の
周波数とされ、タイミング信号φＣがハイレベル又はロ
ウレベルである期間の５はぼ中央時点で、ロウレベルか
らハイレベルに変化する。このタイミング信号φａｓは
、アドレス選択回路ＡＳＩ及びＡＳ２によって選択され
たアドレス信号を、アドレスラッチＡＬＩ又はＡｌ１に
ラッチさせるためのストローブ信号として用いられる。

つまり、タイミング信号φａｓの立ち上がりエツジに同
期して、時間スイッチＴＳＷの書き込みサイクルと読み
出しサイクルが切り換えられる。

タイミング信号φｓ１は、スピーチパスメモリＳＰＭの
書き込みサイクルすなわちコントロールメモリＣＭの読
み出しサイクルのほぼ中央時点でハイレベルとされる。

また、タイミング信号φｓ２は、スピーチパスメモリＳ
ＰＭの読み出しサイクルすなわちコントロールメモリＣ
Ｍの書き込みサイクルのほぼ中央時点でハイレベルとさ
れる。したがって、タイミング信号φｓ１は、スピーチ
パスメモリＳＰＭの書き込みストローブ信号として用い
られ、コントロールメモリＣＭの読み出しストローブ信
号として用いられる。また、タイミング信号φＳ２は、
スピーチパスメモリＳＰＭの読み出しストローブ信号と
して用いられ、コントロールメモリＣＭの書き込みスト
ローブ信号として用いられる。

カウンタ回路ＣＴＲは、タイミング信号φＣの立ち上が
りエツジに同期して歩進する。したがって、カウンタ回
路ＣＴＲから出力される周期アドレス信号ＳＡは、はぼ
大スーパーハイウェイｌ５ＨＷのタイムスロット変化に
対応して変化する。

周期アドレス信号ＳＡは、スピーチパスメモリＳＰＭの
書き込みサイクルすなわちコントロールメモリＣＭの読
み出しサイクルにおいてアドレス選択回路ＡＳＩ及びＡ
Ｓ２により選択される。この周期アドレス信号ＡＳは、
さらにタイミング信号φａｓ（７）立ち上がりエツジで
アドレスラフ、；ＡＬＩ及びＡｌ１に取り込まれ、アド
レス信号ＣＭＡ及びＳＰＭＡとされる。

コントロールメモリＣＭの書き込みサイクルにおいて中
央処理装置ｃｐｕによる接続情報の書き込みが行われる
場合、第３図に点線で示されるように、ランダムアドレ
ス信号ＣＲＡとしてコントロールメモリＣＭの書き込み
アドレスＷが供給される。また、書き込みデータＣＤと
して接続されるべき相手の入スーパーハイウェイｌ５Ｈ
Ｗにおけるタイムスロットアドレスが供給される。さら
に、コントロールメモリＣＭの書き込みサイクルに同期
して、ライトイネーブル信号ＷＥがノ＼イレベルとされ
る。これにより、コントロールメモリＣＭの書き込みサ
イクルの期間にコントロールメモリＣＭのアドレスＷが
指定され、タイミング信号φｓ２のハイレベルによって
、書き込みデータＣＤがコントロールメモリＣＭのアド
レスＷに書き込まれる。

一方、コントロールメモリＣＭの読み出しサイクルすな
わちスピーチパスメモリＳＰＭの署き込みサイクルでは
、アドレス信号ＣＭＡとして供給される周期アドレス信
号ＡＳによって、コントロールメモリＣＭのアドレスが
順次指定される。これにより、出スーパーハイウェイＯ
Ｓ　ＨＷの各タイムスロットに対応して、コントロール
メモリＣＭから接続されるべき相手の大スーパーハイウ
ェイｌ５ＨＷにおけるタイムスロットアドレスａ〜２が
読み出される。これらのタイムスロットアドレスａ　−
ｚは、タイミング信号φｓ１の立ち上がりエツジに同期
してコントロールメモリＣＭの出力バッファに取り込ま
れ、スピーチパスメモリＳＰＭに対するランダムアドレ
ス信号ＳＲＡとして、アドレス選択回路ＡＳＩに供給さ
れる。

これらのランダムアドレス信号ＳＲＡは、スピーチパス
メモリＳＰＭの読み出しサイクルすなわちタイミング信
号φＣのロウレベル期間において、アドレス選択回路Ａ
ＳＩにより選択される。アドレス選択回路ＡＳＩによっ
て選択されたランダムアドレス信号ＳＲＡは、さらにタ
イミング信号φａｓの立ち上がりエツジでアドレスラッ
チＡＬＬに取り込まれ、アドレス信号ＳＰＭＡとしてス
ピーチパスメモリＳＰＭに供給される。

スピーチパスメモリＳＰＭでは、入スーパーハイウェイ
ｌ５ＨＷの各タイムスロットのほぼ中央をストローブす
るように、書き込みサイクルが実行される。すなわち、
アドレス信号ＳＰＭＡとして供給される周期アドレス信
号によって、スピーチパスメモリＳＰＭのアドレスか周
期的に指定される。また、この書き込みサイクルのほぼ
中央時点で、タイミング信号φＳ１が書き込みストロー
ブ信号として供給される。これにより、スピーチパスメ
モリＳＰＭには、入スーパーハイウェイｌ５ＨＷを介し
て伝達される一連のディジタル信号が、到着順に暑き込
まれる。

一方、スピーチパスメモリＳＰＭの読み出しサイクルで
は、前述のように、出スーパーハイウェイＯＳ　ＩＩ　
Ｗの各夕・イムスロットに対応して、それぞれのタイム
スロットに接続されるべき相手の入スーパーハイウェイ
ｌ５ＨＷにおけるタイムスロットアドレスａ　”−ｚが
コントロールメモリＣＭから読み出され、ランダムアド
レスｆコリＳＲＡとして、スピーチパスメモリＳＰＭに
供給される。これにより、スピーチパスメモリＳＰＭの
タイムスロットアドレスａ　−ｚに対応するアドレスか
らディジタル信号が読み出される。これらのディジタル
信号は、タイミング信号φｓ２をストローブ信号として
、スピーチパスメモリＳＰＭの出カバソファに取り込ま
れ、さらに出スーパーハイウェイＯ５ＨＷに順次出力さ
れる。

以上のことから、大スーパーハイウェイｌ５ＨＷを介し
て伝達される時分割多重化された一連のディジタル信号
は、時間スイッチＴＳＷのスピーチパスメモリＳＰＭに
時系列的に書き込まれ、これらの入スーパーハイウェイ
ｌ５ＨＷの各タイムスロットに対応する出スーパーハイ
ウェイ０５ＨＷのタイムスロットには、接続されるべき
相手から送られ直前のフレームでスピーチパスメモリＳ
ＰＭに書き込まれたディジタル信号が読み出される、す
なわち、大スーパーハイウェイｌ５ＨＷと出スーパーハ
イウェイ０３ＨＷ及び時間スイッチＴＳＷを介すること
によって、入ハイウェイＩＨＷ　１　＝　Ｉ　ＨＷ　ｍ
及び出ハイウェイ０ＨＷＩ　〜ＯＨＷｍに収容される任
意のディジタル回線を、交換・接続できるものである。

以上のように、この実施例の時分割データ交換機では、
時間スイッチＴＳＷを構成するスピーチバスメモリＳＰ
Ｍ及びコントロールメモリＣＭが、１素子型のダイナミ
ック型メモリセルを基本構成とするダイナミック型ＲＡ
Ｍによって構成される。

また、これらのスピーチバスメモリＳＰＭ及びコントロ
ールメモリＣＭは、カウンタ回１ｉｃＴＲによって形成
される周期アドレス信号ＡＳに従って、所定のフレーム
間隔で周期的に全メモリセルがアクセスされる。つまり
、ダイナミック型ＲＡＭに必要とされるリフレッシュ動
作が、通常の接続動作において自動的に行われる。した
がって、これらのスピーチバスメモリＳＰＭやコントロ
ールメモリＣＭ及びその周辺回路には、リフレッシュ動
作を行うためのリフレッシュ制御回路が設けられない。

このため、この実施例の時分割データ交換機では、時間
スイッチＴＳＷの回路構成が簡略化されるとともに、低
消費電力のダイナミック型ＲＡＭを利用していることに
よって電源電圧の電流供給能力が小さくて済む、また、
メモリ部の発熱量が減少することで、ファンなどの冷却
設備を削減することができる。

以上の本実施例に示されるように、この発明を時間スイ
ッチＴＳＷを含む時分割データ交換機などの時分割交換
システムに通用した場合、次のような効果が得られる。

すなわち、 （１１時分割交換システムの時間スイッチに含まれるス
ピーチバスメモリ及びコントロールメモリを、ダイナミ
ック型ＲＡＭによって構成することで、時分割交換シス
テムの低消費電力化を図ることができるという効果が得
られる。

（２）上記（１１項により、メモリブロックを小型化で
き、チンプサイズを縮小することができるという効果が
得られる。

（３）時間スイッチのスピーチバスメモリ及びコントロ
ールメモリを構成するダイナミック型ＲＡＭの全アドレ
スが、所定の間隔で周期的にアクセスされることで、ダ
イナミック型ＲＡＭに不可欠なりフレッシェｂ作が自動
的に行われることから、スピーチバスメモリやコントロ
ールメモリ又はその周辺回路にリフレッシュ制御回路を
設ける必要がなく、時間スイッチの構成を簡素化するこ
とができるという効果が得られる。

（４）時分割交換システムに比較的大量に設けられる時
間スイッチのスピーチバスメモリ及びコントロールメモ
リを低消＊＊力のダイナミック型ＲＡＭにより構成する
ことで、時分割交換システムの電源装置を簡略化し、ま
たファンなどの冷却設備を削減することができるという
効果が得られる。

（５）上記（１１ＬＡ〜（４）項により、時分割交換シ
ステムの低コスト化を実現することができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、時間スイッチ
のスピーチバスメモリ及びコントロールメモリを構成す
るダイナミック型ＲＡＭは、特にｌ素子型ダイナミック
メモリセルをその基本構成とするものでなくてもよいし
、試験等の特別の用途において選択的に動作状態とされ
るリフレッシュ制御回路を含むものであってもよい。ま
た、時分割交換システムは、メモリスイッチ方式を採る
ものでなく、空間スイッチと時間スイッチが併用される
ものであってもよい。第１図の時間スイッチは、すべて
の回路ブロックが１個の半導体基板上に形成されるもの
でなく、例えばスピーチバスメモリ、コントロールメモ
リ及びカウンタ回路がそれぞれ別個の半導体基板上に形
成されるようにしてもよい、さらに、第１図に示した時
間スイッチの具体的な回路構成や第３図に示した各信号
の組み合わせ及び時間関係等、種々の実施形態を採りう
る。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である時分割データ交換機
の時間スイッチに通用した場合について説明したが、そ
れに限定されるものではなく、例えば、時分割交換方式
を採るＰＣＭ電話交換機やその他の時分割交換システム
にも通用できる０本発明は、少なくとも時分割伝送路及
び時間スイッチを有する時分割交換システムに広く通用
できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、時分割交換システムの時間スイッチに含
まれるスピーチバスメモリ及びコントロールメモリを、
ダイナミック型ＲＡＭによって構成することで、時分割
交換システムの低消費電力化を図ることができ、また上
記スピーチパスメモリ及びコントロールメモリを構成す
るダイナミック型ＲＡＭの全アドレスが所定の間隔で周
期的にアクセスされることで、スピーチパスメモリやコ
ントロールメモリ又はその周辺回路にリフレッシュ制御
回路を設ける必要がなく、時間スイッチの構成を簡素化
することができるため、時分割交換システムの低コスト
化を図ることができるものである。

【図面の簡単な説明】

第１図は、この発明が通用された時分割データ交換機の
時間スイッチの一実施例を示す回路ブロック図、 第２図は、第１図の時間スイッチを含む時分割データ交
換機の一実施例を示すブロック図、第３図は、第１図の
時間スイッチの一実施例を示すタイミング図である。 ＴＳＷ・・・時間スイッチ、ＳＰＭ・・・スピーチバス
メモリ、ＣＭ・・・コントロールメモリ、ＣＴＲ・・・
カウンタ回路、ＡＳｌ、ＡＳ２・・・アドレス選択回路
、ＡＬＬ、Ａｌ１・・・アドレスランチ、ＡＧ・・・ア
ンドゲート回路、ＣＰＵ・・・中央処理装置。 ＭＰＸ・・・マルチプレクサ、ＤＭＰＸ・・・デマルチ
プレクサ、ｌ５ＨＷ・・・大スーパーハイウェイ、０３
ＨＷ・・・出スーパーハイウェイ、Ｉ　ＨＷ１〜ＩＨＷ
ｍ・・・大ハイウェイ、０ＨＷｌ〜ＯＨＷ　ｍ・・・出
ハイウェイ。 第１囚 第２図 第　　３　　図 φ５２

Claims (1)

1. 【特許請求の範囲】 １、ダイナミック型ＲＡＭによって構成されるスピーチ
   パスメモリ及びコントロールメモリを含む時間スイッチ
   を具備することを特徴とする時分割交換システム。 ２、上記スピーチパスメモリ及びコントロールメモリを
   構成するダイナミック型ＲＡＭ及びその周辺回路には、
   ダイナミック型ＲＡＭのリフレッシュ動作を行うための
   リフレッシュ制御回路が設けられないことを特徴とする
   特許請求の範囲第１項記載の時分割交換システム。