KR100388204B1 - 고속 메모리 장치의 리드 도메인 콘트롤 회로 - Google Patents

고속 메모리 장치의 리드 도메인 콘트롤 회로 Download PDF

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KR100388204B1 KR10-2000-0078305A KR20000078305A KR100388204B1 KR 100388204 B1 KR100388204 B1 KR 100388204B1 KR 20000078305 A KR20000078305 A KR 20000078305A KR 100388204 B1 KR100388204 B1 KR 100388204B1
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Abstract

본 발명은 고속 메모리 장치의 리드 도메인 콘트롤 회로에 관한 것으로, 메모리 디바이스에서 리드 도메인을 콘트롤하는 대신에 콘트롤러에 디바이스 각각의 아이디와 리드도메인을 저장할 수 있는 레지스터와 이에 따른 각각의 타이밍을 생성할 수 있는 타이밍 발생기를 구비하므로써, 메모리 디바이스에서 리드 신호가 입력되면 지연 시간없이 곧바로 리드 데이타를 출력할 수 있다. 이를 위한 본 발명의 고속 메모리 장치의 리드 도메인 콘트롤 회로는 1개의 채널상에 존재하는 다수개의 메모리 디바이스의 각각의 디바이스 아이디와 리드 도메인값을 저장하고 있다가 리드 동작시 선택된 메모리 디바이스의 리드 도메인값 이후에 상기 채널을 통해 전송된 리드 데이타를 입력으로 하는 메모리 콘트롤부와, 상기 메모리 콘트롤부로부터 출력된 디바이스 아이디가 포함된 어드레스와 레지스터에 저장된 디바이스 아이디가 일치하면 상기 메모리 콘트롤부로부터 출력된 리드 명령에 의해 메모리코어에 저장된 리드 데이타를 상기 채널로 전송하는 다수개의 메모리 디바이스부를 포함하여 이루어진 것을 특징으로 한다.

Description

고속 메모리 장치의 리드 도메인 콘트롤 회로{CIRCUIT FOR READ DOMAIN CONTROL IN HIGH SPEED MEMORY DEVICE}
본 발명은 고속 메모리 장치의 리드 도메인 콘트롤 회로에 관한 것으로, 특히 한 채널에 다수개의 메모리가 존재할 경우 메모리콘트롤러가 이들 메모리 디바이스의 아이디와 리드 도메인을 각각 기억하고 있다가 데이터 리드 동작시 메모리 디바이스에 따라 데이타 리드 타이밍을 조절함으로써, 시간 지연없이 곧바로 리드 데이타가 출력하도록 한 고속 메모리 장치의 리드 도메인 콘트롤 회로에 관한 것이다.
도 1은 일반적인 고속 메모리 장치의 블록구성도이다. 일반적인 고속 메모리 장치는 데이타 버스(31)와 콘트롤 라인(32)으로 구성된 1개의 채널(300)에 다수개의 메모리(20n)로 구성된 메모리 디바이스(200)와 1개의 메모리콘트롤러(100)로 구성된다.
도 2A는 종래의 메모리콘트롤러(100)의 블록구성도이다. 종래의 메모리콘트롤러(100)는 어드레스 신호를 발생하는 어드레스 콘트롤부(10)와, 리드 명령 및 라이트 명령을 발생하는 명령어 콘트롤부(12)와, 데이타 신호를 콘트롤하는 데이타콘트롤부(14)와, 어드레스 콘트롤부(10), 명령어 콘트롤부(12) 및 데이타 콘트롤부(14)에서 출력된 신호를 채널(300)로 전송하는 입출력 버퍼 및 콘트롤부(16)로 구성된다.
도 2B는 종래의 메모리 디바이스(20)의 블록구성도이다. 종래의 메모리 디바이스(20)는 메모리코어를 콘트롤하는 메모리코어 콘트롤부(21)와, 채널(300)을 통해 메모리콘트롤러(100)에서 출력된 어드레스와 명령어 및 데이터를 수신하는 입출력 버퍼 및 콘트롤부(25)와, 입출력 버퍼 및 콘트롤부(25)에서 출력된 어드레스를 디코딩하여 디바이스 내부에 있는 디바이스 아이디 레지스터의 값과 비교하여 아이디 히트 신호를 메모리코어 콘트롤부(21)로 발생하는 어드레스 디코더 및 아이디 레지스터부(22)와, 입출력 버퍼 및 콘트롤부(25)에서 출력된 명령어를 디코딩하여 어드레스 디코더 및 아이디 레지스터부(22)와, 메모리코어 콘트롤부(21)에서 출력된 읽기 데이타를 수신하여 입출력 버퍼 및 콘트롤부(25)로 전송하는 리드 도메인 콘트롤부(24)와, 메모리코어 콘트롤부(21) 및 리드 도메인 콘트롤부(24)로 출력하는 명령어 디코더부(23)로 구성된다.
일반적인 고속 메모리 장치의 동작을 살펴보면, 라이트 동작의 경우 메모리콘트롤러(100)로부터 어드레스와 명령어 그리고 데이터가 메모리 디바이스(200)로 인가 된다.
이때, 상위 어드레스쪽에 디바이스 아이디가 함께 전송되는데, 이 디바이스 아이디는 한 채널(300)상에 존재하는 여러 개의 메모리 디바이스(20n)중 현재 명령어를 수행할 디바이스를 선택 하는 역할을 한다.
각각의 메모리 디바이스(200)에서는 디바이스 아이디를 디코딩하여 디바이스 내부에 있는 디바이스 아이디의 레지스터 값과 일치하게 되면 아이디 히트 신호를 발생시켜 계속적인 동작을 한다. 반면, 디바이스 아이디와 메모리 내부의 디바이스 아이디의 레지스터 값이 일치하지 않으면 아이디 히트 신호는 발생되지 않아 메모리 디바이스는 더이상 동작을 하지 않는다.
라이트 동작의 경우, 아이디 히트 신호가 발생된 메모리 디바이스에 한하여 데이타 버스에 인가된 데이타를 어드레스에 의해 지정된 번지에 써 넣는다.
리드 동작의 경우, 메모리콘트롤러(100)로부터 어드레스와 콘트롤 명령어가 메모리 디바이스(200)에 인가되며, 이때도 라이트 동작과 마찬가지로 디바이스 아이디 비교결과 아이디 히트신호가 발생된 메모리 디바이스(200)의 메모리코어로부터 어드레스에 의해 지정된 메모리 번지의 데이타를 읽어 내게된다. 이때, 읽혀진 데이타는 채널(300)상의 데이터버스(31)를 통해 메모리콘트롤러(100)로 전달된다.
그런데, 상기 구성을 갖는 종래의 고속 메모리 장치는 개별 메모리 디바이스 내부에 리드도메인 콘트롤 기능을 할당하여 메모리 개별 디바이스의 사이즈와 콘트롤 하기위한 신호 생성이 복잡하였다. 또한, 채널상에 여러 개의 메모리 디바이스(20n)가 존재 할 경우 메모리 디바이스(20n)로부터 데이터가 채널(300)을 통하여 콘트롤러(100)에 전달되는 시간은 채널(300)상에 존재하는 메모리 디바이스 (20n)각각의 위치에 따라 최대 5~6클럭 사이클의 차이가 발생된다. 따라서, 종래의 고속 메모리 장치는 각각의 메모리 디바이스로 데이타가 전달되는 시간차를 없애기 위하여 메모리콘트롤러(100)에서 가장 먼쪽에 위치한 메모리 디바이스(20n)를 기준으로 인위적인 지연 시간을 인가하여 메모리콘트롤러(100)에 도달하는 시간차를 1 클럭 사이클 이내로 콘트롤한다. 그러므로, 메모리콘트롤러(100)에서 가장 가까운 쪽에 위치한 메모리디바이스(20)의 경우 항상 최대 5~6클럭 사이클의 데이터 지연 시간이 인가되므로, 데이터 랜덤 억세스가 많은 프로그램 실행시 그 성능이 저하되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 메모리 디바이스에서 리드 도메인을 콘트롤하는 대신에 콘트롤러에 디바이스 각각의 아이디와 리드도메인을 저장할 수 있는 레지스터와 이에 따른 각각의 타이밍을 생성할 수 있는 타이밍 발생기를 구비하므로써, 메모리 디바이스에서 리드 신호가 입력되면 지연 시간없이 곧바로 리드 데이타를 출력하도록 한 고속 메모리 장치의 리드 도메인 콘트롤 회로를 제공하는데 있다.
도 1은 일반적인 고속 메모리 장치의 블록구성도
도 2A는 종래의 메모리콘트롤러의 블록구성도
도 2B는 종래의 메모리의 블록구성도
도 3A는 본 발명에 의한 메모리콘트롤러의 블록구성도
도 3B는 본 발명에 의한 메모리의 블록구성도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 어드레스 콘트롤부 12 : 명령어 콘트롤부
14 : 데이터 콘트롤부 16 : 입출력 버퍼 및 콘트롤부
20-20n : 메모리 디바이스
22 : 어드레스 디코더 및 아이디 레지스터부
23 : 명령어 디코더부 24 : 리드 도메인 콘트롤부
25 : 입출력 버퍼 및 콘트롤부 31 : 데이타 버스
32 : 콘트롤 라인 100 : 메모리 콘트롤러
110 : 어드레스 콘트롤 및 아이디 레지스터부
120 : 명령어 콘트롤 및 타이밍 발생부
140 : 데이타 콘트롤부 160 : 입출력 버퍼 및 콘트롤부
200 : 메모리 디바이스 210 : 메모리코어 콘트롤부
220 : 어드레스 디코더 및 아이디 레지스터부
230 : 명령어 디코더부 250 : 입출력 버퍼 및 콘트롤부
상기 목적을 달성하기 위한 본 발명의 고속 메모리 장치의 리드 도메인 콘트롤 회로는,
1개의 채널상에 존재하는 다수개의 메모리 디바이스의 각각의 디바이스 아이디와 리드 도메인값을 저장하고 있다가 리드 동작시 선택된 메모리 디바이스의 리드 도메인값 이후에 상기 채널을 통해 전송된 리드 데이타를 입력으로 하는 메모리 콘트롤부와,
상기 메모리 콘트롤부로부터 출력된 디바이스 아이디가 포함된 어드레스와레지스터에 저장된 디바이스 아이디가 일치하면 상기 메모리 콘트롤부로부터 출력된 리드 명령에 의해 메모리코어에 저장된 리드 데이타를 상기 채널로 전송하는 다수개의 메모리 디바이스부를 포함하여 이루어진 것을 특징으로 한다.
상기 메모리 콘트롤부는 상기 1개의 채널상에 존재하는 다수개의 메모리 디바이스의 각각의 디바이스 아이디와 리드 도메인값을 저장하는 어드레스 콘트롤 및 아이디 레지스터부와, 상기 다수개의 메모리 디바이스중 선택된 메모리 디바이스의 리드 도메인값을 상기 어드레스 콘트롤 및 아이디 레지스터부로부터 수신하여, 채널상에서 메모리콘트롤러와 가장 가까운 곳에 위치한 메모리 디바이스를 기준으로 설정된 리드 타이밍에 상기 리드 도메인값을 더한 타이밍 신호를 발생하는 명령어 콘트롤 및 타이밍 발생부와, 상기 어드레스 콘트롤 및 아이디 레지스터부에서 발생된 어드레스와 명령어 콘트롤 및 타이밍 발생부에서 발생된 리드 명령어를 채널상으로 전송하고, 상기 타이밍 신호에 의해 선택된 메모리 디바이스의 리드 도메인 후에 채널상에 실린 데이터를 수신하는 입출력 버퍼 및 콘트롤부와, 상기 타이밍 신호에 의해 상기 입출력 버퍼 및 콘트롤부를 통해 입력되는 데이터를 콘트롤하는 데이터 콘트롤부로 구성된 것을 특징으로 한다.
상기 메모리 디바이스부는 상기 채널을 통해 입력된 메모리 콘트롤부로 부터의 어드레스와 리드 명령을 수신하는 입출력 버퍼 및 콘트롤부와, 상기 어드레스에 포함된 메모리 디바이스의 아이디와 레지스터에 저장된 아이디 레지스터의 값을 비교한 검출 신호에 의해 메모리코어 콘트롤부로 어드레스를 출력하는 어드레스 디코더 및 아이디 레지스터부와, 상기 검출 신호에 의해 디코딩된 리드 관련 신호들을상기 메모리코어 콘트롤부로 출력하는 명령어 디코더부와, 상기 어드레스 디코더 및 아이디 레지스터부에서 출력된 어드레스와 명령어 디코더부에서 출력된 리드 관련 신호를 입력하여, 어드레스가 지정한 메모리 번지의 리드 데이타를 상기 입출력 버퍼 및 콘트롤부를 통해 상기 채널로 전송하는 메모리코어 콘트롤부로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3A는 본 발명에 의한 메모리콘트롤러의 블록구성도이다.
본 발명의 메모리콘트롤러(100)는 어드레스 콘트롤 및 아이디 레지스터부(110), 명령어콘트롤 및 타이밍 발생부(120), 데인터 콘트롤부(140), 입출력 버퍼 및 콘트롤부(160)로 구성된다.
상기 어드레스 콘트롤 및 아이디 레지스터부(110)는 채널(300)상에 존재하는 메모리 디바이스의 갯수와 동일한 디바이스 아이디 레지스터와 리드 도메인 레지스터를 구비하고 있다. 상기 어드레스 콘트롤 및 아이디 레지스터부(110)는 채널(300)상에 존재하는 메모리 디바이스(20n) 각각의 디바이스 아이디와 리드 도메인값을 저장하며, 메모리 초기화 기간에 저장된 값을 명령어 콘트롤 및 타이밍 발생부(120)로 전송한다.
명령어 콘트롤 및 타이밍 발생부(120)는 어드레스 콘트롤 및 아이디 레지스터부(110)로부터 선택된 메모리 디바이스의 리드 도메인값을 수신하며, 선택된 메모리 디바이스의 리드 도메인 후에 채널(300)상의 데이터를 받아들일 수 있도록 입출력 버퍼 및 콘트롤부(160)를 인에이블시키기 위한 타이밍 신호를 발생한다. 이 타이밍 신호는 리드 동작시 채널(300)상에서 메모리콘트롤러(100)와 가장 가까운 곳에 위치한 메모리 디바이스를 기준으로 설정된 리드 타이밍에 상기 어드레스 콘트롤 및 아이디 레지스터부(110)에서 전송된 리드 도메인 값을 더한 클럭 신호이다.
입출력 버퍼 및 콘트롤부(160)는 리드 동작시 어드레스 콘트롤 및 아이디 레지스터부(110)에서 발생된 어드레스와 명령어 콘트롤 및 타이밍 발생부(120)에서 발생된 리드 명령어를 수신하여 채널(300)상으로 전송한다.
도 3B는 본 발명에 의한 메모리 디바이스의 블록구성도이다.
본 발명의 메모리 디바이스(20)는 메모리코어 콘트롤러(210), 어드레스 디코더 및 아이디 레지스터부(220), 명령어 디코더부(230), 입출력 버퍼 및 콘트롤부(250)로 구성된다.
입출력 버퍼 및 콘트롤부(250)는 채널(300)을 통해 입력된 메모리콘트롤러(100)로 부터의 어드레스와 리드 명령어를 어드레스 디코더 및 아이디 레지스터부(220)와 명령어 디코더부(230)로 전송한다.
어드레스 디코더 및 아이디 레지스터부(220)는 입출력 버퍼 및 콘트롤부(250)로부터 어드레스를 입력받아 디코딩한다. 이때, 디코딩된 어드레스의 상위 어드레스쪽에 있는 메모리 디바이스의 아이디와 레지스터에 저장된 아이디 레지스터의 값을 비교하여 동일하면 아이디 하트 신호를 발생한다. 그리고, 아이디 하트 신호가 발생되면, 명령어 디코더부(230)에서 디코딩된 리드 관련 신호들이 어드레스와 함께 메모리코어 콘트롤러(210)에 인가된다.
메모리코어 콘트롤러(210)는 어드레스 디코더 및 아이디 레지스터부(220)에서 출력된 어드레스와 명령어 디코더부(230)에서 출력된 리드 관련 신호를 입력하여 어드레스가 지정한 메모리 번지에서 데이타를 읽어내어 곧바로 입출력 버퍼 및 콘트롤부(250)의 출력 버퍼를 통하여 채널(300)로 전송한다.
그러면, 상기 구성에 의한 본 발명의 고속 메모리 장치의 리드 도메인 콘트롤 회로의 동작에 대하여 설명한다.
먼저, 도 3A에 도시된 메모리콘트롤러(100)의 동작은 다음과 같다.
어드레스 콘트롤 및 아이디 레지스터부(110)는 메모리 초기화 구간에서 채널(300)상에 존재하는 메모리 디바이스(20n)의 각각의 디바이스 아이디와 리드 도메인을 저장하고 이 저장된 값을 명령어 콘트롤 및 타이밍 발생부(120)에 전달한다.
리드 동작시 어드레스 콘트롤 및 아이디 레지스터부(110)에서 발생된 어드레서와 명령어 콘트롤 및 타이밍 발생부(120)에서 발생된 리드 명령어는 입출력 버퍼 및 콘트롤부(160)를 통하여 채널(300)상에 인가된다. 인가된 어드레스와 리드 명령어는 도 3B에 도시된 메모리 디바이스(20)의 입출력 버퍼 및 콘트롤부(250)로 입력된다.
메모리 디바이스(20)의 입출력 버퍼 및 콘트롤부(250)로 입력된 어드레스와 리드 명령어는 어드레스 디코터 및 아이디 레지스터부(220) 및 명령어디코더부(230)에 인가된다.
어드레스 디코터 및 아이디 레지스터부(220)에서는 입출력 버퍼 및 콘트롤부(250)를 통해 어드레스를 입력하며, 입력된 어드레스의 상위 어드레스가 의미하는 디바이스의 아이디와 레지스터에 저장된 디바이스의 아이디와 비교한 후 일치하면 아이디 히트 신호를 발생한다.
어드레스 디코터 및 아이디 레지스터부(220)에서 아이디 히트 신호가 발생되면, 명령어 디코더부(230)에서 디코딩된 리드 관련 신호들이 어드레스와 함께 메모리코어 콘트롤러(210)에 인가된다.
메모리코어 콘트롤러(210)는 입력된 어드레스가 지정한 메모리 번지에서 데이터를 읽어낸 후 곧바로 입출력 버퍼 및 콘트롤부(250)의 출력 버퍼를 통하여 채널(300)에 인가된다.
한편, 도 3A의 메모리콘트롤러(100)에서, 명렁어콘트롤 및 타이밍 발생부(120)는 해당 메모리 디바이스의 리드 도메인이 얼마인지를 어드레스 콘트롤 및 아이디 레지스터부(110)로부터 참조하여 해당 디바이스의 리드 도메인 후에 채널(300)상의 데이터를 받아들일 수 있도록 입출력 버퍼 및 콘트롤부(160)를 인에이블시키기 위한 타이밍 신호를 발생한다. 이때, 발생되는 타이밍 신호는 리드 동작시 채널(300)상에서 메모리콘트롤러(100)와 가장 가까운 곳에 위치한 메모리 디바이스를 기준으로 설정된 리드 타이밍에 상기 어드레스 콘트롤 및 아이디 레지스터부(110)에서 전송된 리드 도메인 값을 더한 클럭 신호이다.
이상에서 설명한 바와 같이, 본 발명의 고속 메모리 장치의 리드 도메인 콘트롤 회로에 의하면, 메모리 디바이스 내에서 리드 도메인을 콘트롤 하지않고 메모리콘트롤러에서 각각의 메모리 디바이스의 리드 도메인을 콘트롤하도록 하였다. 이를 위해 본 발명의 메모리콘트롤러는 메모리 디바이스의 아이디와 리드 도메인을 각각 기억하고 있다가 데이터 리드 동작시 메모리 디바이스에 따라 데이타 리드 타이밍을 조절하도록 구성하였다. 따라서, 각각의 메모리 디바이스는 메모리 콘트롤러로부터 리드 명령어가 인가되면 즉시 데이터를 출력할 수 있게 되므로 기존의 메모리 시스템에 비해 메모리 리드 동작을 최대 5~6클럭 사이클 앞당길 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 고속 메모리 장치의 리드 도메인 콘트롤 회로에 있어서,
    1개의 채널상에 존재하는 다수개의 메모리 디바이스의 각각의 디바이스 아이디와 리드 도메인값을 저장하고 있다가 리드 동작시 선택된 메모리 디바이스의 리드 도메인값 이후에 상기 채널을 통해 전송된 리드 데이타를 입력으로 하는 메모리 콘트롤부와,
    상기 메모리 콘트롤부로부터 출력된 디바이스 아이디가 포함된 어드레스와 레지스터에 저장된 디바이스 아이디가 일치하면 상기 메모리 콘트롤부로부터 출력된 리드 명령에 의해 메모리코어에 저장된 리드 데이타를 상기 채널로 전송하는 다수개의 메모리 디바이스부를 포함하여 이루어진 것을 특징으로 하는 고속 메모리 장치의 리드 도메인 콘트롤 회로.
  2. 제 1 항에 있어서,
    상기 메모리 콘트롤부는,
    상기 1개의 채널상에 존재하는 다수개의 메모리 디바이스의 각각의 디바이스 아이디와 리드 도메인값을 저장하는 어드레스 콘트롤 및 아이디 레지스터부와,
    상기 다수개의 메모리 디바이스중 선택된 메모리 디바이스의 리드 도메인값을 상기 어드레스 콘트롤 및 아이디 레지스터부로부터 수신하여, 채널상에서 메모리콘트롤러와 가장 가까운 곳에 위치한 메모리 디바이스를 기준으로 설정된 리드타이밍에 상기 리드 도메인값을 더한 타이밍 신호를 발생하는 명령어 콘트롤 및 타이밍 발생부와,
    상기 어드레스 콘트롤 및 아이디 레지스터부에서 발생된 어드레스와 명령어 콘트롤 및 타이밍 발생부에서 발생된 리드 명령어를 채널상으로 전송하고, 상기 타이밍 신호에 의해 선택된 메모리 디바이스의 리드 도메인 후에 채널상에 실린 데이터를 수신하는 입출력 버퍼 및 콘트롤부와,
    상기 타이밍 신호에 의해 상기 입출력 버퍼 및 콘트롤부를 통해 입력되는 데이터를 콘트롤하는 데이터 콘트롤부로 구성된 것을 특징으로 하는 고속 메모리 장치의 리드 도메인 콘트롤 회로.
  3. 제 1 항에 있어서,
    상기 메모리 디바이스부는,
    상기 채널을 통해 입력된 메모리 콘트롤부로 부터의 어드레스와 리드 명령을 수신하는 입출력 버퍼 및 콘트롤부와,
    상기 어드레스에 포함된 메모리 디바이스의 아이디와 레지스터에 저장된 아이디 레지스터의 값을 비교한 검출 신호에 의해 메모리코어 콘트롤부로 어드레스를 출력하는 어드레스 디코더 및 아이디 레지스터부와,
    상기 검출 신호에 의해 디코딩된 리드 관련 신호들을 상기 메모리코어 콘트롤부로 출력하는 명령어 디코더부와,
    상기 어드레스 디코더 및 아이디 레지스터부에서 출력된 어드레스와 명령어디코더부에서 출력된 리드 관련 신호를 입력하여, 어드레스가 지정한 메모리 번지의 리드 데이타를 상기 입출력 버퍼 및 콘트롤부를 통해 상기 채널로 전송하는 메모리코어 콘트롤부로 구성된 것을 특징으로 하는 고속 메모리 장치의 리드 도메인 콘트롤 회로.
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