KR100907932B1 - 소비 전력을 줄이기 위한 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 불필요한 리셋 동작을 제거하여 내부 어드레스 신호의 천이를 방지함으로써 전체 소비 전력을 줄일 수 있는 반도체 메모리 장치를 제공한다. 본 발명에 따른 반도체 메모리 장치는 행 주소 인에이블 신호가 활성화되는 경우만 행 주소와 반전 행 주소를 임시 저장한 뒤 내부로 전달하기 위한 행 주소 래치부, 행 주소 래치부에서 전달된 행 주소와 반전 행 주소를 디코딩하여 로컬 어드레스를 출력하기 위한 행 주소 선행 디코더, 및 로컬 어드레스에 대응하는 워드 라인을 활성화하기 위한 행 주소 제어부를 포함한다. 이에 따른 본 발명은 연속적인 내부 동작을 실행함에 있어 어드레스를 포함한 내부 신호들을 불필요하게 천이하는 것을 방지하여 전류 소비를 줄일 수 있다.
반도체, 메모리 장치, 행 주소, 워드 라인, 래치

Description

소비 전력을 줄이기 위한 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR REDUCING POWER CONSUMPTION}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치가 동작 중 소비하는 전류를 감소시켜 전체 소비 전력을 줄일 수 있는 액세스 제어 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 또한, 더 많은 데이터를 저장하고 더 빨리 읽기와 쓰기 동작을 실행하면서 전력 소비를 줄일 수 있는 반도체 메모리 장치의 요구는 계속 되고 있다.
전력 소비를 줄이기 위한 방법으로 반도체 메모리 장치는 동작하는 내부 소자들의 크기를 줄이고 배선의 길이를 줄이는 방법이 있다. 내부 소자의 크기가 줄어들면 각각의 소자들의 동작을 위한 전력소비가 줄어들고 배선의 길이가 줄어든다면 신호들이 이동하면서 저항 및 간섭 등으로 인해 소모되는 량이 줄어들게 되어 전체적으로 전력 소비를 줄일 수 있다. 또한, 전력 소비를 줄이기 위해 반도체 메모리 장치 내 불필요한 동작을 제거하는 방법이 있다. 반도체 메모리 장치 내 복잡한 내부 구성으로 인해 읽기, 쓰기, 리프레쉬, 혹은 프리차지 등의 여러 동작을 수행하는 데 있어 꼭 필요한 부분만 동작시키고 반드시 필요한 신호만을 생성하는 것은 쉽지 않아지고 있다. 하지만, 내부 동작과 관련없는 회로의 불필요한 동작과 불필요한 신호의 발생을 막을 수 있다면 반도체 메모리 장치의 전체 소비 전력을 감소시키는 데 큰 도움이 된다.
도 1은 일반적인 반도체 메모리 장치의 로우(row) 액세스 제어회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 로우 액세스 제어회로는 x+1 비트(x는 자연수)로 구성된 행 주소(At_row<0:x>)를 입력받아 행 주소 인에이블 신호(xaeb)에 대응하여 래치한 후 내부 행 주소(bxa<0:x>) 및 내부 반전 행 주소(baxb<0:x>)로 전달하기 위한 행 주소 래치부(120), 행 주소 래치부(120)에서 출력된 내부 행 주소(bxa<0:x>) 및 내부 반전 행 주소(baxb<0:x>)를 입력받아 디코딩하여 각 뱅크 내 단위셀들을 액세스 하기 위한 로컬 어드레스를 출력하기 위한 행 주소 선행 디코더(140), 및 행 주소 선행 디코덩(140)에서 출력된 로컬 어드레스에 대응하여 단위셀에 연결된 워드 라인을 제어하기 위한 행 주소 제어부(160)를 포함한다.
도 2는 도 1에 도시된 행 주소 래치부(120)를 설명하기 위한 회로도이다.
도시된 바와 같이, 행 주소 래치부(120)는 행 주소의 각각의 비트마다 단위 래치회로가 구비되어 있으며, 행 주소의 각 비트에 대응하는 단위 래치회로는 행 주소 인에이블 신호(xaeb)를 반전하기 위한 제 1 인버터(121), 행 주소 인에이블 신호(xaeb)에 대응하여 입력되는 행 주소(At_row)를 전달하기 위한 전송 게이트(122), 전송 게이트(122)에서 전달된 행 주소(At_row)를 래치하기 위한 인버터 래치(124), 행 주소 인에이블 신호(xaeb)가 논리 로우 레벨로 활성화되면 입력된 행 주소(At_row)가 반전된 내부 반전 행 주소(bxab)를 출력하기 위한 제 1 출력부(126), 및 행 주소 인에이블 신호(xaeb)가 논리 하이 레벨로 비활성화되면 입력된 행 주소(At_row)를 내부 행 주소(bxa)로서 출력하기 위한 제 2 출력부(128)를 포함한다.
여기서, 행 주소 인에이블 신호(xaeb)는 입력된 행 주소(At_row<0:x>)에 대응하여 반도체 메모리 장치 내 포함된 다수의 뱅크 중 해당 뱅크를 활성화할 경우에만 논리 로우 레벨로 활성화되고, 그렇지 않은 경우(즉, 뱅크를 활성화하지 않을 경우)에는 논리 하이 레벨을 유지한다. 행 주소 인에이블 신호(xaeb)가 논리 하이 레벨로 비활성화된 경우 전송 게이트(122)는 입력되는 행 주소(At_row)를 인버터 래치(124)로 전달하지만 제 1 및 제 2 출력부(126, 128)는 내부 반전 행 주 소(bxab) 및 내부 행 주소(bxa) 모두를 논리 로우 레벨로 만든다.
행 주소 인에이블 신호(xaeb)가 논리 로우 레벨이 되면, 전송 게이트(122)는 행 주소(At_row)의 전달을 중지하고 인버터 래치(124)에 의해 임시 저장된 값을 통해 내부 반전 행 주소(bxab) 및 내부 행 주소(bxa)가 출력된다. 즉, 행 주소 인에이블 신호(xaeb)가 활성화되기 전 셋업(set-up) 시간에 입력된 행 주소(At_row)에 대응하여 제 1 및 제 2 출력부(126, 128)는 내부 반전 행 주소(bxab) 및 내부 행 주소(bxa)를 출력한다. 이때, 출력되는 내부 반전 행 주소(bxab) 및 내부 행 주소(bxa)는 서로 다른 위상을 가진다.
반도체 메모리 장치가 액티브 상태일 경우, 행 주소 래치부(120)는 입력되는 행 주소(At_row<0:x>)에 대응하여 내부 반전 행 주소(bxab) 및 내부 행 주소(bxa)를 행 주소 선행 디코더(140)로 출력하고 행 주소 선행 디코더(140)는 내부 반전 행 주소(bxab) 및 내부 행 주소(bxa)를 디코딩하여 로컬 어드레스를 생성한다. 행 주소 래치부(120)가 인버터 래치(124)를 포함하고 있으므로 이를 활용하여 내부 반전 행 주소(bxab) 및 내부 행 주소(bxa)를 행 주소 선행 디코더(140)로 출력한다면 행 주소 선행 디코더(140)는 내부 행 주소(bxa)를 반전하기 위한 별도의 인버터를 포함할 필요가 없어 효율적이다.
반면, 반도체 메모리 장치가 읽기 혹은 쓰기 등의 동작을 수행되는 상태가 지나 프리차지(precharge) 명령이 수행되면 행 주소 인에이블 신호(xaeb)가 논리 하이 레벨로 비활성화된다. 이에 따라, 로우 액세스 제어회로 내 행 주소 래치부(120)에서 출력되는 내부 반전 행 주소(baxb<0:x>) 및 내부 행 주소(baxb<0:x>) 는 모두 논리 로우 레벨을 가지게 된다. 이때, 내부 반전 행 주소(baxb<0:x>)의 각 비트 및 내부 행 주소(baxb<0:x>)의 각 비트 중 하나는 논리 하이 레벨에서 논리 로우 레벨로 천이하게 된다. 이후, 읽기 혹은 쓰기 동작 등이 다시 수행되면, 행 주소 래치부(120)는 외부에서 입력된 행 주소(At_row<0:x>)에 대응하는 새로운 내부 반전 행 주소(baxb<0:x>) 및 내부 행 주소(baxb<0:x>)를 출력해야 한다. 이 경우, 이전 출력되었던 내부 행 주소(baxb<0:x>)와 현재 출력되는 내부 행 주소(baxb<0:x>)의 일부 비트가 동일하다면 내부 반전 행 주소(baxb<0:x>) 및 내부 행 주소(baxb<0:x>)의 해당 비트 중 하나는 논리 하이 레벨로 천이해야 하고, 이는 곧 불필요하게 논리 레벨이 천이된 것이라 할 수 있다.
반도체 메모리 장치는 읽기, 쓰기 등의 동작을 연속적으로 실시할 경우가 많으며 연속적으로 실시되는 읽기, 쓰기 등의 동작을 수행하기 위한 단위셀의 행 주소가 일부가 동일한 경우는 자주 발생한다. 하지만, 전술한 바와 같이 일반적인 반도체 메모리 장치 내 행 주소 래치부(120)는 매번 행 주소를 입력한 내부 반전 행 주소(baxb<0:x>) 및 내부 행 주소(baxb<0:x>)를 논리 로우 레벨로 리셋한다면 리셋으로 인한 논리 레벨 천이로 불필요한 전류가 소비될 수 있다. 액티브 명령에 입력에 대응하는 외부에서 입력된 행 주소(At_row<0:x>)를 디코딩을 위해 행 주소 래치부(120)는 내부 반전 행 주소(baxb<0:x>) 및 내부 행 주소(baxb<0:x>)를 출력하고, 이에 대응하는 워드 라인이 활성화된 후 액티브 동작의 수행이 끝나면 당연히 프리차지 명령이 수행된다. 행 주소 래치부(120)는 프라차지 명령에 대응하여 내부 반전 행 주소(baxb<0:x>) 및 내부 행 주소(baxb<0:x>) 모두 논리 로우 레벨이 되도록 한 뒤 다음 액티브 명령이 인가되는 경우 내부 반전 행 주소(baxb<0:x>) 및 내부 행 주소(baxb<0:x>)의 둘 중 하나는 논리 레벨이 천이할 수밖에 없다.
전술한 바와 같이, 만약 이전 행 주소와 현재의 행 주소의 일부가 동일하다면 그 부분에 한하여 전류가 불필요하게 소비된 것이라 할 수 있다. 반도체 메모리 장치의 전력 소모를 최적화하기 위해 소비 전력을 줄이려는 노력에도 이러한 불필요해질 수 있는 신호의 발생 혹은 리셋은 오히려 전력 소모를 증가시키는 요인이 된다.
전술한 문제점을 해결하기 위한 본 발명은 외부에서 입력되는 행 주소를 액티브 명령에 대응하여 정확히 내부로 전달하면서, 불필요한 리셋 동작을 제거하여 내부 어드레스 신호의 천이를 방지함으로써 전체 소비 전력을 줄일 수 있는 반도체 메모리 장치를 제공하는 데 그 특징이 있다.
본 발명은 행 주소 인에이블 신호가 활성화되는 경우만 행 주소와 반전 행 주소를 임시 저장한 뒤 내부로 전달하기 위한 행 주소 래치부, 행 주소 래치부에서 전달된 행 주소와 반전 행 주소를 디코딩하여 로컬 어드레스를 출력하기 위한 행 주소 선행 디코더, 및 로컬 어드레스에 대응하는 워드 라인을 활성화하기 위한 행 주소 제어부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 외부에서 인가된 명령을 디코딩하여 인에이블 신호를 생성하기 위한 디코딩부, 및 인에이블 신호가 활성화되면 외부에서 신호를 입력받아 입력된 신호 및 입력된 신호의 반전 신호를 내부로 전달하고 인에이블 신호가 비활성화되면 내부로 전달되던 입력된 신호 및 반전 신호가 리셋되는 것을 막고 상태를 유지하도록 하는 래치부를 구비하는 반도체 메모리 장치를 제공한다.
더 나아가, 본 발명은 외부에서 인가된 명령을 디코딩하여 인에이블 신호를 생성하는 단계 및 인에이블 신호가 활성화되면 외부에서 신호를 입력받아 입력된 신호 및 입력된 신호의 반전 신호를 내부로 전달하는 단계를 포함하는 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명에 따른 반도체 메모리 장치에서는 외부에서 입력된 어드레스 신호를 내부로 전달하는 데 있어, 인에이블 신호에 대응하여 활성화와 비활성화 모두에 대응하여 어드레스의 전달과 리셋을 수행하지 않고 인에이블 신호의 활성화에 대응해서만 어드레스 전달을 유지하고 인에이블 신호가 비활성화되면 리셋하는 것이 아니라 활성화 상태를 그대로 유지할 수 있도록 한다. 따라서, 반도체 메모리 장치가 연속적으로 수행되는 내부 동작 각각에 대한 어드레스 신호가 일부 동일할 경우 불필요하게 일어나는 어드레스 신호의 천이를 차단하여 전류가 소비되는 것을 방지한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 외부에서 입력되는 어드레스를 내부로 전달하기 위한 어드레스 래치의 출력단이 인에이블 신호에 의해 리셋되지 않고 이전 상태를 유지할 수 있는 내부 구성 요소를 포함한다. 본 발명은 어드레스 래치로부터 출력되는 내부 주소 신호와 내부 반전 주소 신호의 논리 레벨이 리셋되어 천이되는 것을 막아 전류 소비를 줄인다.
본 발명은 반도체 메모리 장치가 연속적인 내부 동작을 실행함에 있어 어드레스를 포함한 내부 신호들을 불필요하게 천이하는 것을 방지하여 전류 소비를 줄일 수 있는 장점이 있다.
구체적으로는, 본 발명은 외부에서 입력된 행 주소를 내부로 전달하기 위한 행 주소 래치부가 인에이블 신호에 대응하여 이전 행 주소의 논리값과 다른 논리값의 새로운 행 주소가 입력될 경우에만 내부로 전달되는 행 주소의 논리값을 변화시켜 내부에서 전달되는 신호의 논리 레벨이 천이되는 것을 최소화함으로써 반도체 메모리 장치의 소비 전력을 줄일 수 있다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 행 주소 래치부(320)의 회로도이다.
도시된 바와 같이, 행 주소 래치부(320)는 행 주소 인에이블 신호(xaeb)가 비활성화되면 행 주소(At_row)를 전달하기 위한 전송 게이트(322), 전송 게이트(322)로부터 전달된 행 주소(At_row)를 행 주소 인에이블 신호(xaeb)가 활성화되면 임시 저장하기 위한 인버터 래치(324), 인버터 래치(324)로부터 행 주소(At_row)를 전달받아 행 주소 인에이블 신호(xaeb)가 활성화되면 출력하기 위한 제 1 출력부(328), 및 인버터 래치(324)로부터 반전 행 주소를 전달받아 행 주소 인에이블 신호(xaeb)가 활성화되면 출력하기 위한 제 2 출력부(326)를 포함한다. 또한, 행 주소 래치부(320)는 행 주소 인에이블 신호(xaeb)를 반전하여 전송 게이트(322)와 인버터 래치(324)를 제어하기 위한 인버터(321)를 더 포함한다.
여기서, 행 주소 래치부(320) 내 전송 게이트(322) 및 인버터 래치(324)의 구성과 역활은 도 2에서 설명하고 있는 전송 게이트(122) 및 인버터 래치(124)와 동등하기 때문에 구체적인 설명은 생략한다. 하지만, 본 발명의 일 실시예에 따른 제 1 출력부(328)는 인버터 래치(324)로부터 행 주소(At_row)를 전달받아 행 주소 인에이블 신호(xaeb)가 활성화되면 반전하여 출력하고 행 주소 인에이블 신호(xaeb)가 비활성화되면 출력을 차단하기 위한 3상 인버터 및 3상 인버터의 출력을 반전하여 출력하기 위한 인버터를 포함한다. 마찬가지로, 제 2 출력부(326)는 인버터 래치(324)로부터 반전 행 주소를 전달받아 행 주소 인에이블 신호(xaeb)가 활성화되면 반전하여 출력하고 행 주소 인에이블 신호(xaeb)가 비활성화되면 출력을 차단하기 위한 3상 인버터 및 3상 인버터의 출력을 반전하여 출력하기 위한 인버터를 포함한다. 따라서, 행 주소 래치부(320) 내 제 1 및 제 2 출력부(328, 326)를 통하여 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab)가 출력된다.
본 발명은 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab)를 출력하기 위해 행 주소 래치부(320) 내 외부에서 입력된 행 주소(At_row<0:x>)가 행 주소 인에이블 신호(xaeb)의 제어를 받는 전송 게이트(322)를 통과하여 인버터 래치(324)를 통해 출력되는 신호들을 행 주소 인에이블 신호(xaeb)에 의해 제어되는 3상 인버 터(tri-state inverter)를 사용하여 제어한다. 행 주소 인에이블 신호(xaeb)가 논리 하이 레벨일 때 제 1 노드(A)의 값은 외부에서 입력된 행 주소(At_row<0:x>)가 전송 게이트(322)를 통해 전달된 뒤 반전된 값이 되고, 행 주소 인에이블 신호(xaeb)가 논리 로우 레벨로 활성화되면 인버터 래치(324)에 임시 저장된 제 1 노드(A)의 값을 근거로 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab)가 출력된다.
도 3에 도시지 않았지만, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 행 주소 래치부(320)에서 전달된 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab)를 디코딩하여 로컬 어드레스를 출력하기 위한 행 주소 선행 디코더 및 로컬 어드레스에 대응하는 워드 라인을 활성화하기 위한 행 주소 제어부를 포함하고, 전술한 과정을 통해 출력된 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab)는 로우(row) 액세스를 위한 신호로서 사용된다.
또한, 행 주소 래치부(320)에 입력되는 행 주소 인에이블 신호(xaeb)는 반도체 메모리 장치 내 외부에서 인가된 명령을 디코딩하여 행 주소 인에이블 신호(xaeb)를 생성하기 위한 디코딩부(미도시)를 통해 출력된다. 여기서, 외부에서 인가된 명령은 액티브 명령 등을 포함하고, 액티브 명령에 대응해서 행 주소 인에이블 신호(xaeb)는 논리 로우 레벨로 활성화하지만 액티브 명령에 대응하는 동작의 종료 후 프리차지 명령이 수행되면 논리 하이 레벨로 비활성화된다. 이러한 행 주소 인에이블 신호(xaeb)에 대응하여 동작하는 행 주소 래치부(320)는 행 주소 인에이블 신호(xaeb)가 활성화되면 외부에서 신호를 입력받아 입력된 행 주소(At_row) 및 행 신호(At_row)의 반전 신호를 내부로 전달하고, 행 주소 인에이블 신호(xaeb) 가 비활성화되면 내부로 전달되던 행 주소(At_row) 및 행 신호(At_row)의 반전 신호가 불필요한 리셋으로 인해 모두 논리 로우 레벨이 되는 것을 막고 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab) 각각이 출력되는 논리 레벨을 그대로 유지하도록 한다.
도 4a 및 4b는 논리 로우 레벨의 행 주소(At_row)가 입력될 경우 일반적인 반도체 메모리 장치와 본 발명에 따른 반도체 메모리 장치의 동작을 비교하기 위한 파형도이다.
도 4a를 참조하면, 행 주소 인에이블 신호(xaeb)가 논리 로우 레벨로 활성화되면, 도 2에 도시된 행 주소 래치부(120)에서 출력되는 내부 행 주소(bxa)는 논리 로우 레벨의 행 주소(At_row)에 대응하여 논리 로우 레벨을 가지는 반면 내부 반전 행 주소(bxab)는 논리 로우 레벨의 행 주소(At_row)의 반전 값인 논리 하이 레벨을 가진다. 이후 행 주소 인에이블 신호(xaeb)가 논리 하이 레벨로 비활성화되면 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab) 모두 논리 로우 레벨로 리셋되므로, 논리 하이 레벨이던 내부 반전 행 주소(bxab)가 논리 로우 레벨로 천이한다.
내부 행 주소(bxa) 및 내부 반전 행 주소(bxab) 모두 논리 로우 레벨로 리셋된 이후 행 주소 인에이블 신호(xaeb)가 논리 로우 레벨로 활성화될 때 행 주소(At_row)가 계속 논리 로우 레벨을 유지하고 있다면, 내부 행 주소(bxa)는 논리 로우 레벨을 그대로 유지하지만 논리 로우 레벨로 리셋되었던 내부 반전 행 주소(bxab)는 다시 논리 하이 레벨로 천이한다. 이렇듯, 행 주소 인에이블 신호(xaeb)가 활성화될 때 연속적으로 논리 로우 레벨의 행 주소(At_row)가 입력되는 경우에 내부 반전 행 주소(bxab)는 행 주소 인에이블 신호(xaeb)에 대응하여 계속 토글링(toggling)하게 된다.
하지만, 도 4b를 참조하면, 행 주소 인에이블 신호(xaeb)가 활성화될 때 연속적으로 논리 로우 레벨의 행 주소(At_row)가 입력되는 경우, 본 발명의 일 실시예에 따른 행 주소 래치부(320)에서 출력되는 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab)는 각각 논리 로우 레벨과 논리 하이 레벨을 계속 유지하게 된다. 본 발명에서는 행 주소 인에이블 신호(xaeb)가 논리 하이 레벨로 비활성화되더라도 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab) 모두를 특정한 논리 레벨로 리셋시키는 것이 아니라 이전 상태를 유지할 수 있도록 한다. 따라서, 연속적으로 동일한 논리 로우 레벨의 행 주소(At_row)가 입력되는 경우 종래와 달리 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab)의 논리 레벨이 천이되지 않아 전류 소모가 줄어든다. 그러면서도 행 주소 인에이블 신호(xaeb)가 활성화된 구간에서 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab)의 논리 레벨은 정확히 출력될 수 있어 동작상 오류는 발생하지 않는다.
도 5a 및 5b는 논리 하이 레벨의 행 주소(At_row)가 입력될 경우 일반적인 반도체 메모리 장치와 본 발명에 따른 반도체 메모리 장치의 동작을 비교하기 위한 파형도이다.
도 5a를 참조하면, 행 주소 인에이블 신호(xaeb)가 논리 로우 레벨로 활성화되면, 도 2에 도시된 행 주소 래치부(120)에서 출력되는 내부 행 주소(bxa)는 논리 하이 레벨의 행 주소(At_row)에 대응하여 논리 하이 레벨을 가지는 반면 내부 반전 행 주소(bxab)는 논리 하이 레벨의 행 주소(At_row)의 반전 값인 논리 로우 레벨을 가진다. 이후 행 주소 인에이블 신호(xaeb)가 논리 하이 레벨로 비활성화되면 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab) 모두 논리 로우 레벨로 리셋되므로, 논리 하이 레벨이었던 내부 행 주소(bax)가 논리 로우 레벨로 천이한다.
내부 행 주소(bxa) 및 내부 반전 행 주소(bxab) 모두 논리 로우 레벨로 리셋된 이후 행 주소 인에이블 신호(xaeb)가 논리 로우 레벨로 활성화될 때 행 주소(At_row)가 계속 논리 하이 레벨을 유지하고 있다면, 반전 내부 행 주소(bxab)는 논리 로우 레벨을 그대로 유지하지만 논리 로우 레벨로 리셋되었던 내부 행 주소(bxa)는 다시 논리 하이 레벨로 천이한다. 이렇듯, 행 주소 인에이블 신호(xaeb)가 활성화될 때 연속적으로 논리 하이 레벨의 행 주소(At_row)가 입력되는 경우에 내부 행 주소(bxa)는 행 주소 인에이블 신호(xaeb)에 대응하여 반복적으로 논리 레벨이 천이하게 된다.
하지만, 도 5b를 참조하면, 행 주소 인에이블 신호(xaeb)가 활성화될 때 연속적으로 논리 하이 레벨의 행 주소(At_row)가 입력되는 경우, 본 발명의 일 실시예에 따른 행 주소 래치부(320)에서 출력되는 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab)는 각각 논리 하이 레벨과 논리 로우 레벨을 계속 유지하게 된다. 본 발명에서는 행 주소 인에이블 신호(xaeb)가 논리 하이 레벨로 비활성화되더라도 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab) 모두를 특정한 논리 레벨로 리셋시키는 것이 아니라 이전 상태를 유지할 수 있도록 한다. 따라서, 연속적으로 동일한 논리 하이 레벨의 행 주소(At_row)가 입력되는 경우 종래와 달리 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab)의 논리 레벨이 천이되지 않아 전류 소모가 줄어든다. 그러면서도 행 주소 인에이블 신호(xaeb)가 활성화된 구간에서 내부 행 주소(bxa) 및 내부 반전 행 주소(bxab)의 논리 레벨은 정확히 출력될 수 있어 동작상 오류는 발생하지 않는다.
도 6a 및 6b는 행 주소(At_row)의 논리 레벨이 천이하는 경우 일반적인 반도체 메모리 장치와 본 발명에 따른 반도체 메모리 장치의 동작을 비교하기 위한 파형도이다. 구체적으로, 도 6a 및 도 6b를 참조하면, 논리 레벨이 행 주소 인에이블 신호(xaeb)가 논리 로우 레벨로 활성화되기 전 행 주소(At_row)가 논리 로우 레벨에서 논리 하이 레벨로 천이하고, 행 주소 인에이블 신호(xaeb)가 두 번 논리 로우 레벨로 활성화된 뒤 행 주소(At_row)가 논리 하이 레벨에서 논리 로우 레벨로 천이하였다.
먼저, 도 6a를 참조하면, 행 주소(At_row)의 논리 레벨에 대응하여, 도 2에 도시된 행 주소 래치부(120)에서 출력되는 내부 행 주소(bxa)와 내부 반전 행 주소(bxab) 중 하나는 논리 레벨을 천이한다. 먼저 행 주소(At_row)가 논리 하이 레벨을 유지하는 경우 내부 행 주소(bxa)가 행 주소 인에이블 신호(xaeb)에 대응하여 토글링하고, 행 주소(At_row)가 논리 로우 레벨을 유지하는 경우 내부 반전 행 주소(bxab)가 행 주소 인에이블 신호(xaeb)에 대응하여 토글링한다.
반면, 도 6b를 참조하면, 행 주소(At_row)의 논리 레벨이 천이된 후 행 주소 인에이블 신호(xaeb)가 논리 로우 레벨로 활성화된 경우만 본 발명의 일 실시예에 따른 행 주소 래치부(320)는 내부 행 주소(bxa)와 내부 반전 행 주소(bxab) 모두의 논리 레벨을 천이시킨다. 결국, 외부에서 입력되는 행 주소(At_row)의 논리 레벨이 일정 간격을 두고 천이되더라도 본 발명의 행 주소 래치부(320)에서 출력되는 내부 행 주소(bxa)와 내부 반전 행 주소(bxab)의 논리 레벨이 천이되는 횟수가 적음을 쉽게 알 수 있다.
만약, 행 주소 인에이블 신호(xaeb)가 활성화될 때마다 매번 다른 행 주소(At_row)가 입력된다면 종래의 반도체 메모리 장치와 비교해볼 때 본 발명의 반도체 메모리 장치에서의 전력 소모는 동등하다고 볼 수 있지만, 액티브 동작과 프리차지 동작을 반복하는 반도체 메모리 장치에서 입력되는 행 주소(At_row<0:x>)의 다수의 비트 모두가 반복적으로 상보적 레벨을 가지는 경우는 거의 일어나지 않는다. 따라서, 본 발명의 반도체 메모리 장치는 연속적인 액티브 동작을 수행하는 경우 불필요한 내부 신호들의 논리 레벨 천이를 억제시켜 전력 소모를 줄일 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은 외부에서 인가된 명령을 디코딩하여 인에이블 신호를 생성하는 단계 및 인에이블 신호가 활성화되면 외부에서 신호를 입력받아 입력된 신호 및 입력된 신호의 반전 신호를 내부로 전달하는 단계를 포함한다. 여기서, 입력된 신호의 반전 신호를 내부로 전달하는 단계는 인에이블 신호가 비활성화되면 내부로 전달되던 상기 입력된 신호 및 반전 신호가 리셋되는 것을 막고 상태를 유지하도록 하는 단계를 포함한다. 이를 통해, 본 발명에서는 입력된 신호를 임시 저장하여 입력된 신호와 반전 신호를 전달하는 래치 회로가 인에이블 신호에 대응하여 불필요하게 논리 레벨이 천이하여 전류가 소모가 늘어나는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 반도체 메모리 장치의 로우(row) 액세스 제어회로를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 행 주소 래치부를 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 행 주소 래치부의 회로도이다.
도 4a 및 4b는 논리 로우 레벨의 행 주소가 입력될 경우 일반적인 반도체 메모리 장치와 본 발명에 따른 반도체 메모리 장치의 동작을 비교하기 위한 파형도이다.
도 5a 및 5b는 논리 하이 레벨의 행 주소가 입력될 경우 일반적인 반도체 메모리 장치와 본 발명에 따른 반도체 메모리 장치의 동작을 비교하기 위한 파형도이다.
도 6a 및 6b는 행 주소의 논리 레벨이 천이하는 경우 일반적인 반도체 메모리 장치와 본 발명에 따른 반도체 메모리 장치의 동작을 비교하기 위한 파형도이다.

Claims (14)

  1. 행 주소 인에이블 신호가 활성화되는 경우만 행 주소와 반전 행 주소를 임시 저장한 뒤 내부로 전달하기 위한 행 주소 래치부;
    상기 행 주소 래치부에서 전달된 상기 행 주소와 상기 반전 행 주소를 디코딩하여 로컬 어드레스를 출력하기 위한 행 주소 선행 디코더; 및
    상기 로컬 어드레스에 대응하는 워드 라인을 활성화하기 위한 행 주소 제어부를 구비하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 행 주소 래치부는
    상기 행 주소 인에이블 신호가 비활성화되면 상기 행 주소를 전달하기 위한 전송 게이트;
    상기 전송 게이트로부터 전달된 상기 행 주소를 상기 행 주소 인에이블 신호가 활성화되면 임시 저장하기 위한 인버터 래치;
    상기 인버터 래치로부터 상기 행 주소를 전달받아 상기 행 주소 인에이블 신호가 활성화되면 출력하기 위한 제 1 출력부; 및
    상기 인버터 래치로부터 상기 반전 행 주소를 전달받아 상기 행 주소 인에이블 신호가 활성화되면 출력하기 위한 제 2 출력부를 구비하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제 1 출력부는
    상기 인버터 래치로부터 상기 행 주소를 전달받아 상기 행 주소 인에이블 신호가 활성화되면 반전하여 출력하고 상기 행 주소 인에이블 신호가 비활성화되면 출력을 차단하기 위한 3상 인버터; 및
    상기 3상 인버터의 출력을 반전하여 출력하기 위한 인버터를 구비하는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 제 2 출력부는
    상기 인버터 래치로부터 상기 반전 행 주소를 전달받아 상기 행 주소 인에이블 신호가 활성화되면 반전하여 출력하고 상기 행 주소 인에이블 신호가 비활성화되면 출력을 차단하기 위한 3상 인버터; 및
    상기 3상 인버터의 출력을 반전하여 출력하기 위한 인버터를 구비하는 반도체 메모리 장치.
  5. 제 2항에 있어서,
    상기 행 주소 래치부는 상기 행 주소 인에이블 신호를 반전하여 상기 전송 게이트와 상기 인버터 래치를 제어하기 위한 인버터를 더 구비하는 반도체 메모리 장치.
  6. 외부에서 인가된 명령을 디코딩하여 인에이블 신호를 생성하기 위한 디코딩부; 및
    상기 인에이블 신호가 활성화되면 외부에서 신호를 입력받아 입력된 신호 및 입력된 신호의 반전 신호를 내부로 전달하고, 인에이블 신호가 비활성화되면 내부로 전달되던 상기 입력된 신호 및 상기 반전 신호가 리셋되는 것을 막고 상태를 유지하도록 하는 래치부를 구비하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 명령은 액티브 명령 및 프리차지 명령을 포함하고, 상기 신호는 행 주소인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 래치부는
    상기 인에이블 신호가 비활성화되면 상기 행 주소를 전달하기 위한 전송 게이트;
    상기 전송 게이트로부터 전달된 상기 행 주소를 상기 인에이블 신호가 활성화되면 임시 저장하기 위한 인버터 래치;
    상기 인버터 래치로부터 상기 행 주소를 전달받아 상기 인에이블 신호가 활성화되면 출력하기 위한 제 1 출력부; 및
    상기 인버터 래치로부터 상기 행 주소를 반전한 반전 행 주소를 전달받아 상기 인에이블 신호가 활성화되면 출력하기 위한 제 2 출력부를 구비하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 제 1 출력부는
    상기 인버터 래치로부터 상기 행 주소를 전달받아 상기 인에이블 신호가 활성화되면 반전하여 출력하고 상기 인에이블 신호가 비활성화되면 출력을 차단하기 위한 3상 인버터; 및
    상기 3상 인버터의 출력을 반전하여 출력하기 위한 인버터를 구비하는 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 제 2 출력부는
    상기 인버터 래치로부터 상기 반전 행 주소를 전달받아 상기 인에이블 신호가 활성화되면 반전하여 출력하고 상기 인에이블 신호가 비활성화되면 출력을 차단하기 위한 3상 인버터; 및
    상기 3상 인버터의 출력을 반전하여 출력하기 위한 인버터를 구비하는 반도체 메모리 장치.
  11. 제 8항에 있어서,
    상기 래치부는 상기 인에이블 신호를 반전하여 상기 전송 게이트와 상기 인버터 래치를 제어하기 위한 인버터를 더 구비하는 반도체 메모리 장치.
  12. 제 8항에 있어서,
    상기 래치부에서 전달된 상기 행 주소와 상기 반전 행 주소를 디코딩하여 로컬 어드레스를 출력하기 위한 행 주소 선행 디코더; 및
    상기 로컬 어드레스에 대응하는 워드 라인을 활성화하기 위한 행 주소 제어부를 더 구비하는 반도체 메모리 장치.
  13. 삭제
  14. 외부에서 인가된 명령을 디코딩하여 인에이블 신호를 생성하는 단계;
    상기 인에이블 신호가 활성화되면 외부에서 신호를 입력받아 입력된 신호 및 입력된 신호의 반전 신호를 내부로 전달하는 단계; 및
    상기 인에이블 신호가 비활성화되면 내부로 전달되던 상기 입력된 신호 및 상기 반전 신호가 리셋되는 것을 막고 상태를 유지하도록 하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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