KR100262692B1 - 프로세서에서의디바이스제어방법 - Google Patents

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Abstract

본 발명은 프로세서에서의 디바이스 제어 방법에 관한 것으로, 특히 프로세서가 빠른 속도로 동작하는 경우, 프로세서에서 선택신호를 조합하여 디바이스 선택하고, 해당 디바이스가 원거리에 위치해 있으면 해당 프로세서의 제어신호 출력동작에 대한 타이밍을 확인신호를 이용하여 안정화시킬 수 있도록 하는 프로세서에서의 디바이스 제어 방법에 관한 것이다.
종래의 프로세서는 제어되는 디바이스가 원거리에 위치해 있는 경우, 해당 프로세서에 의해 출력되는 제어신호가 디바이스에 전송되는 도중에 신호감쇄가 발생하여 해당 디바이스가 오동작하는 문제점이 있고, 선택신호가 제한되어 있어서 디바이스를 추가할 때마다 하드웨어 부분을 변경해야 한다는 문제점이 있다.
본 발명은 프로세서가 빠른 속도로 동작하는 경우, 프로세서에서 다수개의 선택신호를 조합하여 디바이스 선택할 수 있도록 함과 동시에 해당 디바이스가 원거리에 위치해 있으면 확인신호를 이용하여 해당 프로세서의 제어신호 출력동작을 제어함으로써, 해당 디바이스의 오동작을 방지함과 동시에 디바이스 확장 편의성을 제공할 수 있게 된다.

Description

프로세서에서의 디바이스 제어 방법
본 발명은 프로세서에서의 디바이스 제어 방법에 관한 것으로, 특히 프로세서가 빠른 속도로 동작하는 경우, 프로세서에서 선택신호를 조합하여 디바이스 선택하고, 해당 디바이스가 원거리에 위치해 있으면 해당 프로세서의 제어신호 출력동작에 대한 타이밍을 확인신호를 이용하여 안정화시킬 수 있도록 하는 프로세서에서의 디바이스 제어 방법에 관한 것이다.
일반적으로, 프로세서가 외부 회로부에 존재하는 디바이스들을 제어하기 위해 사용되는 기본적인 제어신호는 제어할 디바이스를 선택하는 선택신호(CS/)와, 디바이스의 특정 레지스터나 메모리를 지정하기 위한 어드레스(Address) 신호 및 프로세서와 메모리 혹은 인터페이스부 및 디바이스간의 데이터(Data) 신호와, 프로세서가 프로세서 이외의 디바이스로부터 데이터를 읽어 들이는 경우와 프로세서 이외의 디바이스에 데이터를 기록할 경우 즉, 프로세서의 현재 동작을 나타내는 동작신호(RD/ 신호, WR/ 신호)가 있다.
한편, 종래의 프로세서와 디바이스간의 신호 전송을 위한 구성은 도면 도 1에 도시된 바와 같이 각종 제어신호의 송수신에 대한 전반적인 동작을 제어하는 프로세서(11)와, 송수신되는 제어신호를 정합하여 주는 인터페이스부(12)와, 인터페이스부(12)를 통해 프로세서(11)와 제어신호 및 데이터를 송수신하는 다수개의 디바이스(13)로 구성되는데, 프로세서(11)와 디바이스(13)는 프로세서(11)에서 디바이스(13)에 인가하는 어드레스 신호를 전송하는 어드레스 버스와, 프로세서(11)에서 디바이스(13)에 데이터를 송신하거나 디바이스(13)로부터 프로세서(11)에 인가되는 데이터를 수신하기 위한 데이터 신호를 전송하는 데이터 버스와, 프로세서(11)가 디바이스(13)로부터 데이터를 읽어 들이는 경우의 RD/ 신호나 디바이스(13)에 데이터를 기록하는 경우의 WR/ 신호를 전송하는 RW/ 버스와, 프로세서(11) 내부에서 어드레스 신호를 디코딩하여 생성하는 선택신호를 전송하는 CS/ 버스로 연결된다.
전술한 바와 같이 구성된 종래의 프로세서(11)와 디바이스(13)간의 데이터 송수신 동작은 다음과 같이 수행된다.
먼저, 프로세서(11)에서 인터페이스부(12)를 통해 디바이스(13)에 데이터를 전송하고자 하는 경우, 프로세서(11)는 어드레스 신호를 디코딩하여 생성된 선택신호를 CS/ 버스를 이용하여 인터페이스부(12)를 통하여 해당 선택신호에 대응되는 디바이스(13)를 선택한다. 이후, 어드레스 신호의 송신개시를 통보하는 프레임 동기신호를 해당 디바이스(13)에 인가한 후 대략 1.5 주기의 클럭신호가 경과하면, 데이터 전송을 지정하는 n비트의 어드레스 신호(A0-An)와 WR/ 신호를 각각 어드레스 버스와 RW/ 버스를 이용하여 인터페이스부(12)에 인가하면, 해당 인터페이스부(12)는 인가되는 신호를 정합하여 해당 디바이스(13)에 인가한다. 이후, 데이터의 수신측인 디바이스(13)는 프로세서(11)로부터 인가되는 프레임 동기신호와 어드레스 신호 및 WR/ 신호를 인지한 후, 대략 2주기의 클럭신호가 경과한 후에 데이터 수신준비가 되었음을 통보하는 준비완료 신호를 프로세서(11)에 인가하면, 해당 프로세서(11)는 수신되는 준비완료 신호에 따라 데이터 버스를 이용하여 인터페이스부(12)를 통해 디바이스(13)에 데이터를 전송하면 된다.
다음으로, 프로세서(11)가 디바이스(13)로부터 전송되는 데이터를 판독하고자 하는 경우, 프로세서(11)에 의해 선택된 디바이스(13)는 해당 프로세서(11)의 동작신호가 RD 신호일 때 데이터 버스를 이용하여 자신의 데이터를 전송하게 되는데, 프로세서(11)는 어드레스 신호의 송신개시를 통보하는 프레임 동기신호를 해당 디바이스(13)에 인가한 후 대략 1.5주기의 클럭신호가 경과하면, 디바이스(13)로부터 데이터를 판독하고자 하는 n비트의 어드레스 신호와 RD 신호를 각각 어드레스 버스와 RW/ 버스를 이용하여 인터페이스부(12)에 인가하면, 해당 인터페이스부(12)는 인가되는 신호를 정합하여 해당 디바이스(13)에 인가한다. 이후, 데이터 송신측인 디바이스(13)는 프로세서(11)로부터 인가되는 프레임 동기신호와 어드레스 신호 및 RD 신호를 인지한 후, 대략 2 주기의 클럭신호가 경과한 후에 데이터 송신준비가 되었음을 통보하는 준비완료 신호를 프로세서(11)에 인가한 후, 데이터 버스를 이용하여 송신할 데이터를 인터페이스부(12)를 통해 프로세서(11)에 인가하면, 해당 프로세서(11)는 인터페이스부(12)를 통해 데이터 버스로 전송되는 데이터를 판독한다.
전술한 바와 같은 종래의 프로세서는 제어되는 디바이스가 원거리에 위치해 있는 경우, 해당 프로세서에 의해 출력되는 제어신호가 디바이스에 전송되는 도중에 신호감쇄가 발생하여 해당 디바이스가 오동작하는 문제점이 있고, 선택신호가 제한되어 있어서 디바이스를 추가할 때마다 하드웨어 부분을 변경해야 한다는 문제점이 있다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 프로세서가 빠른 속도로 동작하는 경우, 프로세서에서 다수개의 선택신호를 조합하여 디바이스 선택할 수 있도록 함과 동시에 원거리에 위치해 있는 디바이스에 대하여 프로세서가 확인신호를 외부의 디바이스를 제어하는 기준신호로 사용하여 디바이스의 동작 타이밍을 안정화시킴으로써, 해당 디바이스의 오동작을 방지함과 동시에 디바이스 확장 편의성을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 특징은, 프로세서에서의 디바이스 제어 방법에 있어서, 상기 프로세서의 클럭신호에 맞추어 어드레스 스트로브 신호와, 선택신호와, 동작신호가 액티브 상태로 됨과 동시에 어드레스 신호와 데이터 신호를 인터페이스부를 통해 상기 디바이스에 인가하는 제 1과정과; 상기 프로세서의 클럭신호가 1 주기 경과하면 상기 프로세서에서 인터페이스부를 통해 상기 디바이스에 액티브 상태의 확인신호를 인가하는 제 2과정과; 상기 디바이스로부터 인터페이스부를 통해 상기 프로세서에 데이터 전송과 크기에 대한 ACK 신호가 액티브 상태로 인가되면 상기 확인신호를 리액티브 상태로 변환하는 제 3과정을 포함하는데 있다.
상기 선택신호는 상기 프로세서로부터 다수개가 출력되고, 해당 다수개의 선택신호 중에서 액티브 상태로 출력되는 2개의 신호를 선택신호의 조합에 의하여 대응되는 디바이스를 선택하는 것을 특징으로 한다.
상기 확인신호는 상기 프로세서의 디바이스 제어를 위한 어드레스 신호와, 데이터 신호와, 선택신호 및 동작신호를 출력할 때 기준신호로 사용되어 타이밍을 안정화시키는데, 상기 프로세서의 상태천이에 따라 동기화되어 발생되며, 데이터 전송과 크기에 대한 ACK 신호와 연관되어 발생되는 것을 특징으로 한다.
도 1은 종래의 프로세서와 디바이스간의 신호 전송을 위한 구성 블록도.
도 2는 본 발명에 따른 프로세서와 디바이스간의 신호 전송을 위한 구성 블록도.
도 3은 본 발명에 따른 프로세서에서의 디바이스 제어신호 타이밍도.
도 4는 도2에 도시된 프로세서의 실시예를 도시한 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
11, 21 : 프로세서 12, 22 : 인터페이스부
13, 23 : 디바이스
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명에 따른 프로세서와 디바이스간의 신호 전송을 위한 구성은 도면 도 2에 도시된 바와 같이 각종 제어신호의 송수신에 대한 전반적인 동작을 제어하는 프로세서(21)와, 송수신되는 제어신호를 정합하여 주는 인터페이스부(22)와, 인터페이스부(22)를 통해 프로세서(21)와 제어신호를 송수신하는 다수개의 디바이스(23)로 구성되는데, 프로세서(21)와 디바이스(23)는 프로세서(21)에서 디바이스(23)에 인가하는 어드레스 신호를 전송하는 어드레스 버스와, 프로세서(21)에서 디바이스(23)에 데이터를 송신하거나 디바이스(23)로부터 프로세서(21)에 인가되는 데이터를 수신하기 위한 데이터 신호를 전송하는 데이터 버스와, 프로세서(21)가 디바이스(23)로부터 데이터를 읽어 들이는 경우의 RD 신호나 디바이스(23)에 데이터를 기록하는 경우의 WR/ 신호를 전송하는 RW/ 버스와, 프로세서(21) 내부에서 어드레스 신호를 디코딩하여 생성하는 선택신호를 전송하는 CS/ 버스와, 프로세서(21)가 디바이스(23)를 제어시 타이밍을 취하기 위한 확인신호를 전송하는 STB/ 버스로 연결된다.
이와 같이 구성된 본 발명에 따른 프로세서(21)와 디바이스(23)간의 데이터 송수신을 위한 제어신호로는 디바이스(23)를 선택하기 위한 8개의 선택신호(CS/)와, 디바이스(23)의 특정 레지스터나 메모리를 지정하기 위한 8비트의 어드레스(Address) 신호와, 프로세서(21)가 프로세서(21) 이외의 디바이스(23)로부터 데이터를 읽어 들이는 경우와 프로세서 이외의 디바이스에 데이터를 기록할 경우 즉, 프로세서의 현재 동작을 나타내는 동작신호(RD, WR/)와, 프로세서(21)가 디바이스(23)를 제어시 타이밍을 취하기 위한 확인신호(STB/)가 사용된다.한편, 프로세서(21)의 시리시예를 살표보면, 프로세서(21)는 도4에 도시된 바와 같이 CPU(31), 버퍼(32), 선택신호 발생로직(33), 확인신호 발생로직(34) 및 클럭발생부(35)를 구비하여 이루어진다. CPU(31)는 데이터 버스를 통해 데이터를 송수신하고, 어드레스 버스를 통해 어드레스를 전송하고, 어드레스 스트로브 신호(AS/)와 동작신호(RD, WR/)를 전송하고, 외부의 디바이스(23)로부터 인가되는 데이터 전송과 크기에 대한 ACK 신호(DSACK/)를 입력받는다. 클럭발생부(35)는 CPR(31)를 동작시키기 위한 클럭을 생성하고, 버퍼(32)는 어드레스 신호, 데이터 신호, 어드레스 스트로브 신호(AS/), 동작신호(RD, WR/) 및 데이터 전송크기 ACK신호(DSACK/)를완충하여 전달하는 역할을 담당한다. 선택신호 발생로직(33)은 FPGA(Field Programmable Gate Array)로 구성되는데, 클럭발생부(35)로부터 인가되는 클럭신호와, CPU(31)로 부터 인가되는 어드레스(A0~A3)와 어드레스 스트로브 신호(AS/)에 따라 다수개의 선택신호(CS0/~CS7/)를 생성하여 인터페이스부(22)를 경유하여 디바이스(23)측에 전송한다. 확인신호 발생로직(34)은 FPGA로 구성되는데, 클럭발생부(35)로부터 인가되는 클럭신호와, CPU(31)로부터 인가되는 어드레스 스트로브 신호(AS/)와, 선택신호 발생로직(33)으로부터 인가되는 선택신호(CS0/~CS7)와, 디바이스(23)로부터 인가되는 데이터 전송과 크기에 대한 ACK신호(DSACK/)에 따라 확인신호(STB/)를 생성하여 인터페이스부(22)를 경유하여 디바이스(23)측에 전송한다.
이상과 같은, 프로세서(21)에서의 디바이스(23) 제어 동작을 설명하면 다음과 같다. 먼저, 클럭발생부(35)에 의해 생성되는 프로세서(21)를 가동시키기 위한 클럭신호에 맞추어 어드레스 스트로브 신호(AS/)와, 선택신호(CS/)와, 동작신호(RD, WR/)가 액티브 상태로 됨과 동시에 어드레스 신호와 데이터 신호를 인터페이스부(22)를 통해 해당 디바이스(23)에 인가한 후, 해당 프로세서(21)의 클럭신호가 1 주기 경과하면 해당 프로세서(21)에서 인터페이스부(22)를 통해 디바이스(23)에 액티브 상태의 확인신호(STB/)를 인가한다. 이후, 해당 디바이스(23)로부터 인터페이스부(22)를 통해 프로세서(21)에 데이터 전송과 크기에 대한 ACK신호(DSACK/)가 액티브 상태로 인가되면 해당 확인신호(STB/)를 리액티브 상태로 변환한다.
해당 선택신호(CS/)는 프로세서(21) 회로부에서 외부로 8개의 신호(CS0/∼CS7/)가 출력되고, 이 8개의 신호 중에서 로우레벨로 출력되는 2개의 CS/ 신호를 조합하여 디바이스(23)를 선택하기 위한 선택신호로 사용되는데, 8개 신호 중에서 2개의 CS/ 신호 조합은 모두 28이 되어 28개의 디바이스(23)를 선택할 수 있다.
또한, 확인신호(STB/)는 프로세서(21)가 외부 회로의 디바이스(23)를 제어할 때 사용하는 신호 중에서 어드레스 신호, 데이터 신호, 선택신호 및 동작신호가 감쇄 되거나 지연되면 해당 프로세서(21)가 오동작을 하게 되므로 이러한 오동작을 방지하기 위해 프로세서(21)의 확인신호 생성로직(34)에 의해 생성되는 확인신호(STB/)가 사용되는데, 첫째로, 확인신호(STB/)는 프로세서(21)를 구동시키는 클럭신호로 함께 동작하여 신호를 생성하고, 둘째로, 혹인신호(STB/)는 프로세서(21)가 선택신호와 어드레스 선택신호(CS0/~CS7)와 어드레스 신호를 출력할 때 기준신호로 사용하는 어드레스 스트로브 신호(AS/)를 사용하여 생성되며, 셋째로, 확인신호(STB/)는 프로세서(21)가 실제 동작을 수행할 때 사용하는 데이터 전송과 크기에 대한 ACK신호(DSACK0/, DSACK1/)와 연관되어 생성되는 특징을 가지고 있다. 즉, 확인신호(STB/)는 프로세서(21)의 동작과 동기가 일치되어 있으며, 선택신호와 어드레스 신호의 동작을 감지하여 동작하며, 프로세서(21)가 실제 동작하는 순간과도 관련되어 동작한다. 따라서, 확인신호(STB/)는 프로세서(21)가 외부 회로부의 디바이스(23)를 제어하는 기준신호로 사용할 수 있는 것이며, 기본적인 제어신호에 부가하여 타이밍을 안정화시키게 된다.
이러한 제어신호들의 타이밍은 도면 도 3에 도시된 바와 같은데, 프로세서(21)의 클럭신호에 맞추어 AS/ 신호와 함께 데이터 신호도 출력된다. 이때 프로세서(21) 내부에서 CS/ 신호를 만들고, AS/ 신호를 인에이블 한다. AS/ 신호, 어드레스 신호로 만든 CS/ 신호들과 프로세서(21)의 클럭신호에 맞추어서 확인신호(STB/)를 만든다. 이 확인신호(STB/)는 AS/ 신호가 출력된 후 프로세서(21)의 클럭신호로 1 주기 후에 시작된다. 프로세서(21)는 데이터 전송과 크기에 대한 ACK신호(DSACK/ )가 인가될 때 동작을 수행하고 종료하므로, 이때, 확인신호(STB/)도 동작을 종료한다. 이렇게 확인신호(STB/)는 프로세서(21)와 연관되어 여러 가지 의미를 가지고서 디바이스(23)로 인가되므로 이 확인신호(STB/)의 사용은 고속으로 동작하는 프로세서(21) 회로의 제어에서 외부 회로에 효과적으로 사용할 수 있다.
이상과 같이, 본 발명은 프로세서가 빠른 속도로 동작하는 경우, 프로세서에서 다수개의 선택신호를 조합하여 디바이스 선택할 수 있도록 함과 동시에 원거리에 위치한 디바이스에 대하여 프로세서가 확인신호를 외부의 디바이스를 제어하는 기준신호로 사용하여 디바이스의 동작 타이밍을 안정화시키므로, 해당 디바이스의 오동작을 방지함과 동시에 디바이스 확장 편의성을 제공할 수 있게 된다.

Claims (3)

  1. 프로세서에서의 디바이스 제어 방법에 있어서,
    상기 프로세서의 클럭신호에 맞추어 어드레스 스트로브 신호와, 선택신호와, 동작신호가 액티브 상태로 됨과 동시에 어드레스 신호와 데이터 신호를 인터페이스부를 통해 상기 디바이스에 인가하는 제 1과정과; 상기 프로세서의 클럭신호가 1 주기 경과하면 상기 프로세서에서 인터페이스부를 통해 상기 디바이스에 액티브 상태의 확인신호를 인가하는 제 2과정과; 상기 디바이스로부터 인터페이스부를 통해 상기 프로세서에 데이터 전송과 크기에 대한 ACK 신호가 액티브 상태로 인가되면 상기 확인신호를 리액티브 상태로 변환하는 제 3과정을 포함하는 것을 특징으로 하는 프로세서에서의 디바이스 제어 방법.
  2. 제 1 항에 있어서, 상기 선택신호는 상기 프로세서로부터 다수개가 출력되고, 해당 다수개의 선택신호 중에서 액티브 상태로 출력되는 2개의 선택신호의 조합하여 대응되는 디바이스를 선택하는 것을 특징으로 하는 프로세서에서의 디바이스 제어 방법.
  3. 제 1 항에 있어서, 상기 확인신호는 상기 프로세서의 디바이스 제어를 위한 어드레스 신호와, 데이터 신호와, 선택신호 및 동작신호를 출력할 때 기준신호로 사용되어 타이밍을 안정화시키되, 상기 프로세서의 상태천이에 따라 동기화되어 발생되며, 데이터 전송과 크기에 대한 ACK 신호와 연관되어 발생되는 것을 특징으로 하는 프로세서에서의 디바이스 제어 방법.
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* Cited by examiner, † Cited by third party
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JPS5451347A (en) * 1977-09-29 1979-04-23 Nec Corp Fault detection system of data processor

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* Cited by examiner, † Cited by third party
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