JPS6234252A

JPS6234252A - マイクロプロセツサとメモリとの間のデ−タ転送方法及び該方法を実施するための装置

Info

Publication number: JPS6234252A
Application number: JP61184113A
Authority: JP
Inventors: ピエール・プラントリヌ
Original assignee: Bull SAS
Current assignee: Bull SAS
Priority date: 1985-08-06
Filing date: 1986-08-05
Publication date: 1987-02-14
Anticipated expiration: 2010-04-10
Also published as: EP0211763A1; US4855901A; FR2586118A1; JPH0731621B2; FR2586118B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はマイクロプロセッサとメモリとの間のデータ転
送方法及び該方法を実施するための装置に係る。本発明
方法は任意のタイプのメモリに使用できる。

マイクロプロセッサとメモリとの間の非同期的データ転
送方法において、マイクロプロセッサとメモリとを接続
するデータバスにデータが出現するとメモリかデータを
受信できることをマイクロプロセッサに知らせるために
、メモリの制御装置によって発生される肯定応答信号が
使用されることは公知である。一般にデータは、マイク
ロプロセッサのアドレスの妥当性検査信号ＡＳから時間
Ｔの経過後にデータバスに出現する。メモリ制御装置は
データの出現以前の時間間隔ｔ４（第４図）中に肯定応
答信号を送出するように構成されている。

周波数ＬＯＭＨｚのりａ−）りを使用するＭＯＴＯＲＡ
ＬＡ６３Ｑ　１０の如きマイクロプロセッサの場合、（
肯定応答信号ＡＣ４がマイクロプロセッサのクロックに
対して非同期のときは）肯定応答信号／ＡＣ４は、速く
てもデータより６５ナノ秒以上前に生じてはならない。

またデータを確実に受信するためには信号ＡＣ４は、遅
くともマイクロプロセッサを制御するクロックパルスの
立ち下がりより２０ナノ秒以上前に生じなければならな
い。最後に、マイクロプロセッサが正確にデータを処理
するためには、データは、マイクロプロセッサを制御す
るクロックパルスの立ち下がりより１５ナノ秒（Ｌｍ）
以上前にデータバスに出現しなければならない。これら
の時間的制約を総合すると、非同期的に動作するマイク
ロプロセッサとメモリとにおいては多くの場合、第４図
に示すように付加的待機サイクルを伴ってデータの受信
を行う必要がある。

本発明の目的は、データ転送を遅（するこのような付加
的待機サイクルが不要な方法を提供することである。

この第１目的を達成するために、マイクロプロセッサと
メモリ制御装置によって制御されるダイナミックメモリ
との間で非同期的にデータを転送する本発明の方法は、
転送要求信号が与えられたときにメモリが空いていない
ときは能動信号／ＡＣ１の形態の肯定応答信号／ＡＣ３
を発生し、空いたメモリがマイクロプロセッサに割当て
られたときはマイクロプロセッサによって送出される信
号／ＡＳの形態の転送要求信号に同期した予測肯定応答
信号／＾Ｃ２の形態のけ定応答信号／ＡＣ３を発生する
段階と、マスキング信号Ｆを発生する段階とを含んでお
り、前記マスキング信号はメモリのアクセス時間Ｔと適
合する最小転送時間を保証するために予測肯定応答信号
／ＡＣ２に従って信号／ＡＣ３のマスキングを確保ずろ
。

本発明の別の目的は、上記方法を実施する装置を提供す
ることである。

この目的を達成するために本発明装置は、信号／ＡＳの
形態の転送要求に従って肯定応答信号／ＡＣ３を発生ず
る回路と、処理ユニットの転送要求信号／ＡＳとクロッ
クの信号ＣＬＫ、　ＤＣＬＫとに従ってマスキング信号
Ｆを発生する回路と、一方で肯定応答信号ＡＣ３を受信
し他方でマスキング信号Ｆを受信するＨＡＮＤゲートと
を含む（第１図）。

別の特徴によれば、本発明装置は、メモリ制御装置がメ
モリをマイクロプロセッサに割当てたときに信号ＭＴＣ
ＹＣＬＥを送出することによって肯定応答信号／ＡＣ３
の伝送を有効にするＮＡＮＤゲートを含む（第２図）。

別の特徴によれば、肯定応答信号発生回路は、ＮＡＮＤ
ゲートを含んでおり、該ＮＡＮＤゲートは、一方で、メ
モリか空いていないときに能動肯定応答信号／ＡＣ１を
受信し、他方で、Ｄフリップフロップ２１Ｑの出力Ｑか
ら送出される予測肯定応答信号／ＡＣ２を受信する。該
フリップフロップ２１０のクロック入力１■は転送要求
信号の反転信号ＡＳを受信し、入力Ｄはメモリが使用中
であることを示すために制御装置によって送出される信
号ＣＹＣＬＥを受信し、「１」設定入力はＡＮＤゲート
の出力から送出された信号を受信する。該ＡＮＤゲート
は、一方でメモリのアイドル時間を示すために制御装置
によって送出される信号／ＴＲを受信し、他方で初期再
設定を示すために電源から送出される信号／ＲＺＴを受
信する。

本発明の別の目的は、予測を伴って動作するダイナミッ
クメモリモジュールを用いて本発明方法を実施し得る装
置を提供することである。このような装置は、ダイナミ
ックメモリモジュールのラインアドレスストローブ（／
ＲＡＳ）によって使用される下位桁のビットを処理しな
い（図示しない）メモリ制御ユニットを使用するときに
有利である。この目的を達成するために本発明装置にお
いては更に、肯定応答信号の伝送を有効にするＮＡＮＤ
ゲートが、メモリモジュールが復号されたことを示すた
めに制御装置によって送出される信号ＳＥＬＥＣＴを受
信する（第７図）。

本発明の最後の目的は、スタティックランダムアクセス
メモリ又はリードオンリーメモリを用いて本発明方法を
実施し得る装置を提供することである。

この目的を達成するために、肯定応答信号発生回路はＮ
ＡＮＤゲートを含んでおり、該ＮＡＮＤゲートは、一方
でメモリが空いていないときに能動の肯定応答信号／八
Ｃ１を受信し、他方でＤフリップフロップ（２１０）の
出力Ｑから送出される予測肯定応答信号／ＡＣ２を受信
する。フリップフロップのクロック入力Ｈは転送要求信
号の反転信号ＡＳを受信し、入力りはメモリが使用中で
あることを示すために制御装置によって送出される信号
ＣＹＣＬＥを受信し、ｒｌＪ設定入力はＡＮＤゲートの
出力から送出される信号を　　　　　　ｉ受信する。肯
定応答信号の伝送を有効にするこの！１ＡＮＩ）ゲート
は更に、メモリモジュールが復号されたことを示すため
に制御装置によって送出される信号ＳＥＬＥＣＴを受信
する（第７図）。ＡＮＤゲートは一方で、メモリサイク
ルを示すために制御装置によりて送出されるマイクロプ
ロセッサの外部信号／ＥＸＴＣＹＣＬＥを受信し、他方
テＮＡＮＤゲートノ出力を受信する。ＮＡＮＤゲートゲ
ー１つの入力は転送要求信号／ΔＳを受信し第２入力は
フリップフロップの出力／Ｑを受信する（第８図）。

本発明の別の特徴及び利点は添付図面に示す非限定具体
例に基づく以下の記載より明らかにされるであろう。

第１図は本発明方法を実施し得る装置を示す。

該装置において、マイクロプロセッサから成る処理ユニ
ット１は回路３から送出されるクロック信号ＣＬＫを受
信する。この処理ユニットはデータバスＢＤと中間バッ
ファ回路６とメモリデータバスＢＤＭとを介してダイナ
ミックメモリモジュール２に接続されている。処理ユニ
ットはそのアドレスバスＢＡを介してメモリ制御装置５
に接続されている。メモリ制御装置５は、メモリ２のア
ドレス信号と制御信号とを伝送するメモリアドレスバス
を制御する。

該メモリ２はまた外部バスＢＥＸＴによってアクセスさ
れ得る。（メモリ２と制御装置５と結合論理とから成る
）メモリモジュールと外部バスＢＩＥＸＴとのインタフ
ェースは回路２０から成り、回路２０は外部アドレスバ
スＢＡＥＸＴを制御装置５に結合させろ。回路２０はま
たメモリ２のデータバスＢＤＭにも接続されている。

メモリ制御装置５は更に、処理ユニット１の転送要求を
示すために処理ユニット１から送出される信号／ＡＳと
、外部バスからの転送要求を示すために回路２０から送
出される信号／ＡＳＥＸＴと、（第１図に図示しない）
メモリのリフレッシュ要求信号とを受信する。メモリ制
御装置５は制御バスＢＣを介して回路７を制御する。回
路７は内部肯定応答信号／ＡＣ３を供給する。該信号／
ＡＣ３は処理モジュールの論理４．１３．１４．１５に
よって整形され、得られた内部肯定応答信号／ＡＣ４が
マイクロプロセッサに供給される。

制御装置５は、マイクロプロセッサの上位桁のデータの
妥当性検査信号／ＵＤＳと外部バスの妥当性検査信号／
ＢＵＤＳとマイクロプロセッサの下位桁のデータの妥当
性検査信号／ＬＤＳと外部バスの妥当性検査信号／ＢＬ
ＤＳとを受信し、また必要な場合にはプログラマブル論
理アレイ４によって送出される信号／ＭＡＳを受信する
。

メモリへのアクセスを制御する選択論理が制御装置５に
内蔵されているが、この選択論理は本発明の理解に不可
欠ではないので図示しない。

回路７によって送出される内部肯定応答信号　。

／＾Ｃ３はインバータ１３に送られる。該インバータ１
３の出力は、３つの入力をもっＮＡＮＤゲート１４の第
１入力に接続されている。ＮＡＮＤゲート１４の第２入
力はインバータ１５の出力を受信する。インバータ１５
の入力は、処理ユニット１の転送要求を示すために処理
ユニット１から送出される信号／ＡＳを受信する。

’　ＷＡＮＤゲート１４の第３入力は、プログラマブル
論理アレイ４の出力４１から送出される信号Ｆ（マスキ
ング窓）を受信する。

プログラマブル論理アレイ４の第２出力４２は信号／Ｍ
ＡＳを送出する。信号／ＭＡＳは、第６図に示すように
信号／ＡＳのレベル変化に従属した立ち上がりをもつレ
ベル変化を生じる。プログラマブル論理アレイ４（ＰＡ
Ｌ）の入力は、一方で信号／八Ｓを受信し他方でクロッ
ク回路３から送出されるクロック信号ＣＬＫと倍クロッ
ク信号ＤＣＬＫとを受信する。

プログラマブル論理アレイ４は信号ＭＡＳを発生し得る
。このためにアレイ４は以下の論理等式でプログラムさ
れ得る。

ＭＡＳ＝＾Ｓ、／ＣＩ、Ｋ＋ＭＡＳ、バ／ＡＳ、ＣＬＫ
）論理アレイ４はまた信号ＭＡＳ後のクロック期間中に
レベル変化を生じる第２信号Ｆを発生する。このために
アレイ４は以下の論理等式でプログラムされ得る。

Ｆ＝　ＭＡＳ、／ＣＬＫ＋　Ｆ、／（ＡＳ、ＣＬＫ）上
記のごとくプログラムされた信号Ｆは、１待機サイクル
に対応するメモリの転送時間を確保する。

信号Ｆが使用されないときは、メモリが位相３５−３６
（第３図）に対応するクロック期間に位置合わせされた
肯定応答信号／ＡＣ２°を発信しなければならない。正
確に１つの待機サイクルを伴って転送を行なうためには
、即ち待機サイクルが１つより多いかまたは１つより少
なくなることを避けるためには、転送要求を受けたメモ
リが空いているときにのみ信号／ＡＣ２°が能動になる
ように構成する。待機サイクルがｌっより多いと転送時
間が不必要に長くなる。しかし乍ら、正確な転送のため
にはこの実施例では最低１つの待機サイクルが必要であ
る。この方法は、信号／＾Ｃ２とＦとを用いる方法と等
価であるが実行が難しい。何故なら、メモリが「窓」時
間中に信号／ＡＣ２’を発生する必要がある。

しかし乍ら論理モジュールの伝搬時間にばらつきがある
ので、窓幅の狭いことが装置の動作の制約になる。この
窓幅は以下の式で示される。

ＴＣＬＫ−ＣΔ（／ＡＳ）　ＭＴ＋Δ／ＡＣ３）ＭＴ＋
Δ（／ＡＣ３）ＭＭ＋　２ｔｐｄ　　ＢＩＪＳ）−（Ｔ
ｈ（／ＡＣ４）＋Ｔｓｕ（／ＡＣ４））ＴＣＬＫはマイ
クロプロセッサのクロック信号ＣＩＪの期間、 Δ（／ＡＳ）ＭＴは処理モジュールによって発信される
信号／ＡＳの伝搬時間のばらつき、 Δ（／へＣ３）ＭＭはメモリモジュールが信号／ＡＳを
受信してから信号／ＡＣ３を発信するまでに要する時間
のばらつき、 Δ（／ＡＣ３）ＭＴは処理モジュールによる信号／ＡＣ
３の受信時間のばらつき（／ＡＣ３と／ＡＣ４との間に
経過する時間のばらつき）、Ｔｐｄ　Ｂｕｓは処理モジュールとメモリモジュールと
の間の信号／ＡＳと信号／ＡＣ３との最大伝搬時間、Ｔ
ｈ（／ＡＣ４）はクロック信号ＣＬＫの立ち下がり以後
にマイクロプロセッサによる信号／ＡＣ４の検出が可能
な時間の範囲を示す。ｌＯＭｔｌｚの６８０１０のマイ
クロプロセッサの場合、その時間は２０ナノ秒であると
算定されている。この時間Ｔｈ（／ＡＣ４）がマイクロ
プロセッサの設計者によって明示されているときは、こ
の時間はマイクロプロセッサが信号／ＡＣ４に応答する
ために維持すべき時間の最大値に対応する。

Ｔｓｕ（／ＡＣ４）は、肯定応答信号がマイクロプロセ
ッサによって確実に処理されるために信号／ＡＣ４とク
ロック信号ＣＬＫの立ち下がりとの間で維持されるべき
時間の最小値である。

一般に窓の幅はマイナスの値になる。従ってこの方法を
実施するためには付加的手段が必要であ。

る。しかし乍ら、マスキング信号Ｆを使用することによ
って問題が解決できる。窓幅をプラスの値にするために
はより高速の構成素子が選択されるが、これに伴って通
常はノイズイムニティ（ノイズの影響を受けにくい性質
）が低下する。更に、メモリモジュール及び／又は処理
モジュールに調整手段を付加して信号／ＡＣ３の発信時
間及び／又は受信時間のばらつきを少なくする。最も難
しい方法では、処理モジュールの調整とメモリモジュー
ルの調整とを相互依存性にする。このためにはこれらモ
ジュールを対にして配備する必要があり工業的用途に不
利である。

従って、クロック信号ＣＬＫの１期間内にメモリモジュ
ールから肯定応答信号が発信されなければならない方法
では、（１つ以上の）特定されたアナログ調整手段が必
要である。これに反して予測肯定応答信号とマスキング
信号Ｆとを使用する方法では、メモリモジュールは予め
定義された特定されないデジタル調整手段をしっだけで
よい。

第２図は、内部肯定応答信号／ＡＣ３の発生回路７の具
体例を示す。この回路は、２つの入力を６つＡＮＩ）ゲ
ート２８を有しており、このゲートの第１入力は信号／
ＴＲ（メモリモジュールのアイドル時間）を受信し、第
２入力は信号／ＲＺＴ（メモリモジュールの初期設定）
を受信する。この信号／ＲＺＴは、（図示しない）電源
の接続又はハ遮断によって発生する装置の初期設定信号
である。この信号は低レベルで最低２０ミリ秒間能動で
あり全部のモジュールの初）ｔｌｌ設定のために使用さ
れる。信号／ＴＲはメモリモノ、−ルの制御装置５から
送出される。ＡＮＤゲート２８の出力はＤフリップフロ
ップ２１０の入力Ｓ（［ｌＪ設定入力）に接続されてい
る。該フリップフロップ２１０のクロック入力ＩＩはイ
ンバータ２９の出力信号を受信する。該インバータ２９
の入力は処理モジュール１からきた信号／八Ｓを受信す
る。フリップフロップ２１０の入力りは制御装置５から
送出された信号ＣＹ　ＣＬ　Ｅを受信する。

フリップフロップ２１０の出力Ｑは、２つの入力をもつ
ＮＡＮＤゲート２１１の第１入力に接続されている。

該ＮＡＮＤゲートの第２入力は制御装置５によって送出
される信号／ＡＣ１を受信する。ＮＡＮＤゲート２１１
の出ツノは、２つの入力をもつＮＡＮＤゲート２１２の
入力に接続されている。ＮＡＮＤゲート２１２の第２入
力は、制御装置５によって送出される信号ＭＴＣＹＣＬ
Ｅを受信する。

信号／ＴＲ，／ＲＺＴＳＣＹＣＬＥ、　／Ａｃｔ及びＭ
ＴＣＹＣＬＥの伝送を確保するリンクがバスＢＣを構成
する。

信号／ＡＣ３はメモリモジュールから処理モジュールに
送られる内部肯定応答信号である。この信号は、メモリ
モジュールと処理モジュールとが非同期動作する場合、
マイクロプロセッサが該信号を受信した時点とデータが
有効になる時点との間にマイクロプロセッサの定格最小
時間を推持するために制御装置５によって正常に送出さ
れる従来の能動の肯定応答信号／Ａｃｔから誘導されて
もよく、又は処理モジュールがアクセス要求信号を与え
制御装置５の選択回路がメモリを処理モジュールＭＴに
割当てた時点でメモリが空いているときにのみ伝送され
る予測肯定応答信号／ＡＣ２から誘導されてもよい。信
号Ａｃ１及び／ＡＣ２は制御装置５によって送出される
信号ＭＴＣＹＣＬＥによって有効になる。この信号ＭＴ
ＣＹＣＬＥはメモリが処理モジュールのために１サイク
ルを実行するときに能動である。信号／ＡＣ２はＤフリ
ップフロップ２１０の出力から送出される。

該フリップフロップは、反転信号／ＡＳをクロック信号
としてゲート２９から受信し、信号ＣＹＣＬＥをデータ
信号として制御装置５から受信する。この信号ＣＹＣＬ
Ｅはメモリが作動する度毎に能動になる。

フリップフロップ２１０の入力Ｓに接続された出力をら
つ＾ＮＤゲート２８は、信号／ＴＲで示されるメモリの
アイドル時間中に信号／ＡＣ２を（無効に対応する）高
レベルにし、モジュールの初期設定のときに低レベルに
する（信号／ＲＺＴ低レベル）。

信号／＾Ｃ２は以下の３つの場合に夫々窓じた方法で発
生する。

（１）処理モジュールがメモリのアクセスを要求し制御
装置５の選択回路によってメモリが処理モジュールに割
当てられているときでメモリが空いている場合。

この場合には、信号／ＴＲ及び／ＲＺＴは１であり信号
ＣＹＣＬＥは０である。信号／ＡＳが能動になると信号
／ＡＣ２が低レベル（能動、第３図）になり、信号ＭＴ
ＣＹＣＬＥが有効ならば、（処理モジュールへのメモリ
の割当てを示す）信号／ＡＣ３が能動になる。信号／Ａ
Ｓが無効になって転送の終了が示されると、信号ＭＴＣ
ＹＣＬＥが無効になり従って信号／ＡＣａも無効になる
。メモリはアイドルフェーズに入る。このとき信号／Ｔ
Ｒは能動で信号／＾Ｃ２を無効にする。

（２）処理モジュールがメモリのアクセスを要求するが
制御装置５の選択回路によってメモリが処理モジュール
に割当てられていないときでメモリが空いている場合。

この場合、信号／ＡＳが能動であれば上記（１）の場合
が再現される。従って信号ＡＣ２は能動である。

逆にメモリが処理モジュールのために作動しないので信
号ＭＴＣＹＣＬＥは能動でない。この転送の終了のとき
には信号／ＴＲが能動になりその結果信号ＡＣ２が無効
になる。メモリが処理モジュールに割当てられると信号
／ＡＣＩだけが伝送される。

（３）処理モジュールがメモリのアクセスを蒙求してい
るがメモリが空いていない場合。

この場合には、信号／ＴＲが能動（アイドルフェーズ）
ならば信号／ＡＣ２は高レベル（無効）になる。信号／
ＴＲが能動でないとき信号ＣＹＣＬＥは逆に有効である
。これは信号／ＡＳか能動で信号／＾Ｃ２が無効のとき
メモリか使用中（ｏｃｃｕｐｉｅｄ）になるからである
。

メモリが処理モジュールに割当てられると（ＭＴＣＹＣ
ＬＥ無効）信号／ＡＣＩだけが伝送される。

第４図は以下の条件下のときに読取りサイクル中に転送
される信号を示す。

信号／ＡＳが有効で制御装置５の選択回路によってメモ
リが処理モジュールに割当てられたときメモリが空いて
いるが本発明方法を使用しない場合。

第４図によれば、肯定応答信号／ＡＣ４が有効であるこ
とが先行パルスＳ７の立ち下がりで検出されているなら
ばパルスＳ８の立ち下がりでデータが読み取られるはず
である。しかし乍ら、本発明方法を使用しない従来の動
作の場合にはこの読取りができない。その理由は、信号
／ＡＣ４の行動性がパルスＳ８の立ち下がりにおいてし
か検出されないからである。従ってデータの受信はＳｌ
［ｌの立ち下がりで行なわれる。即ちデータＤの処理に
１待機サイクルを要する。第３図は読取りサイクルにお
いて本発明方法を使用するときの信号の波形を示す。信
号／ＡＳが有効でメモリが制御装置５の選択回路によっ
て処理モジュールに割当てられたときにメモリが空いて
いる（これは前記の場合（１）に対応する）。

前記のごとく信号ＭＴＣＹＣＬＥが有効で信号／ＡＣ２
が能動であるとき信号／ＡＣ３が能動になる。信号／Ａ
Ｃ３が能動なので信号Ｆが有効になると信号／ＡＣ４が
若干の遅延を伴って能動になる。この遅延はＮＡＮＤゲ
ート１４の伝搬時間に由来する。第３図の場合、信号Ｆ
は信号／ＡＳの有効化以後のクロック信号の第２パルス
の立ち上がりで能動になる。

信号／ＡＳの有効化と信号Ｆの能動化との間のこの遅延
は転送要求信号／ＡＳとデータ信号りの出現との間の時
間Ｔの関数として論理アレイ４にプログラムされており
、従って処理モジュールの肯定応答信号／ＡＣ４の有効
化はデータ受信パルスＳ８の立ち下がりに先行するクロ
ックパルスＳ６の立ち下がりで処理ユニットにより実行
される。

この遅延を必要に応じて修正し得ること、この修正によ
ってデータ出現後の最初のパルスの立ち下がりでデータ
を読取るようにできることが理解されよう。信号／ＡＳ
の能動化によってサイクルの終了が示されると信号／＾
Ｃ４が無効になる。しかし乍ら、窓信号Ｆは更にクロッ
ク信号ＣＬＫの１サイクル分だけ維持された後に無効に
なる。

第４図は、通常はアドレスの妥当性検査信号／ＡＳの受
信後にメモリ制御装置５によって発生されるＮ定応答信
号／ＡＣＩ及び／ＡＣ４を示す。第４図は更に、メモリ
がアドレス妥当性検査信号の受信後にデータを送出する
ために時間間隔Ｔが必要であることを示す。メモリの動
作とマイクロプロセッサのクロックとの間に位相関係が
全く存在しないときマイクロプロセッサは、肯定応答信
号がｔ４＝６５ナノ秒以内の時間だけデータより早く送
出されるように設計されている。更に、マイクロプロセ
ッサがこの肯定応答信号／ＡＣ４を検出するためにはこ
の肯定応答信号がクロックパルスの立ち下がりより時間
ｔｌ＝２０ナノ秒以上萌に出現する必要があり、マイク
ロプロセッサがデータを読取るにはクロックパルスの立
ち下がりの１５ナノ秒以上前にデータが出現する必要が
ある。これらの時間的制約を考慮にいれると多くの動作
の場合無駄な付加的待機サイクルが導入される。第４図
は好ましくない状態、即ち肯定応答信号／Ａｃｔがマイ
クロプロセッサのクロックのパルスＳ６の立ち下がりで
受信できない状態の信号／ＡＣＩと信号りとを示す。そ
の結末この信号は次のクロックパルスＳ８の立ち下がり
で受信される。従ってマイクロプロセッサがデータを受
信できるのはパルスＳ１０の立ち下がりになる。

この場合、データの９イを待時間と読取りサイクルの持
続時間とは第３図の動作に比較してマイクロプロセッサ
の１クロックサイクル分だけ長くなる。

第５図は書込みサイクルを示す。第５図では妥当性検査
で信号／ＡＳが有効でありメモリが選択回路によって処
理モジュールに割当てられたときメモリが空いているが
第４図の読取りサイクルの場合と同様に本発明方法が使
用されない。書込みサイクルでは、メモリ制御装置がマ
イクロプロセッサの「最小反応時間」を考慮に入れて肯
定応答信号／ＡＣ１を発生ずる。この最小反応時間以後
は、マイクロプロセッサによって発生された信号の有効
性は保証されない。信号／ＡＣ１の発生がマイクロプロ
セッサのクロック信号ＣＬＫと非同期の場合にはこれは
メモリに不利である。信号／ＡＣ４はクロック信号ＣＬ
Ｋの全部の立ち下がりで位相ｓ４からサンプリングされ
る。信号／ＡＣ４が確実に受信されるためにはこの信号
がクロック信号ＣＬＫの立ち下がりより２０ナノ秒以上
旧に現れる予表示時間が必要である。

しかし乍ら、この予表示時間が十分でなくてもマイクロ
プロセッサが能動の肯定応答信号／ＡＣ４を検出するこ
とがあり得る。１０　Ｍ　Ｈｚのクロックで動作するＭ
　ＯＴ　ＯＲＯｉ、Ａの市販マイクロプロセッサ６８０
１０では、肯定応答信号がクロック信号ＣＬＫの立ち下
がりで受信されないことを確実にするためにこの立ち下
がりより２０ナノ秒以上後で肯定応答信号が有効になる
ように構成する必要がある。他方マイクロプロセッサ６
８０１０は転送の直後に、即ちクロック信号ＣＬＫの立
ち下がりでその信号を無効にできる。従ってＭＯＴＯＲ
ＯＬＡによって市販されている１０ＭＨｚのマイクロプ
ロセッサ６８０１０の最小反応時間は（マイクロプロセ
ッサに結合された論理を考慮しなければ）８０ナノ秒で
ある。従って信号／Ａｃｔは、マイクロプロセッサが最
小時間内に反応する場合にメモリの書込みサイクルが終
了できるように発生する。従って信号／ＡＣ４は、メモ
リの動作がクロック信号ＣＬＫに対して同期はずれを生
じるおそれがある度毎に信号／ＡＣ１を反映する（／Ａ
Ｓの能動化のときにメモリが処理モジュールに直ぐ使用
できない）。

第５図は２つの待機サイクルを伴って転送する場合を示
す。１つの待機サイクルで転送するようにメモリを構成
することら可能であるが、信号／ＡＣＩのタイミングに
関する前記の制約があるので、予表示時間が維持されな
いときはマイクロプロセッサが能動信号／ＡＣ１を適正
時間内に検出できないおそれがある。この待機サイクル
を節約するためにも本発明方法を使用し得る。（データ
信号以外の）得られる信号は第３図の信号と同じである
。メモリが読取りサイクル及び書込みサイクルで異なる
数のサイクルを必要とすることも十分にあり得る。

このときには、サイクルのタイプ（読取り又は書込み）
を示す信号をマイクロプロセッサからＰＡＬ４に供給し
その結果としてマスキング信号をプログラムするだけで
よい。

書込みに２つの待機サイクルを挿入し読取りに１つの待
機サイクルを挿入すると想定する。ＰＡＬ４の出力Ｆ（
第９図）は維持され、ＰＡＬ４は更にゲート１４の入力
に接続されるであろう。ＰＡＬ４の別の順次出力（第９
図）はマスキング信号Ｍの発生に使用される。このマス
キング信号は以下の等式で発生するＭ＝　（Ｒ，Ｆ＋　
／Ｒ，／ＭＡＳ）、／ＣＬＫ＋　Ｍ、（／ＡＳ、ＣＬＫ
）ＲはマイクロプロセッサからでてＰＡＬ４に供給され
る信号である。これはサイクルのタイプ、即ち書込みサ
イクル又は読取りサイクルを指示する。

より多数の待機サイクルが必要なときはＰＡＬ４の順次
出力を利用した待機サイクルのカウンタを配備しこれら
待機サイクルをマスキング信号の等式に代入する。

第６図は、処理モジュールと予測を伴って動作するダイ
ナミックメモリモジュールとを含むアセンブリに本発明
方法を使用するときの信号の波形を示す。予測を伴うダ
イナミックメモリの動作モードは、処理モジュールによ
って供給される全部のアドレスが同時に有効にならない
ときに重要である。メモリ制御ユニットがマイクロプロ
セッサに結合しているときにしばしばこのような場合が
生じる。マイクロプロセッサから発生され翻訳プロセス
に関与しないアドレスの下位桁（論理アドレスに由来の
実質（ｐｈｙｓ　１ｑｕｃ）アドレス）は信号／ＡＳが
能動中のときメモリによって使用できる。処理モジュー
ルとのデータ転送のために直ぐに使用できる空いたメモ
リモジュールはラインアドレスを記憶しくメモリの信号
／ＲＡＳを能動化し）でサイクルを開始する。次に、こ
れらメモリモジコールが転送に関与するか否かを知るた
めにサイクルを継続する前に待機する。処理モジュール
からでる第２の妥当性検査信号は実質アドレスの上位桁
を有効にし転送に関係するメモリモジュールを復号し得
る。別のメモリモジュールはリフレッシュサイクルとし
サイクルを終了する。

第６図は、転送に関与するメモリモジュールでの読取り
サイクルを示す。信号／ＡＳか発生したとき該モジュー
ルは空いており（選択時間を除いて）処理モジクールに
よって使用できる。信号／ＭＡＳはアドレスの上位桁を
有効にし回路４の出力から送出される。この図ではこの
信号は位相Ｓ４のと同期している。認識されたモジュー
ルは信号／ＡＣ２を伝送し得る。別の信号については重
犯と同様に解釈するとよい。

第７図は肯定応答信号／ＡＣ３を発生し得る論理を示す
。第２図、第７図及び第８図において参照符号の最初の
数字は図の番号を示し２番目の数字は等価の素子を示す
。従って針照符号２８．７８及び８８は同じＡＮＤゲー
トを示す。第２図の論理に比較した唯１つの違いは、メ
モリモジュールが復号されたときにのみ信号／ＡＣ３が
発生ずることであり、これは、制御装置５から３入力の
ＡＩＪＤゲートゲー２の第３入力に与えられる信号ＳＥ
ＬＥＣＴによって示される。

ここでは信号ＳＥＬＥＣＴが必要である。その理由は、
予測を伴うダイナミックメモリの動作の場合、信号ＭＴ
ＣＹＣＬＥが信号／ＡＳだけを考慮するからである。

逆に、ダイナミックメモリモジュールがサイクルの予測
を伴わないときはモジュールが復号されたときにのみ（
ＭＴＣＹＣＬＥ有効）サイクルが開始される。

従ってこの場合、信号ＭＴＣＹＣＬＥは信号ＳＥＬＥＣ
Ｔを考慮する。

本発明方法はスタティックランダムアクセスメ。

モリ又はリードオンリーメモリにも使用できる。

この場合、メモリはアドレスラインアセンブリを有効に
する信号だけを利用する。動作は予測を伴うことなく動
作するダイナミックメモリの動作と同様である。

使用できる論理は第８図の論理である。この論理では、
３入力のＮＡＮＤゲート８１２が第３入力に信号ＳＥＬ
ＥＣＴを受信する。この信号は能動のときメモリモジュ
ールが復号されたことを示す。２入力のＡＮＤゲート８
８は、第１入力に制御装置５から送出された信号ＥＸＴ
ＣＹＣＬＥを受信し第２入力に２入力ＮＡＮＤゲート８
１３の出力を受信する。ゲー１−８１３の第１入力はフ
リップフロップ８１０の出力／Ｑに接続されており第２
入力は信号／ＡＳを送出する処理ユニットｌの出力に接
続されている。第８図のその他の素子は第７図の素子と
同様に接続されている。

当業者に容易なその他の変形が本発明の範囲内に包含さ
れることは明らかであろう。

【図面の簡単な説明】

第１図は本発明方法を実施し得る回路の概略図、第２図
は第１図の回路で使用される肯定応答信号発生回路の概
略図、第３図は本発明方法を使用するときの読取りサイ
クルの種々の信号の波形図、第４図は本発明方法を使用
しないときの読取りサイクルの信号の波形図、第５図は
本発明方法を使用しないときの書込みサイクルの信号の
波形図、第６図は本発明方法を予測を伴って動作するダ
イナミックメモリに使用するときの読取りサイクルの信
号の波形図、第７図は予測を伴って動作するダイナミッ
クメモリを使用するときの爵定応答信号の発生回路の概
略図、第８図はリードオンリーメモリ又はスタティック
ランダムアクセスメモリを使用するときの肯定応答信号
の発生回路の概略図、第９図は待機サイクル数を調整す
るためのプログラム可能な論理アレイの変形例の概略図
である。１　マイクロプロセッサ、２・・・メモリ、３・・・ク
ロック、４・マスキング信号発生回路、訃・制御装置、
６・バヅファ回路、７・・肯定応答信号発生回路、２８
．７８．８８・・・ＡＮＤゲート、２９，７９．８９・
・・インバータ、２１０．７１０，８１０・・・フリッ
プフロップ、２１１，７１１，８１１・・・ＮＡＮＤゲ
ート、２１２，７１２，８１２・・・ＮＡＮＤゲート、
１３・・・インバータ、１４・・・ＮＡＮＤゲート、１
５・・・インバータ。Ｆｌ［３，３

Claims

【特許請求の範囲】

（１）マイクロプロセッサとメモリ制御装置によって制
御されるダイナミックメモリとの間の非同期転送方法で
あって、転送要求信号が与えられたときにメモリが空い
ていないときは能動信号／ＡＣ１の形態の肯定応答信号
／ＡＣ３を発生し、空いたメモリがマイクロプロセッサ
に割当てられたときはマイクロプロセッサによって送出
される信号／ＡＳの形態の転送要求信号に同期した予測
肯定応答信号／ＡＣ２の形態の肯定応答信号／ＡＣ３を
発生する段階と、マスキング信号Ｆを発生する段階とを
含んでおり、前記マスキング信号はメモリのアクセス時
間Ｔと適合する最小転送時間を保証するために予測肯定
応答信号／ＡＣ２に従って信号／ＡＣ３のマスキングを
確保することを特徴とする非同期転送方法。
（２）肯定応答信号／ＡＣ２とマスキング信号Ｆとを使
用しており予測を伴って動作するダイナミックメモリに
使用されることを特徴とする特許請求の範囲第１項に記
載の転送方法。
（３）肯定応答信号／ＡＣ２とマスキング信号Ｆとを使
用しておりスタティックランダムアクセスメモリ又はリ
ードオンリーメモリと共に使用されることを特徴とする
特許請求の範囲第１項に記載の転送方法。
（４）信号／ＡＳの形態の転送要求に従って肯定応答信
号／ＡＣ３を発生する回路と、処理ユニットの転送要求
信号／ＡＳとクロックの信号とからマスキング信号Ｆを
発生する回路と、一方で肯定応答信号／ＡＣ３を受信し
他方でマスキング信号Ｆを受信するＮＡＮＤゲートとを
含むことを特徴とする特許請求の範囲第１項に記載の方
法を実施する装置。
（５）メモリ制御装置が信号ＭＴＣＹＣＬＥを送出する
ことによってメモリをマイクロプロセッサに割当てたと
きに肯定応答信号／ＡＣ３の伝送を有効にするＮＡＮＤ
ゲートを含むことを特徴とする特許請求の範囲第４項に
記載の装置。
（６）肯定応答信号発生回路が、一方でメモリが空いて
いないときに能動の肯定応答信号／ＡＣ１を受信し他方
でＤフリップフロップの出力Ｑから送出される予測肯定
応答信号／ＡＣ２を受信するＮＡＮＤゲートを含んでお
り、前記フリップフロップはクロック入力Ｈに転送要求
信号の反転信号ＡＳを受信し入力Ｄにメモリが使用中で
あることを示すために制御装置によって送出される信号
ＣＹＣＬＥを受信し、「１」設定入力ＳにＡＮＤゲート
の出力から送出される信号を受信することを特徴とする
特許請求の範囲第５項に記載の装置。
（７）ＡＮＤゲートが、一方で、メモリのアイドル時間
を示すために制御装置によって送出される信号／ＴＲを
受信し他方で初期再設定を示すために電源から送出され
る信号／ＲＺＴを受信することを特徴とする特許請求の
範囲第６項に記載の装置。
（８）ＡＮＤゲートが、一方で、メモリの１サイクルを
示すために制御装置によって送出されるマイクロプロセ
ッサの外部信号／ＥＸＴＣＹＣＬＥを受信し、他方で、
ＮＡＮＤゲートの出力を受信しており、該ＮＡＮＤゲー
トの第１入力は転送要求信号／ＡＳを受信し第２入力は
フリップフロップの出力／Ｑを受信することを特徴とす
る特許請求の範囲第６項に記載の装置。
（９）肯定応答信号の伝送を有効にするＮＡＮＤゲート
が更に、メモリモジュールが復号されたことを示すため
に制御装置によって送出される信号ＳＥＬＥＣＴを受信
することを特徴とする特許請求の範囲第７項又は第８項
に記載の装置。