JP4008307B2 - メモリインターフェース回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般的に使われる、音声や画像データの蓄積に用いられるDRAM等の汎用メモリに対するインターフェース回路に関するものである。
【0002】
【従来の技術】
図7は、特願2001−043742に記載されたDRAMインターフェース回路である。図7において、71は汎用のDRAMであり、アドレスバス、データバスのほかに、RAS(ロウアドレス・ストローブ)、CAS(カラムアドレス・ストローブ)、WE(ライトイネーブル)等を端子としてもつ。
【0003】
72はDRAM71にアクセスする時のタイミングを生成するDRAMインターフェース回路で、複数のアクセス系統に対応した周辺回路も合わせて図示している。
【0004】
DRAMインターフェース回路72では、複数のアクセス系統(アクセス1〜アクセス3)13〜15を持ち、複数のアクセス系統13〜15において、それぞれ、FIFOバッファおよびアドレスカウンタを持っている。複数のアクセス系統13〜15は、アクセス系統13の優先度が最も高く(優先度「高」)、つぎがアクセス系統14で(優先度「中」)、優先度が最も低いのがアクセス系統15である(優先度「低」)。
【0005】
16はアービタ部であり、複数のアクセス要求が同時に発生した場合に調停を行う。具体的には、複数のアクセス系統13〜15の各アクセス要求の調停を行うアービタ161と、アービタ161による調停の可能期間および不能期間を設定するサンプル/ホールド(S/H)制御部162とによって構成されている。
【0006】
77はタイミング発生部であり、タイミング発生カウンタ775を持ち、状態の遷移に応じてRAS、CAS等のアクセスタイミング信号を発生させる。
【0007】
まず、タイミング発生部77について、以下その具体的な構成および動作を説明する。
【0008】
タイミング発生部77において、171は行アドレス一致検出回路であり、前回のアクセス動作時の行アドレスを保持するラッチ回路171Aと、ラッチ回路171Aに保持された前回のアクセス動作時の行アドレスと次回のアクセス動作(前回のアクセス動作の次に行われるアクセス動作)時の行アドレスとを比較する比較回路171Bとで構成される。そして、前回のアクセス時と次回のアクセス時とで行アドレスの一致を検出する。
【0009】
172はリードライト切り換わり検出回路であり、前回のアクセス動作時におけるリードライト信号を保持するラッチ回路172Aと、ラッチ回路172Aに保持された前回のアクセス動作時におけるリードライト信号と次回のリードライト信号とを比較する比較回路(排他的論理和回路)172Bとで構成される。そして、前回のアクセス時と次回のアクセス時とでリードライトの切り替わりを検出する。
【0010】
173は前回のアクセス時における動作モード(通常モード、ページモード、リフレッシュモード、NOPモード)を記憶する前状態記憶回路である。
【0011】
774は、行アドレス一致検出回路171、リードライト切り換わり検出回路172および前状態記憶回路173の出力をデコードして、次回のアクセス時における動作モードを設定するための数値を生成するデコーダである。
【0012】
775はタイミング発生カウンタであり、デコーダ774の出力値を初期値としてDRAMクロックをカウントし、カウント値に応じてDRAM71へのアクセスタイミング(RAS、CASなど)を発生させるとともに、調停の可能タイミング/不可能タイミングを示すサンプル/ホールド制御信号SHC(H期間:サンプル期間、L期間:ホールド期間)を発生する。
【0013】
776はタイミング発生カウンタ775の出力信号に従ってRAS/CASアドレスを切り換えてDRAM71へ与えるRAS/CASアドレス切換回路である。
【0014】
タイミング発生カウンタ775は、DRAM71のCAS幅等の規定を満たすDRAMインターフェース回路72のクロック(DRAMクロック)にて動作する。そして、タイミング発生カウンタ775の値より、RAS、CASの“H”,“L”が決定される。このタイミング発生カウンタ775はDRAMクロック毎にインクリメントされ、規定の値に達すると、通常アクセスやページアクセスの完了を推定し、アクティブになっているアクセス系統に対し、データのラッチ等を行う。
【0015】
図8には、通常モード、ページモード、リフレッシュモード、NOPモードの4つのモードがある。図に示したように、前回のアクセス時の動作モードが通常モードである場合において、行アドレスが不一致またはリードライトが切り換わったときには、次回のアクセス時の動作モードが通常動作モードになる。前回のアクセス時の動作モードが通常モードである場合において、行アドレスが一致した場合には、次回のアクセス時の動作モードがページモードになる。前回のアクセス時の動作モードが通常モードである場合において、リフレッシュ要求があった場合には、次回のアクセス時の動作モードがリフレッシュモードになる。前回のアクセス時の動作モードが通常モードである場合において、アクセス要求がない場合には、次回のアクセス時の動作モードはNOPモードとなる。
【0016】
前回のアクセス時の動作モードがページモードである場合において、行アドレスが一致した場合には、次回のアクセス時の動作モードがページモードになる。前回のアクセス時の動作モードがページモードである場合において、行アドレスが不一致またはリードライトが切り換わったときには、所定のWAIT期間の後、次回のアクセス時の動作モードが通常動作モードになる。前回のアクセス時の動作モードがページモードである場合において、リフレッシュ要求があった場合には、所定のWAIT期間の後、次回のアクセス時の動作モードがリフレッシュモードになる。前回のアクセス時の動作モードがページモードである場合において、アクセス要求がない場合には、所定のWAIT期間の後、次回のアクセス時の動作モードはNOPモードとなる。
【0017】
前回のアクセス時の動作モードがリフレッシュモードである場合において、アクセス要求がある場合には、次回のアクセス時の動作モードが通常モードとなる。前回のアクセス時の動作モードがリフレッシュモードである場合において、アクセス要求がない場合には、次回のアクセス時の動作モードがNOPモードとなる。前回のアクセス時の動作モードがリフレッシュモードである場合において、リフレッシュ要求があった場合には、次回のアクセス時の動作モードがリフレッシュモードになる。
【0018】
前回のアクセス時の動作モードがNOPモードである場合において、アクセス要求がある場合には、次回のアクセス時の動作モードが通常モードとなる。前回のアクセス時の動作モードがNOPモードである場合において、リフレッシュ要求があった場合には、次回のアクセス時の動作モードがリフレッシュモードになる。
【0019】
この状態遷移に関して説明すると、まず前状態記憶回路173において、デコーダ774によりデコードされた前状態(前回のアクセス時の動作モード)が通常モードかページモード、リフレッシュモード、またはNOP(アクセスなし)のいずれであるかを各動作モードに対応したデコード値として記憶する。これに、次回のアクセスに関する情報として、リードライト切り換わり検出回路172による切り換わり検出信号や、アクセス要求、リフレッシュ要求、さらに、リフレッシュでないリードライトアクセス時には、行一致検出回路171によって前回のRASアドレス(行アドレス)をラッチした値と次回のRASアドレス(行アドレス)とを比較し、作られた一致検出信号を用いて次のアクセスタイミング、すなわちタイミング発生カウンタ775へのデコード値が決定される。
【0020】
例として、通常→ページ→ページ→通常→NOPと遷移した時のタイミング発生カウンタ775の動作を図9に示す。図9には、タイミング発生カウンタ775のカウント値およびデコード値のロードタイミングと、RAS信号、CAS信号、アドレスバスの状態、WE信号、行アドレス一致検出信号、サンプル/ホールド(S/H)制御信号と、動作モードの変化とが示されている。
【0021】
図9では、タイミング発生カウンタ775は、32進カウンタになっており、通常モードに設定する場合には、デコード値として“3”がロードされ、ページモードに設定する場合には、“12”がロードされ、NOPモードに設定する場合には、“29”に設定される。また、例えばWAIT期間(DRAMクロックの2クロック分)を経て通常モードに設定する場合には、“1”に設定される。
【0022】
以上を簡単に説明すると、通常モードから、行アドレス一致検出信号によってページモードへと遷移し、行の不一致を検出した後、再び通常モードに戻る。アクセスが終了すると、NOP状態へ遷移する。また、リフレッシュ要求がある場合には、リフレッシュ動作へ移行する。
【0023】
つぎに、サンプル/ホールド制御について説明する。上で説明した1アクセスサイクルというのは、DRAM71上の1つのアドレスを指定して、リードもしくはライトする1回の動作のことであるが、DRAMアクセスにも通常モード、ページモードやリフレッシュモードがあり、またそれぞれの状態の遷移も異なり、これらは毎アクセスごとに決定される。
【0024】
これに対し、比較的アクセスに時間のかかる通常モードのアクセス中に次のアクセスの許可を受け取っても、アドレスカウンタのアドレス値をタイミング発生部77で受け取ることができない。これを考慮して、図9に示すように、許可されたアクセスに対し、タイミング発生部77で受け付けることが可能な期間をサンプル/ホールド制御信号SHCとしてタイミング発生カウンタ775のデコード値から出力し、後に説明するアービタ部16のサンプル/ホールド制御回路162において、サンプル/ホールド制御信号SHCに従って、図9のタイミングでアドレスインクリメント、バス選択信号等を作ること、つまり、複数のアクセス系統13〜15を構成する周辺回路のアドレスカウンタおよびデータバスの制御を行うことにより、1アクセスサイクルごとのアービタ161へのフィードバックを可能としている。
【0025】
以上の構成にした結果、複数のアクセスが混在するDRAMインターフェース回路において、低優先のアクセスが占有し、高優先のアクセス系統が待たされるようなことが減少し、もしくはなくなり、結果的に各アクセス系統のFIFOバッファの段数を減らすことができ、回路の大幅な削減が試みられる。また、アクセス系統の追加の際も、DRAMインターフェース回路の基本回路構成を変えることなく、比較的容易に追加することが可能である。
【0026】
図10は、図7中のアービタ部16の詳細なブロック図を示している。図10において、161はアービタであり、各アクセス要求を受け付けるR−S回路(アクセス系統アクセス要求受付回路)1611〜1613と、割り込み優先処理をする割込優先処理回路1614とで構成される。
【0027】
162はサンプル/ホールド制御回路であり、各アクセス系統のサンプル/ホールド制御回路1621〜1623にて構成される。
【0028】
つぎに、アービタ161の動作について、図11を参照しつつ説明する。アクセス要求を受け付ける各アクセス系のR−S回路1611〜1613においては、アクセス要求が入るとセットされ、アクセスの処理が受け付けられ、終了するとリセットされる。このアクセス系統がR−S回路1611〜1613がアクティブになったことを受け、割り込み優先処理回路1614にてアクセスの調停が行われる。
【0029】
この際、アクセス1許可、アクセス2許可、アクセス3許可が各サンプル/ホールド回路1621〜1623からタイミング発生部77へ伝達されることによって、アクセス1,アクセス2、アクセス3の処理が始まる。また、アクセス1,アクセス2、アクセス3の処理が終了すると、タイミング発生部77からR−S回路1611〜1613にそれぞれリセット信号が与えられる。
【0030】
また、アクセス2許可、アクセス3許可が取り消されると、それが、各サンプル/ホールド回路1622,1623からタイミング発生部77へ伝達されることによって、アクセス2,アクセス3の処理が中断する。それらの取り消しが解除され、それが各サンプル/ホールド回路1622,1623からタイミング発生部77へ伝達されると、アクセス2,アクセス3の処理が再開される。
【0031】
例として、アクセス1、アクセス2、アクセス3という順に優先順位をつけられている系統に対して、図11のタイミング波形図を用いて説明する。
【0032】
まず、アクセス3の要求の指令に対し、R−S回路1613がアクティブになり、割り込み優先処理回路1614はマスク信号3によって上位アクセスが無いことを確認し、アクセス3許可信号を出力することによって、アクセス3の処理が始まる。そして、タイミング発生部17の動作に基づき1回もしくは複数回のアクセスをした後、要求されたアクセスの処理を全て完了したことをもって、R−S回路1613がリセットされる。
【0033】
ところが、アクセス3が許可になっている時、高優先であるアクセス1の要求がきた場合、R−S回路1611がアクティブになり、マスク信号3がアクティブとなり、アクセス3の許可が取り消されてアクセス3の処理は中断され、代わりにアクセス1が許可され、アクセス1の処理が始まる。
【0034】
やがて、アクセス1の処理が終了すると、R−S回路1611がリセットされ、アクセス1の許可が取り消される。このとき、マスク信号3が非アクティブとなり、アクセス3が許可され、待機中のアクセス3の処理が再開される。
【0035】
やがてこの後、さらにアクセス2の要求が入ると、アクセス1の要求が入った場合と同様にして優先度の高いアクセス2の割り込みが優先され、アクセス3の処理は再び中断される。そして、アクセス2の処理が完了した後、アクセス3の処理が再開される。
【0036】
以上のような優先度に対する調停のタイミングは、先ほど説明したタイミング発生部77より生成されたサンプル/ホールド制御信号SHCによって1アクセスサイクルごとに行われ、複数のアクセスが発生した場合、優先度の高いものから順次処理をしていくしくみとなっている。
【0037】
このような構成により、アクセス頻度やFIFOバッファの段数を考慮した、柔軟なDRAMインターフェース回路を実現できる。
【0038】
図12は、特願2001−043742に記載されたDRAMインターフェース回路のもう一つの例を示している。以下、このDRAMインターフェース回路について説明する。全体のブロック図を図12に示すが、図7におけるDRAMインターフェース回路の構成とほぼ同じであり、その一連の動作もほぼ同じものである。違いは、アービタ部16にサンプル/ホールド信号生成回路163を内蔵したことである。アービタ部16の構成は図13に示したものである。
【0039】
図12における、周辺回路のクロックは、DRAM(インターフェース)クロックを2分周した信号であり、これをDフリップフロップ1631においてDRAMインターフェースクロックで打ち抜くことにより同期させており、例えばサンプル/ホールド制御回路1621(サンプル/ホールド制御回路1622,1623についても同様)において、DRAMインターフェースクロックの2回に1回は必ずホールドとさせるものである。
【0040】
そして、上述したように、タイミング発生部17より生成される、サンプル/ホールド制御信号SHCによって、1アクセスサイクル毎のアービタへのフィードバックを可能としている。
【0041】
これに加え、図12における特願2001−043742記載のDRAMインターフェース回路においては、タイミング発生部17における、通常モードやページモードなどの各タイミング発生期間(タイムスロット)をDRAMインターフェースクロックの偶数周期分とし、サンプル/ホールド制御信号SHCが“サンプルモード”で、DRAMインターフェース回路のクロックの2回に1回のタイミングのときのみ、アクセスを受付けることにより、DRAMインターフェース回路内のタイムスロットが全て偶数タイミングになることを特徴としている。すなわち、サンプル/ホールド制御信号における調停を可能とするサンプル期間中において、DRAMクロックの1クロック毎にサンプル動作とホールド動作とを交互に行い、アクセス調停のタイムスロットをDRAMクロックの偶数周期に設定している。
【0042】
これにより、DRAM71の仕様を満たす高速なクロックをDRAMインターフェース回路のみのクロックとし、アドレスカウンタを含む周辺回路のクロックの周波数をDRAMインターフェース回路の周波数のクロックの半分にしても、ページモードの1サイクル基準を考慮したDRAMとの送受信が可能な設計ができる。また、サンプル/ホールド制御信号SHCの生成タイミングを変化させることで、2分周に限らず、整数分周の関係を作ることが可能である。
【0043】
この結果、周辺回路のクロックの周波数を低くできるので、消費電流を低減させ、しかも、全体的なDRAMアクセス回数(処理能力)をほとんど落とさないまま、マージンのある設計を可能としている。
【0044】
【発明が解決しようとする課題】
ここで特願2001−043742におけるDRAMインターフェース回路においては、高速ページモード付きDRAMやEDOモード付きDRAMを主眼においたタイミングを生成することを特徴としていた。
【0045】
しかしながら、メモリ用途の多様化に伴い、さまざまな汎用メモリが登場し、多品種化されたメモリデバイスの選定もスピード、コスト、消費電力などの基準から選ばれるようになっている。特に、主流かつ安価なものを選定する場合は、汎用メモリのコントローラはそれらに対応していなければならない。
【0046】
クロック同期式であるSDRAMを例に挙げると、そのアクセス方法はアドレスマルチプレクス方式という点を除き、リード/ライトおよびリフレッシュ動作のタイミングが従来型DRAMと大きく異なる。よって従来型DRAMのみをコントロールするインターフェース回路では、SDRAMへのアクセスが不可能であった。
【0047】
従来型DRAMから高速動作を目的として発展させたSDRAMであるが、従来型DRAMと等価の速度でアクセスすれば充分な機器に対しては、回路構成を大幅に修正することなく、従来構成を基本としてSDRAMへのアクセスも実現できたほうが回路規模削減等の利点がある。
【0048】
本発明は、上記課題を解決するもので、特願2001−043742におけるDRAMインターフェース回路とほぼ同じ構成にて、SDRAMへのタイミング信号を生成し、同等のアクセスを実現するメモリインターフェース回路を提供することを目的とする。
【0049】
また、一つのメモリインターフェース回路を共用して複数種のメモリに対するアクセスが可能となりメモリデバイス選択の幅を増やすことができるメモリインターフェース回路を提供することを目的とする。
【0050】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項1記載のメモリインターフェース回路は、特願2001−043742記載のDRAMインターフェース回路の構成において、つまり、複数のアクセス系統の調停を行うアービタと、アービタによる調停の可能期間および不能期間を設定するサンプル/ホールド制御部とによって構成されたアービタ部と、
前回のアクセス時と次回のアクセス時とで行アドレスの一致を検出する行アドレス一致検出回路と、前回のアクセス時と次回のアクセス時とでリードライトの切り替わりを検出するリードライト切り換わり検出回路と、前回のアクセス時の動作モードを記憶する前状態記憶回路と、行アドレス一致検出回路、リードライト切り換わり検出回路および前状態記憶回路の出力をデコードして次回のアクセス時の動作モードを設定する所定の数値を生成するデコーダと、デコーダから出力される数値を初期値としてシステムクロックをカウントするタイミング発生カウンタとから構成され、タイミング発生カウンタのカウント値に応じてメモリへのアクセスタイミングを発生させるとともに、調停の可能タイミング/不可能タイミングを示すサンプル/ホールド制御信号を発生するタイミング発生部とを備えた構成において、タイミング発生部とアービタ部とを以下のように構成している。
【0051】
すなわち、タイミング発生部においてSDRAMへのアクセスタイミングを生成するとともに、データバスの制御も行うようにしている。具体的には、タイミング発生部において、前回のアクセス時の動作モード、行アドレス一致検出結果およびリードライト切り換わり検出結果に基づき次回の動作モードを決定してアクセスタイミング信号およびデータバス制御信号を生成するとともに、サンプル/ホールド制御信号を生成する。
【0052】
また、アービタ部において、タイミング発生部より生成したサンプル/ホールド制御信号に応じてアクセス調停を行い、複数のアクセス系統を構成する周辺回路のアドレスカウンタおよびデータバスの制御を行うようにしている。
【0053】
この構成によれば、DRAM用のメモリインターフェース回路を共用してアービタ部や複数のアクセス系統をもつ周辺回路の構成を変えずにSDRAMへのアクセスも可能となる。つまり、一つのメモリインターフェース回路を共用して複数種のメモリに対するアクセスが可能となり、メモリデバイス選択の幅が増える。
【0054】
また、本発明の請求項2記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、アドレスカウンタを含む周辺回路に与える周辺回路クロックをシステムクロックの分周クロックとし、サンプル/ホールド制御信号における調停を可能とするサンプル期間中においてシステムクロックの分周クロック毎にサンプル動作とホールド動作を行い、アクセス調停のタイムスロットをシステムクロックの分周周期に設定したことを特徴とする。
【0055】
この構成によれば、請求項1と同様に、アービタ部や複数のアクセス系統をもつ周辺回路の構成を変えずにSDRAMへのアクセスも可能となる。
【0056】
本発明の請求項3記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、リードアクセスもしくはライトアクセスの要求に対して、タイミング発生カウンタのカウント値をセットし、アクティブコマンドとリードコマンドまたはライトコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする。また、本発明の請求項5記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、リードアクセスもしくはライトアクセス中に行不一致もしくはリード/ライト切り換わりを検出すること、リフレッシュ要求を検出すること、アクセス要求なしを検出することで、プリチャージコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする。
【0057】
これら請求項3と請求項5の構成によれば、従来型DRAMのノーマルアクセスがSDRAMにおいても可能となる。
【0058】
本発明の請求項6記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、タイミング発生部で、リフレッシュ要求に対しカウント値をセットし、リフレッシュコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする。
【0059】
この構成によれば、リフレッシュ要求に対して、タイミング発生部においてアクセス信号を生成することで特殊なコマンド発行に対しても基本回路構成にタイミングを付加する形で実現できる。
【0060】
本発明の請求項11記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、タイミング発生部で、オールプリチャージ要求に対しカウント値をセットし、オールプリチャージコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする。
【0061】
この構成によれば、オールプリチャージ要求に対して、タイミング発生部においてアクセス信号を生成することで特殊なコマンド発行に対しても基本回路構成にタイミングを付加する形で実現できる。
【0062】
本発明の請求項12記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、タイミング発生部で、モードレジスタ設定要求に対しカウント値をセットし、モードレジスタ設定コマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする。
【0063】
この構成によれば、モードレジスタセットのそれぞれ要求に対して、タイミング発生部においてアクセス信号を生成することで特殊なコマンド発行に対しても基本回路構成にタイミングを付加する形で実現できる。
【0064】
本発明の請求項4記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、タイミング発生部で行一致検出をすることによりカウント値をセットし、リードコマンドまたはライトコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする。
【0065】
この構成によれば、従来型DRAMのページアクセスと同じ高速アクセスがSDRAMにおいても可能となる。
【0066】
本発明の請求項7記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、システムクロックを基に、メモリへの供給クロックを生成するメモリ供給クロック生成部を設け、メモリ供給クロック生成部において、タイミング発生部でNOP状態を示すカウント値をデコードしたマスク信号を入力とし、メモリ供給クロックをマスク信号が示すNOP状態時に停止することを特徴とする。
【0067】
この構成によれば、SDRAMに供給するクロックが常に動作しているところを、NOP時に停止することができ、消費電力を抑える効果がある。
【0068】
本発明の請求項8記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、タイミング発生部で、NOP状態への移行を示すカウント値をデコードすることで、パワーダウン制御のCKE信号をディスイネーブルとすることを特徴とする。また、本発明の請求項9記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、タイミング発生部で、NOP状態からの復帰を示すカウント値をデコードすることで、パワーダウン解除制御のCKE信号を生成することを特徴とする。
【0069】
これら請求項8と請求項9の構成によれば、SDRAMのパワーダウンモード制御を容易に行うことができ、消費電力を抑える効果もある。
【0070】
本発明の請求項10記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、タイミング発生部で、リードコマンドからのデータリードタイミングに合わせ、バス制御信号をリード(入力)と設定することを特徴とする。
【0071】
従来型のDRAMであればWE信号がそのまま使用できたのに対し、SDRAMでは別途バスの入出力を切り換えるタイミングを必要としたが、この構成によれば、そのバス制御信号をタイミング発生部にて容易に生成することができる。
【0072】
本発明の請求項13記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、タイミング発生部で、セルフリフレッシュ要求に対しカウント値をセットし、セルフリフレッシュコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成し、前状態記憶回路においてセルフリフレッシュモード状態を記憶する。また、本発明の請求項14記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、タイミング発生部で、セルフリフレッシュ解除要求に対しカウント値をセットし、セルフリフレッシュ解除コマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成し、前状態記憶回路においてセルフリフレッシュモード状態を解除する。
【0073】
これら請求項13と請求項14の構成によれば、セルフリフレッシュ要求と前状態とによりタイミングを生成できることで、他のアクセスと同様なアクセス要求方法にてSDRAMのセルフリフレッシュモードを実現することができる。
【0074】
【発明の実施の形態】
[第1の実施の形態]
つぎに、本発明によるメモリインターフェース回路の第1の実施の形態について説明する。
【0075】
図1は本発明によるメモリインターフェース回路の一例を示すブロック図である。図1において、11はSDRAMであり、アドレスバス、データバスのほかに、CLK(クロック)、RAS(ロウアドレス・ストローブ)、CAS(カラムアドレス・ストローブ)、WE(ライトイネーブル)、CKE(クロックイネーブル)、CS(チップセレクト)等を端子としてもつ。
【0076】
12はSDRAM11にアクセスする時のタイミングを生成するメモリインターフェース回路で、複数のアクセス系統に対応した周辺回路も合わせて図示している。ここで、13〜15は複数のアクセス系統(アドレスカウンタを含む)、16はアービタ部でこれらは従来のものと同じである。
【0077】
17はタイミング生成部である。171は行アドレス一致検出回路、172はリードライト切り換わり検出回路、173は前状態記憶回路で、これらも従来のものと同じである。
【0078】
174は行アドレス一致検出回路171、リードライト切り換わり検出回路172および前状態記憶回路173の出力をデコードして、次回のアクセス時における動作モードを設定するための数値を生成するデコーダであるが、ここでデコードするカウント値は必ずしも従来型DRAMに対するカウント値と一致するとは限らない。
【0079】
175はタイミング発生カウンタであり、デコーダ174の出力値を初期値としてシステムクロックをカウントし、カウント値に応じてSDRAM11へのアクセスタイミング(RAS、CASなど)を発生させるとともに、調停の可能タイミング/不可能タイミングを示すサンプル/ホールド制御信号SHC(H期間:サンプル期間、L期間:ホールド期間)を発生する。また、アドレス切換回路176のタイミングや、データバスの入出力を制御するバス制御信号も生成する。
【0080】
図2はデコーダ174とタイミング発生カウンタ175の動作を示す状態遷移図である。図2には、ACTV(アクティブコマンド)モード、READ/WRITE(リードコマンド/ライトコマンド)モード、リフレッシュモード、PRE(プリチャージコマンド)モード、NOPモードの5つのモードとWAIT期間とがある。
【0081】
図2に示したように、リードアクセスまたはライトアクセスの要求があると、ACTVコマンドを発行し、RASアドレス(行アドレス)を選択する。つぎに自動的にREAD/WRITEコマンドを発行し、CASアドレス(列アドレス)を選択する。この時、次のアクセスがない場合、リフレッシュ要求の場合、アクセス要求だがリード/ライトが切り換わる、もしくは行アドレスが不一致な場合にはプリチャージコマンドを発行し、それぞれ次回の動作モードであるNOPモード、リフレッシュモード、ACTVモードへと移行する。
【0082】
READ/WRITEの時に次回のアクセス要求がリード/ライトの切り換わりがなく、行アドレスも一致したら、再びREAD/WRITEコマンドを発行する。
【0083】
例として、ライト→ライト(ページ)→ライト(ページ)→リード→NOPと遷移したときのタイミング発生カウンタ175の動作を図3に示す。図3には動作モードの変化とタイミング発生カウンタ175のカウント値およびCS信号、RAS信号、CAS信号、WE信号、CLK信号、アドレスバスの状態、データバスの状態、バス制御信号、行アドレス一致検出信号、サンプル/ホールド(S/H)制御信号とが示されている。
【0084】
図3では、タイミング発生カウンタ175は、16進カウンタになっており、NOP状態を示すカウント値“10”からのアクセス要求によりカウンタが動き始める。WAIT期間を経てカウント値“0”でACTVコマンド、カウント値“2”でWRITEコマンドを発行する。この時、リードアクセスかライトアクセスを判別し、WE信号の“H”か“L”を決定する。
【0085】
次に、同じ行アドレスに対するライトアクセスであることからカウンタがそのまま進みカウント値“4”で再びWRITEコマンドを発行する。同じく行アドレスに対するライトアクセスの要求に対し、カウンタを“4”に戻し再度WRITEコマンドを発行する。
【0086】
この後、リードアクセス要求が入ることで、リードライト切り換わり検出がなされカウンタ値を“6”としPREコマンドを発行する。PREが終わるとカウント値“0”としてACTVコマンド、カウント値“2”でREADコマンドを発行する。この時、次回のアクセス要求がないことでカウント値を“6”としPREコマンドを発行し、そのままカウントアップされWAIT期間を経てNOP状態を示すカウント値“10”にてカウント動作を停止する。
【0087】
このように状態の遷移に伴いデコーダ174よりデコードされたカウント値を適時ロードし、タイミング発生カウンタ175のカウント値をもとにSDRAMにアクセスするためのCS、RAS、CAS、WE信号を生成している。また、アドレス切換回路176のRAS、CAS切換タイミングもカウンタ値より行っている。そして、データバスは出力時には、選択されたアクセスのデータを出力し、入力タイミングでは、タイミング発生カウンタ175のカウント値をもとにバス制御信号を入力とし、バスの衝突のないタイミングで入出力の切り換えを行っている。さらに、1回のリードアクセスやライトアクセスに必要なクロック数を考慮し、サンプル/ホールド制御信号を生成することで、1アクセスサイクルごとにアービタ部16によるアクセス調停を行うことを可能とする。
【0088】
リフレッシュ動作に関しては、リードアクセスやライトアクセスの動作とは異なり、タイミング発生部17においてリフレッシュ要求を受け付けることで、1回のリフレッシュコマンドを発生する。このことから図3に示すように、リードアクセスやライトアクセスとは区別した状態遷移をする。
【0089】
他にもSDRAMに対する、オールバンクプリチャージコマンドやモードレジスタ設定コマンドを発行するタイミングを発生させるために、タイミング発生部17においてオールバンクプリチャージ要求やモードレジスタ設定要求を受け付けることで、タイミング発生カウンタ175にてそれぞれのコマンドを発行するためのCS、RAS、CAS、WE信号のタイミングを発生する。モードレジスタ設定コマンドの時は、アドレス切換回路176にて必要なモード設定値に切り換えてアドレス出力する。特に図示はしないが、状態の遷移はリフレッシュ動作と同様に独立に存在させることで実現できる。
【0090】
以上のように、複雑なアクセスが混在するメモリインターフェース回路において、特願2001−043742記載のDRAMインターフェース回路の構成において、タイミング発生部12においてSDRAM11へのアクセスタイミングを生成するとともに、データバスの制御も行うことを特徴とする。これにより、アービタ部16や複数のアクセス系統13〜15をもつ周辺回路の構成を変えずにSDRAM11へのアクセスも可能となる。
【0091】
[第2の実施の形態]
つぎに、本発明の第2の実施の形態におけるメモリインターフェース回路について説明する。第2の実施の形態におけるメモリインターフェース回路の全体のブロック図を図4に示すが、図1における第1の実施の形態のメモリインターフェース回路の構成とほぼ同じであり、その一連の動作もほぼ同じものである。違いはタイミング発生カウンタ175において、メモリ供給クロックのマスク信号を生成し、ゲート回路177にてシステムクロックをマスク信号でゲートしたクロックをSDRAM11へと供給している点である。
【0092】
図4のメモリインターフェース回路における動作を図5に示す。タイミング発生カウンタ175の動作および、CS、RAS、CAS、WE信号、アドレス、データの動作については図3のものと同等である。ここで、マスク信号はタイミング発生カウンタ175のカウント値“10”をデコードして生成されたものであり、“H”であることが、NOP状態であることを示す。CLK信号はゲート回路177にてシステムクロックをマスク信号でゲートしたクロックとなっており、NOP状態の時に停止している。
【0093】
SDRAM11の場合、アクセス時にCLK信号によってコマンドの受け付け、アドレス、データのラッチ、出力のタイミングの同期をとっている。しかしながら、NOP状態、つまりメモリに対するアクセスがない時には、CLK信号の役割はなく、一定周期で動作していること自体が動作電流の消費に繋がってしまうことが一つのデメリットとなる。
【0094】
本発明におけるメモリインターフェース回路では、システムクロックをSDRAMに供給するクロックとして使用するので、自在に変化させることが可能である。そこで、タイミング発生カウンタ175において、NOP状態を示すカウント値をデコードしたものをマスク信号として、システムクロックをマスクすれば、NOP時のCLK信号を停止することが可能となる。
【0095】
これによって、システム全体の消費電力を抑えることができる効果がもたらされる。
【0096】
[第3の実施の形態]
つぎに、本発明の第3の実施の形態におけるメモリインターフェース回路について説明する。第3の実施の形態におけるメモリインターフェース回路では、第1および第2の実施の形態の回路構成におけるタイミング発生カウンタ175において生成するCKE信号について詳しく述べる。
【0097】
SDRAM11のCKE信号とは、CLK信号のイネーブル信号であり、CKE信号がイネーブルかつCLK信号が入力された時に、コマンド受付動作やデータ、アドレスのラッチ、データ出力を行うことができる。CKE信号がディスイネーブル時には、CLK信号の入力は無視され、これらの動作は行われない。CKE信号はそれ以外に、パワーダウン制御の時にも使用する信号である。アクセスをしない時にCKE信号をディスイネーブルとすることが、SDRAMのパワーダウンモードとなり不要な回路を停止させ消費電力を低減することができる仕組みになっている。
【0098】
図6は本発明の実施の形態3におけるメモリインターフェース回路の動作タイミングを示したものである。タイミング発生カウンタ175の動作および、CS、RAS、CAS、WE信号、アドレス、データの動作、そしてマスク信号、CLK信号については図4のものと同等である。ここで、タイミング発生カウンタ175において、NOP状態への移行を示すカウント値(図6では“8”)をデコードし、CKE信号をディスイネーブルとしている。また、NOP状態からの復帰を示すカウント値(図6では“13”)をデコードし、CKE信号をイネーブルとしている。それぞれCKEが“H→L”のときCLK信号が入るとパワーダウンエントリとなり、CKEが“L→H”のときCLK信号が入るとパワーダウン解除となる。
【0099】
以上より、タイミング発生カウンタ175よりNOP状態への移行、NOP状態からの復帰を示すカウント値をデコードし、CKE信号を生成することでSDRAMのパワーダウンモード制御を容易に行うことができ、消費電力を抑える効果が得られる。
【0100】
[第4の実施の形態]
つぎに、本発明の第4の実施の形態におけるメモリインターフェース回路について説明する。第4の実施の形態におけるメモリインターフェース回路では、構成は第1、第2および第3の実施の形態と同じものとし、セルフリフレッシュ動作を行うためのタイミング発生部17の動作の特徴を説明する。
【0101】
セルフリフレッシュモードはSDRAM11の内部でリフレッシュサイクルを行うもので、外部からのリフレッシュアクセスを必要としないモードである。タイミング発生部17においてセルフリフレッシュ要求を受け付けると、タイミング発生カウンタ175のカウント値をもとにセルフリフレッシュコマンドを発行するためのCS、RAS、CAS、WE、CKE信号を生成する。この時、前状態保持回路173にてセルフリフレッシュモードに入ったことを記憶しておく。この後、セルフリフレッシュ解除要求を受け付けることで、セルフリフレッシュを解除するためのCS、RAS、CAS、WE、CKE信号を生成する。前状態保持回路173にてセルフリフレッシュモードを記憶しておくのは、セルフリフレッシュ解除要求以外の要求を受け付けることができないためである。
【0102】
このようにして、セルフリフレッシュ動作に関しても、タイミング発生部17において、他のアクセスと同様に実現することが可能となり、システム動作としてのセルフリフレッシュモードを使用することができる。
【0103】
なお、上記の実施の実施の形態は、図7から図11に示した先行技術をもとに発明されたものであるが、図12および図13に示した先行技術に対しても、図1から図6にかけて説明した発明を適用することが可能である。
【0104】
【発明の効果】
以上説明したように、本発明の請求項1記載および請求項2記載のメモリインターフェース回路においては、特願2001−043742記載のDRAMインターフェース回路の構成において、タイミング発生部においてSDRAMへのアクセスタイミングを生成するとともに、データバスの制御も行うことで、アービタ部や複数のアクセス系統をもつ周辺回路の構成を変えずにSDRAMへのアクセスも可能とし、一つのメモリインターフェース回路を共用して複数種のメモリに対するアクセスが可能となり、メモリデバイス選択の幅を増やすことができる。
【0105】
また、本発明の請求項3記載のメモリインターフェース回路においては、リードアクセスもしくはライトアクセスの要求に対して、タイミング発生カウンタのカウント値をセットし、アクティブコマンドとリードコマンドまたはライトコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴し、本発明の請求項5記載のメモリインターフェース回路においては、リードアクセスもしくはライトアクセス中に行不一致やリード/ライト切り換わり検出、リフレッシュ要求、アクセス要求なしを検出することで、プリチャージコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする。これらにより、従来型DRAMのノーマルアクセスがSDRAMにおいても可能とする。
【0106】
また、本発明の請求項6、11、12記載の内容においては、リフレッシュやオールプリチャージ、モードレジスタセットのそれぞれ要求に対して、タイミング発生部においてアクセス信号を生成することで特殊なコマンド発行に対しても基本回路構成にタイミングを付加する形で実現できる。
【0107】
さらに、本発明の請求項4記載のメモリインターフェース回路は、行一致検出をすることによりカウント値をセットし、リードコマンドまたはライトコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することで、従来型DRAMのページアクセスと同じ高速アクセスがSDRAMにおいても可能とする。
【0108】
また、本発明の請求項7記載のメモリインターフェース回路は、請求項1記載のメモリインターフェース回路において、メモリ供給クロック生成部を設け、タイミング発生部において、NOP状態を示すカウント値をデコードすることによりマスク信号を生成し、メモリ供給クロックを停止することを特徴とし、これにより、SDRAMに供給するクロックが常に動作しているところをNOP時に停止することができ、消費電力を抑える効果がある。
【0109】
さらに本発明の請求項8、9記載のメモリインターフェース回路は、タイミング発生部において、NOP状態への移行、NOP状態からの復帰を示すカウント値をデコードし、CKE信号を生成することを特徴とし、これにより、SDRAMのパワーダウンモード制御を容易に行うことができ、消費電力を抑える効果も得られる。
【0110】
また、本発明の請求項10記載のメモリインターフェース回路は、タイミング発生部において、リードコマンドからのデータリードタイミングに合わせ、バス制御信号をリード(入力)とすることを特徴とすることで、バス制御信号をタイミング発生部にて容易に生成することができる。
【0111】
さらに本発明の請求項13記載のメモリインターフェース回路は、タイミング発生部において、セルフリフレッシュ要求に対しカウント値をセットし、セルフリフレッシュコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成し、前状態記憶回路においてセルフリフレッシュモード状態を記憶し、本発明の請求項14記載のメモリインターフェース回路において、タイミング発生部において、セルフリフレッシュ解除要求に対しカウント値をセットし、セルフリフレッシュ解除コマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成し、前状態記憶回路においてセルフリフレッシュモード状態を解除することを特徴とした。これらにより、セルフリフレッシュ要求と前状態によりタイミングを生成できることで、他のアクセスと同様なアクセス要求方法にてSDRAMのセルフリフレッシュモードを実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態にかかるメモリインターフェース回路の一例の構成を示すブロック図である。
【図2】図1のタイミング発生部における状態の遷移図である。
【図3】図1のタイミング発生部におけるタイミング発生カウンタの動作を示すタイミングチャートである。
【図4】本発明の第2の実施の形態にかかるメモリインターフェース回路の一例の構成を示すブロック図である。
【図5】本発明の第2の実施の形態にかかるメモリ供給クロックのマスク動作の一例を示すタイミング図である。
【図6】本発明の第3の実施の形態にかかるCKE信号によるパワーダウン制御の一例を示すタイミング図である。
【図7】特願2001−043742記載のDRAMインターフェース回路の構成を示すブロック図である。
【図8】図7のタイミング発生部における状態の遷移図である。
【図9】図7のタイミング発生部におけるタイミング発生カウンタの動作を示すタイミングチャートである。
【図10】図7のアービタ部の詳細なブロック図である。
【図11】図10のアービタの動作波形を示すタイミングチャートである。
【図12】特願2001−043742記載のDRAMインターフェース回路のもう一つの例の構成を示すブロック図である。
【図13】図12のアービタ部の詳細なブロック図である。
【符号の説明】
11 SDRAM
12 メモリインターフェース回路
13,14,15 アクセス系統(アドレスカウンタを含む)
16 アービタ部
161 アービタ
1611〜1613 R−S回路(アクセス系アクセス要求受付回路)
1614 割り込み優先処理回路
162 サンプル/ホールド制御回路
1621〜1623 各アクセス系のサンプル/ホールド制御回路
17 タイミング発生部
171 行アドレス一致検出回路
172 リードライト切り換わり検出回路
173 前状態記憶回路
174,774 デコーダ
175,775 タイミング発生カウンタ
176 アドレス切換回路
177 ゲート回路
71 汎用のDRAM
776 RAS/CASアドレス切り換え回路
Claims (14)
- 複数のアクセス系統を有し、メモリを駆動するメモリインターフェース回路であって、
前記複数のアクセス系統の調停を行うアービタと、前記アービタによる調停の可能期間および不能期間を設定するサンプル/ホールド制御部とによって構成されたアービタ部と、
前回のアクセス時と次回のアクセス時とで行アドレスの一致を検出する行アドレス一致検出回路と、前回のアクセス時と次回のアクセス時とでリードライトの切り替わりを検出するリードライト切り換わり検出回路と、前回のアクセス時の動作モードを記憶する前状態記憶回路と、前記行アドレス一致検出回路、前記リードライト切り換わり検出回路および前記前状態記憶回路の出力をデコードして次回のアクセス時の動作モードを設定する所定の数値を生成するデコーダと、前記デコーダから出力される数値を初期値としてシステムクロックをカウントするタイミング発生カウンタとから構成され、前記タイミング発生カウンタのカウント値に応じて前記メモリへのアクセスタイミングを発生させるとともに、調停の可能タイミング/不可能タイミングを示すサンプル/ホールド制御信号を発生するタイミング発生部とを備え、
前記タイミング発生部において、前回のアクセス時の動作モード、行アドレス一致検出結果およびリードライト切り換わり検出結果に基づき次回の動作モードを決定してアクセスタイミング信号およびデータバス制御信号を生成するとともに、サンプル/ホールド制御信号を生成し、前記アービタ部において、前記タイミング発生部より生成したサンプル/ホールド制御信号に応じてアクセス調停を行い、前記複数のアクセス系統を構成する周辺回路のアドレスカウンタおよびデータバスの制御を行うようにしたことを特徴とするメモリインターフェース回路。 - 前記アドレスカウンタを含む前記周辺回路に与える周辺回路クロックを前記システムクロックの分周クロックとし、前記サンプル/ホールド制御信号における調停を可能とするサンプル期間中において前記システムクロックの分周クロック毎にサンプル動作とホールド動作を行い、アクセス調停のタイムスロットを前記システムクロックの分周周期に設定したことを特徴とする請求項1記載のメモリインターフェース回路。
- 前記タイミング発生部において、アクセス要求に対しカウント値をセットし、アクティブコマンドとリードコマンドまたはライトコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする請求項1記載のメモリインターフェース回路。
- 前記タイミング発生部において、行一致検出をすることによりカウント値をセットし、リードコマンドまたはライトコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする請求項1記載のメモリインターフェース回路。
- 前記タイミング発生部において、アクセス中に行不一致もしくはリード/ライト切り換わりを検出すること、リフレッシュ要求を検出すること、アクセス要求なしを検出することで、プリチャージコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする請求項1記載のメモリインターフェース回路。
- 前記タイミング発生部において、リフレッシュ要求に対しカウント値をセットし、リフレッシュコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする請求項1記載のメモリインターフェース回路。
- 前記システムクロックを基に、前記メモリへの供給クロックを生成するメモリ供給クロック生成部を設け、前記メモリ供給クロック生成部において、前記タイミング発生部でNOP状態を示すカウント値をデコードしたマスク信号を入力とし、メモリ供給クロックを前記マスク信号が示すNOP状態時に停止することを特徴とする請求項1記載のメモリインターフェース回路。
- 前記タイミング発生部において、NOP状態への移行を示すカウント値をデコードすることで、パワーダウン制御のCKE信号をディスイネーブルとすることを特徴とする請求項1記載のメモリインターフェース回路。
- 前記タイミング発生部において、NOP状態からの復帰を示すカウント値をデコードすることで、パワーダウン解除制御のCKE信号をイネーブルとすることを特徴とする請求項1記載のメモリインターフェース回路。
- 前記タイミング発生部において、リードコマンドからのデータリードタイミングに合わせ、バス制御信号をリードと設定することを特徴とする請求項1記載のメモリインターフェース回路。
- 前記タイミング発生部において、オールプリチャージ要求に対しカウント値をセットし、オールプリチャージコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする請求項1記載のメモリインターフェース回路。
- 前記タイミング発生部において、モードレジスタ設定要求に対しカウント値をセットし、モードレジスタ設定コマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成することを特徴とする請求項1記載のメモリインターフェース回路。
- 前記タイミング発生部において、セルフリフレッシュ要求に対しカウント値をセットし、セルフリフレッシュコマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成し、前記前状態記憶回路においてセルフリフレッシュモード状態を記憶することを特徴とする請求項1記載のメモリインターフェース回路。
- 前記タイミング発生部において、セルフリフレッシュ解除要求に対しカウント値をセットし、セルフリフレッシュ解除コマンドを発行するためのCS信号、RAS信号、CAS信号、WE信号を生成し、前記前状態記憶回路においてセルフリフレッシュモード状態の記憶を解除することを特徴とする請求項1記載のメモリインターフェース回路。
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