JPH03254257A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子装置等の内部の各ユニットに対して通信
を行ない、それらのユニットを制御する制御装置に関す
るものである。

［従来の技術］ 従来、種々の制御装置においては、その制御対象を制御
する際に、ＣＰＵから直接その制御対象を制御すること
が多かった。例えば第１１図や第１２図に示すように装
置内の異なるユニット１０６．１０７があり、ユニット
１０６が制御ユニットでありユニット１０７が被制御ユ
ニット（たとえばソレノイド等の機構部品の載ったユニ
ット）である。このような場合には、ＣＰＵＩから直接
、信号線を接続して制御対象である被制御ユニットの各
機構部１０１，１０２．１０３゜１０４を制御する（第
１１図）。実際の回路構成においては、制御ユニット１
０６と被制御ユニットとの間にトランジスタ等の増幅手
段等が介在するが第１１図や第１２図では信号の流れの
みに着目して説明をするため省略しである。

また、第１２図に示すように、ＣＰＵＩから直接ではな
く、Ｉ１０拡張デバイス１ａ等を介して制御対象を制御
する場合等があった。

以上の方式によると制御対象の数に比例して信号線（東
線）が増加することになり、機器の小型化には不向きで
ある。

そこで第１３図のようにユニット１０６とユニット１０
７どの間を通信回線１０５を介してやりとりする場合が
考えられる。この通信回線１０５は、パラレルである場
合もあるし、シリアルの場合もある。それらは転送スピ
ードや、その用途に応じて異なる。また、制御対象とな
るユニット１０７は複数の場合の方が通信のメリットも
てるが、説明を理解しやすくするためにユニット１０６
とユニット１０７とが１対１の場合について説明する。

ＣＰＵ　１と、送信手段１０９は、それぞれ独立して機
能しているもので、ＣＰＵＩは送信用レジスタ１０８に
送信データを送る。送信手段１０９は送信用レジスタ１
０８の内容を一定間隔でユニット１０７へ転送する。受
信手段２は受け取ったデータを制御対象の各機構部１０
１．１０２゜１０３．１０４に伝える。

ユニット１０７の制御を行なうためには、外部の状況を
モニタする必要性があるが、外部のモニタ信号を通信回
線を介してＣＰＵＩに取り込む場合の例を第１４図を参
照して説明する。

センサ（例えばマイクロスイ・ソチや、フォトインタラ
プタなど）１１０，１１１，１１２，１１３からの入力
信号は送信手段３によって受信手段１１４へ転送される
。その間の通信回線１１６に関しては、シリアルでもパ
ラレルでもかまわない。受信手段１１４は受信データを
受信用レシス内容を読み取ることができる。つまり、た
えず新しいデータ（この場合機構部１１０，１１１゜１
１２．１１３の状態）が受信用レジスタ１１５に格納さ
れていることになる。

上記送信用レジスタ１０８と受信用レジスタ１１５につ
いて更に詳細に説明する。

第１５図は送信用レジスタ１０８の働きを説明するため
の図であり、この送信用レジスタ１０８は、ＣＰＵ　１
と送信手段１０９か独立して作動するためには必要なも
のであり、送イε先のユニ・ントのビット総数に応した
数たけこのレジスタ１０８も必要となる。

送信用レジスタ１０８をＣＰＬｌｌのあるアドレスにマ
ツピングするために、アドレスバス１３４のアドレス信
号をデコーダ１３５にてデコードしライト信号１３３と
のＡＮＤをとり書き込み信号１３８を作る。この書き込
み信号１３８Ｃ同期して送信データか送信用レジスタＩ
Ｃｌ３に転送される。

一方、送信手段１０９では、その制御回路１３７カ）ら
−のラッチ信号１３９に同期して、送信用レジスタ１０
８の内容をラッチする。つまり、ラッチ１１７のデータ
をラッチ１２５に、ラッチ１１８のデータをラッチ１２
６にという具合いに、それぞれのビットに対応したデー
タを送信手段１０９次に、第１６図は受信用レジスタ１
１５の詳細を説明するための図であり、受信手段】１４
は外部のユニット１０７の送信手段３からのデータを受
けとると書き込みパルス１５２を出力し受信レジスタ１
１５のラッチ１４０〜１４７にデータをラッチする。Ｃ
ＰＵＩか受信用レジスタのマツピングされたアドレス信
号１３４を出力するとデコーダ１４８でデコートされソ
ート信号１４９とＡＮＤをとり受信用レジスタ１１５か
ら受信データを読み込む。

このようにして、通信回線１０５．１１６を介して制御
か行なわれる。

例えばＣＰＵＩからユニッｌ−１０７へデータを送る場
・合、第１７図のようにＣＰＵＩの書き込み信号１３８
と、ユニットの読み出し信号１３９のタイミングがずれ
ている場合には、ＣＰＵ１から出力されるデータ１５３
が送信レジスタ１０８にラッチされるタイミングは第１
７図のデータ１５４の如くでありそのデータが次に送信
手段１０９に読み込まれるタイミングは第１７図のデー
タ１５５に示す如くである。このようにデータ１５４の
変化点以外でデータが読み込まれる場合にはそのデータ
か誤って伝送されることばない。これと同しくＣＰＵＩ
にデータを送る場合にも同様のことかいえる。第１６図
において、受信手段１１４からのデータ１５７は書き込
み信号１５２によって受イ言バッファ１１５にラッチさ
れる。そのタイミングは、第１８図のデータ１５６の如
くである。そのラッチされたデータ１５８をＣＰＵ　１
はリード信号１５１によりＣＰＵＩの内部に取り込む。

このタイミングは第１８図のデータ１５８の如くである
。この図のようにデータ１５６の変化点以外でＣＰＵ　
１がデータを取り込む場合には問題はない。

［発明が解決しようとする課題］ しかしながら、上述した従来技術では次に示すような欠
点がある。

制御対象が第１３図、第１４図の１０１゜１０２．１１
０，１１１のように１ビツトで意味を有する信号の場合
には問題ないが１０３゜１０４．１１２．１１３のよう
に複数ビットで意味を示すような信号の場合、各ビット
が同時に変化するとは限らないので、誤信号が伝達され
る場合かある。

すなわち第１９図に示すようにデータ１５４の変化点で
送信手段１０９かデータをラッチしようとすると、参照
符１５９以降の送信データは保証されないという欠点が
ある。また第２０図に示すように１５６の変化点でＣＰ
ｔＪｌかデータを読み込もうとすると１６０ＪＪ、降の
データは保証されｌよいという欠点がある。

以上の欠点を回避する方法としてＣＰＵＩと送信手段１
０９、あるいはＣＰＵＩと受信手段１１４と、ソフト的
もしくはハード的なハンドシェイクを行なう方法かある
が、付加回路が複雑化し機器のコストアップになる。

本発明の目的は、上記技術的課題を解決し、回路構成を
複雑化することなく、確実なデータを通信して制御対象
の制御を行うことかできる制御装置を提供することであ
る。

［課題を解決するための手段及び作用］本発明によれは
、マイクロプロセッサのマシンサイクルに依存するｆ３
号（例えはアドレスバスとデータバスを共有するＣＰＵ
のアドレスラッチ信号）と、通信手段からのリード要求
信号、もしくはライト要求信号とから通信手段へのリー
ト信号、もしくは受信レジスタのライト信号を発生させ
ることにより、制御装置用の通信におけるデータの誤転
送を防止するものである。

［実施例１］ 第１図は本発明の実施例の構成を示すブロック図であり
、ＣＰＵＩから他のユニット１０７ヘデータを送信する
回路に本発明を適用した例を示す。８は送信用レジスタ
４にデータをラッチするための書き込みパルスである。

ＣＰＵ　１は、処理サイクルに依存する信号として、た
とえばデータバスとアドレスバスを同じ信号線を使用し
時分割でデータバスとアドレスバスと切換え使用するた
めのアドレスラッチ信号７を出力する。すなわちＣＰＵ
Ｉは、いわゆるマルチプレックスバスを有しており、ア
ドレスラッチ信号がハイレベルのとき、前記マルチプレ
ックスバスはアドレスバスとして使用される。

１０は送信手段６が出力するリード要求信号である。こ
のリード要求信号１０は、送信手段６がｎ回目の転送を
終え、次のデータを受けとる準備が出来ている聞出力さ
れる信号である。つまり、この間に送信手段６に対して
リードパルス９を返してやれば送信手段６に送信用デー
タがラッチされ、以降処理、つまり、通信回線１−０５
を経て受信手段２へ通信され、制御対象１０７の各機構
部１０１〜１０４を操作することがてきる。リートパル
ス９は、アドレスラッチ信号７とリード要求信号１０よ
り作るものでリードパルス発生回路５より作られる。こ
のリードパルス発生回路５は、非常に簡単な回路で構成
できる。その構成例を、送信用レジスタ４送信手段６の
入力部を含めて第２図に示す。ＣＰＵ１、送信用レジス
タ４、及び送信用レジスタのアドレスへの書き込み信号
８は従来例で説明したものと同じ働きをするものであり
、負論理のＡＮＤ回路１１が先に述べたリードパルス発
生手段５に相当する。本実施例ではリード要求信号発生
手段１４からのリード要求信号１０とアドレスラッチ信
号７とのＡＮＤをとることによりリードパルス９を発生
している。第３図にＣＰＵＩのアドレス信号１３、デー
タバス１５、アドレスラッチ信号７、及びライト信号１
６のタイミングチャートを示す。データバス１５は時分
割でアドレス信号１７とデータ信号１８を出力している
。

ただし、デコーダ１２は、アドレス信号１３のみデコー
ドし、ブタ−バス１５から出力されるアドレス信号１７
は無視するものとする。このタイミングで先程の変化点
がデータの、ラッチ部とかさなるタイミングを第４図に
記した。７はアドレスラッチ信号、１０はリード要求信
号、１９は送信手段６に取り込まれたデータを示す。８
は送信レジスタ４へ２の書き込みパルスで、２０は送信
レジスタにラッチされたデータを示す。アドレスラッチ
信号７とリード要求信号１０とのＡＮＤをとってリード
パルス９としているために、ＣＰＵＩのライトパルス８
がフォルスとなる時に、リード要求信号１０が出力され
てもすぐにデータをリードせずに、データが確定してい
る部分でデータをラッチすることができる。

以上のように小規模の回路付加でデータを保証できる。

すなわち、送信用レジスタ４は、ＣＰＵＩからデータを
取込み、この動作とは非同期に送信手段６によって取込
んだデータを読取られるが、送信手段６の取込み動作は
ＣＰＵＩがデータを出力しない期間（アドレスラッチ信
号７のローレベルの期間）に行なわれるので、送信手段
６よって読取られるデータが不定となることはない。

［他の実施例］ 先の実施例ではＣＰＵ　１からユニット１０７への送信
に本発明を適用した場合の例を示したが、同様に受信に
も適用することができる。

そのような場合の構成は、第５図のブロック図に示され
る。７は、前記のアドレスラッチ信号と同じものである
。受信手段２２は、外部のユニット１０７のセンサ１１
０〜１１３等の人力を送信手段３を介して受けとると、
ライト要求信号２４を発生する。２３は受信用レジスタ
２１に対するライトパルス２５を発生させるためのライ
トパルス発生回路である。

このライトパルス発生回路２３及び受信用レジスタ２１
について第６図を用いて詳細に説明する。アドレス信号
１３４．デコーダ１４８．ライト信号１４９．ライトパ
ルス１５１は先に述べたものと同様である。受信手段２
２からのライト要求信号２４と、アドレスラッチ信号７
をＡＮＤ回路２６により、ＡＮＤをとって受信レジスタ
２１のライトパルスを作成している。

次に第７図にＣＰＵのリードサイクルのタイミングチャ
ートを参照して説明する。１３４はＣＰＵＩのアドレス
信号、２７はデータバス（但しデータは、参照符３ｏに
示される部分であり、参照符２９に出力されるアドレス
信号は本実施例の回路では使用していない）、７はアド
レスラッチ信号であり、１４９はリード信号である。

先の実施例と同様、データの変化点にかさなる場合のタ
イミングチャートを第８図に示した、７がアドレスラッ
チ信号で、２４は受信手段２２のライトパルスであり、
２５はこれらのＡＮＤをとったラッチパルスである。こ
れにより受信レジスタ２１にラッチされるデータ２７の
変化点てデータが読み取られることはない。すなわちＣ
ＰＵＩのリード信号１５１が出ても、ＣＰＵに取り込ま
れるデータ３１の内容が不安定な時間３２をはずしてラ
ッチパルス２５を発生させることが可能となる。

すなわち、受信用レジスタ２１は、受信手段からデータ
を取込み、この動作とは非同期にＣＰＵ１によって読み
込んだデータを読み取られるが、受信用レジスタ２１の
取込み動作は、ＣＰＵＩがデータを読取らない期間（ア
ドレスラッチ信号７のローレベルの期間）に行われるの
で、ＣＰＵＩによって読取られるデータが不定となるこ
とはない。

［第３の実施例］ 上述した実施例では、マルチプレックスデータバスを有
するＣＰＵを用いて説明したが、その他のＣＰＵでも実
現可能である。第９図及びｉｌ。

図に本発明の第３実施例におけるＣＰＵリート及びライ
ト時のタイミングチャートを示した。アドレス信号３２
，３５、及びリード信号３４．ライト信号３７は先に説
明したＣＰＵのそれと同じ働きをするものである。

メモリ・要求信号３３．３６はＣＰＵがメモリに対して
リード・ライトする場合に出力する信号であり、この信
号の立ち上がりエツジを前述したアドレスラッチ信号７
のかわりとして、回路を構成することにより、同様の回
路を実現することが、できる。すなわち前述のリード要
求信号１ｏ又はライトパルス２４がローレベルの期間で
あってメモリ要求信号３３．３６が立上ったときに、受
信用レジスタ２２のデータの取込み、又は送信用レジス
タ４からのデータの取込みを行う。

この場合は、ＣＰＵ　１はリード信号３４のローレベル
の期間に受信用レジスタ２２からデータを読出し、受信
用レジスタ２２のデータの取込みはメモリ要求信号３３
の立上りで行われるので（第９図）、ＣＰＵＩの読み出
すデータが不定となることはない。

＊　タＣＰ　Ｕ　１による送信用レジスタ４への書込み
はライト信号３７のローレベルの期間に行ねれ、送信手
段６による送信レジスタ４からのデータの取込みはメモ
リ要求信号３６の立上りで行われるので（第１０図）、
送信手段が取込むデータが不定となることはない。

上述したメモリ要求信号３３．３６としては、フ 例えばアドレスストロ−１信号なと利用することができ
るけれども、ライト信号、す７ト信号が出力されていな
い期間に導出される信号ならば、他の信号を利用するこ
ともできる。

［発明の効果コ 以上説明したように、本発明によれば制御装置内での通
信におけるデータ保証が小規模の回路にて実現できる。

装置の小型化に向いているばかりでなく、コスト的にも
メリットかある。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成を示すブロック図、 第２図は、第１図の送信用レジスタ４付近の回路図、 第３図は、送信用レジスタ４へのデータの出力動作のタ
イミングチャート、 第４図は、送信用レジスタ４のデータ授受動作のタイミ
ングチャート、 第５図は、本発明の他の実施例の構成を示すブロック図
、 第６図は、第５図の受信用レジスタ２１付近の回路図、 第７図は、受信用レジスタ２１からのデータの読出し動
作のタイミングチャート、 第８図は、受信用レジスタのデータ授受動作のタイミン
グチャート、 第９図及び第１０図は、本発明のさらに他の実施例にお
ける動作タイミングチャート、第１１図〜第１４図は、
従来技術の構成を示すブロック図、 第１５図及び第１６図は、第１３図及び第１４図にそれ
ぞれ示された送信用レジスタ１０Ｂ及び受信用レジスタ
１１５付近の回路図、 第１７図〜第２０図は第１３図及び第１４図の構成の動
作タイミングチャートである。 １・・・ＣＰＵ、３・・・制御ユニット、４・・・送信
用レジスタ、５・・・リードパルス発生回路、６・・・
送信手段、７・・・アドレスラッチ信号、８．２４・・
・ライトパルス、９・・・リードパルス、１０・・・リ
ード要求信号、１１・・・ＡＮＤ回路、２１・・・受信
用レジスタ、２２・・・受信手段、２３・・・ライトパ
ルス発生回路、２５・・・ラッチパルス、３３．．３６
・・・メモリ要求信号、３４・・・リード信号、３７・
・・ライト信号ラずｐは！７６ １４図 トイ富石２１４９ 顎δ図 ライト信号３７ ０９口 穿１０図 顎／７□□□ 雫！８０ す゛−タ１５８

Claims (5)

【特許請求の範囲】
1. （１）マイクロプロセッサと、前記マイクロプロセッサ
   の制御する制御対象へ送信データを送信する送信手段と
   、前記マイクロプロセッサから前記送信手段へ転送する
   ための送信データをストアする送信データ用レジスタと
   を有する制御装置において、 前記送信手段は、前記送信データ用レジスタからデータ
   を受け取る際にリード要求信号を出力するリード要求信
   号発生手段を有し、 該リード要求信号と前記マイクロプロセッサのマシンサ
   イクルに依存する信号とから前記送信データ用レジスタ
   に対するリード信号を発生するリード信号発生手段を有
   することを特徴とする制御装置。
2. （２）マイクロプロセッサと、前記マイクロプロセッサ
   の制御する制御対象からのデータを受信する受信手段と
   、前記受信手段が前記マイクロプロセッサへ転送するた
   めの受信データをストアする受信データ用レジスタとを
   有する制御装置において、前記受信手段は、前記受信デ
   ータ用レジスタに受信データを書き込む際にライト要求
   信号を出力するライト要求信号発生手段を有し、 前記ライト要求信号と前記マイクロプロセッサのマシン
   サイクルに依存する信号とから前記受信データ用レジス
   タに対するライト信号を発生するライト信号発生手段を
   有することを特徴とする制御装置。
3. （３）前記マイクロプロセッサのマシンサイクルに依存
   する信号は、前記リード信号が有効な期間以外にエッジ
   を有する信号、又は前記ライト信号が有効な期間以外に
   エッジを有する信号であることを特徴とする請求項第１
   項、又は第２項記載の制御装置。
4. （４）前記リード信号が有効な期間以外にエッジを有す
   る信号、又は前記ライト信号が有効な期間以外にエッジ
   を有する信号は、アドレスバスとデータバスを共用して
   いるマルチプレックスデータバスにアドレス信号を出力
   している期間を表わす信号であることを特徴とする請求
   項第３項記載の制御装置。
5. （５）データを送信するデータ送信手段と、前記データ
   送信手段の送信動作とは非同期的にデータを受信するデ
   ータ受信手段と、 前記データ送信手段とデータ受信手段との間に介在され
   、データ送信手段の送信したデータを保持してデータ受
   信手段へ出力可能なレジスタとを含み、レジスタがデー
   タを保持している期間に、前記データ受信手段の受信動
   作を行なうようにしたことを特徴とする制御装置。