JP3522997B2 - 通信回路ならびに通信回路を用いたデータ伝送システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マンチェスタ伝送
路を用いてプロセッサ間通信を行う、通信回路ならびに
通信回路を用いたデータ伝送システムに関する。

【０００２】

【従来の技術】レーダ分野における信号処理はハードウ
ェアとソフトウェアの組み合わせによりなされる。ター
ゲットを検出するまでの処理はハードウェアで行うが、
そのターゲットが将来到達するであろう位置の予測や、
地図データと照らし合わせて詳細な位置を割り出す等の
処理は産業用コンピュータ等比較的大規模なコンピュー
タによりなされる。また、指示器にターゲットを描かせ
るためにはデータをリアルタイムで伝送する必要があ
る。従来はコンピュータ処理のためのデータ伝送と指示
器にリアルタイム表示するためのデータ伝送は、独立し
た伝送路を用い別個になされていた。

【０００３】２地点間でデータ伝送を行う場合、伝送線
の数を少なくするためにシリアル通信が用いられる。コ
ンピュータ間ではＲＳ２３２Ｃ、ＧＰＩＢ、ＳＣＳＩ通
信が多用され、これらはいずれも処理が終わったらその
結果を伝送し、伝送されてきたらそのデータをもとに処
理を行う等、イベント発生をトリガとしてソフトウェア
的にデータ伝送がなされる。これに対し、ハードウェア
的にリアルタイム伝送するものにマンチェスタ伝送があ
る。リアルタイムとは、例えばレーダの動作タイミング
に同期したタイミングでデータ伝送を行うことを指す。
パルスドップラーレーダの場合、ある一定周期でパルス
状の電波を空間に放射している。周波数等はこの周期に
合わせ切り替えなければならない。マンチェスタ伝送で
は、このようなハードウェアのタイミングに同期してリ
アルタイム制御コードを伝送するする。ハードウェアで
シリアル伝送する場合には、シリアルデータとこれに同
期したクロック、そしてデータの区切りを示すストロー
ブが必要であり、これらを１本の伝送ラインで実現する
ためにマンチェスタコード（データの遷移をコード化）
を用いて行われる。

【０００４】図３に、レーダ分野における信号処理系の
うち、コンピュータとのインタフェース部分の構成をブ
ロック図で示した。図中、マイクロプロセッサ３１、３
２は、上述したコンピュータに演算を行わせるためのの
インタフェースとして使用するものであり、マイクロプ
セッサ３１はハードウェアで検出されたデータをコンピ
ュータで処理できるデータフォーマットに変換するもの
であり、マイクロプロセッサ３２は、マイクロプロセッ
サ３１から伝送されてきたデータをコンピュータに送信
するために設けられる。各マイクロプロセッサ３１、３
２は、それぞれが持つＣＰＵバス３３、３４にそれぞれ
ＳＩＯ３５、３６を接続し、唯一本のデータ線路で構成
されるシリアル伝送路３７を介して交信を行う。ＳＩＯ
３７として、調歩同期式通信回路が例示されている。一
方、リアルタイム制御コードは、マンチェスタ通信回路
３８、３９間で上記伝送路３７とは独立して設けられる
シリアル伝送路４０を介して交信がなされる。４１、４
２はリアルタイム制御コード生成回路である。

【０００５】パルスドップラーレーダの場合、ある一定
周期でパルス状の電波を空間に放射している。

【０００６】周波数等はこの周期に合わせ切り替えなけ
ればならない。マンチェスタ伝送は、このようにハード
ウェアのタイミングに同期してリアルタイム制御コード
を伝送する。

【０００７】

【発明が解決しようとする課題】上述したマンチェスタ
伝送は、マイクロプロセッサ間のデータ伝送には適しな
い。マイクロプロセッサ間のデータ伝送は、ある処理が
終わったらその結果を伝送し、伝送されてきたデータを
元に処理を行う等、イベント発生をトリガとし、ハード
ウェアの処理とは非同期になされるからである。従っ
て、マイクロプロセッサ間のデータ通信に用いられる、
例えば調歩同期式伝送もまた、リアルタイム制御コード
の伝送に適しない。リアルタイム制御コードの伝送は、
ハードウェアのタイミングに同期して伝送するからであ
る。このため、従来はそれぞれ別個の通信路を用い、独
立してデータ通信を行っていた。

【０００８】リアルタイム制御は、送信するための諸元
を制御するだけでなく、受信信号に対する信号処理等の
制御にも用いられる。つまり、レーダのハードウェアは
全てこのタイミングを基本として動作しているものであ
り、従って、データ伝送もこのタイミングに同期して行
わなければならない。

【０００９】本発明は上記事情に鑑みてなされたもので
あり、ハードウェアに同期したリアルタイム制御コード
とマイクロプロセッサ間のデータ通信をマンチェスタ伝
送方式によって唯１個の伝送線路によって実現しうる通
信回路ならびに通信回路を用いたデータ伝送システムを
提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明のデータ伝送シス
テムは、データ処理を行うコンピュータと、コンピュー
タにより制御される制御対象とが通信回路を介して接続
され、上記通信回路は、制御対象により生成されるデー
タをコンピュータで処理できるデータに変換する第１の
マイクロプロセッサと、第１のマイクロプロセッサから
送信されたデータをコンピュータへ送信する第２のマイ
クロプロセッサと、上記マイクロプロセッサ間を伝送す
るデータを一時格納するデータバッファと、データバッ
ファに対するデータの収納状態を示す信号とマンチェス
タコード変復調のために使用される同期信号とを論理演
算することにより、データバッファに対するリード／ラ
イト信号を生成するメモリ制御回路と、データバッファ
からの、あるいはデータバッファに対するリードライト
データが保持される第１のラッチ回路と、制御対象か
ら、あるいは制御対象へ供給すべきリアルタイム制御コ
ードがラッチされる第２のラッチ回路と、第１と第２の
ラッチ回路出力を結合あるいは分離し、マンチェスタコ
ードに変復調する、それぞれ第１、第２のデータ変換回
路と、第１、第２のデータ変換回路を接続するマンチェ
スタデータ線路とから成ることを特徴とする。

【００１１】

【００１２】本発明の通信回路は、プロセッサ間データ
伝送を行うためのデータが格納されるデータバッファ
と、データバッファに対するデータの収納状態を示す信
号とマンチェスタコード変調のために使用される同期信
号とを論理演算することによりデータバッファに対する
リード信号を生成するメモリ制御回路と、メモリ制御回
路により生成されるリード信号をトリガとしてデータバ
ッファから読み出されるデータを保持する第１のラッチ
回路と、外部から到来するリアルタイム制御コードがマ
ンチェスタ変調のために使用される同期信号の到来によ
り保持される第２のラッチ回路と、上記第１と第２のラ
ッチ回路出力を結合し、入力される並列データを直列デ
ータに変換する並直列変換回路と、並直列変換回路出力
にマンチェスタ変調を施し、マンチェスタ伝送路を介し
てデータの送信を行うマンチェスタ変調回路を具備する
ことを特徴とする。また、マンチェスタ伝送路を介して
到来するマンチェスタコードを復調するマンチェスタ復
調回路と、マンチェスタ復調回路により得られるマンチ
ェスタコードをリアルタイム制御コードとプロセッサ間
通信のためのデータに分離して並列信号に変換する直並
列変換回路と、直並列変換回路出力のうちプロセッサ間
通信を行うためのデータが復調のために使用される同期
信号をトリガとして保持される第１のラッチ回路と、上
記直並列変換回路出力のうちリアルタイム制御コードを
保持する第２のラッチ回路と、上記第１のラッチ回路を
介してプロセッサ間データ伝送を行うためのデータが格
納されるデータバッファと、データバッファに対するデ
ータの収納状態を示す信号とマンチェスタコード復調の
ために使用される同期信号とを論理演算することにより
データバッファに対するライト信号を生成するメモリ制
御回路とを具備することも特徴とする。

【００１３】本発明により、ハードウェアのタイミング
で制御されるリアルタイム制御コードの伝送と、マイク
ロプロセッサ間のデータ通信を１個の伝送線路により実
現できる。

【００１４】

【発明の実施の形態】図１は本発明の実施形態を示すブ
ロック図である。図において、１１、２１はマイクロプ
ロセッサである。マイクロプロセッサ１１はハードウェ
アで検出されたデータをコンピュータで処理できるかた
ちに変換するために設けられ、マイクロプロセッサ２１
はマイクロプロセッサ１１から伝送されてきたデーを産
業用コンピュータ等比較的大型のコンピュータに送り込
むためのものである。マイクロプロセッサ１１、２１は
それぞれＣＰＵインタフェース１２、２２を介してＦＩ
ＦＯメモリ１３、２３に接続される。ＦＩＦＯ（Ｆｉｒ
ｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）メモリとして米国Ｉ
ＤＴ社製のＣＭＯＳパラレルＦＩＦＯ（ＩＤＴ７２０
５）が用いられ、エンプティフラグＥＦが内蔵される。
１６、１７はラッチ回路である。ラッチ回路１６にはＦ
ＩＦＯメモリ１３から読み出されたデータがインバータ
とアンドゲートで構成されるリード信号生成回路１４出
力であるリード信号のタイミングと同期して保持され、
ラッチ回路１７にはマンチェスタ変調のために生成され
る同期信号ＳＹＮＣの到来と同期してリアルタイム制御
コードが保持される。リード信号生成回路１４はＦＩＦ
Ｏメモリ１３内蔵のエンプティフラグＥＦをインバータ
ゲートにて反転した信号と上述した同期信号ＳＹＮＣと
を論理積条件（負論理）をとる論理回路で構成される。
１８は並直列変換回路（Ｐ／Ｓ）である。並直列変換回
路１８にはラッチ回路１６、１７がカスケード接続さ
れ、ここでＦＩＦＯデータとリアルタイム制御コードが
時系列的に接続され、マンチェスタ変調回路１９に供給
される。

【００１５】マンチェスタ変調回路１９にて変調処理を
受けた信号は唯一個のデータ伝送線路１０を介してマン
チェスタ復合回路２９に供給される。マンチェスタ変調
回路１９と復調回路２９の内部構成は図２に例示されて
いる。図中、（ａ）はマンチェスタコードのデータ波形
を、（ｂ）は変調回路、（ｃ）は復調回路の概略内部構
成を示す。マンチェスタコードでは常にビット間隔の中
央付近で状態変化を起こす。つまり、データが“１”な
ら“Ｈｉｇｈ”と“Ｌｏｗ”の変化でなり、“０”なら
“Ｌｏｗ”から“Ｈｉｇｈ”である。マンチェスタコー
ドの変調は、フリップフロップをクロックするために２
個のエクスクルーシブＯＲが用いられ、位相反転したク
ロックを作ることによりなされる。マンチェスタコード
の復調にはエクスクルーシブＯＲが１個必要であり、そ
の入力にはデータとクロックが使われる。マンチェスタ
変調、復調の原理については従来から周知であり、ま
た、本発明の主旨と直接関係しないため、これ以上の説
明は省略する。

【００１６】マンチェスタ復合回路２９には復調のため
の同期信号ＳＹＮＣが供給されており、ここで復調され
たデータは、直並列変換回路Ｓ／Ｐ２８を経由してパラ
レルデータに変換され、ここで分離されたデータはそれ
ぞれ、ラッチ回路２６、２７に供給される。ラッチ回路
２６に保持されたデータは、ライト信号生成回路２４に
より生成される信号ＷＲＩＴＥのタイミングでＦＩＦＯ
メモリ２３に供給される。ライト信号生成回路２５は、
ＦＩＦＯメモリ２３内蔵のエンプティフラグＥＦの内容
を反転した結果と復調同期信号ＳＹＮＣとを論理積（負
論理）をとる論理回路により構成される。

【００１７】ラッチ回路２７に保持されたデータはリア
ルタイム制御コードとしてリアルタイム制御を要する図
示せぬ指示器等へ出力される。

【００１８】以下、図１に示した本発明実施形態の動作
について詳細に説明する。

【００１９】図示せぬコンピュータ本体により生成され
るデータはマイクロプロセッサ１１に供給される。マイ
クロプロセッサ１１で受信されたデータは、ＣＰＵイン
タフェース回路１２を介してＦＩＦＯメモリ１３に逐次
バッファリングされる。ＦＩＦＯメモリ１３におけるバ
ッファリングのための領域空き情報は内蔵するエンプテ
ィフラグ（ＥＦ）により常に表示されている。バッファ
ＦＵＬＬであって、外部からマンチェスタ変調のための
同期信号（ＳＹＮＣ）が到来したときにＦＩＦＯメモリ
１３にバッファリングされたデータが読み出され、ラッ
チ回路１６に保持される。一方、ラッチ回路１７には図
示せぬハードウェアによりアルタイム制御コードが生成
され、保持される。ラッチ回路１６、１７はカスケード
接続されており、ここで結合されたデータは、並直列変
換回路１８にロードされ、マンチェスタ変調のために供
給される同期信号単位でシリアルデータに変換される。
ここで生成されるシリアルデータは図２に示すマンチェ
スタ変調回路１９へ供給され、ここで変調されたデータ
は、マンチェスタデータ線路１０を介して受信側のマン
チェスタ復調回路２９へ供給される。

【００２０】図２にその概要を示すマンチェスタ複調回
路２９で復調されたシリアルデータは、直並列変換回路
２８に供給され、ここでパラレルデータに変換されたデ
ータは、プロセッサ間通信データならびにリアルタイム
制御コードに分離され、それぞれ、ラッチ回路２６、２
７に供給され、保持される。ここでデータが保持される
タイミングは、復調のために生成される同期信号ＳＹＮ
Ｃによる。ラッチ回路２６に保持されたプロセッサ間通
信データは、論理回路２５により生成されるライト信号
に基づきＦＩＦＯメモリ２３に蓄えられる。ライト信号
はエンプティフラグをチェックしてバッファに空きがあ
って、かつ、同期信号が到来したときにデータ書き込み
のトリガとして生成されるものである。ＦＩＦＯメモリ
２３に蓄えられたデータは、ＣＰＵインタフェース回路
２２を介してマイクロプロセッサ２１に取り込まれ、図
示せぬコンピュータ本体に伝えられ処理される。一方、
ラッチ回路２７に保持されたリアルタイム制御コードは
図示せぬハードウェアに供給され、所望のハードウェア
処理がなされるものである。以上説明のように本発明
は、リアルタイム制御コードとマイクロプロセッサ間の
データ通信を１個の伝送線路で実現したものである。こ
のために、従来この種装置（マンチェスタ伝送）が持つ
コンポーネントに、ＦＩＦＯメモリならびにラッチ回
路、そして論理回路が付加されるものであり、このこと
により、部品点数の削減がはかれ、システムを廉価に構
築できる。

【００２１】

【発明の効果】以上説明のように本発明は、ハードウェ
アに同期したリアルタイム制御コードとマイクロプロセ
ッサ間のデータ通信をマンチェスタ伝送方式によって唯
１個の伝送線路によって実現しうる通信回路ならびに通
信回路を用いたデータ伝送システムを提供するものであ
る。

【００２２】ターゲットを検出するまでの処理をハード
ウェアで行い、そのターゲットが将来到達するであろう
位置の予測や、地図データと照らし合わせて詳細な位置
を割り出す等の処理をコンピュータにより実現する分
野、例えば、レーダにおける信号処理において得られる
効果が大きく、部品点数の削減がはかれ、このことによ
る信頼性の向上がはかれるといった派生的効果も得ら
れ、システム構成を廉価に構築できる。

【図面の簡単な説明】

【図１】本発明の実施形態を示すブロック図。

【図２】本発明で採用される、マンチェスタ伝送を実現
するための変復調動作を説明するために引用した図。

【図３】従来におけるレーダ系とコンピュータとのデー
タ交換を説明するために引用した図。

【符号の説明】

１０…マンチェスタ伝送路、１１、２１…マイクロプロ
セッサ、１３、２３…ＦＩＦＯメモリ、１４、２４…リ
ード／ライト信号生成回路、１６、１７、２６、２７…
ラッチ回路、１８、２８…並／直列変換回路、１９、２
９…マンチェスタ変復調回路。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 プロセッサ間データ伝送を行うためのデ
   ータが格納されるデータバッファと、データバッファに
   対するデータの収納状態を示す信号とマンチェスタコ−
   ド変調のために使用される同期信号とを論理演算するこ
   とによりデータバッファに対するリード信号を生成する
   メモリ制御回路と、メモリ制御回路により生成されるリ
   ード信号をトリガとしてデータバッファから読み出され
   るデータを保持する第１のラッチ回路と、外部から到来
   するリアルタイム制御コードがマンチェスタ変調のため
   に使用される同期信号の到来により保持される第２のラ
   ッチ回路と、上記第１と第２のラッチ回路出力を結合
   し、入力される並列データを直列データに変換する並直
   列変換回路と、並直列変換回路出力にマンチェスタ変調
   を施し、マンチェスタ伝送路を介してデータの送信を行
   うマンチェスタ変調回路を具備することを特徴とする通
   信回路。
2. 【請求項２】 マンチェスタ伝送路を介して到来するマ
   ンチェスタコードを復調するマンチェスタ復調回路と、
   マンチェスタ復調回路により得られるマンチェスタコー
   ドをリアルタイム制御コードとプロセッサ間通信のため
   のデータに分離して並列信号に変換する直並列変換回路
   と、直並列変換回路出力のうちプロセッサ間通信を行う
   ためのデータが復調のために使用される同期信号をトリ
   ガとして保持される第１のラッチ回路と、上記直並列変
   換回路出力のうちリアルタイム制御コードを保持する第
   ２のラッチ回路と、上記第１のラッチ回路を介してプロ
   セッサ間データ伝送を行うためのデータが格納されるデ
   ータバッファと、データバッファに対するデータの収納
   状態を示す信号とマンチェスタコード復調のために使用
   される同期信号とを論理演算することによりデータバッ
   ファに対するライト信号を生成するメモリ制御回路とを
   具備することを特徴とする通信回路。
3. 【請求項３】 データ処理を行うコンピュータと、コン
   ピュータにより制御される制御対象とが通信回路を介し
   て接続され、上記通信回路は、制御対象により生成され
   るデータをコンピュータで処理できるデータに変換する
   第１のマイクロプロセッサと、第１のマイクロプロセッ
   サから送信されたデータをコンピュータへ送信する第２
   のマイクロプロセッサと、上記マイクロプロセッサ間を
   伝送するデータを一時格納するデータバッファと、デー
   タバッファに対するデータの収納状態を示す信号とマン
   チェスタコード変復調のために使用される同期信号とを
   論理演算することにより、データバッファに対するリー
   ド／ライト信号を生成するメモリ制御回路と、データバ
   ッファからの、あるいはデータバッファに対するリード
   ライトデータが保持される第１のラッチ回路と、制御対
   象から、あるいは制御対象へ供給すべきリアルタイム制
   御コードがラッチされる第２のラッチ回路と、第１と第
   ２のラッチ回路出力を結合あるいは分離し、マンチェス
   タコードに変復調する、それぞれ第１、第２のデータ変
   換回路と、第１、第２のデータ変換回路を接続するマン
   チェスタデータ線路とから成ることを特徴とするデータ
   伝送システム。