KR200182726Y1 - 외부클럭에 동기되어진 데이터 변환 장치 - Google Patents
외부클럭에 동기되어진 데이터 변환 장치 Download PDFInfo
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Abstract
본 고안은 외부클럭에 동기되어진 데이터 변환 장치에 관한 것으로, 특히 외부장비에서 생성되는 클럭에 동기된 데이터를 퍼스널 컴퓨터와 외부장비의 상호간 직렬/병렬로 데이터를 송/수신하여 외부장비의 상태를 점검하는 분야에 적용토록 함으로써, 간단한 로직에 의한 데이터 변환을 통하여 외부장비의 상태를 감시하고 외부장비의 명령을 전달할 수 있도록 하는 것을 특징으로 하는 외부클럭에 동기되어진 데이터 변환 장치에 관한 것이다.
Description
본 고안은 외부클럭에 동기되어진 데이터 변환 장치에 관한 것으로, 특히 외부장비에서 생성되는 클럭에 동기된 데이터를 퍼스널 컴퓨터와 외부장비의 상호간 직렬/병렬로 데이터를 송/수신하여 외부장비의 상태를 점검하는 분야에 적용토록 함으로써, 간단한 로직에 의한 데이터 변환을 통하여 외부장비의 상태를 감시하고 외부장비의 명령을 전달할 수 있도록 하는 것을 특징으로 하는 외부클럭에 동기되어진 데이터 변환 장치에 관한 것이다.
종래의 이와 같은 기능을 수향하는 보드는 고가이며 외부장비와의 인터페이스를 하기 위해서는 보드내에 별도의 마이크로프로세서가 장착되었기 때문에 프로그래밍하는 어려움이 있었으며, 많은 시간적인 손실과 경제적인 손실을 감수해야만 했었다.
즉, 퍼스널 컴퓨터를 이용하여 외부장비를 점검하는 장치에를 구성함에 있어서 모두 병렬 처리에 의하여 데이터 송수신을 하기 때문에 별도의 마이크로프로세서를 이용한 프로그램 제어가 필요하므로 고가의 장비 사용이 불가피 하여 경제적인 손실이 유발되는 것이다.
또한, 데이터 이동시 퍼스널 컴퓨터의 속도와 외부장비의 속도차가 발생하기 때문에 병렬처리에 의한 데이터 송수신이 큰 위력을 발휘하기 힘든 문제가 있었다.
본 고안은 상기와 같은 문제를 해결코자 하는 것으로, 별도의 마이크로프로세서를 사용하지 않고, 직렬 데이터를 병렬 데이터로 변환하고, 병렬 데이터를 직렬 데이터로 변환하는 방식을 이용하여 외부장비에 명령을 전달토록 함으로써, 고가의 장비를 이용하지 않고도 퍼스널 컴퓨터와 외부장비 사이에 원할한 데이터 송수신이 이루어질 수 있도록 하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 수단으로,
본 고안은 외부장비에서 생성되는 클럭에 동기된 데이터써 외부장비의 상태를 점검하는 퍼스널 컴퓨터와;
병렬 데이터를 직렬 데이터로 변환하는 방식에 의해 컴퓨터의 데이터를 외부장비에 보내는 병렬/직렬 쉬프트 레지스터와;
직렬 데이터를 병렬 데이터로 변환하는 방식에 의해 외부장비의 데이터를 컴퓨터에 보내는 직렬/병렬 쉬프트 레지스터와;
병렬로 변환된 데이터를 저장하는 역할을 하는 메모리와;
퍼스널 컴퓨터 제어신호와 외부장비 제어신호로부터 각각의 디바이스를 제어하는 신호를 만드는 로직 디바이스를 포함하여 구성함이 특징이다.
도 1은 본 고안에 있어서 외부클럭에 동기되어진 데이터를 변환하는 구성 블록도.
도 2는 본 고안에 있어서 외부클럭에 동기되어진 데이터를 변환하는 상세 구성도.
* 도면의 주요부분에 대한 부호의 설명 *
10: 퍼스널 컴퓨터
20: 병렬/직렬 쉬프트 레지스터
30: 직렬/병렬 쉬프트 레지스터
40: 메모리
50: 로직 디바이스
60: 외부장치
이하에서 도면을 참조로 본 고안을 보다 상세히 설명하면 다음과 같다.
본 고안의 구성은 도 1에 도시한 바와같이, 외부장비(60)에서 생성되는 클럭에 동기된 데이터써 외부장비의 상태를 점검하는 퍼스널 컴퓨터(10)와;
병렬 데이터를 직렬 데이터로 변환하는 방식에 의해 컴퓨터의 데이터를 외부장비에 보내는 병렬/직렬 쉬프트 레지스터(20)와;
직렬 데이터를 병렬 데이터로 변환하는 방식에 의해 외부장비의 데이터를 컴퓨터에 보내는 직렬/병렬 쉬프트 레지스터(30)와;
병렬로 변환된 데이터를 저장하는 역할을 하는 메모리(40)와;
퍼스널 컴퓨터 제어신호와 외부장비 제어신호로부터 각각의 디바이스를 제어하는 신호를 만드는 로직 디바이스(50)를 포함하여 구성한다.
상기와 같이 구성하는 본 고안은 외부장비(60)로부터 생성되는 클럭에 동기 되어진 32비트 직렬 데이터(도 2의 EX_DAT2)가 올 경우 로직 디바이스(50)의 제어 신호에 의해 이 데이터는 병렬 데이터로 변환되어지며, 외부장비(60)로부터의 32비트 데이터가 전부 다 수신되면 퍼스널 컴퓨터(10)로 인터럽트를 발생하여 퍼스널 컴퓨터(10)로부터 외부장비(60)로 보내지는 데이터는 병렬/직렬 쉬프트 레지스터(20)에 의해 수행된다.
상기 퍼스널 컴퓨터(10)의 병렬 데이터는 16비트씩 병렬/직렬 쉬프트 레지스터(LS597*4, 20)에 보내지며 로직 디바이스(50)의 제어 신호에 의해 직렬 데이터(도 2의EX-DAT1)로 변환된다.
이때 병렬 데이터를 직렬 데이터로 변환하기 위하여 생성되는 클럭은 외부장비(60)에 의해 발생되는바, 도 2에서 보는 바와 같이 SELECT1은 퍼스널 컴퓨터(10)로부터 오는 32비트 데이터 중 상위 16비트를 병렬 - 직렬로 변환하기 위한 신호이며, SELECT2는 퍼스널 컴퓨터(10)로부터 오는 32비트 데이터 중 하위 16비트를 병렬 - 직렬로 변환하기 위한 신호이다.
그리고, SRLD 신호는 병렬 - 직렬로 입력 래치된 각각의 8비트 데이터를 직렬 출력버퍼로 로딩하기 위한 신호이이며, /SRCS1 ~ /SRCS4 신호는 직렬/병렬 변환 쉬프트 레지스터(LS595*4, 30)의 출력을 이에이블 시키기 위한 신호이다.
그리고, RESET 신호는 병렬/직렬 쉬프트 레지스터(20)를 초기 상태로 만들 경우 사용되며, RCK 신호는 직렬/병렬 쉬프트 레지스터(30)의 8비트 데이터를 출력 버퍼에 래치시키는 신호이다.
따라서, 상기와 같은 본 고안을 이용하게 되면 외부장비에서 생성되는 클럭에 동기된 데이터를 퍼스널 컴퓨터와 외부장비의 상호간 직렬/병렬로 데이터를 송/수신하여 외부장비의 상태를 점검하는 분야에 적용토록 함으로써, 간단한 로직에 의한 데이터 변환을 통하여 외부장비의 상태를 감시하고 외부장비의 명령을 전달할 수 있게 된다.
상술한 바와같이, 본 고안은 간단한 로직에 의한 데이터 변환을 통하여 외부장비의 상태를 감시하고, 외부장비에 명령을 전달함으로써 시간적, 경제적인 감소 효과를 제공한다.
Claims (1)
- 외부장비(60)에서 생성되는 클럭에 동기된 데이터써 외부장비의 상태를 점검하는 퍼스널 컴퓨터(10)와;병렬 데이터를 직렬 데이터로 변환하는 방식에 의해 컴퓨터의 데이터를 외부장비에 보내는 병렬/직렬 쉬프트 레지스터(20)와;직렬 데이터를 병렬 데이터로 변환하는 방식에 의해 외부장비의 데이터를 컴퓨터에 보내는 직렬/병렬 쉬프트 레지스터(30)와;병렬로 변환된 데이터를 저장하는 역할을 하는 메모리(40)와;퍼스널 컴퓨터 제어신호와 외부장비 제어신호로부터 각각의 디바이스를 제어하는 신호를 만드는 로직 디바이스(50)를 포함하여 구성함을 특징으로 하는 외부클럭에 동기되어진 데이터 변환 장치.
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR2020000000028U KR200182726Y1 (ko) | 2000-01-03 | 2000-01-03 | 외부클럭에 동기되어진 데이터 변환 장치 |
Publications (1)
Publication Number | Publication Date |
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KR200182726Y1 true KR200182726Y1 (ko) | 2000-05-15 |
Family
ID=19636014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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KR (1) | KR200182726Y1 (ko) |
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