JP2003177859A - 操作キー入力制御装置 - Google Patents

Abstract

(57)【要約】 【課題】キー操作基板と制御回路基板との間の配線本数
を少なくし、且つ、キー操作部の小さな回路構成にて安
定した動作が実現可能な操作装置を実現することを課題
とする。 【解決手段】タイミングコントロール回路１３２は、Ｃ
ＰＵ１０からのアクセスをトリガとして、ＬＯＡＤ信号
を送出する。ＬＯＡＤ信号を受けたパラレルシリアル変
換器２３，２４は、操作キーの操作状態を検知するとと
もに、同時並行的に取得した操作状態に関するデータを
シリアルデータに変換して出力する。このシリアルデー
タは、シリアルパラレル変換器１３１に転送されて、パ
ラレルデータに変換される。また、シリアルパラレル変
換器１３１、タイミングコントロール回路１３２はフィ
ールドプログラマブルデバイス１３によって形成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、記録再生装置な
どのＣＰＵによって制御される電子機器における、操作
キーの入力制御に関する。

【０００２】

【従来の技術】図３は、従来の操作キー入力制御回路の
構成を示す図である。操作キー入力制御回路は、マイコ
ン４１を備えるコントロール回路基板４と、キーマトリ
クス回路５１を備える操作基板５とからなる。

【０００３】キーマトリクス回路５１は、４×４のマト
リクス状に配置されたスイッチを備えており、各スイッ
チの操作状態を検知することにより電子機器に対する操
作を入力可能としている。図は、"１"〜"９"および"Ａ"
〜"Ｇ"の１６個のキーに対応したキーマトリクス回路５
１を示している。

【０００４】図４は従来の操作キー入力制御回路の動作
を説明するためのタイミング図である。この例では、キ
ーマトリクス回路５１のキー"６"と、キー"Ｇ"が同時に
押された場合の動作を示している。

【０００５】マイコン４１の出力ポートＰＢ３〜ＰＢ０
に順番にパルスを出力し、その各タイミングにおける入
力ポートＰＡ３〜ＰＡ０のＨ／Ｌレベルを検出すること
によって、操作キーの入力状態を知ることができる。し
たがって、図４で示した例では、出力ポートＰＢ３のス
キャン時において、入力ポートＰＡ３においてＬレベル
を検出していることから、キー"Ｇ"が入力されていると
判断することができる。同様に、出力ポートＰＢ１のス
キャン時において、入力ポートＰＡ１においてＬレベル
を検出していることから、キー"６"が入力されていると
判断することができる。

【０００６】なお、操作キーのスキャン間隔Ｔが、キー
入力の時間分解能になり、通常は、５〜１０ｍ秒程度と
することが一般的である。また、マイコン４１の出力ポ
ートＰＢ３〜ＰＢ０に出力するパルスＰは、安定動作を
させるため数十マイクロ秒から数百マイクロ秒程度にす
ることが一般的である。これらの処理は、マイコン４１
により制御される。

【０００７】

【発明が解決しようとする課題】従来の操作キー入力制
御回路は以上のごとく構成されている。そして、操作キ
ーを備える多くの電子機器では、その全体制御を行う中
枢部である制御部（図３の例ではコントロール回路基板
４が該当する）と、操作キーの入力部（図３の例では操
作基板５が該当する）とが機器の構成上分離される場合
が多い。

【０００８】このため、図３で示した構成であれば、キ
ーマトリクス回路４１を構成するための制御線をコネク
ター等を介してコントロール回路基板３側と接続する必
要があり、この例では、キーマトリクス回路４１とコン
トロール回路基板３との間に８本の制御線が必要とな
る。同様の構成で、例えば、操作キーの数が５０個にな
った場合、１５本の制御線を接続する必要がある。

【０００９】このように、操作キーの数が増えればそれ
に応じて、コントロール回路基板４と、操作基板５との
間に制御線の数を増やす必要があり、コントロール回路
基板４と、操作基板５共に大幅な回路構成の見なおしが
必要になる。

【００１０】この問題を解決するために、従来から操作
基板側で操作キーの入力データをシリアルデータに変換
し、シリアルデータをコントロール回路基板側に転送す
るようにした操作キーの入力制御回路が存在する。しか
し、これらの従来例では、入力データをシリアルデータ
に変換する制御を行うために、操作基板側にＣＰＵを含
めた制御手段が必要となる。したがって、制御線の数を
減らすという目的は達成できるものの、操作基板側の部
品点数が多くなるという問題があった。

【００１１】また、高性能ＣＰＵと、リアルタイムオペ
レーティングシステム（以下、リアルタイムＯＳとす
る。）を組み合わせたシステムで、このキースキャンを
実施しようとすると、ＣＰＵの処理速度が速すぎるた
め、図４で示したパルスＰが例えば数百ナノ秒程度と短
くなりすぎ、安定した動作を得ることが難しいという問
題もある。

【００１２】この問題を解決するため、パルス幅Ｐが数
十マイクロ秒から数百マイクロ秒程度になるようにプロ
グラムで制御行う方法が考えられる。しかし、このよう
なプログラム制御を行った場合には、操作キーの入力制
御という点では安定動作が得られるが、パルス幅の制御
処理に時間がかかり、リアルタイムＯＳで実行される他
の処理能力が低下するという問題がある。

【００１３】この発明は、上述のような課題を解消する
ためになされたもので、操作キーの入力基板と制御回路
基板との間の配線本数を少なくすること、キー操作部の
回路構成をコンパクトにしながら安定した動作を実現す
ること、キーの追加変更が容易である操作装置を実現す
ることを目的とする。

【００１４】また、高性能ＣＰＵと、リアルタイムＯＳ
を組み合わせたシステムで、キー入力処理によるＣＰＵ
負荷を軽減することにより、システム全体の処理能力を
向上させることを目的とする。

【００１５】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、電子機器の操作キーの入力
制御を行う装置であって、前記電子機器は、前記電子機
器の全体制御を行う制御回路基板と複数の操作キーの操
作状態を入力するキー操作入力基板とを備えており、前
記制御回路基板は、a-1)各操作キーの操作状態を取得す
るタイミングを示すロード信号を、前記キー操作入力基
板に対して送出するロード信号送出手段と、a-2)各操作
キーの操作状態に関する信号を転送するためのクロック
信号を、前記キー操作入力基板に対して送出するクロッ
ク信号送出手段と、を備え、前記キー操作入力基板は、
b-1)前記ロード信号送出手段により送出された前記ロー
ド信号に基づいて、各操作キーの操作状態を同時並行的
に検知する操作状態検知手段と、b-2)前記操作状態検知
手段が同時並行的に検知した信号をパラレルデータとし
て入力するとともに、当該パラレルデータをシリアルデ
ータに変換するパラレルシリアル変換手段と、b-3)前記
パラレルシリアル変換手段より出力されたシリアルデー
タを前記クロック信号送出手段により送出されたクロッ
ク信号に基づいて前記制御回路基板に転送する転送手段
と、を備え、前記制御回路基板は、さらに、a-3)前記転
送手段により転送されたシリアルデータをパラレルデー
タに変換するシリアルパラレル変換手段と、a-4)前記シ
リアルパラレル変換手段により変換された前記パラレル
データを処理することにより、各操作キーの操作に応じ
た前記電子機器の制御を行うＣＰＵと、を備えることを
特徴とする。

【００１６】請求項２記載の発明は、請求項１に記載の
操作キー入力制御装置において、前記ＣＰＵが前記シリ
アルパラレル変換手段の出力である前記パラレルデータ
にアクセスするタイミングをトリガとして、前記ロード
信号送出手段が、前記キー操作入力基板に対して前記ロ
ード信号を送出することを特徴とする。

【００１７】請求項３記載の発明は、請求項１または請
求項２に記載の操作キー入力制御装置において、前記ロ
ード信号送出手段と前記クロック信号送出手段とを含む
タイミング制御手段と、前記シリアルパラレル変換手段
とが、フィールドプログラマブルロジックデバイスによ
って形成されていることを特徴とする。

【００１８】請求項４記載の発明は、請求項３に記載の
操作キー入力制御装置において、前記ＣＰＵにより、前
記フィールドプログラマブルロジックデバイスのプログ
ラムを書き換えることを特徴とする。

【００１９】請求項５記載の発明は、請求項１ないし請
求項４のいずれかに記載の操作キー入力制御装置におい
て、前記ＣＰＵ上ではリアルタイムオペレーティングシ
ステムが動作しており、前記電子機器を制御するために
実行されるプログラムは、前記リアルタイムオペレーテ
ィングシステム上で動作することを特徴とする。

【００２０】

【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態について説明する。ここでは、発明の実施の
形態にかかる操作キー入力制御回路を記録再生装置に適
用させた場合を一例として説明する。図１は、操作キー
入力制御回路の回路構成を示す図である。

【００２１】図に示すように、操作キー入力制御回路
は、記録再生装置全体を制御する制御回路基板１と、記
録再生装置に対する操作入力を行うキー操作入力基板２
とを備えている。

【００２２】制御回路基板１は、記録再生装置全体の制
御を司るＣＰＵ１０と、ＣＰＵ１０を動作させるための
プログラムが記憶されたＲＯＭ１１と、ＣＰＵ１０がプ
ログラムを実行する際に記憶領域として使用するＲＡＭ
１２とを備えている。

【００２３】また、制御回路基板１は、操作キーの入力
インターフェース回路が組みこまれたフィールドプログ
ラマブルロジックデバイス１３を備えている。フィール
ドプログラマブルロジックデバイス１３は、ＣＰＵ１０
によりプログラムされることによって、その動作が規定
される。

【００２４】フィールドプログラマブルロジックデバイ
ス１３は、キー操作入力基板２が備える後述するパラレ
ルシリアル変換器２３，２４においてシリアルデータに
変換されたキーデータ（ＤＡＴ）をパラレルデータに変
換するシリアルパラレル変換器１３１と、パラレルシリ
アル変換器２３,２４を制御するタイミングコントロー
ル回路１３２とを備える。

【００２５】また、制御回路基板１は、記録再生回路１
４を備えている。記録再生回路１４は、ＣＰＵ１０の制
御下において、映像データの記録再生処理等を行う。な
お、記録再生装置としての他の構成（再生処理部等）は
図示省略している。

【００２６】一方、キー操作入力基板２は、キースイッ
チ部２１，２２、キースイッチ部２１，２２の操作状態
をシリアルデータ（ＤＡＴ）に変換するパラレルシリア
ル変換器２３，２４を備える。

【００２７】本実施の形態において、パラレルシリアル
変換器２３，２４は、キースイッチ部２１，２２に接続
された各入力ポートａ〜ｈのＨ／Ｌレベルを検知する手
段と、検知した情報を保持するための並列入力、直列出
力型のシフトレジスタで構成されている。パラレルシリ
アル変換器としては、たとえば、ＳＮ７４ＨＣ１６５
（テキサスインストゥルメンツ社製）等のシフトレジス
タを利用することができる。

【００２８】この実施の形態においては、図に示すよう
に、キースイッチ部２１は"１"から"８"までの８個の操
作キーに対応しており、キースイッチ部２２は、"９"お
よび"Ａ"から"Ｇ"までの８個の操作キーに対応してい
る。すなわち、記録再生装置は、その装置外部表面など
に１６個の操作キーを備えており、それら操作キーによ
りユーザからの操作指示を入力可能としているのであ
る。

【００２９】図２は、この発明の実施の形態における動
作を説明するタイミング図である。図は、ＣＰＵ１０か
らのアクセスタイミング３０を示すチャートと、タイミ
ングコントロール回路１３２から出力されるＬＯＡＤ信
号３１、タイミングコントロール回路１３２から出力さ
れるＣＬＫ信号３２、シリアルパラレル変換器１３１に
入力されるシリアルデータに変換されたキーデータ（Ｄ
ＡＴ）信号３３の各信号についてのタイミングチャート
を示している。なお、図は、キースイッチ部２１，２２
のキー"６"と、キー"Ｇ"が同時に押された場合の例を示
している。

【００３０】次に、この操作キー入力制御回路の動作の
説明をする。まず、ＣＰＵ１０がシリアルパラレル変換
器１３１においてパラレルデータに変換された１６ビッ
トデータを読み込む。ここで、ＣＰＵ１０は、図２で示
したアクセスタイミング３０で１６ビットデータを読み
込む。ＣＰＵ１０がシリアルパラレル変換器１３１にア
クセスするアクセス時間（図２におけるＴ２）は例え
ば、０．１マイクロ秒程度である。

【００３１】ＣＰＵ１０がシリアルパラレル変換器１３
１にアクセスして１６ビットデータを取得すると、この
アクセスをトリガとして、タイミングコントロール回路
１３２が、以下の処理１ならびに処理２の動作を行う。

【００３２】＜処理１＞まず、タイミングコントロール
回路１３２は、キー操作入力基板２の各パラレルシリア
ル変換器２３，２４に対してＬＯＡＤ信号３１を出力す
る。このＬＯＡＤ信号３１を受けると、各パラレルシリ
アル変換器２３，２４は、キースイッチ部２１，２２の
入力状態を、並列的にパラレルデータとしてロードす
る。

【００３３】具体的には、パラレルシリアル変換器２
３，２４は、ＬＯＡＤ信号３１を受信すると、図１に示
した各入力ポートａ〜ｈのＨ／Ｌレベルの検知を行う。
ここで、ある操作キーが入力された状態、つまり、対応
するスイッチが押されている状態では、対応する入力ポ
ートにおいて、Ｌレベルが検知されることになる。

【００３４】このように、各操作キーに１対１に対応し
たスイッチと、当該スイッチの操作状態に対応して入力
ポートのＨ／Ｌレベルの検知を行うので、任意の操作キ
ーが複数同時に押下されている場合であっても、同時並
行的にその操作状態を検知することが可能である。

【００３５】なお、ＬＯＡＤ信号のパルス幅は安定動作
を確保する目的と、反応速度の高い操作性を実現する目
的の両方を満たすためには、１〜１０００マイクロ秒の
間が適しており、例えば２０マイクロ秒のパルス幅とす
る。

【００３６】＜処理２＞次に、タイミングコントロール
回路１３２は、キー操作入力基板２の各パラレルシリア
ル変換器２３，２４に対してＣＬＫ信号３２を出力す
る。ここで、ＣＬＫ信号３２の出力タイミングは、図２
に示したように、ＬＯＡＤ信号３１の出力直後に開始す
るタイミングである。パラレルシリアル変換器２３，２
４は、このＣＬＫ信号３２に基づいて、キーデータ（Ｄ
ＡＴ）３３をシリアルデータの形で読み出す。つまり、
パラレルシリアル変換器２３，２４は、シフトレジスタ
で構成されており、ＬＯＡＤ信号３１を受信した際に
は、キースイッチ２１，２２からパラレルにデータを入
力し、次に、ＣＬＫ信号３２に基づいてシリアルにデー
タを出力するのである。

【００３７】パラレルシリアル変換器２３から出力され
たキーデータ（ＤＡＴ）３３は、パラレルシリアル変換
器２３の出力ＱＨとして出力されて、パラレルシリアル
変換器２４の入力ＳＥＡとして入力される。パラレルシ
リアル変換器２４では、キースイッチ２２から取得した
パラレルのデータをシリアルデータのキーデータ（ＤＡ
Ｔ）に変換し、出力ＱＨとして出力する。続いて、パラ
レルシリアル変換器２４は、入力ＳＥＡとして入力した
パラレルシリアル変換器２３からの出力を、キーデータ
（ＤＡＴ）としてシリアルパラレル変換器１３１に転送
する。このように、パラレルシリアル変換器２３，２４
とは、全体として１６ビットのシフトレジスタとして機
能するものであり、これにより１６個の操作キーに対応
したキーデータ（ＤＡＴ）３３が制御回路基板１側に転
送されることになる。

【００３８】このように、キー操作入力回路基板２で
は、受信したＣＬＫ信号３２に基づいて、シフトレジス
タに保持されているキーデータ（ＤＡＴ）３３を順次送
り出すという動作を行うので、特別な演算処理を必要と
しない。したがって、キー操作入力回路基板２には、マ
イコン等の制御部を必要とすることなく、簡易な回路構
成とすることができるのである。

【００３９】制御回路基板１では、シリアルパラレル変
換器１３１において、入力された１６ビットのキーデー
タ（ＤＡＴ）がパラレルデータに変換される。

【００４０】なお、キーデータ（ＤＡＴ）の転送に用い
られるＣＬＫ信号３２は安定動作と反応速度の高い操作
性を実現するため１０〜１０００ｋＨｚ程度が適してお
り、例えば５０ｋＨｚとすれば好適である。

【００４１】この状態で、ＣＰＵ１０がシリアルパラレ
ル変換器１３１を読み出すことで、キースイッチ部２
１，２２の状態を知ると共に、再び、上記処理１ならび
に処理２の動作を開始する。このようにして上記処理を
繰り返し、ＣＰＵ１０は、操作キーの入力状態を取得す
るのである。

【００４２】ここで、図２において、ＣＰＵ１０がシリ
アルパラレル変換器１３１を読み出す間隔Ｔ２がそのま
ま、キースイッチ部２１，２２の操作状態を検知する間
隔となる。本実施の形態では、Ｔ２は５ミリ秒としてい
る。つまり、本実施の形態の操作キー入力制御回路にお
いては、５ミリ秒に１回の間隔で操作キーの操作状態を
監視することになる。

【００４３】このようにして入力されたキー操作に応答
して、ＣＰＵ１０が処理の判断を行い、記録再生回路１
４を動作させる。つまり、ＣＰＵ１０は、ＲＯＭ１１に
格納されているプログラムを実行することにより記録再
生回路１４を動作させるわけであるが、ユーザとの対話
型プログラムである場合には、キー操作に応答してプロ
グラムを実行させるのである。また、割り込み的に入力
されたキー操作に応答してプログラムの制御を行う。

【００４４】このように、本実施の形態にかかる操作キ
ー入力制御回路は、キー操作入力基板２が、操作キーの
操作状態を取得するスイッチ部と、取得した操作状態を
保持するシフトレジスタを備える簡易な構成であるの
で、キー操作入力基板２の部品点数を削減し、コンパク
トな構成にすることができる。このため、様々な電子機
器の操作部として適用される場合にも都合がよい。

【００４５】このように、キー操作入力基板２を簡易な
回路構成とすることを可能としているのは、制御回路基
板１側のタイミングコントロール回路１３２によって、
キー操作入力基板２を制御しているからである。そし
て、制御回路基板１とキー操作入力基板２との間に必要
となる制御線は、タイミングコントロール回路１３２か
ら出力するＬＯＡＤ信号とＣＬＫ信号を転送する制御線
のほかに、シリアルデータに変換されたキーデータ（Ｄ
ＡＴ）信号を転送する制御線、その他、電源線とＧＮＤ
線が必要となるだけであるので、配線が非常にシンプル
となりメンテナンス性にも優れる。

【００４６】また、操作キー入力制御回路がキー操作を
監視する間隔であるＴ２は、本実施の形態においては、
５ミリ秒としているが、この５ミリ秒の間隔は、リアル
タイムＯＳにて提供されるタイマータスクを用いること
で、ＣＰＵ１０の処理能力を殆ど使用することがないの
で、この間に他の重要な処理をＣＰＵ１０が行うことが
でき、処理能力の高い記録再生装置を構成することがで
きる。なお、リアルタイムＯＳとは、レスポンスの良さ
や実行時間の速度を重視するＯＳであり、装置がリアル
タイムＯＳを採用している場合には、通常、レスポンス
の良さが要求されている。したがって、本発明において
は、キー操作においてＣＰＵ資源が多く使用されること
を回避することにより、装置を制御するメイン処理のレ
スポンス低下が発生しないようにすることができるので
ある。

【００４７】さらに、ＣＰＵ１０は直接キー操作入力基
板２を制御するのではなく、その間に介装されたフィー
ルドプログラマブルロジックデバイス１３により、キー
操作入力基板２を制御しているので、高速のＣＰＵを採
用した場合でも、ＣＰＵに負担をかけてＣＰＵの性能を
低下させるといったことはない。タイミングコントロー
ル回路１３２とシリアルパラレル変換器１３１が、キー
操作入力基板２との間の比較的低速の処理を行い、ＣＰ
Ｕ１０との間では高速のパラレル通信を行うことで、Ｃ
ＰＵ１０の性能を低下させない構成となっているのであ
る。

【００４８】上述した実施の形態では、キースイッチの
数が１６個であったが、もちろん、この数には制限はな
い。図１に示したキー操作入力基板２は、それぞれ８個
の操作キーに対応したパラレルシリアル変換器２３，２
４をカスケード接続するようにしているが、操作キーの
数が増えた場合にも、増加した操作キーに対応してキー
スイッチとパラレルシリアル変換器を接続し、これら複
数のパラレルシリアル変換器をカスケード接続すればよ
い。たとえば、３個のパラレルシリアル変換器を接続し
て２４ビットのシフトレジスタとして機能させればよい
し、４個以上接続すれば、その数に応じて操作キーを増
加させることが可能である。このような方法をとること
により、操作キーの数が増加した場合にも、制御回路基
板１とキー操作入力基板２の間の配線はＣＬＫ信号、Ｌ
ＯＡＤ信号、ＤＡＴ信号、ＧＮＤ、電源の５本でよく、
少ない基板間配線で多くのキー入力を実現できる。

【００４９】また、タイミングコントロール回路１３
２、シリアルパラレル変換器１３１をフィールドプログ
ラマブルロジックデバイス１３で構成しているので、制
御回路基板１は、回路変更する必要が無く、ＣＰＵ１０
によりフィールドプログラマブルロジックデバイス１３
のプログラムをするデータを変更するだけで対応できる
という効果がある。したがって、操作キーの数が増加し
た場合にも、制御回路基板１側は、柔軟に対応すること
が可能である。

【００５０】また、操作キーが増加した場合には、シリ
アルパラレル変換器１３１のビット数が大きくなるた
め、ＣＰＵ１０から複数回に分けて、データを読み込む
ようにしても良い。

【００５１】また、上記実施の形態では、記録再生装置
のキー操作入力回路について述べたが、本発明の操作キ
ー入力制御回路は、もちろん、他の装置、電子機器に適
応可能である。

【００５２】また、上記実施の形態では、キー操作の入
力回路について述べたが、リレー接点や、他の装置から
論理入力など、キー操作以外の入力回路であっても同様
の効果を得られる。

【００５３】

【発明の効果】以上説明したように、請求項１記載の発
明では、制御回路基板側から送信されたＣＬＫ信号に基
づいて、操作キーの操作状態に関するパラレルデータを
シリアルデータに変換するので、キー操作入力基板に
は、特別の演算処理回路が不要であり、部品点数を削減
して、簡易な回路構成とすることが可能である。また、
変換されたシリアルデータを制御回路基板側に転送する
ので、制御回路基板とキー操作入力基板との間の制御線
の数を削減することが可能である。

【００５４】請求項２記載の発明では、ＣＰＵがシリア
ルパラレル変換手段にアクセスする動作をトリガとし
て、ロード信号送出手段がロード信号を送出するので、
ＣＰＵに負荷をかけることなく、また、ＣＰＵの動作と
同期させながら操作キーの操作状態を取得することが可
能である。

【００５５】請求項３記載の発明では、タイミング制御
手段とシリアルパラレル変換手段とが、フィールドプロ
グラマブルロジックデバイスによって形成されているの
で、操作キーの増減など回路構成の変更に対しても柔軟
に対応可能である。

【００５６】請求項４記載の発明では、制御回路基板が
備えるＣＰＵによってフィールドプログラマブルロジッ
クデバイスのプログラムを書き換えるので、他の書き換
え用システムを用いることなく、回路構成を変更するこ
とが可能である。

【００５７】請求項５記載の発明では、制御回路基板の
ＣＰＵ上でリアルタイムＯＳを動作させ、各種プログラ
ムをリアルタイムＯＳ上で動作させるので、電子機器の
処理応答を向上させることが可能である。

【図面の簡単な説明】

【図１】 この発明の実施の形態を示す構成図である。

【図２】 この発明の実施の形態の動作を説明するタイ
ミング図である。

【図３】 従来のキー入力装置の構成を示す図である。

【図４】 従来のキー入力装置の動作を説明するタイミ
ング図である。

【符号の説明】

１ 制御回路基板、２ キー操作入力基板、１０ ＣＰ
Ｕ、１１ ＲＯＭ、１２ ＲＡＭ、２１ キースイッチ
部、２２ キースイッチ部、２３ パラレルシリアル変
換器、２４ パラレルシリアル変換器、１３ フィール
ドプログラマブルロジックデバイス、１３１ シリアル
パラレル変換器、１３２ タイミングコントロール回
路、１４ 記録再生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 泰徳 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B020 KK03

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電子機器の操作キーの入力制御を行う装
   置であって、前記電子機器は、前記電子機器の全体制御
   を行う制御回路基板と複数の操作キーの操作状態を入力
   するキー操作入力基板とを備えており、 前記制御回路基板は、 a-1)各操作キーの操作状態を取得するタイミングを示す
   ロード信号を、前記キー操作入力基板に対して送出する
   ロード信号送出手段と、 a-2)各操作キーの操作状態に関する信号を転送するため
   のクロック信号を、前記キー操作入力基板に対して送出
   するクロック信号送出手段と、を備え、 前記キー操作入力基板は、 b-1)前記ロード信号送出手段により送出された前記ロー
   ド信号に基づいて、各操作キーの操作状態を同時並行的
   に検知する操作状態検知手段と、 b-2)前記操作状態検知手段が同時並行的に検知した信号
   をパラレルデータとして入力するとともに、当該パラレ
   ルデータをシリアルデータに変換するパラレルシリアル
   変換手段と、 b-3)前記パラレルシリアル変換手段より出力されたシリ
   アルデータを前記クロック信号送出手段により送出され
   たクロック信号に基づいて前記制御回路基板に転送する
   転送手段と、を備え、 前記制御回路基板は、さらに、 a-3)前記転送手段により転送されたシリアルデータをパ
   ラレルデータに変換するシリアルパラレル変換手段と、 a-4)前記シリアルパラレル変換手段により変換された前
   記パラレルデータを処理することにより、各操作キーの
   操作に応じた前記電子機器の制御を行うＣＰＵと、を備
   えることを特徴とする操作キー入力制御装置。
2. 【請求項２】 請求項１に記載の操作キー入力制御装置
   において、 前記ＣＰＵが前記シリアルパラレル変換手段の出力であ
   る前記パラレルデータにアクセスするタイミングをトリ
   ガとして、前記ロード信号送出手段が、前記キー操作入
   力基板に対して前記ロード信号を送出することを特徴と
   する操作キー入力制御装置。
3. 【請求項３】 請求項１または請求項２に記載の操作キ
   ー入力制御装置において、 前記ロード信号送出手段と前記クロック信号送出手段と
   を含むタイミング制御手段と、前記シリアルパラレル変
   換手段とが、フィールドプログラマブルロジックデバイ
   スによって形成されていることを特徴とする操作キー入
   力制御装置。
4. 【請求項４】 請求項３に記載の操作キー入力制御装置
   において、 前記ＣＰＵにより、前記フィールドプログラマブルロジ
   ックデバイスのプログラムを書き換えることを特徴とす
   る操作キー入力制御装置。
5. 【請求項５】 請求項１ないし請求項４のいずれかに記
   載の操作キー入力制御装置において、 前記ＣＰＵ上ではリアルタイムオペレーティングシステ
   ムが動作しており、前記電子機器を制御するために実行
   されるプログラムは、前記リアルタイムオペレーティン
   グシステム上で動作することを特徴とする操作キー入力
   制御装置。