JPH10210084A - データ送受信装置 - Google Patents
データ送受信装置Info
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- JPH10210084A JPH10210084A JP9010877A JP1087797A JPH10210084A JP H10210084 A JPH10210084 A JP H10210084A JP 9010877 A JP9010877 A JP 9010877A JP 1087797 A JP1087797 A JP 1087797A JP H10210084 A JPH10210084 A JP H10210084A
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- buffer memory
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- reception
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Abstract
(57)【要約】
【課題】 データ送受信装置内部の未使用バッファメモ
リをデータ送信あるいはデータ受信に用いることが可能
なデータ送受信装置を提供すること。 【解決手段】 従来のデータ送受信装置に対して、受信
データの有無を判断するデータ受信判断回路９とバッフ
ァメモリからのデータを選択するセレクタ１１とバッフ
ァメモリへのデータを選択するセレクタ１２と送信バッ
ファメモリ制御回路３ａと受信バッファメモリ制御回路
４ａとセレクタ１２、１３の制御を行なう送受信制御回
路１０を設けることで受信データが無い場合に受信用の
バッファメモリ２を送信用に用いることが可能となる。
リをデータ送信あるいはデータ受信に用いることが可能
なデータ送受信装置を提供すること。 【解決手段】 従来のデータ送受信装置に対して、受信
データの有無を判断するデータ受信判断回路９とバッフ
ァメモリからのデータを選択するセレクタ１１とバッフ
ァメモリへのデータを選択するセレクタ１２と送信バッ
ファメモリ制御回路３ａと受信バッファメモリ制御回路
４ａとセレクタ１２、１３の制御を行なう送受信制御回
路１０を設けることで受信データが無い場合に受信用の
バッファメモリ２を送信用に用いることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、バッファメモリを
介してデータの送受信を行なうデータ送受信装置に関す
る。
介してデータの送受信を行なうデータ送受信装置に関す
る。
【０００２】
【従来の技術】バッファメモリを介してデータの送受信
を行なうデータ送受信装置において、以下に従来のデー
タ送受信装置について説明する。図５は従来のデータ送
受信装置の構成図であり、１はデータ送信用のバッファ
メモリ、２はデータ受信用のバッファメモリ、３は送信
バッファメモリ制御回路、４は受信バッファメモリ制御
回路、５は送信データ信号処理回路、６は受信データ信
号処理回路、７はデータ送信回路、８はデータ受信回路
である。
を行なうデータ送受信装置において、以下に従来のデー
タ送受信装置について説明する。図５は従来のデータ送
受信装置の構成図であり、１はデータ送信用のバッファ
メモリ、２はデータ受信用のバッファメモリ、３は送信
バッファメモリ制御回路、４は受信バッファメモリ制御
回路、５は送信データ信号処理回路、６は受信データ信
号処理回路、７はデータ送信回路、８はデータ受信回路
である。
【０００３】以上のように構成されたデータ送受信装置
について、以下にその動作について説明する。
について、以下にその動作について説明する。
【０００４】データ送信では、送信バッファメモリ制御
回路３はバッファメモリ１への送信データの書き込み及
び送信データ信号処理回路５への読み出しを制御する。
そして、バッファメモリ１から読み出された送信データ
は送信データ信号処理回路５により信号処理が行なわ
れ、データ送信回路７により伝送路へ送信される。
回路３はバッファメモリ１への送信データの書き込み及
び送信データ信号処理回路５への読み出しを制御する。
そして、バッファメモリ１から読み出された送信データ
は送信データ信号処理回路５により信号処理が行なわ
れ、データ送信回路７により伝送路へ送信される。
【０００５】一方、データ受信では伝送路からの受信デ
ータをデータ受信回路８で受信し、受信データは受信デ
ータ信号処理回路６で信号処理が行なわれる。受信バッ
ファメモリ制御回路４はバッファメモリ２への受信デー
タ信号処理回路６で信号処理された受信データの書き込
み及び書き込まれた受信データの読み出しを制御する。
そして、バッファメモリ２から受信データを読み出すこ
とでデータ受信を行なう。
ータをデータ受信回路８で受信し、受信データは受信デ
ータ信号処理回路６で信号処理が行なわれる。受信バッ
ファメモリ制御回路４はバッファメモリ２への受信デー
タ信号処理回路６で信号処理された受信データの書き込
み及び書き込まれた受信データの読み出しを制御する。
そして、バッファメモリ２から受信データを読み出すこ
とでデータ受信を行なう。
【０００６】
【発明が解決しようとする課題】この従来の技術による
データ送受信装置では、データ送信のみが行なわれデー
タ受信が行なわれない場合には受信側のバッファメモリ
は未使用であり、逆にデータ受信のみが行なわれデータ
送信が行なわれない場合には送信側のバッファメモリは
未使用である。 また、この従来の技術によるデータ送
受信装置を複数個用いたデータ送受信装置では、使用し
ないデータ送受信装置がある場合に使用しないデータ送
受信装置内部のバッファメモリは未使用である。このよ
うにデータ送受信装置内のバッファメモリが効率良く使
用がなされてないという問題点があった。
データ送受信装置では、データ送信のみが行なわれデー
タ受信が行なわれない場合には受信側のバッファメモリ
は未使用であり、逆にデータ受信のみが行なわれデータ
送信が行なわれない場合には送信側のバッファメモリは
未使用である。 また、この従来の技術によるデータ送
受信装置を複数個用いたデータ送受信装置では、使用し
ないデータ送受信装置がある場合に使用しないデータ送
受信装置内部のバッファメモリは未使用である。このよ
うにデータ送受信装置内のバッファメモリが効率良く使
用がなされてないという問題点があった。
【０００７】本発明は上記従来の問題点を解決するため
のデータ送受信装置を提供することを目的とする。
のデータ送受信装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この課題を解決するため
に本発明は、第一の送信データを入力とする第一のバッ
ファメモリと、前記第一のバッファメモリへ読み出し／
書き込みの制御信号を出力する送信バッファメモリ制御
回路と、第一の受信データを出力とする第二のバッファ
メモリと、前記第二のバッファメモリへ読み出し／書き
込みの制御信号を出力する受信バッファメモリ制御回路
と、前記第一のバッファメモリの出力と前記第二のバッ
ファメモリの出力を入力とする第一のセレクタと、前記
第一のセレクタの出力を入力とし送信データを信号処理
する送信データ信号処理回路と、前記送信データ信号処
理回路の出力を入力とし第二の送信データを伝送路へ出
力するデータ送信回路と、伝送路からの第二の受信デー
タを入力とするデータ受信回路と、前記データ受信回路
の出力を入力とし受信データを信号処理する受信データ
信号処理回路と、前記受信データ信号処理回路の出力と
前記第一の送信データを入力とする第二のセレクタと、
前記データ受信回路の出力を入力とし受信データの有無
を判断するデータ受信判断回路と、前記データ受信判断
回路の出力と前記送信バッファメモリ制御回路の状態を
示す信号と前記受信バッファメモリ制御回路の状態を示
す信号を入力とし前記第一のセレクタの選択信号と前記
第二のセレクタの選択信号と前記送信バッファメモリ制
御回路の制御信号と前記受信バッファメモリ制御回路の
制御信号を出力とする送受信制御回路とを備えたもので
ある。
に本発明は、第一の送信データを入力とする第一のバッ
ファメモリと、前記第一のバッファメモリへ読み出し／
書き込みの制御信号を出力する送信バッファメモリ制御
回路と、第一の受信データを出力とする第二のバッファ
メモリと、前記第二のバッファメモリへ読み出し／書き
込みの制御信号を出力する受信バッファメモリ制御回路
と、前記第一のバッファメモリの出力と前記第二のバッ
ファメモリの出力を入力とする第一のセレクタと、前記
第一のセレクタの出力を入力とし送信データを信号処理
する送信データ信号処理回路と、前記送信データ信号処
理回路の出力を入力とし第二の送信データを伝送路へ出
力するデータ送信回路と、伝送路からの第二の受信デー
タを入力とするデータ受信回路と、前記データ受信回路
の出力を入力とし受信データを信号処理する受信データ
信号処理回路と、前記受信データ信号処理回路の出力と
前記第一の送信データを入力とする第二のセレクタと、
前記データ受信回路の出力を入力とし受信データの有無
を判断するデータ受信判断回路と、前記データ受信判断
回路の出力と前記送信バッファメモリ制御回路の状態を
示す信号と前記受信バッファメモリ制御回路の状態を示
す信号を入力とし前記第一のセレクタの選択信号と前記
第二のセレクタの選択信号と前記送信バッファメモリ制
御回路の制御信号と前記受信バッファメモリ制御回路の
制御信号を出力とする送受信制御回路とを備えたもので
ある。
【０００９】さらに上記の構成に加えて、伝送路からの
第一の受信データを入力とするデータ受信回路と、前記
データ受信回路の出力を入力とする受信データ信号処理
回路と、前記受信データ信号処理回路の出力を入力とす
る第一のバッファメモリと、前記第一のバッファメモリ
へ読み出し／書き込みの制御信号を出力する受信バッフ
ァメモリ制御回路と、前記受信データ信号処理回路の出
力と第一の送信データを入力とする第一のセレクタと、
前記第一のセレクタの出力を入力とする第二のバッファ
メモリと、前記第二のバッファメモリへ読み出し／書き
込みの制御信号を出力する送信バッファメモリ制御回路
と、前記第二のバッファメモリの出力を入力とする送信
データ信号処理回路と、前記送信データ信号処理回路の
出力を入力とし伝送路へ第二の送信データを出力するデ
ータ送信回路と、前記第一のバッファメモリの出力と前
記第二のバッファメモリの出力を入力とし第二の受信デ
ータを出力する第二のセレクタと、外部より前記第一の
送信データの有無を知らせる制御信号と前記送信バッフ
ァメモリ制御回路の状態を示す信号と前記受信バッファ
メモリ制御回路の状態を示す信号を入力とし前記第一の
セレクタの選択信号と前記第二のセレクタの選択信号と
前記送信バッファメモリ制御回路の制御信号と前記受信
バッファメモリ制御回路の制御信号を出力とする送受信
制御回路とを備えたものである。
第一の受信データを入力とするデータ受信回路と、前記
データ受信回路の出力を入力とする受信データ信号処理
回路と、前記受信データ信号処理回路の出力を入力とす
る第一のバッファメモリと、前記第一のバッファメモリ
へ読み出し／書き込みの制御信号を出力する受信バッフ
ァメモリ制御回路と、前記受信データ信号処理回路の出
力と第一の送信データを入力とする第一のセレクタと、
前記第一のセレクタの出力を入力とする第二のバッファ
メモリと、前記第二のバッファメモリへ読み出し／書き
込みの制御信号を出力する送信バッファメモリ制御回路
と、前記第二のバッファメモリの出力を入力とする送信
データ信号処理回路と、前記送信データ信号処理回路の
出力を入力とし伝送路へ第二の送信データを出力するデ
ータ送信回路と、前記第一のバッファメモリの出力と前
記第二のバッファメモリの出力を入力とし第二の受信デ
ータを出力する第二のセレクタと、外部より前記第一の
送信データの有無を知らせる制御信号と前記送信バッフ
ァメモリ制御回路の状態を示す信号と前記受信バッファ
メモリ制御回路の状態を示す信号を入力とし前記第一の
セレクタの選択信号と前記第二のセレクタの選択信号と
前記送信バッファメモリ制御回路の制御信号と前記受信
バッファメモリ制御回路の制御信号を出力とする送受信
制御回路とを備えたものである。
【００１０】さらに上記の構成に加えて、第一の送信デ
ータを入力とする第一のバッファメモリと、前記第一の
バッファメモリへ読み出し／書き込みの制御信号を出力
する第一の送信バッファメモリ制御回路と、第一の送信
データと第二の送信データを入力とする第一のセレクタ
と、前記第一のセレクタの出力を入力とする第二のバッ
ファメモリと、前記第二のバッファメモリへ読み出し／
書き込みの制御信号を出力する第２の送信バッファメモ
リ制御回路と、前記第一のバッファメモリの出力と前記
第二のバッファメモリの出力を入力とする第二のセレク
タと、前記第二のセレクタの出力を入力とする第一の送
信データ信号処理回路と、前記第一の送信データ信号処
理回路の出力を入力とし伝送路へ第三の送信データを出
力する第一のデータ送信回路と、前記第二のバッファメ
モリの出力を入力とする第二の送信データ信号処理回路
と、前記第二の送信データ信号処理回路の出力を入力と
し伝送路へ第四の送信データを出力する第二のデータ送
信回路と、伝送路から第一の受信データを入力とする第
一のデータ受信回路と、前記第一のデータ受信回路の出
力を入力とする第一の受信データ信号処理回路と、前記
第一の受信データ信号処理回路の出力を入力とする第三
のバッファメモリと、前記第三のバッファメモリへ読み
出し／書き込みの制御信号を出力する第一の受信バッフ
ァメモリ制御回路と、伝送路から第二の受信データを入
力とする第二のデータ受信回路と、前記第二のデータ受
信回路の出力を入力とする第二の受信データ信号処理回
路と、前記第一の受信データ信号処理回路の出力と前記
第二の受信データ信号処理回路の出力を入力とする第三
のセレクタと、前記第三のセレクタの出力を入力とし第
３の受信データを出力する第四のバッファメモリと、前
記第四のバッファメモリへ読み出し／書き込みの制御信
号を出力する第二の受信バッファメモリ制御回路と、前
記第三のバッファメモリの出力と前記第四のバッファメ
モリの出力を入力とし第四の受信データを出力する第四
のセレクタと、前記第一、第二の送信バッファメモリ制
御回路の状態を示す信号と前記第一、第二の受信バッフ
ァメモリ制御回路の状態を示す信号と外部より回路の一
部未使用を知らせる制御信号を入力とし前記第一から第
四までのセレクタの選択信号と前記第一、第二の送信バ
ッファメモリ制御回路の制御信号と前記第一、第二の受
信バッファメモリ制御回路の制御信号を出力とする送受
信制御回路とを備えたものである。
ータを入力とする第一のバッファメモリと、前記第一の
バッファメモリへ読み出し／書き込みの制御信号を出力
する第一の送信バッファメモリ制御回路と、第一の送信
データと第二の送信データを入力とする第一のセレクタ
と、前記第一のセレクタの出力を入力とする第二のバッ
ファメモリと、前記第二のバッファメモリへ読み出し／
書き込みの制御信号を出力する第２の送信バッファメモ
リ制御回路と、前記第一のバッファメモリの出力と前記
第二のバッファメモリの出力を入力とする第二のセレク
タと、前記第二のセレクタの出力を入力とする第一の送
信データ信号処理回路と、前記第一の送信データ信号処
理回路の出力を入力とし伝送路へ第三の送信データを出
力する第一のデータ送信回路と、前記第二のバッファメ
モリの出力を入力とする第二の送信データ信号処理回路
と、前記第二の送信データ信号処理回路の出力を入力と
し伝送路へ第四の送信データを出力する第二のデータ送
信回路と、伝送路から第一の受信データを入力とする第
一のデータ受信回路と、前記第一のデータ受信回路の出
力を入力とする第一の受信データ信号処理回路と、前記
第一の受信データ信号処理回路の出力を入力とする第三
のバッファメモリと、前記第三のバッファメモリへ読み
出し／書き込みの制御信号を出力する第一の受信バッフ
ァメモリ制御回路と、伝送路から第二の受信データを入
力とする第二のデータ受信回路と、前記第二のデータ受
信回路の出力を入力とする第二の受信データ信号処理回
路と、前記第一の受信データ信号処理回路の出力と前記
第二の受信データ信号処理回路の出力を入力とする第三
のセレクタと、前記第三のセレクタの出力を入力とし第
３の受信データを出力する第四のバッファメモリと、前
記第四のバッファメモリへ読み出し／書き込みの制御信
号を出力する第二の受信バッファメモリ制御回路と、前
記第三のバッファメモリの出力と前記第四のバッファメ
モリの出力を入力とし第四の受信データを出力する第四
のセレクタと、前記第一、第二の送信バッファメモリ制
御回路の状態を示す信号と前記第一、第二の受信バッフ
ァメモリ制御回路の状態を示す信号と外部より回路の一
部未使用を知らせる制御信号を入力とし前記第一から第
四までのセレクタの選択信号と前記第一、第二の送信バ
ッファメモリ制御回路の制御信号と前記第一、第二の受
信バッファメモリ制御回路の制御信号を出力とする送受
信制御回路とを備えたものである。
【００１１】さらに上記の構成に加えて、第一の送信デ
ータを入力とする第一のバッファメモリと、前記第一の
バッファメモリへ読み出し／書き込みの制御信号を出力
する第一の送信バッファメモリ制御回路と、伝送路から
の第一の受信データを入力とする第一のデータ受信回路
と、前記第一のデータ受信回路の出力を入力とする第一
の受信データ信号処理回路と、前記第一の受信データ信
号処理回路の出力を入力とし第二の受信データを出力す
る第二のバッファメモリと、前記第二のバッファメモリ
へ読み出し／書き込みの制御信号を出力する第一の受信
バッファメモリ制御回路と、前記第一の送信データと第
二の送信データを入力とする第一のセレクタと前記第一
のセレクタの出力を入力とする第三のバッファメモリ
と、前記第三のバッファメモリへ読み出し／書き込みの
制御信号を出力する第二の送信バッファメモリ制御回
と、前記第二のバッファメモリの出力を入力とする第一
の送信データ信号処理回路と、前記第一の送信データ信
号処理回路の出力を入力とし伝送路へ第三の送信データ
を出力する第一のデータ送信回路と、伝送路からの第三
の受信データを入力とする第二のデータ受信回路と、前
記第二のデータ受信回路の出力を入力とする第二の受信
データ信号処理回路と、前記第一の送信データと前記第
二の受信データ信号処理回路の出力を入力とする第二の
セレクタと、前記第二のセレクタの出力を入力とし第四
の受信データを出力する第四のバッファメモリと、前記
第四のバッファメモリへ読み出し／書き込みの制御信号
を出力する第二の受信バッファメモリ制御回路と、前記
第一のバッファメモリの出力と前記第三のバッファメモ
リの出力と前記第四のバッファメモリの出力を入力とす
る第三のセレクタと、前記第三のセレクタの出力を入力
とする第二の送信データ信号処理回路と、前記第二の送
信データ信号処理回路の出力を入力とし伝送路へ第四の
送信データを送信する第二のデータ送信回路と、前記第
一、第二の送信バッファメモリ制御回路の状態を示す信
号と前記第一、第二の受信バッファメモリ制御回路の状
態を示す信号と外部より回路の一部未使用を知らせる制
御信号を入力とし前記第一から第三までのセレクタの選
択信号と前記第一、第二の送信バッファメモリ制御回路
の制御信号と前記第一、第二の受信バッファメモリ制御
回路の制御信号を出力とする送受信制御回路とを備えた
ものである。
ータを入力とする第一のバッファメモリと、前記第一の
バッファメモリへ読み出し／書き込みの制御信号を出力
する第一の送信バッファメモリ制御回路と、伝送路から
の第一の受信データを入力とする第一のデータ受信回路
と、前記第一のデータ受信回路の出力を入力とする第一
の受信データ信号処理回路と、前記第一の受信データ信
号処理回路の出力を入力とし第二の受信データを出力す
る第二のバッファメモリと、前記第二のバッファメモリ
へ読み出し／書き込みの制御信号を出力する第一の受信
バッファメモリ制御回路と、前記第一の送信データと第
二の送信データを入力とする第一のセレクタと前記第一
のセレクタの出力を入力とする第三のバッファメモリ
と、前記第三のバッファメモリへ読み出し／書き込みの
制御信号を出力する第二の送信バッファメモリ制御回
と、前記第二のバッファメモリの出力を入力とする第一
の送信データ信号処理回路と、前記第一の送信データ信
号処理回路の出力を入力とし伝送路へ第三の送信データ
を出力する第一のデータ送信回路と、伝送路からの第三
の受信データを入力とする第二のデータ受信回路と、前
記第二のデータ受信回路の出力を入力とする第二の受信
データ信号処理回路と、前記第一の送信データと前記第
二の受信データ信号処理回路の出力を入力とする第二の
セレクタと、前記第二のセレクタの出力を入力とし第四
の受信データを出力する第四のバッファメモリと、前記
第四のバッファメモリへ読み出し／書き込みの制御信号
を出力する第二の受信バッファメモリ制御回路と、前記
第一のバッファメモリの出力と前記第三のバッファメモ
リの出力と前記第四のバッファメモリの出力を入力とす
る第三のセレクタと、前記第三のセレクタの出力を入力
とする第二の送信データ信号処理回路と、前記第二の送
信データ信号処理回路の出力を入力とし伝送路へ第四の
送信データを送信する第二のデータ送信回路と、前記第
一、第二の送信バッファメモリ制御回路の状態を示す信
号と前記第一、第二の受信バッファメモリ制御回路の状
態を示す信号と外部より回路の一部未使用を知らせる制
御信号を入力とし前記第一から第三までのセレクタの選
択信号と前記第一、第二の送信バッファメモリ制御回路
の制御信号と前記第一、第二の受信バッファメモリ制御
回路の制御信号を出力とする送受信制御回路とを備えた
ものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図４を用いて説明する。
て、図１から図４を用いて説明する。
【００１３】（実施の形態１）まず、請求項１の第一の
本発明のデータ送受信装置について説明する。図１は第
一の本発明の一実施の形態におけるデータ送受信装置の
構成図を示すものである。図１において、１はデータ送
信用のバッファメモリ、２はデータ受信用のバッファメ
モリ、３ａは送信バッファメモリ制御回路、４ａは受信
バッファメモリ制御回路、５は送信データ信号処理回
路、６は受信データ信号処理回路、７はデータ送信回
路、８はデータ受信回路、９はデータ受信判断回路、１
０は送受信制御回路、１１と１２はセレクタである。
本発明のデータ送受信装置について説明する。図１は第
一の本発明の一実施の形態におけるデータ送受信装置の
構成図を示すものである。図１において、１はデータ送
信用のバッファメモリ、２はデータ受信用のバッファメ
モリ、３ａは送信バッファメモリ制御回路、４ａは受信
バッファメモリ制御回路、５は送信データ信号処理回
路、６は受信データ信号処理回路、７はデータ送信回
路、８はデータ受信回路、９はデータ受信判断回路、１
０は送受信制御回路、１１と１２はセレクタである。
【００１４】以上のように構成されたデータ送受信装置
について、以下その動作について説明する。
について、以下その動作について説明する。
【００１５】図１に示すように送信バッファメモリ制御
回路３ａによりバッファメモリ１に送信データを書き込
みセレクタ１１へ読み出す。セレクタ１１で選択された
バッファメモリ１の送信データは、送信データ信号処理
回路５により信号処理を行ないデータ送信回路７へ出力
され、データ送信回路７により伝送路へ送信される。送
信バッファメモリ制御回路３ａはバッファメモリ１への
書き込み終了を送受信制御回路１０へ知らせる。この
時、伝送路からデータ受信回路８への受信が行なわれて
いない場合データ受信回路８の出力を入力とするデータ
受信判断回路９が送受信制御回路１０へ受信が行なわれ
ていないことを知らせる。そして、送受信制御回路１０
はセレクタ１２を切替え送信データを選択し、同時に受
信バッファ制御回路４ａを制御することで送信データを
バッファメモリ２に書き込む。そして、受信バッファ制
御回路４ａはバッファメモリ２への書き込み終了を送受
信制御回路１０へ知らせことで送受信制御回路１０はセ
レクタ１２を切替え、送信バッファメモリ制御回路３ａ
を制御することで再び送信データをバッファメモリ１ヘ
書き込む。
回路３ａによりバッファメモリ１に送信データを書き込
みセレクタ１１へ読み出す。セレクタ１１で選択された
バッファメモリ１の送信データは、送信データ信号処理
回路５により信号処理を行ないデータ送信回路７へ出力
され、データ送信回路７により伝送路へ送信される。送
信バッファメモリ制御回路３ａはバッファメモリ１への
書き込み終了を送受信制御回路１０へ知らせる。この
時、伝送路からデータ受信回路８への受信が行なわれて
いない場合データ受信回路８の出力を入力とするデータ
受信判断回路９が送受信制御回路１０へ受信が行なわれ
ていないことを知らせる。そして、送受信制御回路１０
はセレクタ１２を切替え送信データを選択し、同時に受
信バッファ制御回路４ａを制御することで送信データを
バッファメモリ２に書き込む。そして、受信バッファ制
御回路４ａはバッファメモリ２への書き込み終了を送受
信制御回路１０へ知らせことで送受信制御回路１０はセ
レクタ１２を切替え、送信バッファメモリ制御回路３ａ
を制御することで再び送信データをバッファメモリ１ヘ
書き込む。
【００１６】一方、送信バッファメモリ制御回路３ａは
バッファメモリ１の送信データの読み出し終了を送受信
制御回路１０へ知らせる。そして、送受信制御回路１０
はセレクタ１１を切替え、同時に受信バッファ制御回路
４ａを制御することでバッファメモリ２の送信データを
読み出す。受信バッファ制御回路４ａはバッファメモリ
２の送信データの読み出し終了を送受信制御回路１０へ
知らせことで送受信制御回路１０はセレクタ１１を切替
え、送信バッファメモリ制御回路３ａを制御することで
再びバッファメモリ１の送信データを読み出す。
バッファメモリ１の送信データの読み出し終了を送受信
制御回路１０へ知らせる。そして、送受信制御回路１０
はセレクタ１１を切替え、同時に受信バッファ制御回路
４ａを制御することでバッファメモリ２の送信データを
読み出す。受信バッファ制御回路４ａはバッファメモリ
２の送信データの読み出し終了を送受信制御回路１０へ
知らせことで送受信制御回路１０はセレクタ１１を切替
え、送信バッファメモリ制御回路３ａを制御することで
再びバッファメモリ１の送信データを読み出す。
【００１７】このように、受信を行なってない場合に受
信用のバッファメモリを送信用のバッファメモリとして
用いることで効率の良いバッファメモリの使用が可能で
あるデータ送受信装置を実現することができる。
信用のバッファメモリを送信用のバッファメモリとして
用いることで効率の良いバッファメモリの使用が可能で
あるデータ送受信装置を実現することができる。
【００１８】（実施の形態２）次に、請求項２の第二の
本発明のデータ送受信装置について説明する。図２は第
二の本発明の一実施の形態におけるデータ送受信装置の
構成図を示すものである。図２において、１はデータ送
信用のバッファメモリ、２はデータ受信用のバッファメ
モリ、３ａは送信バッファメモリ制御回路、４ａは受信
バッファメモリ制御回路、５は送信データ信号処理回
路、６は受信データ信号処理回路、７はデータ送信回
路、８はデータ受信回路、１０ａは送受信制御回路、１
１ａと１２ａはセレクタである。図２に示すバッファメ
モリ１、２、送信バッファメモリ制御回路３ａ、受信バ
ッファメモリ制御回路４ａ、送信データ信号処理回路
５、受信データ信号処理回路６、データ送信回路７、デ
ータ受信回路８の構成は実施の形態１で示した図１の対
応する部分と実質的に同じである。
本発明のデータ送受信装置について説明する。図２は第
二の本発明の一実施の形態におけるデータ送受信装置の
構成図を示すものである。図２において、１はデータ送
信用のバッファメモリ、２はデータ受信用のバッファメ
モリ、３ａは送信バッファメモリ制御回路、４ａは受信
バッファメモリ制御回路、５は送信データ信号処理回
路、６は受信データ信号処理回路、７はデータ送信回
路、８はデータ受信回路、１０ａは送受信制御回路、１
１ａと１２ａはセレクタである。図２に示すバッファメ
モリ１、２、送信バッファメモリ制御回路３ａ、受信バ
ッファメモリ制御回路４ａ、送信データ信号処理回路
５、受信データ信号処理回路６、データ送信回路７、デ
ータ受信回路８の構成は実施の形態１で示した図１の対
応する部分と実質的に同じである。
【００１９】以上のように構成されたデータ送受信装置
について、以下その動作について説明する。
について、以下その動作について説明する。
【００２０】図２に示すように受信データは伝送路から
データ受信回路８で受信され受信データ信号処理回路６
で信号処理される。信号処理された受信データは受信バ
ッファメモリ制御回路４ａによりバッファメモリ２に書
き込みセレクタ１２ａへ読み出す。受信バッファメモリ
制御回路４ａは、バッファメモリ２への書き込み終了を
送受信制御回路１０ａに知らせる。この時、外部から制
御信号により送受信制御回路１０ａに送信データがない
ことが知らされている場合は、送受信制御回路１０ａに
よりセレクタ１１ａを切替え受信データ信号処理回路６
の出力を選択し、同時に送信バッファメモリ制御回路３
ａを制御することで受信データをバッファメモリ１に書
き込む。そして、送信バッファメモリ制御回路３ａはバ
ッファメモリ１への書き込み終了を送受信制御回路１０
ａに知らせることで送受信制御回路１０ａはセレクタ１
１ａを切替え、受信バッファメモリ制御回路４ａを制御
することで再び受信データをバッファメモリ２へ書き込
む。
データ受信回路８で受信され受信データ信号処理回路６
で信号処理される。信号処理された受信データは受信バ
ッファメモリ制御回路４ａによりバッファメモリ２に書
き込みセレクタ１２ａへ読み出す。受信バッファメモリ
制御回路４ａは、バッファメモリ２への書き込み終了を
送受信制御回路１０ａに知らせる。この時、外部から制
御信号により送受信制御回路１０ａに送信データがない
ことが知らされている場合は、送受信制御回路１０ａに
よりセレクタ１１ａを切替え受信データ信号処理回路６
の出力を選択し、同時に送信バッファメモリ制御回路３
ａを制御することで受信データをバッファメモリ１に書
き込む。そして、送信バッファメモリ制御回路３ａはバ
ッファメモリ１への書き込み終了を送受信制御回路１０
ａに知らせることで送受信制御回路１０ａはセレクタ１
１ａを切替え、受信バッファメモリ制御回路４ａを制御
することで再び受信データをバッファメモリ２へ書き込
む。
【００２１】一方、受信バッファメモリ制御回路４ａは
バッファメモリ２の受信データの読み出し終了を送受信
制御回路１０ａに知らされる。そして、送受信制御回路
１０ａはセレクタ１２ａを切り換え、同時に送信バッフ
ァメモリ制御回路３ａを制御することでバッファメモリ
１の受信データを読み出す。送信バッファ制御回路３ａ
はバッファメモリ１の受信データの読み出し終了を送受
信制御回路１０ａへ知らせことで送受信制御回路１０ａ
はセレクタ１２ａを切替え、受信バッファメモリ制御回
路４ａを制御することで再びバッファメモリ２の受信デ
ータを読み出す。
バッファメモリ２の受信データの読み出し終了を送受信
制御回路１０ａに知らされる。そして、送受信制御回路
１０ａはセレクタ１２ａを切り換え、同時に送信バッフ
ァメモリ制御回路３ａを制御することでバッファメモリ
１の受信データを読み出す。送信バッファ制御回路３ａ
はバッファメモリ１の受信データの読み出し終了を送受
信制御回路１０ａへ知らせことで送受信制御回路１０ａ
はセレクタ１２ａを切替え、受信バッファメモリ制御回
路４ａを制御することで再びバッファメモリ２の受信デ
ータを読み出す。
【００２２】このように、送信を行なってない場合に送
信用のバッファメモリを受信用のバッファメモリとして
用いることで効率の良いバッファメモリの使用が可能で
あるデータ送受信装置を実現することができる。
信用のバッファメモリを受信用のバッファメモリとして
用いることで効率の良いバッファメモリの使用が可能で
あるデータ送受信装置を実現することができる。
【００２３】（実施の形態３）次に、請求項３の第三の
本発明のデータ送受信装置について説明する。図３は第
三の本発明の一実施の形態におけるデータ送受信装置の
構成図を示すものである。図３は２つのデータ送受信装
置２０、３０と送受信制御回路１０ｂから構成される。
図３において、１と１ａは同じ構成のデータ送信用のバ
ッファメモリ、２と２ａは同じ構成のデータ受信用のバ
ッファメモリ、３ａと３ｂは同じ構成の送信バッファメ
モリ制御回路、４ａと４ｂは同じ構成の受信バッファメ
モリ制御回路、５と５ａは同じ構成の送信データ信号処
理回路、６と６ａは同じ構成の受信データ信号処理回
路、７と７ａは同じ構成のデータ送信回路、８と８ａは
同じ構成のデータ受信回路、１１ｂと１１ｃと１２ｂと
１２ｃはセレクタである。図３に示すバッファメモリ
１、２、送信バッファメモリ制御回路３ａ、受信バッフ
ァメモリ制御回路４ａ、送信データ信号処理回路５、受
信データ信号処理回路６、データ送信回路７、データ受
信回路８の構成は実施の形態２で示した図２の対応する
部分と実質的に同じである。
本発明のデータ送受信装置について説明する。図３は第
三の本発明の一実施の形態におけるデータ送受信装置の
構成図を示すものである。図３は２つのデータ送受信装
置２０、３０と送受信制御回路１０ｂから構成される。
図３において、１と１ａは同じ構成のデータ送信用のバ
ッファメモリ、２と２ａは同じ構成のデータ受信用のバ
ッファメモリ、３ａと３ｂは同じ構成の送信バッファメ
モリ制御回路、４ａと４ｂは同じ構成の受信バッファメ
モリ制御回路、５と５ａは同じ構成の送信データ信号処
理回路、６と６ａは同じ構成の受信データ信号処理回
路、７と７ａは同じ構成のデータ送信回路、８と８ａは
同じ構成のデータ受信回路、１１ｂと１１ｃと１２ｂと
１２ｃはセレクタである。図３に示すバッファメモリ
１、２、送信バッファメモリ制御回路３ａ、受信バッフ
ァメモリ制御回路４ａ、送信データ信号処理回路５、受
信データ信号処理回路６、データ送信回路７、データ受
信回路８の構成は実施の形態２で示した図２の対応する
部分と実質的に同じである。
【００２４】以上のように構成されたデータ送受信装置
について、以下その動作について説明する。
について、以下その動作について説明する。
【００２５】図３に示すように外部からの制御信号によ
りデータ送受信装置３０の未使用が送受信制御回路１０
ｂに設定される。データ送信では、送信バッファメモリ
制御回路３ａによりバッファメモリ１に送信データを書
き込みセレクタ１１ｂへ読み出す。セレクタ１１ｂで選
択されたバッファメモリ１の送信データは、送信データ
信号処理回路５により信号処理を行ないデータ送信回路
７へ出力され、データ送信回路７により伝送路へ送信さ
れる。送信バッファメモリ制御回路３ａはバッファメモ
リ１への書き込み終了を送受信制御回路１０ｂへ知らせ
る。そして、送受信制御回路１０ｂはセレクタ１１ｃを
切替えデータ送受信装置２０に入力される送信データを
選択し、同時に送信バッファメモリ制御回路３ｂを制御
することで送信データをバッファメモリ１ａに書き込
む。そして、送信バッファメモリ制御回路３ｂはバッフ
ァメモリ１ａへの書き込み終了を送受信制御回路１０ｂ
へ知らせことで送受信制御回路１０ｂは送信バッファメ
モリ制御回路３ａを制御し再びデータ送受信装置２０に
入力される送信データをバッファメモリ１ヘ書き込む。
また、送信バッファメモリ制御回路３ａはバッファメモ
リ１の送信データの読み出し終了を送受信制御回路１０
ｂへ知らせる。そして、送受信制御回路１０ｂはセレク
タ１１ｂを切替え、同時に送信バッファメモリ制御回路
３ｂを制御することでバッファメモリ１ａの送信データ
を読み出す。送信バッファメモリ制御回路３ｂはバッフ
ァメモリ１ａの送信データの読み出し終了を送受信制御
回路１０ｂへ知らせことで送受信制御回路１０ｂはセレ
クタ１１ｂを切替え、送信バッファメモリ制御回路３ａ
を制御することで再びバッファメモリ１の送信データを
読み出す。
りデータ送受信装置３０の未使用が送受信制御回路１０
ｂに設定される。データ送信では、送信バッファメモリ
制御回路３ａによりバッファメモリ１に送信データを書
き込みセレクタ１１ｂへ読み出す。セレクタ１１ｂで選
択されたバッファメモリ１の送信データは、送信データ
信号処理回路５により信号処理を行ないデータ送信回路
７へ出力され、データ送信回路７により伝送路へ送信さ
れる。送信バッファメモリ制御回路３ａはバッファメモ
リ１への書き込み終了を送受信制御回路１０ｂへ知らせ
る。そして、送受信制御回路１０ｂはセレクタ１１ｃを
切替えデータ送受信装置２０に入力される送信データを
選択し、同時に送信バッファメモリ制御回路３ｂを制御
することで送信データをバッファメモリ１ａに書き込
む。そして、送信バッファメモリ制御回路３ｂはバッフ
ァメモリ１ａへの書き込み終了を送受信制御回路１０ｂ
へ知らせことで送受信制御回路１０ｂは送信バッファメ
モリ制御回路３ａを制御し再びデータ送受信装置２０に
入力される送信データをバッファメモリ１ヘ書き込む。
また、送信バッファメモリ制御回路３ａはバッファメモ
リ１の送信データの読み出し終了を送受信制御回路１０
ｂへ知らせる。そして、送受信制御回路１０ｂはセレク
タ１１ｂを切替え、同時に送信バッファメモリ制御回路
３ｂを制御することでバッファメモリ１ａの送信データ
を読み出す。送信バッファメモリ制御回路３ｂはバッフ
ァメモリ１ａの送信データの読み出し終了を送受信制御
回路１０ｂへ知らせことで送受信制御回路１０ｂはセレ
クタ１１ｂを切替え、送信バッファメモリ制御回路３ａ
を制御することで再びバッファメモリ１の送信データを
読み出す。
【００２６】一方、データ受信では、受信データは伝送
路からデータ受信回路８で受信され受信データ信号処理
回路６で信号処理される。信号処理された受信データは
受信バッファメモリ制御回路４ａによりバッファメモリ
２に書き込みセレクタ１２ｂへ読み出す。受信バッファ
メモリ制御回路４ａは、バッファメモリ２への書き込み
終了を送受信制御回路１０ｂに知らせる。そして、送受
信制御回路１０ｂはセレクタ１２ｃを切替え受信データ
信号処理回路６の出力を選択し、同時に受信バッファメ
モリ制御回路４ｂを制御することで受信データをバッフ
ァメモリ２ａに書き込む。そして、受信バッファメモリ
制御回路４ｂはバッファメモリ２ａへの書き込み終了を
送受信制御回路１０ｂに知らせることで送受信制御回路
１０ｂは受信バッファメモリ制御回路４ａを制御し再び
受信データをバッファメモリ２に書き込む。また、受信
バッファメモリ制御回路４ａは、バッファメモリ２の受
信データの読み出し終了を送受信制御回路１０ｂへ知ら
せる。。そして、送受信制御回路１０ｂはセレクタ１２
ｂを切り換え、同時に受信バッファメモリ制御回路４ｂ
を制御することでバッファメモリ２ａの受信データを読
み出す。受信バッァメモリ制御回路４ｂはバッファメモ
リ２ａの受信データの読み出し終了を送受信制御回路１
０ｂへ知らせことで送受信制御回路１０ｂはセレクタ１
２ｂを切替え、受信バッファメモリ制御回路４ａを制御
し再びバッファメモリ２の受信データを読み出す。
路からデータ受信回路８で受信され受信データ信号処理
回路６で信号処理される。信号処理された受信データは
受信バッファメモリ制御回路４ａによりバッファメモリ
２に書き込みセレクタ１２ｂへ読み出す。受信バッファ
メモリ制御回路４ａは、バッファメモリ２への書き込み
終了を送受信制御回路１０ｂに知らせる。そして、送受
信制御回路１０ｂはセレクタ１２ｃを切替え受信データ
信号処理回路６の出力を選択し、同時に受信バッファメ
モリ制御回路４ｂを制御することで受信データをバッフ
ァメモリ２ａに書き込む。そして、受信バッファメモリ
制御回路４ｂはバッファメモリ２ａへの書き込み終了を
送受信制御回路１０ｂに知らせることで送受信制御回路
１０ｂは受信バッファメモリ制御回路４ａを制御し再び
受信データをバッファメモリ２に書き込む。また、受信
バッファメモリ制御回路４ａは、バッファメモリ２の受
信データの読み出し終了を送受信制御回路１０ｂへ知ら
せる。。そして、送受信制御回路１０ｂはセレクタ１２
ｂを切り換え、同時に受信バッファメモリ制御回路４ｂ
を制御することでバッファメモリ２ａの受信データを読
み出す。受信バッァメモリ制御回路４ｂはバッファメモ
リ２ａの受信データの読み出し終了を送受信制御回路１
０ｂへ知らせことで送受信制御回路１０ｂはセレクタ１
２ｂを切替え、受信バッファメモリ制御回路４ａを制御
し再びバッファメモリ２の受信データを読み出す。
【００２７】このように未使用のデータ送受信装置内部
のバッファメモリを送受信を行なうデータ送受信装置で
使用することで効率の良いバッファメモリの使用がなさ
れる。なお、複数のデータ送受信装置を用いた場合でも
送受信バッファ制御回路の制御を行ない、セレクタを付
加することで同様に効率の良いバッファメモリの使用が
可能である。
のバッファメモリを送受信を行なうデータ送受信装置で
使用することで効率の良いバッファメモリの使用がなさ
れる。なお、複数のデータ送受信装置を用いた場合でも
送受信バッファ制御回路の制御を行ない、セレクタを付
加することで同様に効率の良いバッファメモリの使用が
可能である。
【００２８】（実施の形態４）次に、請求項４の第四の
本発明のデータ送受信装置について説明する。図４は第
四の本発明の一実施の形態におけるデータ送受信装置の
構成図を示すものである。図４は２つのデータ送受信装
置２０ａ、３０ａと送受信制御回路１０ｃから構成され
る。図４において、１と１ａは同じ構成のデータ送信用
のバッファメモリ、２と２ａは同じ構成のデータ受信用
のバッファメモリ、３ａと３ｂは同じ構成の送信バッフ
ァメモリ制御回路、４ａと４ｂは同じ構成の受信バッフ
ァメモリ制御回路、５と５ａは同じ構成の送信データ信
号処理回路、６と６ａは同じ構成の受信データ信号処理
回路、７と７ａは同じ構成のデータ送信回路、８と８ａ
は同じ構成のデータ受信回路、１１ｄと１１ｅと１２ｄ
はセレクタである。図４に示すバッファメモリ１、１
ａ、２、２ａ、送信バッファメモリ制御回路３ａ、３
ｂ、受信バッファメモリ制御回路４ａ、４ｂ、送信デー
タ信号処回路５、５ａ、受信データ信号処理回路６、６
ａ、データ送信回路７、７ａ、データ受信回路８、８ａ
の構成は実施の形態３で示した図３の対応する部分と実
質的に同じである。
本発明のデータ送受信装置について説明する。図４は第
四の本発明の一実施の形態におけるデータ送受信装置の
構成図を示すものである。図４は２つのデータ送受信装
置２０ａ、３０ａと送受信制御回路１０ｃから構成され
る。図４において、１と１ａは同じ構成のデータ送信用
のバッファメモリ、２と２ａは同じ構成のデータ受信用
のバッファメモリ、３ａと３ｂは同じ構成の送信バッフ
ァメモリ制御回路、４ａと４ｂは同じ構成の受信バッフ
ァメモリ制御回路、５と５ａは同じ構成の送信データ信
号処理回路、６と６ａは同じ構成の受信データ信号処理
回路、７と７ａは同じ構成のデータ送信回路、８と８ａ
は同じ構成のデータ受信回路、１１ｄと１１ｅと１２ｄ
はセレクタである。図４に示すバッファメモリ１、１
ａ、２、２ａ、送信バッファメモリ制御回路３ａ、３
ｂ、受信バッファメモリ制御回路４ａ、４ｂ、送信デー
タ信号処回路５、５ａ、受信データ信号処理回路６、６
ａ、データ送信回路７、７ａ、データ受信回路８、８ａ
の構成は実施の形態３で示した図３の対応する部分と実
質的に同じである。
【００２９】以上のように構成されたデータ送受信装置
について、以下その動作について説明する。
について、以下その動作について説明する。
【００３０】図４に示すように外部からの制御信号によ
りデータ送受信装置３０ａの未使用が送受信制御回路１
０ｃに設定される。データ送信では、送信バッファメモ
リ制御回路３ａによりバッファメモリ１に送信データを
書き込みセレレクタ１１ｄへ読み出す。セレクタ１１ｄ
で選択されたバッファメモリ１の送信データは、送信デ
ータ信号処理回路５により信号処理を行ないデータ送信
回路７へ出力され、データ送信回路７により伝送路へ送
信される。送信バッファメモリ制御回路３ａはバッファ
メモリ１への書き込み終了を送受信制御回路１０ｃへ知
らせる。そして、送受信制御回路１０ｃはセレクタ１１
ｅを切替えデータ送受信装置２０に入力される送信デー
タを選択し、同時に送信バッファメモリ制御回路３ｂを
制御することで送信データをバッファメモリ１ａに書き
込む。そして、送信バッファメモリ制御回路３ｂはバッ
ファメモリ１ａへの書き込み終了を送受信制御回路１０
ｃへ知らせる。そして送受信制御回路１０ｃはセレクタ
１２ｄを切替えデータ送受信装置２０に入力される送信
データを選択し、同時に受信バッファメモリ制御回路４
ｂを制御することで送信データをバッファメモリ２ａに
書き込む。そして、受信バッファメモリ制御回路４ｂは
バッファメモリ２ａへの書き込み終了を送受信制御回路
１０ｃへ知らせことで送受信制御回路１０ｃは送信バッ
ファメモリ制御回路３ａを制御し再び送信データをバッ
ファメモリ１ヘ書き込む。また、送信バッファメモリ制
御回路３ａはバッファメモリ１の送信データの読み出し
終了を送受信制御回路１０ｃへ知らせる。そして、送受
信制御回路１０ｃはセレクタ１１ｄを切替え、同時に送
信バッファメモリ制御回路３ｂを制御することでバッフ
ァメモリ１ａの送信データを読み出す。送信バッファメ
モリ制御回路３ｂはバッファメモリ１ａの送信データの
読み出し終了を送受信制御回路１０ｃへ知らせる。そし
て、送受信制御回路１０ｃはセレクタ１１ｄを切替え、
同時に受信バッファメモリ制御回路４ｂを制御すること
でバッファメモリ２ａの送信データを読み出す。受信バ
ッファメモリ制御回路４ｂはバッファメモリ２ａの送信
データの読み出し終了を送受信制御回路１０ｃへ知らせ
ことで送受信制御回路１０ｃはセレクタ１１ｄを切替
え、送信バッファメモリ制御回路３ａを制御し再びバッ
ファメモリ１の送信データを読み出す。一方、データ送
受信装置２０ａのデータ受信は、従来例で示した同じ受
信動作を行なう。
りデータ送受信装置３０ａの未使用が送受信制御回路１
０ｃに設定される。データ送信では、送信バッファメモ
リ制御回路３ａによりバッファメモリ１に送信データを
書き込みセレレクタ１１ｄへ読み出す。セレクタ１１ｄ
で選択されたバッファメモリ１の送信データは、送信デ
ータ信号処理回路５により信号処理を行ないデータ送信
回路７へ出力され、データ送信回路７により伝送路へ送
信される。送信バッファメモリ制御回路３ａはバッファ
メモリ１への書き込み終了を送受信制御回路１０ｃへ知
らせる。そして、送受信制御回路１０ｃはセレクタ１１
ｅを切替えデータ送受信装置２０に入力される送信デー
タを選択し、同時に送信バッファメモリ制御回路３ｂを
制御することで送信データをバッファメモリ１ａに書き
込む。そして、送信バッファメモリ制御回路３ｂはバッ
ファメモリ１ａへの書き込み終了を送受信制御回路１０
ｃへ知らせる。そして送受信制御回路１０ｃはセレクタ
１２ｄを切替えデータ送受信装置２０に入力される送信
データを選択し、同時に受信バッファメモリ制御回路４
ｂを制御することで送信データをバッファメモリ２ａに
書き込む。そして、受信バッファメモリ制御回路４ｂは
バッファメモリ２ａへの書き込み終了を送受信制御回路
１０ｃへ知らせことで送受信制御回路１０ｃは送信バッ
ファメモリ制御回路３ａを制御し再び送信データをバッ
ファメモリ１ヘ書き込む。また、送信バッファメモリ制
御回路３ａはバッファメモリ１の送信データの読み出し
終了を送受信制御回路１０ｃへ知らせる。そして、送受
信制御回路１０ｃはセレクタ１１ｄを切替え、同時に送
信バッファメモリ制御回路３ｂを制御することでバッフ
ァメモリ１ａの送信データを読み出す。送信バッファメ
モリ制御回路３ｂはバッファメモリ１ａの送信データの
読み出し終了を送受信制御回路１０ｃへ知らせる。そし
て、送受信制御回路１０ｃはセレクタ１１ｄを切替え、
同時に受信バッファメモリ制御回路４ｂを制御すること
でバッファメモリ２ａの送信データを読み出す。受信バ
ッファメモリ制御回路４ｂはバッファメモリ２ａの送信
データの読み出し終了を送受信制御回路１０ｃへ知らせ
ことで送受信制御回路１０ｃはセレクタ１１ｄを切替
え、送信バッファメモリ制御回路３ａを制御し再びバッ
ファメモリ１の送信データを読み出す。一方、データ送
受信装置２０ａのデータ受信は、従来例で示した同じ受
信動作を行なう。
【００３１】このように未使用のデータ送受信装置内部
のバッファメモリを送受信を行なうデータ送受信装置で
送信用のバッファメモリとして使用することで効率の良
いバッファメモリの使用がなされる。同様に受信用のバ
ッファメモリとして使用することで同様の効果が得られ
る。
のバッファメモリを送受信を行なうデータ送受信装置で
送信用のバッファメモリとして使用することで効率の良
いバッファメモリの使用がなされる。同様に受信用のバ
ッファメモリとして使用することで同様の効果が得られ
る。
【００３２】
【発明の効果】以上のように本発明によれば、データ送
受信装置の内部に未使用のバッファメモリを含んでいる
場合に、これをデータ送信あるいはデータ受信用に用い
ることで効率の良いバッファメモリの使用ができるデー
タ送受信装置が可能となる。
受信装置の内部に未使用のバッファメモリを含んでいる
場合に、これをデータ送信あるいはデータ受信用に用い
ることで効率の良いバッファメモリの使用ができるデー
タ送受信装置が可能となる。
【図１】本発明の実施の形態１によるデータ送受信装置
のブロック図
のブロック図
【図２】本発明の実施の形態２によるデータ送受信装置
のブロック図
のブロック図
【図３】本発明の実施の形態３によるデータ送受信装置
のブロック図
のブロック図
【図４】本発明の実施の形態４によるデータ送受信装置
のブロック図
のブロック図
【図５】従来のデータ送受信装置のブロック図
１，１ａ，２，２ａ バッファメモリ ３，３ａ，３ｂ 送信バッファメモリ制御回路 ４，４ａ，４ｂ 受信バッファメモリ制御回路 ５，５ａ 送信データ信号処理回路 ６，６ａ 受信データ信号処理回路 ７，７ａ データ送信回路 ８，８ａ データ受信回路 ９，９ａ データ受信判断回路 １０，１０ａ，１０ｂ，１０ｃ 送受信制御回路 １１，１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１
２，１２ａ，１２ｂ，１２ｃ，１２ｄ セレクタ ２０，３０ データ送受信装置
２，１２ａ，１２ｂ，１２ｃ，１２ｄ セレクタ ２０，３０ データ送受信装置
Claims (4)
- 【請求項１】第一の送信データを入力とする第一のバッ
ファメモリと、前記第一のバッファメモリへ読み出し／
書き込みの制御信号を出力する送信バッファメモリ制御
回路と、第一の受信データを出力とする第二のバッファ
メモリと、前記第二のバッファメモリへ読み出し／書き
込みの制御信号を出力する受信バッファメモリ制御回路
と、前記第一のバッファメモリの出力と前記第二のバッ
ファメモリの出力を入力とする第一のセレクタと、前記
第一のセレクタの出力を入力とし送信データを信号処理
する送信データ信号処理回路と、前記送信データ信号処
理回路の出力を入力とし第二の送信データを伝送路へ出
力するデータ送信回路と、伝送路からの第二の受信デー
タを入力とするデータ受信回路と、前記データ受信回路
の出力を入力とし受信データを信号処理する受信データ
信号処理回路と、前記受信データ信号処理回路の出力と
前記第一の送信データを入力とする第二のセレクタと、
前記データ受信回路の出力を入力とし受信データの有無
を判断するデータ受信判断回路と、前記データ受信判断
回路の出力と前記送信バッファメモリ制御回路の状態を
示す信号と前記受信バッファメモリ制御回路の状態を示
す信号を入力とし前記第一のセレクタの選択信号と前記
第二のセレクタの選択信号と前記送信バッファメモリ制
御回路の制御信号と前記受信バッファメモリ制御回路の
制御信号を出力とする送受信制御回路を備えたことを特
徴とするデータ送受信装置。 - 【請求項２】伝送路からの第一の受信データを入力とす
るデータ受信回路と、前記データ受信回路の出力を入力
とする受信データ信号処理回路と、前記受信データ信号
処理回路の出力を入力とする第一のバッファメモリと、
前記第一のバッファメモリへ読み出し／書き込みの制御
信号を出力する受信バッファメモリ制御回路と、前記受
信データ信号処理回路の出力と第一の送信データを入力
とする第一のセレクタと、前記第一のセレクタの出力を
入力とする第二のバッファメモリと、前記第二のバッフ
ァメモリへ読み出し／書き込みの制御信号を出力する送
信バッファメモリ制御回路と、前記第二のバッファメモ
リの出力を入力とする送信データ信号処理回路と、前記
送信データ信号処理回路の出力を入力とし伝送路へ第二
の送信データを出力するデータ送信回路と、前記第一の
バッファメモリの出力と前記第二のバッファメモリの出
力を入力とし第二の受信データを出力する第二のセレク
タと、外部より前記第一の送信データの有無を知らせる
制御信号と前記送信バッファメモリ制御回路の状態を示
す信号と前記受信バッファメモリ制御回路の状態を示す
信号を入力とし前記第一のセレクタの選択信号と前記第
二のセレクタの選択信号と前記送信バッファメモリ制御
回路の制御信号と前記受信バッファメモリ制御回路の制
御信号を出力とする送受信制御回路を備えたことを特徴
とするデータ送受信装置。 - 【請求項３】第一の送信データを入力とする第一のバッ
ファメモリと、前記第一のバッファメモリへ読み出し／
書き込みの制御信号を出力する第一の送信バッファメモ
リ制御回路と、第一の送信データと第二の送信データを
入力とする第一のセレクタと、前記第一のセレクタの出
力を入力とする第二のバッファメモリと、前記第二のバ
ッファメモリへ読み出し／書き込みの制御信号を出力す
る第２の送信バッファメモリ制御回路と、前記第一のバ
ッファメモリの出力と前記第二のバッファメモリの出力
を入力とする第二のセレクタと、前記第二のセレクタの
出力を入力とする第一の送信データ信号処理回路と、前
記第一の送信データ信号処理回路の出力を入力とし伝送
路へ第三の送信データを出力する第一のデータ送信回路
と、前記第二のバッファメモリの出力を入力とする第二
の送信データ信号処理回路と、前記第二の送信データ信
号処理回路の出力を入力とし伝送路へ第四の送信データ
を出力する第二のデータ送信回路と、伝送路から第一の
受信データを入力とする第一のデータ受信回路と、前記
第一のデータ受信回路の出力を入力とする第一の受信デ
ータ信号処理回路と、前記第一の受信データ信号処理回
路の出力を入力とする第三のバッファメモリと、前記第
三のバッファメモリへ読み出し／書き込みの制御信号を
出力する第一の受信バッファメモリ制御回路と、伝送路
から第二の受信データを入力とする第二のデータ受信回
路と、前記第二のデータ受信回路の出力を入力とする第
二の受信データ信号処理回路と、前記第一の受信データ
信号処理回路の出力と前記第二の受信データ信号処理回
路の出力を入力とする第三のセレクタと、前記第三のセ
レクタの出力を入力とし第３の受信データを出力する第
四のバッファメモリと、前記第四のバッファメモリへ読
み出し／書き込みの制御信号を出力する第二の受信バッ
ファメモリ制御回路と、前記第三のバッファメモリの出
力と前記第四のバッファメモリの出力を入力とし第四の
受信データを出力する第四のセレクタと、前記第一、第
二の送信バッファメモリ制御回路の状態を示す信号と前
記第一、第二の受信バッファメモリ制御回路の状態を示
す信号と外部より回路の一部未使用を知らせる制御信号
を入力とし前記第一から第四までのセレクタの選択信号
と前記第一、第二の送信バッファメモリ制御回路の制御
信号と前記第一、第二の受信バッファメモリ制御回路の
制御信号を出力とする送受信制御回路を備えたことを特
徴とするデータ送受信装置。 - 【請求項４】第一の送信データを入力とする第一のバッ
ファメモリと、前記第一のバッファメモリへ読み出し／
書き込みの制御信号を出力する第一の送信バッファメモ
リ制御回路と、伝送路からの第一の受信データを入力と
する第一のデータ受信回路と、前記第一のデータ受信回
路の出力を入力とする第一の受信データ信号処理回路
と、前記第一の受信データ信号処理回路の出力を入力と
し第二の受信データを出力する第二のバッファメモリ
と、前記第二のバッファメモリへ読み出し／書き込みの
制御信号を出力する第一の受信バッファメモリ制御回路
と、前記第一の送信データと第二の送信データを入力と
する第一のセレクタと前記第一のセレクタの出力を入力
とする第三のバッファメモリと、前記第三のバッファメ
モリへ読み出し／書き込みの制御信号を出力する第二の
送信バッファメモリ制御回と、前記第二のバッファメモ
リの出力を入力とする第一の送信データ信号処理回路
と、前記第一の送信データ信号処理回路の出力を入力と
し伝送路へ第三の送信データを出力する第一のデータ送
信回路と、伝送路からの第三の受信データを入力とする
第二のデータ受信回路と、前記第二のデータ受信回路の
出力を入力とする第二の受信データ信号処理回路と、前
記第一の送信データと前記第二の受信データ信号処理回
路の出力を入力とする第二のセレクタと、前記第二のセ
レクタの出力を入力とし第四の受信データを出力する第
四のバッファメモリと、前記第四のバッファメモリへ読
み出し／書き込みの制御信号を出力する第二の受信バッ
ファメモリ制御回路と、前記第一のバッファメモリの出
力と前記第三のバッファメモリの出力と前記第四のバッ
ファメモリの出力を入力とする第三のセレクタと、前記
第三のセレクタの出力を入力とする第二の送信データ信
号処理回路と、前記第二の送信データ信号処理回路の出
力を入力とし伝送路へ第四の送信データを送信する第二
のデータ送信回路と、前記第一、第二の送信バッファメ
モリ制御回路の状態を示す信号と前記第一、第二の受信
バッファメモリ制御回路の状態を示す信号と外部より回
路の一部未使用を知らせる制御信号を入力とし前記第一
から第三までのセレクタの選択信号と前記第一、第二の
送信バッファメモリ制御回路の制御信号と前記第一、第
二の受信バッファメモリ制御回路の制御信号を出力とす
る送受信制御回路を備えたことを特徴とするデータ送受
信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010877A JPH10210084A (ja) | 1997-01-24 | 1997-01-24 | データ送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010877A JPH10210084A (ja) | 1997-01-24 | 1997-01-24 | データ送受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10210084A true JPH10210084A (ja) | 1998-08-07 |
Family
ID=11762569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9010877A Pending JPH10210084A (ja) | 1997-01-24 | 1997-01-24 | データ送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10210084A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009077270A (ja) * | 2007-09-21 | 2009-04-09 | Nec Commun Syst Ltd | インタフェース装置、通信装置、通信システム、通信制御方法及び通信制御プログラム |
-
1997
- 1997-01-24 JP JP9010877A patent/JPH10210084A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009077270A (ja) * | 2007-09-21 | 2009-04-09 | Nec Commun Syst Ltd | インタフェース装置、通信装置、通信システム、通信制御方法及び通信制御プログラム |
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