KR0128197Y1 - 분산 제어 시스템의 펄스 적산값 입력 회로 - Google Patents
분산 제어 시스템의 펄스 적산값 입력 회로 Download PDFInfo
- Publication number
- KR0128197Y1 KR0128197Y1 KR2019930031679U KR930031679U KR0128197Y1 KR 0128197 Y1 KR0128197 Y1 KR 0128197Y1 KR 2019930031679 U KR2019930031679 U KR 2019930031679U KR 930031679 U KR930031679 U KR 930031679U KR 0128197 Y1 KR0128197 Y1 KR 0128197Y1
- Authority
- KR
- South Korea
- Prior art keywords
- input
- counter
- pulse
- data
- output
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
본 고안은 분산 제어 시스템의 펄스 적산값 입력 회로에 관한 것으로, 종래에는 해당 채널의 펄스 적산값을 8비트씩 분할하여 입력시킴으로 n채널의 펄스 적산값을 입력시킬 경우 2n번동안 펄스 입력 보드를 선택해야 함으로 펄스 입력 절차가 복잡할 뿐아니라 보드가 증가할수록 데이타 입력 시간이 지연되는 문제점이 있었다. 이러한 점을 감안하여 본 고안은 상위 중앙 처리 장치에서 채널 선택 신호를 출력하면 시프트 리지스터에서 소정 시간 지연시킨 후 래치를 인에이블시킴으로써 해당 채널의 데이타를 동시에 입력시키도록 구성한 것으로, 본 고안은 펄스를 적산함에 따라 해당 채널 선택 신호를 출력하면 상위 비트와 하위 비트의 적산값을 동시에 입력시킴으로써 입력 시간을 감소시킴과 아울러 입력 과정을 단순화시킬 수 있다.
Description
제1도는 종래의 펄스 적산값 입력 회로의 블럭도.
제2도는 본 고안의 펄스 적산값 입력 회로의 블럭도.
제3도 및 제4도는 제2도에 있어서, 데이타 입출력 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드레스 디코더 2 : 버스 제어부
3 : 데이타 제어부 6-8 : 카운터
11 : 시프트 레지스터 12 : 카운터 제어부
13,14 : 래치기 15 : 버퍼
16,17 : 데이타 전송부
본 고안은 분산 제어 시스템의 펄스 적산값 입력에 관한 것으로 특히, 현장 기기의 상황 발생을 계수하여 카운터에 저장하고 있다가, 채널을 선택함에 따라 16비트의 펄스 적산값을 동시에 입력시킴으로써 입력 과정과 시간을 개선하는 분산 제어 시스템의 펄스 적산값 입력 회로에 관한 것이다.
제1도는 종래 분산 제어 시스템의 펄스 적산값 입력 회로의 블럭도로서 이에 도시된 바와 같이, 버스 라인에서 자신의 어드레스를 인식하는 어드레스 디코더(1)와, 버스 신호를 제어하기 위한 버스 제어부(2)와, 버스에서 라이트 신호(WR)를 감지함과 아울러 상기 어드레스 디코더(1)의 출력 및 버스 제어부(2)의 출력을 연산하여 데이타 입출력을 제어하는 데이타 제어부(3)와, 이 데이타 제어부(3)의 출력에 제어되어 버스와 데이타 송수신을 순차적으로 수행하는 데이타 전송부(4)(5)와, 상기 데이타 제어부(3)의 제어신호(CS1,CS2,CS3)에 인에이블되어 라이트 신호(WR)에 초기화되고, 리드 신호(RD)에 적산값을 상기 데이타 전송부(5)(4)를 순차 통해 버스에 출력하는 카운터(6-8)로 구성된 것으로, 이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
먼저, 상위 시스템에서 버스를 통하여 펄스 적산 보드의 내부에 장착된 카운터(6-8)에 라이트 제어 명령을 출력하면 상기 카운터(6-8)가 초기화되어 현장에서 입력되는 펄스를 해당 채널별로 적산하게 된다.
이때, 상위 시스템에서 적산값 입력 명령을 카운터(6-8)에 출력하면 상기 카운터(6-8)는 해당 채널의 펄스 적산값을 상위 8비트와 하위 8비트로 분할하여 순차적으로 데이타 전송부(5)에 출력하게 된다.
그리고, 버스에서 어드레스 디코더(1)가 자신의 어드레스를 판별함에 따라 어드레스 검출 신호를 출력하고 이 어드레스 검출 신호를 입력받은 데이타 제어부(3)는 데이타 전송부(4)(5)에 전송제어신호(TX)를 출력하게 된다.
이에 따라, 데이타 제어부(3)의 전송제어신호(TX)에 의해 인에이블된 데이타 전송부(5)가 카운터(6-8)중 해당 카운터의 데이타를 전송하면 데이타 전송부(4)가 상기 데이타 전송부(5)의 출력을 버스로 출력하여 상위 시스템에 현장 상황에 따른 데이타를 전송하게 된다.
그러나, 종래에는 해당 채널의 펄스 적산값을 8비트씩 분할하여 입력시킴으로 n채널의 펄스 적산값을 입력시킬 경우 2n번동안 펄스 입력 보드를 선택해야 함으로 펄스 입력 절차가 복잡할 뿐아니라 보드가 증가할수록 데이타 입력 시간이 지연되는 문제점이 있었다.
본 고안은 이러한 종래의 문제점을 해결하기 위하여 상위 중앙 처리 장치에서 채널 선택 신호를 출력하면 시프트 리지스터에서 소정 시간 지연시킨 후 래치를 인에이블시킴으로써 해당 채널의 데이타를 동시에 입력시켜 입력 시간을 감소시킴과 아울러 입력 과정을 단순화시키는 분산 제어 시스템의 펄스 적산값 입력 회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 고안 분산 제어 시스템의 펄스 적산값 입력 회로도로서 이에 도시한 바와 같이, 버스에서 자신의 어드레스를 인식하는 어드레스 디코더(1)와, 버스를 제어하는 버스 제어부(2)와, 상기 어드레스 디코더(1)의 출력을 검출하여 데이타 전송을 제어하기 위한 신호를 출력하는 데이타 제어부(3)와, 현장 상황에 따른 펄스 입력을 적산하는 카운터(6-8)와, 이 카운터(6-8)에 초기화 명령을 출력하는 버퍼(15)와, 상기 카운터(6-8)의 동작을 제어하는 카운터 제어부(12)와, 상기 데이타 제어부(3)의 출력을 시프트시킴에 따라 상기 카운터 제어부(12)에 타임 레퍼런스 신호를 출력하는 시프트 레지스터(11)와, 상기 데이타 제어부(3)의 제어에 의해 상기 카운터(6-8)의 출력을 래치시키는 래치기(13)(14)와, 이 래치기(13)(14)의 출력을 버스에 각기 전송하는 데이타 전송부(16)(17)로 구성한다.
이와같이 구성한 본 고안의 동작 및 작용 효과를 제3도의 타이밍도를 참조하여 상세히 설명하면 다음과 같다.
상위 시스템에서 버스를 통하여 펄스 적산 보드의 내부에 장착된 카운터(6-8)에 어드레스와 상태 명령인 저전위의 라이트 신호(WR)를 출력하면 카운터 제어부(12)가 리드 신호(RD) 및 칩 선택 신호(CS)를 출력하여 카운터(6-8)을 인에이블시킴으로써 상기 카운터(6-8)가 현장에서 입력되는 펄스를 해당 채널별로 적산하게 된다.
한편, 카운터(6-8)가 현장의 입력 펄스를 계수하여 적산하는 동작이 소정 시간 경과하면 상위 시스템은 펄스 적산 보드에서 적산된 값을 입력받기 위해 버스에 어드레스와 고전위인 라이트 신호(WR)를 출력하게 된다.
이때, 어드레스 디코더(1)가 자신의 어드레스를 인식하여 어드레스 감지 신호를 출력하면 이 신호를 입력받은 데이타 제어부(3)는 시프트 레지스터(11)에 타임 레퍼런스 신호를 출력하고 게이트 신호(G)로 버퍼(15)를 인에이블시킴과 아울러 출력 인에이블 신호(OE)를 래치기(13)(14)에 출력함과 아울러 해당 카운터의 상위 비트 출력 또는 하위 비트 출력을 요구하게 된다.
그리고, 데이타 제어부(3)의 타임 레퍼런스 신호를 입력받은 시프트 레지스터(11)가 시프트 동작에 따른 신호를 출력하면 카운터 제어부(12)는 상기 시프트 레지스터(11)의 출력을 타임 레퍼런스로 하여 카운터(6-8)중 해당 카운터에 내부 카운터 선택 신호(REQ)와 라이트 신호(WR) 및 칩선택 신호(CS)를 출력하며 데이타 전송부(16)(17)를 인에이블시키게 된다.
따라서, 버퍼(15)를 통해 적산값 출력 명령의 입력으로 채널을 선택하면 카운터(6-8)중 해당 카운터가 16비트의 적산값을 출력하고 이 출력 적산값을 래치기(13)(14)가 래치시킴에 따라 데이타 전송부(16)(17)을 통해 버스에 전송됨으로 현장의 상황 데이타가 상위 시스템에 입력되어진다.
그리고, 적산값 전송이 모두 완료되면 시프트 레지스터(11)가 버스에 데이타 전송 완료 신호(DTACK)를 출력함으로써 상위 시스템에 데이타의 전송 완료를 알리게 된다.
상기와 같은 동작은 제3도 및 제4도의 타이밍도에 의해 수행되어진다.
상기에서 상세히 설명한 바와 같이 본 고안은 펄스를 적산함에 따라 해당 채널 선택 신호를 출력하면 상위 중앙 처리 장치에서 출력한 신호와 시프트 레지스터의 출력을 타임 레퍼런스로 사용하여 카운터 제어부가 카운터를 제어함과 아울러 해당 채널을 한번 선택함에 의해 적산값을 동시에 입력시킬 수 있는 효과가 있다.
Claims (1)
- 버스에서 자신의 어드레스를 인식하는 어드레스 디코더(1)와, 버스 신호를 제어하는 버스 제어부(2)와, 상기 어드레스 디코더(1)의 출력을 검출하여 데이타 전송을 제어하기 위한 신호를 출력하는 데이타 제어부(3)와, 현장 상황에 따른 펄스 입력을 적산하는 카운터(6-8)와, 이 카운터(6-8)에 상태 명령을 출력하는 버퍼(15)와, 상기 카운터(6-8)의 동작을 제어하는 카운터 제어부(12)와, 상기 데이타 제어부(3)의 타임 레퍼런스 출력을 시프트시킴에 따라 상기 카운터 제어부(12)에 타임 레퍼런스 신호를 출력하는 시프트 레지스터(11)와, 상기 데이타 제어부(3)의 제어에 의해 상기 카운터(6-8)중 해당 출력을 래치시키는 래치기(13)(14)와, 이 래치기(13)(14)의 출력을 버스에 동시에 전송하는 데이타 전송부(16)(17)로 구성한 것을 특징으로 하는 분산 제어 시스템의 펄스 적산값 입력 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930031679U KR0128197Y1 (ko) | 1993-12-31 | 1993-12-31 | 분산 제어 시스템의 펄스 적산값 입력 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930031679U KR0128197Y1 (ko) | 1993-12-31 | 1993-12-31 | 분산 제어 시스템의 펄스 적산값 입력 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950020629U KR950020629U (ko) | 1995-07-26 |
| KR0128197Y1 true KR0128197Y1 (ko) | 1998-12-15 |
Family
ID=19374619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019930031679U KR0128197Y1 (ko) | 1993-12-31 | 1993-12-31 | 분산 제어 시스템의 펄스 적산값 입력 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0128197Y1 (ko) |
-
1993
- 1993-12-31 KR KR2019930031679U patent/KR0128197Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950020629U (ko) | 1995-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0412666B1 (en) | A read/write memory | |
| EP0258873B1 (en) | Serial bus interface system for data communication using two-wire line as clock bus and data bus | |
| GB1507761A (en) | Asynchronous communication interface adaptor | |
| KR900015008A (ko) | 데이터 프로세서 | |
| EP0266790B1 (en) | Serial bus interface capable of transferring data in different formats | |
| KR0128197Y1 (ko) | 분산 제어 시스템의 펄스 적산값 입력 회로 | |
| US20020085430A1 (en) | Semiconductor memory device using dedicated command and address strobe signal and associated method | |
| US5748887A (en) | Inter-processor asynchronous serial communication transmission/reception apparatus using each other's memories | |
| US5729703A (en) | Bus control operating system having bi-directional address lines, integrated onto same chip as main controller | |
| KR100266963B1 (ko) | 전송되는 패킷을 오버래핑하여 인터페이스의 대기시간을 감소시키는 방법 및 장치 | |
| US5301300A (en) | Floppy disk drive controller with improved density select | |
| KR940006657Y1 (ko) | 정보 송.수신 방법의 선택회로 | |
| KR100366049B1 (ko) | 직렬통신제어기를 이용한 직접메모리접근장치 | |
| SU1675896A1 (ru) | Устройство дл обмена информацией ЭВМ с внешними устройствами | |
| KR100194657B1 (ko) | 시스템 제어신호 전달회로 | |
| KR0154486B1 (ko) | 고속 병렬동기버스구조를 이용하는 하위프로세서와 외부장치간의 정합회로 | |
| JP4097377B2 (ja) | マイクロコンピュータ | |
| SU1508222A1 (ru) | Устройство дл сопр жени двух ЭВМ | |
| KR0143098B1 (ko) | 정보 저장기용 고속 비동기 시리얼통신 인터페이스 장치 | |
| KR970007156Y1 (ko) | 데이타 입출력장치의 엑세스 시간 제어회로 | |
| KR100210031B1 (ko) | 비동기식 데이터 송수신 장치 | |
| KR100606698B1 (ko) | 인터페이스 장치 | |
| RU2039374C1 (ru) | Программируемое устройство сопряжения с повышенной нагрузочной способностью | |
| SU1679494A1 (ru) | Устройство дл сопр жени абонента с магистралью | |
| SU1401470A1 (ru) | Устройство дл сопр жени ЭВМ с внешним устройством |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| LAPS | Lapse due to unpaid annual fee |