KR100210031B1 - 비동기식 데이터 송수신 장치 - Google Patents

비동기식 데이터 송수신 장치 Download PDF

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Abstract

본 발명은 메모리의 용량을 줄어 칩면적을 축소시킨 비동기식 데이터 송수신 장치에 관한 것으로, 송수신되는 데이터의 입출력시에 사용되는 제1,2 FIFO 메모리부와, 상기 제1,2 FIFO 메모리가 Full 되었을 때 선택되어 사용되는 선택 FIFO 메모리부와, 데이터의 송신 또는 수신에 관한 어드레스를 카운트하여 출력하는 제1,2 FIFO 컨트롤러 선택부와, 데이터의 수신 모드에서 상기 제1 FIFO 컨트롤러 선택부의 어드레스 카운트 신호를 다중화 및 디코딩하여 제1 FIFO 메모리로 출력하는 제1 다중화/ 디코딩부와, 데이터의 송신 모드에서 상기 제2 FIFO 컨트롤러 선택부의 어드레스 카운트 신호를 다중화 및 디코딩하여 제2 FIFO 메모리로 출력하는 제2다중화/디코딩부와, 상기 선택 FIFO 메모리부를 사용할 때에 송신 모드인지 수신 모드인지를 판단하여 각각의 쓰기/읽기의 어드레스 카운트 신호를 출력하는 제1,2 송수신 선택부와, 상기 제1,2 송수신 선택부의 읽기/쓰기에 관한 어드레스 카운트 신호를 다중화 및 디코딩하여 선택 FIFO 메모리부로 출력하는 제3 다중화/디코딩부를 포함하여 구성된다.

Description

비동기식 데이터 송수신 장치
본 발명은 데이터 송수신 장치에 관한 것으로, 특히 메모리의 용량을 줄여 칩면적을 축소시킨 비동기식 데이터 송수신 장치에 관한 것이다.
일반적으로 시스템을 구성함에 있어서, 대부분의 모듈이 CPU를 채용하여 독자적으로 일을 처리하도록 되어 있는데, 각 모듈간에 데이터를 주고 받기위해서 데이터 처리 클럭을 동기시키는 동기 방식이나 비동기적으로 데이터를 처리하는 비동기 방식을 이용한다.
동기 방식은 양쪽 모듈간에 동기를 맞추기위해 시스템에 부가적인 회로가 많이 필요하고 시스템의 처리 속도를 저하시키는 단점이 있다.
반대로 비동기 방식은 읽는 모듈과 쓰는 모듈이 각기 별개의 입출력 버퍼를 사용하므로 속도나 가격면에서 유리하다.
이하, 첨부된 도면을 참고하여 종래 기술의 비동기식 송수신 장치에 관하여 설명하면 다음과 같다.
제1도는 종래 기술의 적외선 통신을 지원하지 않는 UART와 FIFO 메모리의 구성도이고, 제2도는 종래 기술의 4Mbps 적외선 통신을 지원하는 UART의 FIFO 메모리의 구성도이다.
적외선 통신은 예를들어 근거리에 배치되는 PC간에 데이터를 주고받을 때 적외선을 이용하는 것을 말한다.
적외선 통신을 지원하지 않는 비동기식 송수신 장치(Universal Asynchronous Receiver Transmitter:UART)는 수신단(Receiver)과 송신단(Transmitter)의 기능을 동시에 할 수 있는 풀 듀플렉스(Full Duplex) 모드를 지원한다.
제1도는 적외선 통신(Infrared Communication)을 지원하지 않는 UART의 FIFO 메모리의 구성을 나타낸 것으로, 수신단과 송신단에 각각 16바이트의 FIFO 메모리를 필요로 한다.
송신단 또는 수신단의 리드, 라이트 카운터(1)(2)(3)(4)에 입력되는 Tx-RD,Tx-WR,Rx-RD,Rx-WR의 신호가 액티브되면 각각의 카운터는 카운트 동작을 하고 각각의 리드, 라이트 디코더(5)(6)(7)(8)들은 Tx FIFO 메모리부(9) 또는 Rx FIFO 메모리부(10)를 통하여 어드레스를 리드 또는 라이트한다.
이때, 상기의 송신단에는 리드 디코더(5)와 라이트 디코더(6)의 신호를 다중화하여 출력하는 Tx-MUX(11)가 구성된다.
또한, 상기의 수신단에는 리드 디코더(7)와 라이트 디코더(8)의 신호를 다중화하여 출력하는 Rx-MUX(12)가 구성된다.
그리고 제3도에서와 같이 4Mbps 적외선 통신을 지원하는 UART의 경우에는 수신단과 송신단에 각각 32바이트의 FIFO 메모리를 필요로 한다.
송신단에서 Tx-RD 신호가 액티브 될 때 리드 카운터(13)는 카운트 동작을 하게되고 리드 디코더(14)를 통하여 리드할 어드레스를 32 바이트의 Tx FIFO 메모리부(21)를 통하여 리드한다.
그리고 Tx-WR 신호가 액티브되면 라이트 카운터(15)는 카운트 동작을 하게되고 라이트 디코더(16)를 통하여 리드할 어드레스를 32 바이트의 Tx FIFO 메모리부(21)를 통하여 라이트한다.
이때, 상기의 송신단에는 리드 디코더(14)와 라이트 디코더(16)의 신호를 다중화하여 출력하는 Tx-MUX(23)가 구성된다.
수신단에서는 Rx-RD 신호가 액티브되면 리드 카운터(17)는 카운트 동작을 하게되고 리드 디코더(18)를 통하여 리드할 어드레스를 32 바이트의 Rx FIFO 메모리부(22)를 통하여 리드한다.
그리고 Rx-WR 신호가 액티브되면 라이트 카운터(19)는 카운트 동작을 하게 되고 라이트 디코더(20)를 통하여 라이트할 어드레스를 32 바이트의 Rx-FIFO 메모리부(22)를 통하여 라이트한다.
이때, 상기의 수신단에는 리드 디코더(18)와 라이트 디코더(20)의 신호를 다중화하여 출력하는 Rx-MUX(24)가 구성된다.
적외선 통신을 지원하는 UART의 경우에는 하프 듀플렉스(Hlaf Duplex0와 풀듀플렉스(Full Duplex)의 모드를 모두 지원하는데 적외선 통신을 지원하지 않는 경우는 풀 듀플렉스를 선택하고, 적외선 통신을 지원하는 경우는 하프 듀플렉스를 선택한다.
종래 기술의 UART에서 4Mbps의 적외선 통신을 지원하기 위해서 용량이 큰 수신단과 송신단에 각각 32 바이트의 FIFO 메모리를 사용하고 있다.
그러나 적외선 통신의 지원 모드에서 풀 듀플렉스가 아닌 하프 듀플렉스를 사용하기 때문에 반드시 FIFO 메모리를 32바이트의 용량을 갖는 것을 사용할 필요가 없음에도 불구하고 FIFO 메모리를 용량이 큰 것을 사용하기 때문에 칩의 크기가 크다.
본 발명은 상기와 같은 종래 기술의 비동기식 데이터 송수신 장치의 문제점을 해결하기 위하여 안출한 것으로, 메모리의 용량을 줄여 칩면적을 축소시킨 비동기식 데이터 송수신 장치를 제공하는데 그 목적이 있다.
제1도는 종래 기술의 적외선 통신을 지원하지 않는 UART와 FIFO 메모리의 구성도.
제2도는 종래 기술의 4Mbps 적외선 통신을 지원하는 UART의 FIFO 메모리의 구성도.
제3도는 본 발명에 따른 UART의 FIFO 메모리 메인 블록의 구성도.
제4도는 본 발명에 따른 FIFO 컨트롤러 선택부의 상세 구성도.
제5도는 본 발명에 따른 FIFO 컨트롤러의 상세 구성도.
제6도는 FIFO 컨트롤러 선택부의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
40 : 제1 FIFO 메모리부 41 : 제2 FIFO 메모리부
42 : 선택 FIFO 메모리부 43 : 제1 다중화/디코딩부
44 : 제2 다중화/디코딩부 45 : 제3 다중화/디코딩부
46 : 제1 송수신 선택부 47 : 제2 송수신 선택부
48 : 제1 FIFO 컨트롤러 선택부 49: 제2 FIFO 컨트롤러 선택부
50 : 제1 FIFO 컨트롤러 51 : 제2 FIFO 컨트롤러
52 : 하프 듀플렉스 모드 컨트롤러
적외선 통신을 지원하면서도 메모리 용량을 축소시킨 본 발명의 비동기식 데이터 송수신 장치는 송수신되는 데이터의 입출력시에 사용되는 제1,2 FIFO 메모리부와, 상기 제1,2 FIFO 메모리가 Full 되었을 때 선택되어 사용되는 선택 FIFO 메모리부와, 데이터의 송신 또는 수신에 관한 어드레스를 카운트하여 출력하는 제1,2 FIFO 컨트롤러 선택부와, 데이터의 수신 모드에서 상기 제1 FIFO 컨트롤러 선택부의 어드레스 카운트 신호를 다중화 및 디코딩하여 제1 FIFO 메모리로 출력하는 제1 다중화/디코딩부와, 데이터의 송신 모드에서 상기 제2 FIFO 컨트롤러 선택부의 어드레스 카운트 신호를 다중화 및 디코딩하여 제2 FIFO 메모리로 출력하는 제2 다중화/디코딩부와, 상기 선택 FIFO 메모리부를 사용할 때에 송신 모드인지 수신 모드인지를 판단하여 각각의 쓰기/읽기의 어드레스 카운트 신호를 출력하는 제1,2 송수신 선택부와, 상기 제1,2 송수신 선택부의 읽기/쓰기에 관한 어드레스 카운트 신호를 다중화 및 디코딩하여 선택 FIFO 메모리부로 출력하는 제3 다중화/디코딩부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 비동기식 데이터 송수신 장치에 관하여 상세히 설명하면 다음과 같다.
제3도는 본 발명에 따른 UART의 FIFO 메모리 메인 블록의 구성도이다.
4Mbps 적외선 통신을 지원하는 UART의 FIFO 메모리 용량을 줄이기 위한 본발명의 비동기식 데이터 송수신 장치는 수신 데이터 입출력시에 사용되는 16 바이트 용량의 제1 FIFO 메모리부(40)와, 송신 데이터 입출력시에 사용되는 16 바이트 용량의 제2 FIFO 메모리부(41)와, 적외선 통신 모드에서 데이터의 선택 출력시에 상기의 제1 FIFO 메모리부(40) 또는 제2 FIFO 메모리부(41)와 공통으로 사용되는 선택 FIFO 메모리부(42)와, 데이터의 송/수신에 의한 읽기 신호(RD), 쓰기 신호(WR)가 발생하면 상기 제1,2 FIFO 메모리부(40)(41) 그리고 선택 FIFO 메모리부(42)의 어드레스를 카운트하여 출력하고 적외선 통신시의 데이터 읽기/쓰기에 관한 어드레스 카운트 신호(WR-Sel-fifo,RD-Sel-fifo)들을 각각 출력하는 제1 FIFO 컨트롤러 선택부(48), 제2 FIFO 컨트롤러 선택부(49)와, 데이터의 수신 모드에 관한 제어 신호(control-Rx)에 의해 상기 제1 FIFO 컨트롤러 선택부(48)의 읽기/쓰기에 관한 어드레스 카운트 신호(WR-fifo,RD-fifo)를 다중화 및 디코딩하여 16 비트의 어드레스를 발생하여 상기의 제1 FIFO 메모리부(40)로 출력하는 제1 다중화/디코딩부(43)와, 데이터의 송신 모드에 관한 제어 신호(control-Tx)에 의해 상기 제2 FIFO 컨트롤러 선택부(49)의 읽기/쓰기에 관한 어드레스 카운트 신호(WR-fifo,RD-fifo)를 다중화 및 디코딩하여 16비트의 어드레스를 발생하여 상기 제2 FIFO 메모리부(41)로 출력하는 제2 다중화/디코딩부(44)와, 상기 제1 FIFO 컨트롤러 선택부(48)의 적외선 통신시의 데이터 송수신에 관한 쓰기 어드레스 카운트 신호(WR-Sel-fifo)와 상기 제2 FIFO 컨트롤러 선택부(49)의 적외선 통신시의 데이터 송수신에 관한 쓰기 어드레스 카운트 신호(WR-Sel-fifo)가 입력되면 송/수신 인에이블 신호(Tx-en,Rx-en)에 의해 송신 모드인지 수신 모드인지를 판단하여 상기 선택 FIFO 메모리부(42)의 쓰기 어드레스 카운트 신호를 출력하는 제1 송수신 선택부(46)와, 상기 제1 FIFO 컨트롤러 선택부(48)의 적외선 통신시의 데이터 송수신에 관한 읽기 어드레스 카운트 신호(RD-Sel-fifo)와 상기 제2 FIFO 컨트롤러 선택부(49)의 적외선 통신시의 데이터 송수신에 관한 읽기 어드레스 카운트 신호(RD-Sel-fifo)가 입력되면 송/수신 인에이블 신호(Tx-en,Rx-en)에 의해 송신 모드인지 수신 모드인지를 판단하여 상기 선택 FIFO 메모리부(42)의 읽기 신호를 출력하는 제2 송수신 선택부(47)와, 적외선 통신 모드의 지원시의 데이터 송수신 선택신호(control-Sel)에 의해 상기 제1,2 송수신 선택부(46)(47)의 읽기/쓰기에 관한 어드레스 카운트 신호를 다중화 및 디코딩하여 16비트의 어드레스를 상기의 선택 FIFO 메모리부(42)로 출력하는 제3 다중화/디코딩부(45)를 포함하여 구성된다.
상기의 제1 FIFO 컨트롤러 선택부(48), 제2 FIFO 컨트롤러 선택부(49)의 상세 구성은 다음과 같다.
제4도는 본 발명에 따른 FIFO 컨트롤러 선택부의 상세 구성도이다.
본 발명에 따른 FIFO 컨트롤러 선택부는 하프 듀플렉스 신호가 인에이블 상태가 아니면 풀 듀플렉스 모드로 사용된다.
즉, 적외선 통신을 지원하지 않는 상태의 읽기/쓰기에 관한 어드레스 카운트신호(WR-fifo,RD-fifo)만을 출력하여 제1,2 FIFO 메모리부(40)(41)만을 사용하고 하프 듀플렉스 신호가 인에이블되면 적외선 통신 모드 상태의 읽기/쓰기에 관한 어드레스 카운트 신호(WR-Sel-fifo,RD-Sel-fifo)를 출력하여 선택 FIFO 메모리부(42)도 사용하게 된다.
그 구성은 읽기/쓰기 인에이블 신호(WR-en,RD-en)와 읽기/쓰기 신호(WR,RD)를 받아 읽기와 쓰기의 어드레스 카운트 신호(WR-fifo,RD-fifo)를 출력하고 그 읽기 어드레스 카운트 신호와 쓰기 어드레스 카운트 신호를 비교하여 풀 또는 하프의 듀플렉스에 관한 비교신호(Full 1,2)(Empty 1,2)를 출력하는 제1 FIFO 컨트롤러(50), 제2 FIFO 컨트롤러(51)와, 하프 듀플렉스 신호가 인에이블되면 상기 제1 FIFO 컨트롤러(50)의 읽기 어드레스 카운트 신호(RD-fifo)와 제2 FIFO 컨트롤러 (51)의 하프 듀플렉스 모드에 관한 비교 신호(Empty 2)를 비교하고 래치하여 제2 FIFO 컨트롤러(51)로 출력하는 하프 듀플렉스 모드 컨트롤러(52)와, 상기의 풀 또는 하프의 듀플렉스에 관한 비교신호(Full 1,2)(Empty 1,2)를 다중화하여 제1 FIFO 컨트롤러 선택부(48)와 제2 FIFO 컨트롤러 선택부(49)로 출력하는 제1,2 MUX(53)(54)로 구성된다.
그리고 상기의 FIFO 컨트롤러의 상세 구성은 다음과 같다.
제5도는 본 발명에 따른 FIFO 컨트롤러의 상세 구성도이다.
FIFO 컨트롤러는 읽기 인에이블 신호(RD-en)에 의해 쓰기에 관한 어드레스 카운트 신호(WR-fifo)를 출력하는 쓰기 카운터(55)와, 쓰기 인에이블 신호(WR-en)에 의해 읽기에 관한 어드레스 카운트 신호(RD-fifo)를 출력하는 읽기 카운터(56)와, 상기 쓰기 카운터(55)의 MSB와 읽기 카운터(56)의 MSB를 비교하여 그 비교값을 출력하는 제1 비교부(57)와, 상기 쓰기 카운터(55)의 쓰기에 관한 어드레스 카운트 신호와 읽기 카운터(56)의 읽기에 관한 카운트 신호를 비교하여 그 비교값을 출력하는 제1 비교부(58)와, 상기 제1,2 비교부(57)(58)의 비교값을 논리 연산하여 하프 듀플렉스에 관한 신호(Empty)출력하는 제1 앤드 게이트와, 상기 제1 비교부(57)의 반전된 비교값과 제2 비교부(58)의 비교값을 비교하여 풀 듀플렉스에 관한 신호(Full)를 출력하는 제2 앤드 게이트로 구성된다.
그리고 상기 FIFO 컨트롤러 선택부의 하프 듀플렉스 모드 컨트롤러(52)의 상세 구성은 다음과 같다.
제2 FIFO 컨트롤러(51)의 반전된 하프 듀플렉스에 관한 신호(Empty 2)와 제2 FIFO 컨트롤러(50)의 읽기 어드레스 카운트 신호(RD-fifo)를 비교하여 하프 듀플렉스에 관한 신호가 디저블 상태이며 읽기 어드레스 카운트값이 15일 때 그 값을 계속 유지하고 1을 출력으로 내보내고, 하프 듀플렉스에 관한 신호가 인에이블 상태라면 읽기 어드레스 카운트값을 출력으로 내보내는 비교부(59)와, 상기 하프 듀플렉스에 관한 신호(Empty 2)에 의해 인에이블되어 상기 제1 FIFO 컨트롤러(50)의 풀 듀플렉스에 관한 신호(Full 1)를 래치하여 출력하는 제1 래치부(60)와, 상기 비교부(59)의 출력 신호에 의해 인에이블되어 상기 제1 래치부(60)의 출력값을 래치하여 출력하는 제2 래치부(61)와, 시스템 컨트롤러(도면에 도시되지 않음)에서 출력되는 하프 듀플렉스에 관한 신호와 상기 제1 FIFO 컨트롤러(50)의 풀 듀플렉스에 관한 신호(Full 1)를 논리 연산하여 출력하는 제1 앤드 게이트(62)와, 상기 제2 래치부(61)에서 출력되는 래치값과 상기 제1 FIFO 컨트롤러(50)의 풀 듀플렉스에 관한 신호(Full)를 논리 연산하여 출력하는 제2 앤드게이트(62)와, 상기 제1,2 FIFO 컨트롤러(50)(51)의 풀 듀플렉스에 관한 신호(Full 1,2)를 논리 연산하여 출력하는 제3 앤드게이트(64)와, 상기 제1,2 FIFO 컨트롤러(50)(51)의 하프 듀플렉스에 관한 신호(Empty 1,2)를 논리 연산하여 출력하는 OR 게이트(65)로 구성된다.
상기와 같이 구성된 본 발명의 비동기식 데이터 송수신 장치는 제1,2 FIFO 컨트롤러(50)(51)에서 읽기와 쓰기에 관한 어드레스 카운트 신호를 출력하고 그 카운트값의 MSB들을 비교하고, 그 카운트값들을 비교하여 풀 또는 하프 듀플렉스 모드에 관한 신호를 출력한다
상기와 같은 로직에 의해 32바이트의 수신 FIFO 메모리와 32바이트의 송신 FIFO 메모리를 사용하여 지원하던 데이터 송수신 동작을 16 바이트의 FIFO 메모리 3개로 지원할 수 있도록 한 것이다.
즉, 데이터 송수신 동작에서 제1,2 FIFO 메모리부(40)(41)가 완전하게 Full 이 되지 않는다면 상기의 제1,2 FIFO 메모리부(40)(41)만을 사용하여 데이터 송수신 동작을 하고, 상기의 제1,2 FIFO 메모리부(40)(41)가 완전하게 Full이 되면 선택 FIFO 메모리부(42)를 더 사용하여 데이터 송수신 동작을 하게 된다.
상기의 제1,2 FIFO 메모리부(40)(41) 그리고 선택 FIFO 메모리부(42)를 선택하는 로직의 발생은 제1,2 FIFO 컨트롤러 선택부(48)(49)에서 하게 된다.
상기의 제1,2 FIFO 컨트롤러 선택부(48)(49)의 동작 파형은 제6도에서와 같다.
본 발명의 비동기식 데이터 송수신 장치의 동작에 관하여 상세히 설명하면 다음과 같다.
비동기식 데이터 송수신 장치가 풀 듀플렉스 모드(적외선 통신 모드가 아닌경우)일 경우에는 하프 듀플렉스 모드가 디저블상태가 되어 16바이트의 제1 FIFO 메모리부(40)와 제2 FIFO 메모리부(41)만을 사용하여 데이터 송수신 동작을 하게 된다.
이상태에서 하프 듀플렉스 모드가 인에이블되면 제1 FIFO 컨트롤러(50)의 Full 1 신호가 인에이블되어 제1,2 래치부(60)(61)의 래치 신호에 의해 제2 fifo 컨트롤러(51)에서 쓰기 어드레스 카운트 신호를 발생하게 된다.
상기와 같은 제1,2 FIFO 컨트롤러 선택부(48)(49)의 로직에 의해 제1,2 FIFO 메모리부(40)(41) 그리고 선택 FIFO 메모리부(42)의 어느하나를 선택하여 데이터 송수신 동작을 하게된다.
그리고 선택 FIFO 메모리부(42)가 선택되었을 경우에는 제1,2 송수신 선택부(46)(47)에서 송신 인에이블 신호(Tx-en), 수신 인에이블 신호(Rx-en)에 의해 송신 또는 수신 모드인지를 선택하여 데이터를 쓰고 읽고 하게된다.
이때, 본 발명의 UART는 하프 듀플렉스 모드(즉, 적외선 통신 모드인 경우)이기 때문에 송신 인에이블 신호와 수신 인에이블 신호가 동시에 인에이블되지는 않는다.
이와 같은 본 발명의 UART는 풀 듀플렉스 모드와 하프 듀플렉스 모드(적외선 통신이 지원되는)를 구분하여 16바이트씩의 송수신단의 FIFO 메모리와 적외선 오신 모드 즉, 상기의 송수신단의 FIFO 메모리가 Full이 되었을 때 선택되어 사용되는 16바이트의 선택 FIFO 메모리를 사용하여 데이터를 송수신할 수 있게 한 것이다.
그러므로 메모리 용량을 적게 사용하고도 4Mbps의 높은 데이터 전송 속도로 데이터를 읽고 쓰고 할 수 있게 하여 데이터 송수신 장치의 칩 크기를 줄이는 효과가 있다.

Claims (9)

  1. 송수신되는 데이터의 입출력시에 사용되는 제1,2 FIFO 메모리부와, 상기 제1,2 FIFO 메모리가 Full 되었을 때 선택되어 사용되는 선택 FIFO 메모리부와, 데이터의 송신 또는 수신에 관한 어드레스를 카운트하여 출력하는 제1,2 FIFO 컨트롤러 선택부와, 데이터의 수신 모드에서 상기 제1 FIFO 컨트롤러 선택부의 어드레스 카운트 신호를 다중화 및 디코딩하여 제1 FIFO 메모리로 출력하는 제1 다중화/디코딩부와, 데이터의 송신 모드에서 상기 제2 FIFO 컨트롤러 어드레스 카운트 신호를 다중화 및 디코딩하여 제2 FIFO 메모리로 출력하는 제2 다중화/디코딩부와, 상기 선택 FIFO 메모리부를 사용할 때에 송신 모드인지 수신 모드인지를 판단하여 각각의 쓰기/읽기의 어드레스 카운트 신호를 출력하는 제1,2 송수신 선택부와, 상기 제1,2 송수신 선택부의 읽기/쓰기에 관한 어드레스 카운트 신호를 다중화 및 디코딩하여 선택 FIFO 메모리부로 출력하는 제3 다중화/디코딩부를 포함하여 구성된 것을 특징으로 하는 비동기식 데이터 송수신 장치.
  2. 제1항에 있어서, 제1,2 FIFO 메모리부 그리고 선택 FIFO 메모리부는 각각 16바이트의 용량을 갖는 것을 특징으로 하는 비동기식 데이터 송수신 장치.
  3. 제1항에 있어서, 제1,2,3 다중화/디코딩부는 각각 16비트의 어드레스를 출력하는 것을 특징으로 하는 비동기식 데이터 송수신 장치.
  4. 제1항에 있어서, 제1,2 송수신 선택부는 송신 모드와 수신 모드를 동시에 인에이블시키지 않는 것을 특징으로 하는 비동기식 데이터 송수신 장치.
  5. 제1항에 있어서, 제1,2 FIFO 컨트롤러 선택부는 하프 듀플렉스 신호가 인에이블 상태가 아니면 풀 듀플렉스 모드를 지원하는 것을 특징으로 하는 비동기식 데이터 송수신 장치.
  6. 제5항에 있어서, 제1,2 FIFO 컨트롤러 선택부는 풀 듀플렉스 모드에서는 적외선 통신 모드가 아닌 읽기/쓰기에 관한 어드레스 카운트 신호(WR-fifo,RD-fifo)만을 출력하여 제1,2 FIFO 메모리부를 사용하여 데이터의 송수신이 이루어지도록하고 하프 듀플렉스 신호가 인에이블되면 적외선 통신 모드 상태의 읽기/쓰기에 관한 어드레스 카운트 신호(WR-Sel-fifo,RD-Sel-fifo)를 출력하여 선택 FIFO 메모리부도 사용하여 데이터의 송수신이 이루어지도록 하는 것을 특징으로 하는 비동기식 데이터 송수신 장치.
  7. 제1항에 있어서, 제1,2 FIFO 컨트롤러 선택부는 각각 읽기/쓰기 인에이블 신호(WR-en,RD-en)와 읽기/쓰기 신호(WR,RD)를 받아 읽기와 쓰기의 어드레스 카운트 신호(WR-fifo,RD-fifo)를 출력하고 그 읽기 어드레스 카운트 신호와 쓰기 어드레스 카운트 신호를 비교하여 풀 또는 하프의 듀플렉스에 관한 비교신호(Full 1,2)(Empty 1,2)를 출력하는 제1 FIFO 컨트롤러, 제2 FIFO 컨트롤러와, 하프 듀플렉스 신호가 인에이블되면 상기 제1 FIFO 컨트롤러의 읽기 어드레스 카운트 신호(RD-fifl)와 제2 FIFO 컨트롤러의 하프 듀플렉스 모드에 관한 비교 신호(Empty 2)를 비교하고 래치하여 제2 FIFO 컨트롤러로 출력하는 하프 듀플렉스 모드 컨트롤러와, 상기의 풀 또는 하프의 듀플렉스에 관한 비교신호(Full 1,2)(Empty 1,2)를 다중화하여 제1 FIFO 컨트롤러 선택부와 제2 FIFO 컨트롤러 선택부로 출력하는 제1,2 MUX로 구성되는 것을 특징으로 하는 비동기식 데이터 송수신 장치.
  8. 제7항에 있어서, 제1,2 FIFO 컨트롤러는 각각 읽기 인에이블 신호(RD-en)에 의해 쓰기에 관한 어드레스 카운트 신호(WR-fifo)를 출력하는 쓰기 카운터와, 쓰기 인에이블 신호(WR-en)에 의해 읽기에 관한 어드레스 카운트 신호(RD-fifo)를 출력하는 읽기 카운터와, 상기 쓰기 카운터의 MSB와 읽기 카운터의 MSB를 비교하여 그 비교값을 출력하는 제1비교부와, 상기 쓰기 카운터의 쓰기에 관한 어드레스 카운트 신호와 읽기 카운터의 읽기에 관한 카운트 신호를 비교하여 그 비교값을 출력하는 제1 비교부와, 상기 제1,2 비교부의 비교값을 논리 연산하여 하프 듀플렉스에 관한 신호(Empty)출력하는 제1 앤드 게이트와, 상기 제1 비교부의 반전된 비교값과 제2 비교부의 비교값을 비교하여 풀듀플렉스에 관한 신호(Full)를 출력하는 제2 앤드 게이트로 구성되는 것을 특징으로 하는 비동기식 데이터 송수신 장치.
  9. 제6항에 있어서, 하프 듀플렉스 모드 컨트롤러는 제2 FIFO 컨트롤러의 반전된 하프 듀플렉스에 관한 신호(Empty 2)와 제2 FIFO 컨트롤러의 읽기 어드레스 카운트 신호(RD-fifo)를 비교하여 하프 듀플렉스에 관한 신호가 디저블 상태이면 읽기 어드레스 카운트값이 15일 때 그 값을 계속 유지하고 1을 출력하고 내보내고, 하프 듀플렉스에 관한 신호가 인에이블 상태라면 읽기 어드레스 카운트값을 출력으로 내보내는 비교부와, 상기 하프 듀플렉스에 관한 신호(Empty 2)에 의해 인에이블되어 상기 제1 FIFO 컨트롤러의 풀 듀플렉스에 관한 신호(Full 1)를 래치하여 출력하는 제1 래치부와, 상기 비교부의 출력 신호에 의해 인에이블되어 상기 제1 래치부의 출력값을 래치하여 출력하는 제2 래치부와, 하프 듀플렉스에 관한 신호와 상기 제1 FIFO 컨트롤러의 풀 듀플렉스에 관한 신호(Full 1)를 논리 연산하여 출력하는 제1 앤드 게이트와, 상기 제2 래치부에서 출력되는 래치값과 상기 제1 FIFO 컨트롤러의 풀 듀플렉스에 관한 신호(Full)를 논리 연산하여 출력하는 제2 앤드게이트와 상기 제1,2 FIFO 컨트롤러의 풀 듀플렉스에 관한 신호(Full 1,2)를 논리 연산하여 출력하는 제3 앤드 게이트와, 상기 제1,2 FIFO 컨트롤러의 하프 듀플렉스에 관한 신호(Empty 1,2)를 논리 연산하여 출력하는 OR 게이트로 구성되는 것을 특징으로 하는 비동기식 데이터 송수신 장치.
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