KR20050076527A - 다중 입출력 장치를 이용한 인터페이스 장치 - Google Patents

Abstract

본 발명은 병렬 또는 직렬 입출력 장치를 구비한 디바이스가 다중 입출력장치를 통해 인터페이스하는 기술에 관한 것이다. 이러한 본 발명은, 동작 속도, 데이터 전송 폭 및 데이터 전송방식이 상이한 외부장치인 중앙처리장치(1A), I2C(1B), UART(1C)와; 상기 외부 장치(1A-1C)가 서로 데이터를 주고 받을 수 있도록 해 주는 여러 종류의 디바이스 프로토콜(2A-2C)과; 상기 디바이스 프로토콜(2A-2C)이 직접 연결되도록 하거나, FIFO(6)를 통해 연결되도록 하는 레지스터 인터페이스(3)와; 8bit의 데이터 전송 폭을 가지는 레지스터들의 집합 모듈인 레지스터 파일부(4)와; 8bit짜리 데이터 4개를 모아서 32bit 외부 장치와 데이터를 송수신할 수 있도록 제어하는 FIFO 제어부(5)와; 고속장치와 저속 장치의 원할한 데이터 송수신을 보장하기 위한 FIFO(6)와; 상기 FIFO 제어부(5)와 메모리(9) 간에 데이터를 주고 받을 수 있도록 해 주는 디바이스 프로토콜(7)과; 120MHz로 고속 동작함과 아울러 32bit의 데이터 버스폭을 가지며, 여러 블록들에 의해 공유되어 사용되는 메모리(9)에 의해 달성된다.

Description

다중 입출력 장치를 이용한 인터페이스 장치{INTERFACE APPARATUS USING MULTI-INPUT/OUTPUT APPARATUS}

본 발명은 병렬 또는 직렬 입출력 장치를 구비한 디바이스가 다중 입출력장치를 통해 인터페이스하는 기술에 관한 것으로, 특히 각 디바이스간의 동작 속도와 데이터 전송 폭 등이 다른 경우 레지스터와 선입선출기(FIFO)를 포함하는 다중 입출력장치를 통해 원활하게 인터페이스할 수 있도록 한 다중 입출력 장치를 이용한 인터페이스 장치에 관한 것이다.

일반적으로, 여러 종류의 장치들이 서로 인터페이스할 경우 새로운 장치들이 추가될 때마다, 기존의 모든 장치들과 서로 데이터 전송이 이루어 지게 하기 위해서는 각 장치들마다 각기 인터페이스 회로를 구비하여야 한다.

이러한 배경에 의해 간단한 방법으로 주변 장치의 추가가 가능하며, 서로 간의 동작 속도와 데이터 전송 폭 등이 다른 점을 보완해 줄 수 있는 구성이 요망되고 있다.

이와 같이 종래의 데이터 인터페이스 장치에 있어서는 여러 종류의 장치들이 서로 인터페이스할 경우 새로운 장치들이 추가될 때마다, 기존의 모든 장치들과 서로 데이터 전송이 이루어 지게 하기 위해 각 장치들마다 각기 인터페이스 회로를 구비하여야 하므로 그에 따른 하드웨어 비용이 추가되는 문제점이 있었다.

따라서, 본 발명의 제1목적은 여러 개의 병렬 및 직렬 입출력 장치들을 구비한 회로가 효율적으로 인터페이스하도록 하는데 있다.

본 발명의 제2목적은 서로 다른 데이터 전송 버스 폭을 가지는 장치들 간에 데이터를 인터페이스할 때 보다 원활하게 인터페이스하도록 하는데 있다.

본 발명의 제3목적은 동작 클럭 주파수가 상이한 장치들 간에 데이터를 인터페이스할 때 보다 원활하게 인터페이스하도록 하는데 있다.

본 발명의 제4목적은 FIFO 구조를 사용함으로써 저속의 장치와 고속의 장치가 통신할 때 고속의 장치가 대기 모드에 빠지지 않고 원활한 데이터 전송이 이루어지도록 하는데 있다.

도 1은 본 발명에 의한 다중 입출력 장치를 이용한 인터페이스 장치의 일실시 구현예를 보인 블록도로서 이에 도시한 바와 같이, 8bit의 데이터 버스폭을 갖는 병렬 입출력 장치로서, 24MHz의 클럭 주파수에 동기하여 동작하는 중앙처리장치(1A)와; I2C 통신규약에 부합되는 직렬 입,출력 장치로서, 100-400Kbps 모드로 동작하는 I2C(1B)와; 직렬 통신장치로서, 9600 bps로 동작하는 범용 비동기화 송수신기(UART:Universal Asynchronous Receiver/Transmitter)(1C)와; 상기 각 외부 장치(1A-1C)들 각각의 송수신 규약에 부합되는 블록으로서, 레지스터 인터페이스(3)와 그 외부 장치(1A-1C)가 서로 데이터를 주고 받을 수 있도록 해 주는 여러 종류의 디바이스 프로토콜(Device protocol)(2A-2C)과; 상기 여러 종류의 디바이스 프로토콜(2A-2C)들이 직접 연결되도록 하거나, FIFO(6)를 통해 연결되도록 하는 레지스터 인터페이스(3)와; 8bit 데이터 전송 폭을 가지는 레지스터들의 집합 모듈인 레지스터 파일부(4)와; 8bit짜리 데이터 4개를 모아서 32bit 외부 장치와 데이터를 송수신할 수 있도록 제어하는 FIFO 제어부(5)와; 선입 선출(Fist-In First-Out) 회로로서 고속장치와 저속 장치의 원할한 데이터 송수신을 보장하기 위하여 사용되며, 내부적으로 어드레스 FIFO와 데이터 FIFO로 분리되어 있는 FIFO(FIFO: Fist-In First-Out)(6)와; 상기 FIFO 제어부(5)와 메모리(9) 간에 데이터를 주고 받을 수 있도록 해 주는 디바이스 프로토콜(7)과; 상기 각 외부 장치(1A-1C)로부터 레지스터에 써 넣어진 값을 보고 특정 동작을 취하거나 레지스터들의 값을 적절히 바꾸어주는 기능을 수행하는 기타 블록부에 해당되는 레지스터 관련부(8)와; 120MHz로 고속 동작함과 아울러 32bit의 데이터 버스폭을 가지며, 여러 블록들에 의해 공유되어 사용되는 메모리(9)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 2를 참조하여 상세히 설명하면 다음과 같다.

특정의 데이터 버스폭과 동작속도를 갖고, 상이한 데이터 전송방식(직렬/병렬 전송방식)을 갖는 외부장치 예를 들어, 중앙처리장치(1A), I2C(1B) 및 UART(1C)가 다중 입출력장치(10)의 레지스터 파일부(4)와 FIFO(6)를 통해 효율적으로 인터페이스할 수 있게 되는데, 먼저 도 1 각부의 작용을 설명하면 다음과 같다.

먼저, 상기 외부장치 중에서 상기 중앙처리장치(1A)는 8bit 입력 및 출력을 가지는 병렬 입,출력 장치로서, 24MHz의 클럭주파수에 동기하여 동작한다. 또한, 상기 I2C(1B)는 I2C 통신규약에 부합되는 직렬 입,출력 장치로서, 100-400Kbps 모드로 동작한다. 또한, UART(1C)는 직렬 통신장치로서, 9600 bps로 동작한다. 그리고, 메모리(9)는 120MHz의 클럭주파수에 동기하여 고속으로 동작하고, 32bit의 데이터 버스폭을 가지며, 여러 블록들에 의해 공유되어 사용된다.

이 밖에 다른 외부 장치들은 얼마든지 추가할 수 있으며, 전송 데이터의 bit수도 자유롭게 변경할 수 있다.

상기 각 외부장치(1A),(1B),(1C)가 각각의 디바이스 프로토콜(2A),(2B),(2C)을 통한 후 다중 입출력 장치(10) 내의 레지스터 인터페이스(3)를 통해 직접 연결되거나 FIFO(6)를 통하여 연결되는데, 이때 그 레지스터 인터페이스(3)는 각 외부장치(1A),(1B),(1C)의 데이터값을 하위 블록인 레지스터 파일부(4)에 쓰고 읽는 역할을 한다.

상기 레지스터 파일부(4)는 8bit 데이터 전송 폭을 가지는 레지스터들의 집합으로서, 이의 데이터 전송폭은 시스템에 따라 변경 가능하다.

디바이스 프로토콜(2A-2C)은 상기 외부장치(1A),(1B),(1C)들 각각의 송수신 규약에 부합되는 블록으로서, 상기 레지스터 인터페이스(3)와 그 외부장치(1A),(1B),(1C)가 서로 데이터를 주고 받을 수 있도록 해 준다.

8bit 단위의 레지스터의 값은 32bit의 데이터 전송폭을 가지는 외부 장치와 데이터를 송수신하기에 부적절하다. 이를 해결하기 위해 FIFO 제어부(5)는 8bit짜리 데이터 4개를 모아서 32bit 외부 장치와 데이터를 송수신할 수 있도록 제어하는 역할을 수행한다. 이때, 데이터 bit 수는 변경이 가능하며, 그 FIFO 제어부(5)는 쓰거나 읽을 데이터 들을 모았다가 한꺼번에 빠른 장치에 읽고 쓰기 위한 제어를 수행한다.

FIFO(6)는 선입선출 회로로서 고속장치와 저속 장치의 원할한 데이터 송수신을 보장하기 위하여 사용되며, 이는 내부적으로 어드레스 FIFO와 데이터 FIFO로 분리되어 있다.

그리고, 레지스터 관련부(8)는 상기 외부 장치(1A),(1B),(1C)로부터 레지스터 파일부(4)에 써 넣어진 값을 보고 특정 동작을 취하거나 레지스터들의 값을 적절히 바꾸는 기능을 수행한다.

입출력 방식과, 동작 속도 및 데이터 전송폭 등이 전혀 상이한 상기 각 외부장치(1A),(1B),(1C)들은 다중 입출력장치(10) 및 메모리(9)를 통해 함께 연결되어 서로 데이터를 주고 받는다. 이를 위해 상기 각 외부장치(1A),(1B),(1C)들이 레지스터 파일부(4) 내에 있는 어드레스 레지스터와 데이터 레지스터에 특정 값을 쓰고 읽는 방식으로 데이터를 송수신하게 된다.

동작 속도가 빠른 메모리(9)는 여러 블록 들에 의해 공유되어 사용될 수 있다. 이럴 경우에 메모리(9)의 동작 속도가 다른 주변 장치의 동작속도보다 빠르면 고속동작을 하는 메모리(9)가 오랜 시간 느린 장치에 의해 독점되는 현상이 발생할 수 있다. 하지만, 내부에 다단계의 FIFO(6)를 사용함으로써 이를 방지할 수 있다.

도 2는 상기 레지스터 파일부(4)를 통해 FIFO(6)에 데이터를 써 넣는 경우의 처리과정을 나타낸 것이다. 여기서, 레지스터 파일부(4)의 각 레지스터는 8bit의 데이터버스를 사용한다. 또한 상기 메모리(9)는 16bit의 어드레스로 32bit의 데이터를 주고 받는다.

상기 외부장치(1A),(1B),(1C) 중 느린 동작속도를 가지는 임의의 외부장치로부터 빠른 동작속도를 가지는 메모리(9)에 데이터를 라이트(write)하는 동작 순서는 다음과 같다.

상기 외부장치(1A),(1B),(1C) 중 임의의 외부장치는 레지스터 파일부(4)에서 16bit 어드레스의 상위 바이트 정보를 담고 있는 두 개의 어드레스 레지스터(ADDR_HI_REG),(ADDR_LO_REG)에 액세스하고자 하는 메모리(9)의 어드레스를 써 넣는다.

이어서, 데이터 레지스터(DATA_REG)에 전송하고자 하는 데이터의 최상위 8bit 데이터를 써 넣는다. 맨 처음에 라이트되는 8bit의 첫 번째 데이터는 레지스터 인터페이스(3)로부터 데이터가 라이트되었음을 알리는 제어신호를 입력받는 순간 데이터 버퍼(6B)의 좌측 영역으로 이동된다. 이어서, 다음에 상기 데이터 레지스터(DATA_REG)에 써 넣어진 두 번째 데이터가 상기 데이터 버퍼(6B)의 중간 영역으로 이동된다. 계속해서 다음에 상기 데이터 레지스터(DATA_REG)에 써 넣어진 세 번째 데이터가 상기 데이터 버퍼(6B)의 오른쪽 영역으로 이동된다. 마지막으로, 상기 데이터 레지스터(DATA_REG)에 네 번째 데이터가 써 넣어진다.

이렇게 하여 총 32bit의 데이터가 써 넣어지면, 상기 데이터 버퍼(6B)로 옮겨진 27bit의 데이터와 상기 데이터 레지스터(DATA_REG)에 기록된 네 번째의 8bit 데이터가 동시에 데이터 FIFO(6C)의 제1영역(FIFO 0) 내의 해당 위치로 이동된다. 이와 동시에, 상기 어드레스 레지스터(ADDR_HI_REG),(ADDR_LO_REG)에 기록된 어드레스가 어드레스 FIFO(6A)의 제1영역(FIFO 0)으로 이동된다.

만약, 상기 FIFO(6)가 사용되지 않는 경우에는 상기 값들이 FIFO(6)에 저장되지 않고 곧바로 메모리(9)에 전송된다.

상기 어드레스 FIFO(6A)와 데이터 FIFO(6C)에 기록된 값은 상기 FIFO 제어부(5)의 제어에 의해 메모리(9)에 전달된다.

그런데, 상기 메모리(9)를 제3의 장치가 사용중이어서 그 메모리(9)에 값을 써 넣을 수 없을 경우에는 그 값을 FIFO(6)에 차곡차곡 기록해 둔다. 이후, 상기 메모리(9)에 값을 써 넣을 수 있게 되면, 상기 FIFO(6)에 차곡차곡 기록해 둔 값들을 한꺼번에 그 메모리(9)에 전달한다.

상기 외부장치(1A),(1B),(1C) 중 느린 동작 속도를 가지는 외부장치가 상기 빠른 동작속도를 가지는 메모리(9)로부터 값을 읽어오는 경우에는 라이트용으로 사용하였던 상기 FIFO(6)를 이번에는 리드(read)용으로 바꾸어 사용한다.

일반적으로, 상기 메모리(9)의 리드 동작시에는 상기 FIFO(6)를 사용하지 않는 경우가 많다. 아래는 이와 같이 FIFO(6)를 거치지 않고 메모리(9)로부터 값을 리드하는 과정을 나타낸 것이다.

상기 외부장치(1A),(1B),(1C) 중 임의의 외부장치가 생성한 어드레스에 해당하는 32bit 데이터 중에서 31∼24bit는 상기 데이터 레지스터(DATA_REG)에, 23∼0bit는 데이터 버퍼(6B)에 옮긴다.

이후 한 바이트가 읽혀질 때마다 상기 데이터버퍼(6B)에 저장되어 있는 데이터를 23∼16bit, 15∼8bit, 7∼0bit의 순서로 데이터 레지스터(DATA_REG)로 이동시켜 외부 장치가 읽어갈 수 있도록 한다.

참고로, 상기 설명에서의 어드레스 버스, 데이터 버스의 폭은 다양한 종류의 외부 장치들을 대상으로 인터페이스하기 위하여 조절될 수 있다.

이상에서 상세히 설명한 바와 같이 본 발명은 직렬 및 병렬 인터페이스를 가지는 장치들이 서로 상이한 데이터 전송 버스폭과 동작 주파수를 가질 경우, 다중 입출력 장치 및 메모리를 통해 효율적으로 인터페이스할 수 있는 효과가 있다.

또한, 다중 입출력 장치에 FIFO 구조를 구비함으로써, 서로 다른 데이터 전송 버스폭과 동작 속도를 가지는 저속장치와 고속장치간에도 원활한 데이터 전송이 가능하게 되는 효과가 있다.

도 1은 본 발명에 의한 다중 입출력 장치를 이용한 인터페이스 장치의 블록도.

도 2는 도 1에서 FIFO의 상세 블록도.

***도면의 주요 부분에 대한 부호의 설명***

1A : 중앙처리장치 1B : I2C

1C : UART 2A-2C,7 : 디바이스 프로토콜

3 : 레지스터 인터페이스 4 : 레지스터 파일부

5 : FIFO 제어부 6 : FIFO

7 : 디바이스 프로토콜 8 : 레지스터 관련부

9 : 메모리

Claims (4)

1. 동작 속도, 데이터 전송 폭 및 데이터 전송방식이 상이한 외부장치인 중앙처리장치(1A), I2C(1B), UART(1C)와; 상기 외부 장치(1A-1C)가 서로 데이터를 주고 받을 수 있도록 해 주는 여러 종류의 디바이스 프로토콜(2A-2C)과; 상기 디바이스 프로토콜(2A-2C)이 직접 연결되도록 하거나, FIFO(6)를 통해 연결되도록 하는 레지스터 인터페이스(3)와; 8bit의 데이터 전송 폭을 가지는 레지스터들의 집합 모듈인 레지스터 파일부(4)와; 8bit짜리 데이터 4개를 모아서 32bit 외부 장치와 데이터를 송수신할 수 있도록 제어하는 FIFO 제어부(5)와; 고속장치와 저속 장치의 원할한 데이터 송수신을 보장하기 위한 FIFO(6)와; 상기 FIFO 제어부(5)와 메모리(9) 간에 데이터를 주고 받을 수 있도록 해 주는 디바이스 프로토콜(7)과; 120MHz로 고속 동작함과 아울러 32bit의 데이터 버스폭을 가지며, 여러 블록들에 의해 공유되어 사용되는 메모리(9)로 구성한 것을 특징으로 하는 다중 입출력 장치를 이용한 인터페이스 장치.
2. 제1항에 있어서, 중앙처리장치(1A)는 8bit 입력 및 출력을 가지는 병렬 입,출력 장치로서 24MHz의 클럭주파수에 동기하여 동작하고, I2C(1B)는 I2C 통신규약에 부합되는 직렬 입,출력 장치로서 100-400Kbps 모드로 동작하며, UART(1C)는 직렬 통신장치로서 9600 bps로 동작하는 것을 특징으로 하는 다중 입출력 장치를 이용한 인터페이스 장치.
3. 제1항에 있어서, 레지스터 파일부(4)는 8bit 단위의 어드레스 전송을 위한 두 개의 어드레스 레지스터(ADDR_HI_REG),(ADDR_LO_REG)와; 8bit 단위의 데이터 전송을 위한 데이터 레지스터(DATA_REG)를 포함하여 구성된 특징으로 하는 다중 입출력 장치를 이용한 인터페이스 장치.
4. 제1항에 있어서, FIFO(6)는 상기 레지스터 파일부(4)에서 8bit씩 분리된 형태로 동시에 전송되는 16bit의 어드레스를 선입선출방식으로 기록하기 위한 어드레스 FIFO(6A)와; 상기 레지스터 파일부(4)에서 8bit씩 4차례에 걸쳐 전송되는 32bit의 데이터를 선입선출방식으로 동시에 기록하기 위한 어드레스 데이터 버퍼(6B) 및 데이터 FIFO(6C)로 구성된 것을 특징으로 하는 다중 입출력 장치를 이용한 인터페이스 장치.