KR100472962B1

KR100472962B1 - 가상포트를이용한정보교환방법(DataTransmissionMethodusingVirtualPort)

Info

Publication number: KR100472962B1
Application number: KR1019960044959A
Authority: KR
Inventors: 조진영
Original assignee: 조진영
Priority date: 1996-10-10
Filing date: 1996-10-10
Publication date: 2005-06-07
Also published as: KR19980026520A

Abstract

본 발명은 단 방향성(uni-direction)을 접근(access)의 특징을 갖는 자원(resource)의 쌍방향(bi-direction) 통신방법에 관한 것이다. 단 방향성을 전송특징을 갖는 자원(resource)이 쌍방향 전송이 필요한 경우 데이터버스를 이용하지 않고 어드레스 버스를 이용하여 전송 할 수 있다. 읽을 수밖에 없는 판독 전용 메모리(ROM)의 특정 어드레스 영역에 논리회로를 추가하여 어드레스 버스를 접근함으로서 정보를 전송할 수'있는 가상포트(virtual port)를 이용하여 쌍방향 통신이 가능하게 한다.

데이터값 과 가상포트의 접근위치를 사상(mapping)시키고, 수신측에서는 송신측 접근 어드레스의 위치로부터 전송해온 정보의 내용을 추출하는 방법이다.

전송 데이터 값에 따라 접근주소를 직접 사상시켜 접근하는 방식으로 정보를 전송하거나, 전송데이터 값의 논리 '0'과 '1'을 접근 어드레스의 짝수,홀수 번지의 어드레스로 사상시켜 접근하여 원하는 비트 수만큼 차례로 반복한 후 수신 측에서 쉬프트 레지스터 등으로 재구성하면 별도의 통신포트없이도 전송 가능하다.

본 발명은 단 방향성(uni-direction)을 접근(access)의 특징을 갖는 자원(resource)의 쌍방향(bi-direction) 통신방법에 관한 것이다. 단 방향성을 전송특징을 갖는 자원(resource)이 쌍방향 전송이 필요한 경우 데이터버스를 이용하지 않고 어드레스 버스를 이용하여 전송 할 수 있다. 읽을 수밖에 없는 판독 전용 메모리(ROM)의 특정 어드레스 영역에 논리회로를 추가하여 어드레스 버스를 접근함으로서 정보를 전송할 수 있는 가상포트(virtual port)를 이용하여 쌍방향 통신이 가능하게 한다.

전송 데이터 값에 따라 접근주소를 직접 사상시켜 접근하는 방식으로 정보를 전송하거나, 전송데이터 값의 논리 '0'과 '1'을 어드레스의 짝수, 홀수번지의 어드레스로 사상시켜 접근하여 원하는 비트 수만큼 차례로 반복한후 수신 측에서 쉬프트 레지스터 등으로 재구성하면 별도의 통신포트 없이도 전송 가능하다.

Description

가상포트를 이용한 정보 교환 방법

본 발명은 단방향접근(uni-directional access)만 가능한 자원(resource,.160)을 쌍방향(bi-direction)으로 통신 가능하게 하는 통신방법에 관한 것이다.

접근방법에서 방향성을 갖는 판독전용메모리(ROM)에 특정어드레스영역(가상포트)에 접근주소를 포착할 수 있는 논리회로를 추가하면 어드레스 버스를 이용하여 정보를 전송할 수 있다.

본 발명에서는 상기 특정 어드레스영역(가상포트(virtual port)라고 명명)의 접근주소를 송신 데이터 값과 사상시켜, 데이터 값에 따라 가상포트의 접근 위치(주소)를 가변 할 수 있게 구성하면 어드레스 버스를 통하여 정보를 전송할 수 있다. 상기 접근 위치는 기저주소(170, virtual port base address,VPORT_BASE)과 송신데이터 값에 따라 접근주소를 가변 할 수 있게 된다.

즉, 접근위치는 다음과 같이 결정된다.( 제1도)

① 접근위치(180)=가상포트의 기저주소값(170) + 데이터값(송신)

송신데이터에 따라 접근 위치가 바꾸어지므로, 수신측에서는 상기 접근위치 값을 포착함으로서 송신 데이터를 전송 받을 수 있다.

② 데이터값(수신) = 접근위치(180) - 가상포트의 기저주소값(170)

제1도는 인덱스 어드레싱을 이용한 가상포트 인터페이스 실시예 이다. 본 발명의 구현은 인덱스 어드레싱을 이용하면 효과적으로 주소를 접근할 수 있다. 만약 프로세서가 인덱스 어드레싱을 할 수 없거나, 가상포트의 크기를 줄이고자할 때는 최소 두 번지로 가상포트가 구성 가능하며, 논리치 '0'과 '1'을 각각 짝수와 홀수 번지의 어드레스로 사상시켜 접근하여 1비트씩 송신하고, 전송정보가 n-비트의 워드일 경우 n번 반복하고, 수신 측에서는 수신된 순서데로 접근주소에 대응한 비트 값을 n번 수집하여 재구성하면 전송이 가능하다.

그러나 실제 원만한 전송을 이루기위해서는 핸드쉐이크신호(Status,control)가 필요하므로 4개의 주소(status, control, data 0, data 1)로 된 가상포트가 필요하다.

제1, 2도는 두개의 프로세서가 ROM을 공유하고 있을 때 가상포트 인터페이스 실시 예로서,

하나의 프로세서를 호스트 프로세서(110, host processor, controlprocessor) 상대편의 프로세서를 타겟 프로세서(120, target processor)라 하고 가상포트를 구현하기 위한 예로서는 호스트 프로세서 인터페이스 버퍼(220), 타겟 프로세서 인터페이스(140), 핸드쉐이크 로직(240, 250)으로 구성된다.

제2도는 어드레스의 특정 비트를 접근하여 이용한 가상포트 인터페이스실시예로서 포트 인터페이스용 쉬프트 레지스터(230), 인터페이스 핸드쉐이크 로직(240, 250), 타겟 프로세서 디코더(260), 스테터스 레지스터(240), 공유메모리(270) 등으로 구성된다.

가상 포트 인터페이스용 쉬프트 레지스터(shift register)는 타겟 프로세서의 ROM 어드레스를 접근로부터 순차적인 비트 스트림으로 부터 정보를 추출하기 위한 레지스터이다. 쉬프트 클럭(shift clock)은 가상포트를 접근 할 때마다 하나씩 발행하도록 되어 있고, 쉬프트 입력은 가상포트 어드레스가 홀수 번지일 때 논리 '1'이 입력되고, 짝수 번지일 때 논리 '0'이 된다. 이러한 방법으로 가상포트를 접근함으로써 디지털 비트 스트림을 전송할 수 있도록 되어 있다 모든 송신 데이터 프레임의 전송이 완료되면 송신 데이터유효 플래그 어드레스를 접근하여 전술한 방법과 동일한 방법으로 호스트에 전송한다. 데이터 전송은 물론 핸드쉐이크 로직도 구현할 수 있다.

타겟 프로세서 디코더는 수신 데이터 포트 어드레스, 송신 데이터 어드레스, 스테터스 레지스터 선택 어드레스를 지정하도록 되어 있다. 스테터스 레지스터는 호스트 데이터나 타겟 데이터가 전송이 유효한지를 표시하고 원활한 정보전송이 이루어지도록 한다.

제3도는 리드 동작으로부터 데이터전송을 구현한 가상포트 송신 알고리즘의 실시예로서 송신가능 상태 시험 단계(310),

송신 데이터 송신비트로 쉬프트단계(320), 송신비트 분리단계(330), 가상포트의 짝수번지 리드단계(340), 가상포트의 홀수번지 리드단계(350), 송신종료 확인단계(360), 송신완료 상태 전송단계(370)로 구성된다.

송신가능 상태 시험 단계(310)는 송신 프레임이 종료되었는가를 확인하여 이전의 송신 데이터가 수신부로부터 수신되지 않아 송신 불가능하면 수신될 때까지 대기하고, 송신 가능하면 송신 데이터 송신 비트로 쉬프트 단계(320)를 수행한다.

송신 데이터 송신 비트로 쉬프트 단계(320)는 1비트씩 전송하기 위하여 송신데이터를 쉬프트한다.

송신비트 분리단계(330)는 쉬프트결과가 '0'이 출력되어 캐리가 발생하지 않으면 가상포트의 짝수번지 리드단계(340)를 수행하고 '1'이 출력되어 캐리가 발생하면 가상포트의 홀수번지 리드단계(350)를 수행한다.

가상포트의 짝수번지 리드단계(340)는 짝수 번지를 접근함으로써 미리 구비된 수신 디코더로 '0'을 전송한다.

가상포트의 홀수번지 리드단계(350)는 홀수 번지를 접근함으로써 미리구비된 수신 디코더로 '1'을 전송한다.

송신종료 확인단계(360)는 전송 데이터의 모든 비트에 대해서 완료되지 않았으면 송신가능 상태 시험단계(310) 반복하고,

송신이 완료되었으면 송신완료 상태 전송단계(370)를 수행한다.

송신완료 상태 전송단계(370)는 완료되었으면 송신 레디(ready) 포트를 읽어 완전한 1프레임이 전송되었음을 알리고 종료한다.

이상과 같이 함으로써 판독 전용 메모리(ROM)와 같은 판독전용 디바이스를 매체로하여 정보의 전송을 가능하게 할 수 있다.

제4도는 판독 전용 디바이스의 리드 동작으로부터 데이터전송을 구현한 가상포트 수신 논리회로의 복조 알고리즘의 실시예로서 데이터 길이 설정단계(410), 짝수 번지 접근확인 단계(420), 홀수 번지 접근확인 단계(430), 수신 비트를 '1'로 설정 단계(440), 수신 비트를 '0'로 설정 단계(450), 수신 데이터 쉬프트 단계(460), 수신 종료 확인 단계(470, 480), 수신 완료 플래그 전송단계(490)로 구성된다.

데이터 길이 설정 단계(410)는 수신하고자 하는 데이터 프레임의 길이를 설정하여, 워드길이 만큼 수신되었을 때 수신단계를 종료하기 위한 초기값을 설정하는 과정이다.

짝수 번지 접근확인 단계(420)는 만약에 짝수번지가 접근되었으면 수신비트를 '0'으로 설정 단계(450)을 수행하고, 그렇지 않으면 홀수 번지 접근확인 단계(430)를 수행한다.

홀수 번지 접근확인 단계(430)는 만약에 홀수번지가 접근되었으면 수신비트를 '1'로 설정 단계(440)를 수행하고, 그렇지 않으면 수신종료 확인 단계(470, 480)를 수행한다.

수신 비트를 '1' 또는 '0'의 설정 단계(440, 450)는 수신 데이터를 복조하기 위한 준비 과정으로 각각의 캐리에 해당 비트 값을 세트한다.

수신 데이터 쉬프트 단계(460)는 캐리를 포함하여 쉬프트 함으로써 수신프레임을 재구성한다.

수신 종료 확인 단계(470, 480)는 모든 비트가 수신되어.수신프레임이 완성되면 수행 완료 플래그 전송단계(490)를 수행하고, 그렇지 않으면 짝수 번지 접근확인 단계(420)과정을 수행한다.

수신 완료 플래그 전송단계(490)는 송수신 데이터가 완료되었음을 송신측에 알려 다음 데이터 프레임을 준비할 수 있도록 하는 핸드쉐이크 역할을 하는 과정이다.

제5도는 인덱스 리드 동작으로부터 데이터전송을 구현한 가상포트 송신알고리즘의 실시예로서 제3도의 송신 알고리즘에서 '0', '1'의 전송 루프를 제거하여 인덱스 어드레싱으로 전송능률을 기할 수 있도록 하는 것으로서 송신가능 상태 시험 단계(530), 송신 데이터를 인덱스 주소의 구비단계(540),인덱스화된 주소 리드단계(550), 완료 플래그 발생 단계 (330)로 나누어진다.

송신 가능 상태 시험 단계(530) 송신 프레임이 종료되었는가를 확인하여 이전의 송신데이터가 수신부로부터 수신되지 않아 송신불가능하면 수신될때까지 대기하고 송신가능하면 송신 데이터를 인덱스 주소의 구비단계(540)를 수행한다.

송신 데이터를 인덱스 주소의 구비단계(540)는 송신 데이터를 인덱스 주소로 전송하는 과정이다.

인덱스화된 주소 리드단계(550)는 인덱스화된 주소(indexed address)을 이용하여 가상포트의 대응주소(대응주소 또는 접근위치=가상포트의 기저주소 + 데이터값)를 접근하는 수단으로 데이터를 전송과정이다.

완료 플래그 발생 단계(330)는 완료되었으면, 송신 레디(ready)포트()를 읽어 완전한 1프레임이 전송이 완료되었음을 알리고 종료한다.

한편, 수신측에서는 송신데이터에 따라 접근 위치가 바꾸어지므로, 수신데이터 값은 다음관계로부터 추출할 수 있다.

수신데이터값 = 접근위치(180) - 가상포트의 기저 주소값(170);

수신측에서는 상기 접근위치 값을 포착함으로서 송신 데이터를 전송 받을 수 있다. 이 경우 가상포트 영역은 최소 2ⁿ워드가 확보되어야 한다.

이상과 같이 함으로써 판독 전용 메모리(ROM)와 같은 판독전용 디바이스를 매체에서 인덱스화된 주소 접근을 통하여 어드레스버스를 이용하여 정보 전송한다.

제6도는 가상포트영역을 축소하기 위하여, 4비트 인덱스 리드 동작으로부터 본 발명의 사상을 구현한 가상포트 송신 알고리즘의 실시예로서, 제5도의 송신 알고리즘의 인덱스 어드레싱에서 인덱스의 레지스터 비트수를 4비트로 제한(16=2⁴)하여 필요 이상으로 가상포트영역이 지정되어 메모리 영역의 낭비를 줄일 수 있도록, 제3도 알고리즘의 전송비트수를 분할하여 구현한 것으로서;

송신가능 상태시험단계(610). 송신 데이터를 인덱스 주소의 구비단계(620), 인덱스 주소 마스크 단계(630), 인덱스 어드레싱 모드로 리드단계(640), 데이터 쉬프트 단계(650), 완료 플래그 발생 단계(630)로 나누어진다.

송신가능 상태 시험 단계(630) 송신 프레임이 종료되었는가를 확인하여 이전의 송신데이터가 수신부로 부터 수신되지 않아 송신이 불가능하면, 수신될 때까지 대기하고, 송신 가능하면 송신 데이터를 인덱스 주소로 변환 구비단계(640)를 수행한다.

송신 데이터를 인덱스 주소의 구비단계(640)는 송신 데이터를 인덱스 주소로 사상(mapping)하는 과정이다.

인덱스화된 주소 리드단계(650)는 인덱스화된 주소(indexed address)을 이용하여 가상포트의 대응주소(대응주소 또는 접근위치=가상포트의 기저주소 + 데이터값)를 접근하는 수단으로 데이터를 전송과정이다.

이 경우 가상포트 영역은 16(=2⁴)워드 만 확보되어 있으면 된다.

송신종료 확인단계(670)는 전송 데이터의 모든 비트에 대해서 완료되지 않았으면 송신가능 상태 시험 단계(610) 반복하고, 완료되었으면 송신완료상태 전송단계(680)를 수행한다.

완료 플래그 발생 단계(680)는 완료되었으면 송신 레디(ready)포트를 읽어 완전한 1프레임이 전송되었음을 알리고 종료한다.

이상과 같이 함으로써 판독전용 디바이스를 매체에서 인덱스 어드레싱을 이용함으로써 가상포트영역(메모리)을 넓게 요구하지 않고도 정보 전송할 수 있다.

본 발명의 가상 포트 통신 방식은, 판독 전용 메모리(ROM)의 경우 정보를 읽을 수는 있어도 기록할 수 없는 물리적 ·아키텍처 적 한계를 극복하기 위한 것으로, 공유자원인 ROM으로 결합된 두 개의 프로세서 간에 별도의 통신포트 없이 통신이 필요한 경우 유용하다.

공유 메모리(ROM 등)만으로 통신이 필요한 컴퓨터 개발 시스템(MDS)의 인서키트 에물레이터(ICE) 등의 설계에 적용할 수 있다.

제 1도는 판독 전용 디바이스의 리드 동작으로부터 인덱스 어드레싱으로부터 데이터 전송을 구현한 가상포트의 실시 예의 블록 다이어그램.

제 2도는 판독 전용 디바이스의 리드 동작으로부터 데이터 전송을 구현한 가상포트의 실시 예의 블록 다이어그램.

제 3도는 리드 동작으로부터 데이터전송을 구현한 가상포트 송신 알고리즘의 실시예의 흐름도.

제 4도는 판독 전용 디바이스의 리드 동작으로부터 데이터전송을 구현한 가상포트 수신 논리회로의 복조 알고리즘의 실시 예의 흐름도.

제 5도는 인덱스 리드 동작으로부터 데이터전송을 구현한 가상포트 송신 알고리즘의 실시 예의 흐름도.

제 6도는 가상 포트 영역을 축소하기 위한 4 bit 인덱스 리드 동작으로부터 데이터전송을 구현한 가상포트 송신 알고리즘의 실시 예의 흐름도.

Claims

단 방향성(uni-direction)으로만 접근(access)할 수 있는 디지털 장치에서,주소 버스(address bus)를 이용하여 쌍방향으로 정보를 전송이 가능함에 있어:

(1) 전송 정보(데이터)의 값과 접근주소가 일정한 사상(mapping) 관계를 갖도록 하고;

(2) 송신측에서는 상기 사상관계에 따라 대응된 주소를 접근(access)하고;

(3) 수신측에서는 상기 사상된 주소로부터, 전송되어온 정보(수신 데이터)를 추출하는 통신 방법.
단 방향성(uni-direction)으로만 접근(access)할 수 있는 디지털 장치에서,주소 버스(address bus)를 이용하여 쌍방향으로 정보를 전송이 가능함에 있어:

(1) 전송데이터의 논리 '0'과 '1'을 각각 어드레스의 짝수와 홀수 번지에 사상시키고;

(2) 상기 사상에 의해 전송하고자하는 데이터값에 따라 접근주소로 바꾸어 1회에 1비트씩 전송하고;

(3) 데이터 워드길이가 n-비트이면, 원하는 비트 수만큼 차례로 n번 반복하여 상기 사상된 주소를 접근하여;

(4) 수신은 상기 접근주소에 따라 데이터를 재구성하는 방법으로, 주소버스를 통하여 데이터를 추출하는 전송방법.