CN110795382A - 一种基于fpga的通用异步收发传输器以及片上系统 - Google Patents

Abstract

本申请公开了一种基于FPGA的通用异步收发传输器以及片上系统，该通用异步收发传输器基于FPGA逻辑资源实现，并连接微控制单元与外部设备，该通用异步收发传输器包括：系统总线接口，连接微控制单元的系统总线，用于建立与微控制单元之间的通信连接；多个外设UART，分别连接对应的外部设备，用于建立与对应的外部设备之间的通信连接；控制器，连接系统总线接口和多个外设UART，用于根据系统总线接口从微控制单元接收的地址对相应的外设UART进行控制。通过上述方式，实现了MCU对UART的动态调整和管理，增加了MCU的扩展性和通用性，降低了设计复杂度。

Description

一种基于FPGA的通用异步收发传输器以及片上系统

技术领域

本申请涉及片上系统技术领域，特别是涉及一种基于FPGA的通用异步收发传输器以及片上系统。

背景技术

UART(Universal Asynchronous Receiver/Transmitter，通用异步收发传输器)是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收，在嵌入式设计中，常用作主设备与从设备之间的串行通信。

但是，现有的UART动态调整难度较大，设计人员很难对其功能和数量进行扩展。

发明内容

为解决上述问题，本申请提供了一种基于FPGA的通用异步收发传输器以及片上系统，能够实现MCU对UART的动态调整和管理，增加了MCU的扩展性和通用性，降低了设计复杂度。

本申请采用的一个技术方案是：提供一种基于FPGA的通用异步收发传输器，该通用异步收发传输器基于FPGA逻辑资源实现，并连接微控制单元与外部设备，该通用异步收发传输器包括：系统总线接口，连接微控制单元的系统总线，用于建立与微控制单元之间的通信连接；多个外设UART，分别连接对应的外部设备，用于建立与对应的外部设备之间的通信连接；控制器，连接系统总线接口和多个外设UART，用于根据系统总线接口从微控制单元接收的地址对相应的外设UART进行控制。

其中，该系统总线接口包括：地址译码器，连接系统总线和多个外设UART，并将微控制单元通过系统总线发送的外设地址信号映射成对应的外设UART的寄存器地址信号，进一步发送至对应的外设UART；多路选择器，连接系统总线和多个外设UART，并根据微控制单元通过系统总线发送的片选信号，在系统总线与片选信号所选中的外设UART之间建立连接，以进行数据信号的传输。

其中，该控制器包括控制模块和多组功能寄存器，每一外设UART分别连接一组功能寄存器，寄存器地址信号至少包括功能寄存器地址，控制模块用于根据功能寄存器地址对功能寄存器进行操作，外设UART基于所连接的功能寄存器实现与对应的外部设备之间的数据通信。

其中，每组功能寄存器分别包括数据寄存器、状态寄存器、控制寄存器、中断状态寄存器以及波特率分频寄存器。

其中，该外设UART包括：控制接口，连接控制器；缓冲器，连接控制接口，用于实现数据的接收和发送；外设接口，连接缓冲器和对应的外部设备，用于实现与外部设备之间的数据接收和数据发送。

其中，该缓冲器包括：写缓冲区，连接控制接口；第一移位寄存器，连接写缓冲区和外设接口；读缓冲区，连接控制接口；第二移位寄存器，连接读缓冲区和外设接口。

其中，该缓冲器还包括：波特率产生器，连接控制接口，用于从控制接口接收的时钟信号中转换出波特率时钟频率；模式选择器，连接波特率产生器、写缓冲区/读缓冲区、第一移位寄存器/第二移位寄存器，用于利用波特率时钟频率对接收或发送的数据信号进行调制或解调，以实现高速发送模式或高速接收模式。

其中，该外设接口包括：发送端口，连接第一移位寄存器；接收端口，连接第二移位寄存器。

其中，该控制接口包括：时钟端口和复位端口，连接系统总线；数据端口、状态端口、控制端口、中断状态端口和波特率分频端口，分别连接控制器中对应的功能寄存器。

本申请采用的另一个技术方案是：提供一种片上系统，该片上系统包括：微控制单元；FPGA，连接微控制单元与外部设备；其中，基于FPGA的逻辑资源实现一通用异步收发传输器，通用异步收发传输器包括：系统总线接口，连接微控制单元的系统总线，用于建立与微控制单元之间的通信连接；多个外设UART，分别连接对应的外部设备，用于建立与对应的外部设备之间的通信连接；控制器，连接系统总线接口和多个外设UART，用于根据系统总线接口从微控制单元接收的地址对相应的外设UART进行控制。

本申请提供的基于FPGA的通用异步收发传输器，该通用异步收发传输器基于FPGA逻辑资源实现，并连接微控制单元与外部设备，通用异步收发传输器包括：系统总线接口，连接微控制单元的系统总线，用于建立与微控制单元之间的通信连接；多个外设UART，分别连接对应的外部设备，用于建立与对应的外部设备之间的通信连接；控制器，连接系统总线接口和多个外设UART，用于根据系统总线接口从微控制单元接收的地址对相应的外设UART进行控制。通过上述方式，基于FPGA逻辑资源和可编程的特点，对通用异步收发传输器进行扩展，可动态的调节UART的数量和功能，提高了微控制单元对外部设备的管理和控制能力，增强了微控制单元的可扩展性和通用性，同时，还降低了UART的设计和应用复杂度。另外值得注意的是，本实施例中直接通过MCU来控制UART，其中没有通过其他的MCU外设间接控制(例如，无需采用FPGA实现SPI)，控制比较直观，代码复杂度低。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：

图1是本申请提供的片上系统的结构示意图；

图2是本申请提供的通用异步收发传输器的结构示意图；

图3是本申请提供的系统总线接口的结构示意图；

图4是本申请提供的外设UART的结构示意图；

图5是本申请提供的控制器的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

参阅图1，图1是本申请提供的片上系统的结构示意图，该片上系统(SoC，System-on-a-chip)10包括微控制单元(MCU，Microcontroller Unit)11和现场可编程门阵列(FPGA，Field－Programmable Gate Array)12，微控制单元11和现场可编程门阵列12通过微控制单元11的系统总线13连接。

其中，在本实施例中，利用现场可编程门阵列12内部的逻辑资源形成通用异步收发传输器20，通用异步收发传输器20通过系统总线13连接微控制单元11。现场可编程门阵列12内部的逻辑资源主要包括LCB(Logical Control Block，逻辑控制区块)(包括显示查找表、加法器、寄存器、多路选择器)、时钟网络资源、时钟处理单元、块随机存储器(BlockRAM)、DSP核和接口资源。本实施例中的通用异步收发传输器20利用现场可编程门阵列12内部的逻辑资源形成。

参阅图1和图2，图2是本申请提供的通用异步收发传输器的结构示意图，该通用异步收发传输器20包括系统总线接口21、控制器22和多个外设UART 23。

其中，系统总线接口21用于连接微控制单元11的系统总线13，并将微控制单元11通过系统总线13发送的外设地址映射成对应的寄存器地址，从而实现微控制单元11与外部设备的读、写和控制。多个外设UART 23分别连接对应的外部设备，且用于实现与对应的外部设备之间的数据通信。

继续参阅图3，图3是本申请提供的系统总线接口的结构示意图，该系统总线接口21包括地址译码器211和多路选择器212。

地址译码器211连接系统总线13和多个外设UART 22，并将微控制单元11通过系统总线13发送的外设地址信号映射成对应的外设UART 23的寄存器地址信号，进一步发送至对应的外设UART 23；

多路选择器212连接系统总线13和多个外设UART 23，并根据微控制单元11通过系统总线13发送的片选信号，在系统总线13与片选信号所选中的外设UART 23之间建立连接，以进行数据信号的传输。

结合图4和图5，图4是本申请提供的外设UART的结构示意图，该外设UART 23包括控制接口231、缓冲器232和外设接口233。如图5所示，图5是本申请提供的控制器的结构示意图，控制器22用于映射外设UART 23中的寄存器组，具体包括数据寄存器、状态寄存器、控制寄存器、中断状态寄存器以及波特率分频寄存器。

其中，地址译码器211用于分析控制器22中映射的外设UART 23中的缓冲器寄存器组地址深度，计算映射一个缓冲器232所需要使用的MCU内核外部设备地址空间深度。进一步，还用于分析动态配置的外设UART 23的数量，计算所有缓冲器232一共使用的MCU内核外部设备地址空间深度。MCU内核依据地址译码器211计算出来的UART一共使用的地址深度，在内核外部地址空间中分配每个外设UART 23的地址块深度，每个地址块映射一个UART寄存器组，实现MCU内核对每个外设UART 23的读、写和控制。而多路选择器212中的每一路数据通道则是MCU内核与每个地址块对应的外设UART 23读写数据的通道，MCU内核控制信号控制选择一路数据通道。

在一可选的实施例中，控制器22包括控制模块(图未示)和多个寄存器组，控制模块可由组合逻辑电路实现，组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。可选地，在一实施例中，多个寄存器组可以分别对应一个控制模块，在另一实施例中，多个寄存器组可以对应同一个控制模块。

可选地，寄存器组中可以包括使能寄存器，其中多个外设UART 23分别连接使能寄存器，控制模块根据使能寄存器地址对使能寄存器进行操作，进而对多个外设UART 23进行使能控制。

进一步，寄存器组中还可以包括多组功能寄存器，每一外设UART 23分别连接一组功能寄存器。

控制器22从系统总线接口21获取的寄存器地址还包括功能寄存器地址，控制模块进一步根据功能寄存器地址对功能寄存器进行操作，外设UART 23基于所连接的功能寄存器实现与对应的外部设备之间的数据通信。

功能寄存器是指通过对功能接口进行读写操作进而实现相应功能的寄存器，在一可选的实施例中，功能寄存器包括数据寄存器、状态寄存器、控制寄存器、中断状态寄存器以及波特率分频寄存器。

其中，数据寄存器可以进一步包括读数据寄存器和写数据寄存器，读数据寄存器用于暂存读取的数据；写数据寄存器用于暂存需要写入的数据；状态寄存器用于存放两类信息：一类是体现当前指令执行结果的各种状态信息，另一类是存放控制信息；中断状态寄存器连接MCU的中断向量表，用于获取中断信号，波特率分频寄存器则用于获取MCU的时钟信号，并从中转换出波特率时钟频率，以便对数据进行调制和解调。

结合图4和图5，该外设UART 23包括多个端口，具体可以包括时钟端口、复位端口、数据端口、状态端口、控制端口、中断状态端口和波特率分频端口，其中，时钟端口和复位端口连接系统总线13，以分别接收时钟信号和复位信号；数据端口、状态端口、控制端口、中断状态端口和波特率分频端口分别连接控制器22中对应的功能寄存器。具体地，数据端口连接数据寄存器，状态端口连接状态寄存器，控制端口连接控制寄存器，中断状态端口连接中断状态寄存器，波特率分频端口连接波特率分频寄存器。

进一步，该外设UART 23还包括四个端口，分别为输出信号端口、输入信号端口、中断信号端口和时钟信号端口，这四个端口用于与外部设备之间进行数据通信。

如图4所示，在一实施例中，外设UART 23包括控制接口231、缓冲器232和外设接口233。

其中，控制接口231连接控制器22和缓冲器232，实现控制器22和缓冲器232的交互，控制接口231的端口信号连接包括时钟信号、复位信号、片选信号、地址信号、使能信号、写地址信号、写数据信号、预备信号、读数据信号和中断信号。

其中，缓冲器232可以实现8位发送与接收串口，包括写缓冲区、发送移位寄存器(移位寄存器1)、高速发送模式、读缓冲区、接收移位寄存器(移位寄存器2)、高速接收模式和波特率产生器。具体地，写缓冲区连接控制接口；第一移位寄存器连接写缓冲区和外设接口；读缓冲区连接控制接口；第二移位寄存器连接读缓冲区和外设接口。波特率产生器连接控制接口，用于从控制接口接收的时钟信号中转换出波特率时钟频率；模式选择器连接波特率产生器、写缓冲区/读缓冲区、第一移位寄存器/第二移位寄存器，用于利用波特率时钟频率对接收或发送的数据信号进行调制或解调，以实现高速发送模式或高速接收模式。

其中，外设接口233实现片内与外部设备发送与接收数据，包括发送端口和接收端口，是MCU与FPGA片上系统的片外交互接口。

本实施例提供的基于FPGA的通用异步收发传输器，该通用异步收发传输器基于FPGA逻辑资源实现，并连接微控制单元与外部设备，通用异步收发传输器包括：系统总线接口，连接微控制单元的系统总线，用于建立与微控制单元之间的通信连接；多个外设UART，分别连接对应的外部设备，用于建立与对应的外部设备之间的通信连接；控制器，连接系统总线接口和多个外设UART，用于根据系统总线接口从微控制单元接收的地址对相应的外设UART进行控制。通过上述方式，基于FPGA逻辑资源和可编程的特点，对通用异步收发传输器进行扩展，可动态的调节UART的数量和功能，提高了微控制单元对外部设备的管理和控制能力，增强了微控制单元的可扩展性和通用性，同时，还降低了UART的设计和应用复杂度。另外值得注意的是，本实施例中直接通过MCU来控制UART，其中没有通过其他的MCU外设间接控制(例如，无需采用FPGA实现SPI)，控制比较直观，代码复杂度低。

在本申请所提供的几个实施方式中，应该理解到，所揭露的方法以及设备，可以通过其它的方式实现。例如，以上所描述的设备实施方式仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施方式方案的目的。

另外，在本申请各个实施方式中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是根据本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种基于FPGA的通用异步收发传输器，其特征在于，所述通用异步收发传输器基于FPGA逻辑资源实现，并连接微控制单元与外部设备，所述通用异步收发传输器包括：

系统总线接口，连接所述微控制单元的系统总线，用于建立与所述微控制单元之间的通信连接；

多个外设UART，分别连接对应的外部设备，用于建立与对应的所述外部设备之间的通信连接；

控制器，连接所述系统总线接口和所述多个外设UART，用于根据所述系统总线接口从所述微控制单元接收的地址对相应的所述外设UART进行控制。

2.根据权利要求1所述的通用异步收发传输器，其特征在于，

所述系统总线接口包括：

地址译码器，连接所述系统总线和所述多个外设UART，并将所述微控制单元通过所述系统总线发送的外设地址信号映射成对应的所述外设UART的寄存器地址信号，进一步发送至对应的所述外设UART；

多路选择器，连接所述系统总线和所述多个外设UART，并根据所述微控制单元通过所述系统总线发送的片选信号，在所述系统总线与所述片选信号所选中的所述外设UART之间建立连接，以进行数据信号的传输。

3.根据权利要求2所述的通用异步收发传输器，其特征在于，

所述控制器包括控制模块和多组功能寄存器，每一所述外设UART分别连接一组所述功能寄存器，所述寄存器地址信号至少包括功能寄存器地址，所述控制模块用于根据所述功能寄存器地址对所述功能寄存器进行操作，所述外设UART基于所连接的所述功能寄存器实现与对应的外部设备之间的数据通信。

4.根据权利要求2所述的通用异步收发传输器，其特征在于，

每组所述功能寄存器分别包括数据寄存器、状态寄存器、控制寄存器、中断状态寄存器以及波特率分频寄存器。

5.根据权利要求1所述的通用异步收发传输器，其特征在于，

所述外设UART包括：

控制接口，连接所述控制器；

缓冲器，连接所述控制接口，用于实现数据的接收和发送；

外设接口，连接所述缓冲器和对应的所述外部设备，用于实现与所述外部设备之间的数据接收和数据发送。

6.根据权利要求5所述的通用异步收发传输器，其特征在于，

所述缓冲器包括：

写缓冲区，连接所述控制接口；

第一移位寄存器，连接所述写缓冲区和所述外设接口；

读缓冲区，连接所述控制接口；

第二移位寄存器，连接所述读缓冲区和所述外设接口。

7.根据权利要求6所述的通用异步收发传输器，其特征在于，

所述缓冲器还包括：

波特率产生器，连接所述控制接口，用于从所述控制接口接收的时钟信号中转换出波特率时钟频率；

模式选择器，连接所述波特率产生器、所述写缓冲区/读缓冲区、所述第一移位寄存器/第二移位寄存器，用于利用所述波特率时钟频率对接收或发送的数据信号进行调制或解调，以实现高速发送模式或高速接收模式。

8.根据权利要求7所述的通用异步收发传输器，其特征在于，

所述外设接口包括：

发送端口，连接所述第一移位寄存器；

接收端口，连接所述第二移位寄存器。

9.根据权利要求1所述的通用异步收发传输器，其特征在于，

所述控制接口包括：

时钟端口和复位端口，连接所述系统总线；

数据端口、状态端口、控制端口、中断状态端口和波特率分频端口，分别连接所述控制器中对应的功能寄存器。

10.一种片上系统，其特征在于，所述片上系统包括：

微控制单元；

FPGA，连接微控制单元与外部设备；

其中，基于所述FPGA的逻辑资源实现一通用异步收发传输器，所述通用异步收发传输器包括：

系统总线接口，连接所述微控制单元的系统总线，用于建立与所述微控制单元之间的通信连接；

多个外设UART，分别连接对应的外部设备，用于建立与对应的所述外部设备之间的通信连接；

控制器，连接所述系统总线接口和所述多个外设UART，用于根据所述系统总线接口从所述微控制单元接收的地址对相应的所述外设UART进行控制。

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