JPH0813042B2 - 方向制御方式 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 双方向性バスシステムの方向制御方式に関し、 最遠のスレーブ装置迄の、双方向性バスの距離を1/2
クロック遅延と長くしても、読み出しデータをラッチす
る信頼性が低下しない方向制御方式の提供を目的とし、 マスタ装置にて発する、読み出しデータをマスタ装置
向けにする方向制御信号の幅は１クロック幅でタイミン
グは読み出しデータ領域の最初の１クロックとし、該マ
スタ装置にての方向制御は、該方向制御信号を、最遠の
スレーブ装置間の該双方向性バスの遅延量の２倍の遅延
回路を通して行い、該最遠のスレーブ装置での方向制御
は遅延回路を用いず行い、他のスレーブ装置での方向制
御は、該マスタ装置よりの該双方向性バスによる遅延量
と、該マスタ装置と該最遠のスレーブ装置間の該双方向
性バスによる遅延量との差の２倍の遅延量の遅延回路を
通して行うようにように構成する。

〔産業上の利用分野〕

本発明は、伝送装置の各部（スレーブ装置）に、CPU
を持つマスタ装置より、例えば、動作モードを設定した
り、又各部の状態を各部のメモリより読み出し、各部の
状態を監視する等を行う、双方向性バスシステムの方向
制御方式の改良に関する。

〔従来の技術〕

以下従来例の双方向性バスシステムの方向制御方式を
図を用いて説明する。

第４図は従来例の双方向性バスシステムのブロック
図、第５図，第６図は第４図の各部の方向制御信号及び
各データのタイミング一を示すタイムチャートで、第５
図は方向制御信号の幅を1.5クロック幅、第６図は方向
制御信号の幅を１クロック幅とした場合で、（Ａ）はク
ロック，（Ｂ）は書込みサイクル，読み出しサイクルを
示し、（Ｃ）〜（Ｉ）は第４図のｃ〜ｉ点に対応してお
り、（Ｃ）はマスタ装置１′が発する方向制御信号のタ
イミング、（Ｄ）は（Ｃ）の方向制御信号が遅延したス
レーブ装置３′での方向制御信号のタイミング、（Ｅ）
はスレーブ装置３′での各データのタイミング、（Ｆ）
（Ｉ）はマスタ装置１′の入口での各データのタイミン
グ、（Ｇ）は（Ｃ）の方向制御信号が遅延した最遠のス
レーブ装置４での方向制御信号のタイミング、（Ｈ）は
最遠のスレーブ装置４での各データのタイミングを示
す。

以下、双方向性バス２の遅延量と、制御信号線５の遅
延量は等しいとして説明する。

第４図のマスタ装置１′よりの双方向性バス２にスレ
ーブ装置３′,4が接続されており、スレーブ装置４は最
遠のスレーブ装置である。

マスタ装置１′より各スレーブ装置３′,4への書込み
読み出しを行う為の書込みサイクル，読み出しサイクル
は、双方向性バスシステムでは、スループットが良く、
構成を簡単にする為に、第５図，第６図の（Ｂ）に示す
如く、４クロック幅で、書込み用アドレス及び読み出し
用アドレス領域は最初の１クロック幅、書込みデータ領
域は次の１クロック幅で、読み出しデータ領域は次の２
クロック幅を用いるようになっている。

マスタ装置１′のCPU8が、例えばスレーブ装置３′の
メモリ14にデータを書き込む時は、第５図，第６図
（Ｂ）の書込みサイクルの、書込み用アドレス領域に、
スレーブ装置３′及びメモリ14の書き込むべき位置のア
ドレス及び書込みを示す符号を書込み、書込みデータ領
域には書込みデータを書込み、双方向性バッファを持つ
双方向性バスインタフェース９に与え、又該双方向性バ
スインタフェース９に与えられている方向制御信号は１
レベルの侭とし上記の書込み用アドレス及び書込みデー
タを双方向性バス２に送信する。

この時、方向制御信号は１レベルの侭であるので、バ
ッファ10,制御信号線５を介しスレーブ装置３′,4に入
力する方向制御信号も１レベルであり、夫々バッファ1
1,15を介してオア回路13,16に送られる方向制御信号も
１レベルの侭である。

書込み用アドレスはスレーブ装置３′宛であるので、
方向制御信号の１レベルは、オア回路13を通しスレーブ
装置３′の双方向性バッファを持つ双方向性バスインタ
フェース12に与えられ、書込み用アドレス及び書込みデ
ータを取り込み、メモリ14の該当のアドレス位置にデー
タを書き込む。

又マスタ装置１′のCPU8が、スレーフ装置３′のメモ
リ14よりデータを読み出す時は、第５図，第６図（Ｂ）
の読み出しサイクルの読み出し用アドレス領域に、スレ
ーブ装置３′及びメモリ14の読み出すべき位置のアドレ
ス及び読み出しを示す符号を書込み、双方向性バスイン
タフェース９に与え、又該双方向性バスインタフェース
９に与えられている方向制御信号は１レベルの侭とし、
上記の読み出し用アドレスを双方向性バス２に送信す
る。

すると、スレーブ装置３′では、読み出し用アドレス
は自装置宛であるので、方向制御信号の１レベルをオア
回路13を通し、双方向性バッファを持つ双方向性バスイ
ンタフェース12に与え、読み出し用アドレスを取り込
み、メモリ14に与え、この読み出し用アドレスのデータ
を読み出す。

この読み出しデータを、双方向性バス２を介してマス
タ装置１′に送らせ、双方向性バスインタフェース９に
て取り込んだ後ラッチしてCPU8が読み込む為に、マスタ
装置１′では、第５図（Ｃ）に示す如く、読み出しデー
タ領域の最初の1.5クロック幅が０レベルの、０レベル
の間方向をマスタ装置１′向けにする方向制御信号、又
は第６図（Ｃ）に示す如く、読み出しデータ領域の最初
の１クロック幅が０レベルの、０レベルの間方向をマス
タ装置１′向けにする方向制御信号を、双方向性バスイ
ンタフェース９に与えると共に、バッファ10及び制御信
号線５を介してスレーブ装置３′,4に送る。

スレーブ装置３′,4では、バッファ11,15を介してこ
れを受信し、オア回路13,16に与える。

読み出し用アドレスはスレーブ装置３′宛であるの
で、オア回路13には１レベルが与えられており、０レベ
ルの方向制御信号は双方向性バスインタフェース12に与
えられ、この０レベルの間、読み出しデータは双方向性
バス２を介してマスタ装置１′に送られ、マスタ装置
１′の双方向性バスインタフェース９では、第５図
（Ａ）に示すラッチ位置又は第６図（Ａ）に示すラッチ
位置にてラッチし、このデータをCPU8が取り込む。

スレーブ装置４のメモリ18に書込みデータを書き込む
時及びメモリ18よりデータを読み出す時は、書込み用ア
ドレス，読み出し用アドレスをスレーブ装置４及びメモ
リ18の所望のアドレスとして、上記と同じ動作を行う。

これ等の場合の、書込み用アドレス，書込みデータ，
読み出し用アドレス，読み出しデータの、スレーブ装置
３′,4の入口、及びマスタ装置１′の入口にてのタイミ
ングを示すと、双方向性バス２による遅延の為に、第５
図，第６図の（Ｅ）（Ｈ）（Ｆ）（Ｉ）に示す如くな
る。

後で説明するが、第５図の場合は、スレーブ装置３′
迄は1/8クロック遅延し、最遠のスレーブ装置４迄は1/4
クロック遅延するものとし、第６図の場合は、スレーブ
装置３′迄は1/4クロック遅延し、最遠のスレーブ装置
４迄は1/2クロック遅延するものとして示してあるの
で、０レベルの方向制御信号は、スレーブ装置３′,4に
は、第５図，第６図の（Ｄ）（Ｇ）に示す如く遅れ、こ
のタイミングで、読み出しデータがマスタ装置１向けに
送出され、マスタ装置１′の入口での読み出しデータの
タイミングは第５図，第６図の（Ｆ）（Ｉ）に示す如く
なる。

このことは、スレーブ装置が、マスタ装置１′に非常
に近い所にあると、双方向性バス２による遅延はないの
で、この場合の、マスタ装置１′の入口での読み出しデ
ータのタイミングは、第５図，第６図の（Ｂ）の最近の
読み出しデータの如くなり、ラッチ位置にてラッチ出来
る限界点であり、最遠のスレーブ装置４の読み出しデー
タのマスタ装置１′の入口でのタイミングは、第５図，
第６図の（Ｂ）の最遠の読み出しデータの如く、次のサ
イクルぎりぎりの位置となり、しかも第６図の場合は、
読み出しデータをラッチ出来る限界となる。

即ち、読み出しデータの遅延は、０レベルの方向制御
信号の、制御信号線５による遅延と、読み出しデータの
双方向性バス２による遅延との和となるので、最遠のス
レーブ装置４迄の双方向性バス２の距離は、第５図の、
０レベルの方向制御信号が1.5クロック幅の場合は、最
近のスレーブ装置の読み出しデータをラッチするラッチ
位置の関係もあり、1/4クロック分遅延の距離であり、
この場合は、読み出しデータが少し動いてもラッチ出来
信頼性は高いが、第６図の、０レベルの方向制御信号が
１クロック幅の場合は、1/2クロック分遅延迄距離を長
く出来るが、マスタ装置１′でのラッチ位置が限界であ
り、読み出しデータが少し動くとラッチ出来なく信頼性
が低下する。

〔発明が解決しようとする課題〕

上記従来の方向制御方式では、０レベルの方向制御信
号を1.5クロック幅とし、最遠のスレーブ装置４迄の、
双方向性バス２の距離を1/4クロック遅延とすると、読
み出しデータをラッチする信頼性は高いが距離が短い問
題点があり、０レベルの方向制御信号を１クロック幅と
し、最遠のスレーブ装置４迄の、双方向性バス２の距離
を1/2クロック遅延と長くすると、読み出しデータをラ
ッチする信頼性が低下する問題点がある。

本発明は、最遠のスレーブ装置４迄の、双方向性バス
２の距離を1/2クロック遅延と長くしても、読み出しデ
ータをラッチする信頼性が低下しない方向制御方式の提
供を目的としている。

〔課題を解決するための手段〕

第１図は、本発明の原理図で、（Ａ）は双方向性バス
システムの構成を示すブロック図、（Ｂ）に書込みサイ
クル，読み出しサイクルを示し、（Ｃ）に読み出しデー
タをマスタ装置向けにする０レベルの方向制御信号を示
す。

第１図（Ａ）に示す如く、マスタ装置１よりの双方向
性バス２に複数のスレーブ装置3,4が接続され、該マス
タ装置１より各スレーブ装置3,4への書込み読み出しを
行う為の書込みサイクル及び読み出しサイクルは共に第
１図（Ｂ）に示す如く、４クロック幅で、且つ書込み用
アドレス、読み出し用アドレス領域は共に最初の１クロ
ック幅、書込みデータ領域は次の１クロック幅、読み出
しデータ領域は次の２クロック幅を用いる。

該マスタ装置１にての該双方向性バス２よりの読み出
しデータ受信、各スレーブ装置3,4にての該双方向性バ
ス２への読み出しデータ送信の為の方向制御は、該マス
タ装置１にて発し、該複数のスレーブ装置3,4では、該
マスタ装置１と該複数のスレーブ装置3,4間の制御信号
線５を用い受信した方向制御信号を用いる。

第１図（Ａ）に示す、該マスタ装置１にて発する、読
み出しデータをマスタ装置１の方向にする０レベルの方
向制御信号は第１図（Ｃ）に示す如く１クロック幅でタ
イミングは読み出しデータ領域の最初の１クロックとす
る。該マスタ装置１にての方向制御は、該方向制御信号
を、最遠のスレーブ装置４間の該双方向性バス２の遅延
量の２倍の、第１図（Ａ）に示す遅延回路６を通して行
い、該最遠のスレーブ装置４での方向制御は遅延回路を
用いず行う。他のスレーブ装置３での方向制御は、該マ
スタ装置１よりの該双方向性バス２による遅延量と、該
マスタ装置１と該最遠のスレーブ装置４間の該双方向性
バス２による遅延量との差の２倍の遅延量の第１図
（Ａ）に示す遅延回路７を通して行う。

〔作 用〕

本発明によれば、方向制御信号にて方向制御を行うの
に、マスタ装置１にて発する、読み出しデータをマスタ
装置向けにする０レベルの方向制御信号は１クロック幅
で、タイミングは読み出しデータ領域の最初の１クロッ
クとし、該マスタ装置１にての方向制御は、該方向制御
信号を、最遠のスレーブ装置４間の該双方向性バス２の
遅延量の２倍の遅延回路６を通して行い、該最遠のスレ
ーブ装置４での方向制御は遅延回路を用いず行い、他の
スレーブ装置３での方向制御は、該マスタ装置１よりの
該双方向性バス２による遅延量と、該マスタ装置１と該
最遠のスレーブ装置４間の該双方向性バス２による遅延
量との差の２倍の遅延量の遅延回路７を通して行うの
で、マスタ装置１入口での、全てのスレーブ装置からの
読み出しデータのタイミング及びマスタ装置１の読み出
しデータをラッチするタイミングも、第１図（Ｂ）に示
す読み出しデータのタイミングとなる。

このことは、最遠のスレーブ装置４迄の、第１図
（Ｃ）に示す０レベルの方向制御信号の、制御信号線５
による遅延と、読み出しデータの双方向性バス２による
マスタ装置１迄の遅延の和が１クロック幅であるので、
最遠のスレーブ装置４迄の双方向性バス２の距離は1/2
クロック幅と長く出来、又マスタ装置１にての読み出し
データのラッチ位置は、第１図（Ｂ）に示す読み出しデ
ータの真中にて行うことが出来るので、ラッチの信頼性
を高く出来る。

〔実施例〕

以下本発明の１実施例に付き図に従って説明する。

第２図は本発明の実施例の双方向性バスシステムのブ
ロック図、第３図は第２図の各部の方向制御信号のタイ
ミングを示すタイムチャートで、（Ｃ）〜（Ｇ）は第２
図のｃ〜ｇ点に対応し、（Ａ）はクロック、（Ｂ）は書
込みサイクル，読み出しサイクル、（Ｃ）は読み出しデ
ータをマスタ装置１向けにする０レベルの方向制御信号
のタイミング、（Ｄ）は遅延回路６を通った方向制御信
号のタイミング、（Ｅ）はスレーブ装置３の入口での方
向制御信号のタイミング、（Ｆ）は遅延回路７を通った
方向制御信号のタイミング、（Ｇ）は最遠のスレーブ装
置４の入口での方向制御信号のタイミングを示す。

第２図では、読み出しデータをマスタ装置１向けにす
る０レベルの、マスタ装置１が発する方向制御信号を、
第６図（Ｃ）に示す場合と同じく、第３図（Ｃ）に示す
如く、読み出しデータ領域の最初の１クロック幅とし、
第４図の場合と異なる点は、マスタ装置１には、最遠の
スレーブ装置４間の双方向性バス２の遅延量の２倍の遅
延回路６を設け、マスタ装置１での方向制御は遅延回路
６を通して行い、最遠のスレーブ装置４は従来と同じ
で、他のスレーブ装置３は、マスタ装置１よりの該双方
向性バス２による遅延量と、該マスタ装置１と該最遠の
スレーブ装置４間の該双方向性バス２による遅延量との
差の２倍の遅延量の遅延回路７を設け、方向制御は遅延
回路７を通して行うようにした点である。

従って、書込みサイクルの動作は、第４図の場合と同
じであり、読み出しサイクルの時のタイミングが異な
る。

この異なる点を中心にして、読み出しサイクルにおけ
るマスタ装置での読み出しデータのラッチについて第３
図を用いて説明する。

第３図（Ｃ）の１クロック幅の、読み出しデータをマ
スタ装置向けにする０レベルの方向制御信号を、マスタ
装置１では、最遠のスレーブ装置４間の双方向性バス２
の遅延量の２倍の遅延回路６を通して（Ｄ）に示す如く
遅延させて、双方向性バスインタフェース９に与え、又
（Ｃ）に示す０レベルの方向制御信号は、バッファ10,
制御信号線5,バッファ11,15を介して夫々スレーブ装置
3,4に送られる。

スレーブ装置３では、（Ｅ）に示す０レベルの方向制
御信号を、マスタ装置１よりの該双方向性バス２による
遅延量と、該マスタ装置１と該最遠のスレーブ装置４間
の該双方向性バス２による遅延量との差の２倍の遅延量
の遅延回路７を通して（Ｆ）に示す如く遅延させて、読
み出し用アドレスが自装置向けであれば、オア回路13を
介して双方向性バスインタフェース12に与え、読み出し
データをマスタ装置１向けに送信する。

最遠のスレーブ装置４では（Ｇ）に示す０レベルの方
向制御信号をその侭、読み出し用アドレスが自装置向け
であれば、オア回路16を介して双方向性バスインタフェ
ース17に与え、読み出しデータをマスタ装置１向けに送
信する。

すると、マスタ装置１に非常に近いスレーブ装置及び
マスタ装置１から1/2クロック遅延の最遠のスレーブ装
置４からの読み出しデータも、マスタ装置１の入口で
は、（Ｂ）に示す読み出しデータの位置になり、読み出
しデータの真中を（Ａ）に示す如くラッチ位置とすれ
ば、最遠のスレーブ装置４迄の双方向性バッファ２の距
離を長く1/2クロック遅延としても読み出しデータをラ
ッチする信頼性を高く出来る。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、マスタ装置
１からの最遠のスレーブ装置４迄の双方向性バッファ２
の距離を長く1/2クロック遅延としても読み出しデータ
をラッチする信頼性を高く出来る効果がある。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の双方向性バスシステムのブロ
ック図、 第３図は第２図の各部の方向制御信号のタイミングを示
すタイムチャート、 第４図は従来例の双方向性バスシステムのブロック図、 第５図，第６図は第４図の各部の方向制御信号及び各デ
ータのタイミング位置を示すタイムチャートである。 図において、 1,1′はマスタ装置、 ２は双方向性バス、 3,3′,4はスレーブ装置、 ５は制御信号線、 6,7は遅延回路、 ８はCPU、 9,12,17は双方向性バスインタフェース、 10,11,15はバッファ、 13,16はオア回路、 14,18はメモリを示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】マスタ装置（１）よりの双方向性バス
   （２）に複数のスレーブ装置（3,4）が接続され、該マ
   スタ装置（１）より各スレーブ装置（3,4）への書込み
   読み出しを行う為の書込みサイクル及び読み出しサイク
   ルは共に４クロック幅で、且つ書込み用アドレス、読み
   出し用アドレス領域は共に最初の１クロック幅、書込み
   データ領域は次の１クロック幅、読み出しデータ領域は
   次の２クロック幅を用い、該マスタ装置（１）にての、
   該双方向性バス（２）よりの読み出しデータ受信、各ス
   レーブ装置（3,4）にての、該双方向性バス（２）への
   読み出しデータ送信の為の方向制御は、該マスタ装置
   （１）にて発し、該複数のスレーブ装置（3,4）では、
   該マスタ装置（１）と該複数のスレーブ装置（3,4）間
   の制御信号線（５）を用い受信した方向制御信号を用い
   る双方向性バスシステムにおいて、 該マスタ装置（１）にて発する、読み出しデータをマス
   タ装置向けにする方向制御信号の幅は１クロック幅でタ
   イミングは読み出しデータ領域の最初の１クロックと
   し、該マスタ装置（１）にての方向制御は、該方向制御
   信号を、最遠のスレーブ装置（４）間の該双方向性バス
   （２）の遅延量の２倍の遅延回路（６）を通して行い、
   該最遠のスレーブ装置（４）での方向制御は遅延回路を
   用いず行い、他のスレーブ装置（３）での方向制御は、
   該マスタ装置（１）よりの該双方向性バス（２）による
   遅延量と、該マスタ装置（１）と該最遠のスレーブ装置
   （４）間の該双方向性バス（２）による遅延量との差の
   ２倍の遅延量の遅延回路（７）を通して行うようにした
   ことを特徴とする方向制御方式。