JPH05108554A - メインコントローラ内に内蔵したバスコントローラの動作システム - Google Patents
メインコントローラ内に内蔵したバスコントローラの動作システムInfo
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- JPH05108554A JPH05108554A JP3338889A JP33888991A JPH05108554A JP H05108554 A JPH05108554 A JP H05108554A JP 3338889 A JP3338889 A JP 3338889A JP 33888991 A JP33888991 A JP 33888991A JP H05108554 A JPH05108554 A JP H05108554A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
Abstract
(57)【要約】
【構成】 本発明によるバスコントローラの動作システ
ムは、メインコントローラ内に内蔵し、上位アドレスバ
スを両方向に動作できるように構成している。 【効果】 これにより、外部別途のコントローラがアド
レスソースとなり、アドレス及びデータバスを使用しよ
うとする場合、該アドレスソース及び外部別途のバスコ
ントローラのための別途のバスラインが不要となると共
に、バスコントローラの製品化が不要となり、生産費の
低減及び迅速な工程を図ることに優れた効果がある。
ムは、メインコントローラ内に内蔵し、上位アドレスバ
スを両方向に動作できるように構成している。 【効果】 これにより、外部別途のコントローラがアド
レスソースとなり、アドレス及びデータバスを使用しよ
うとする場合、該アドレスソース及び外部別途のバスコ
ントローラのための別途のバスラインが不要となると共
に、バスコントローラの製品化が不要となり、生産費の
低減及び迅速な工程を図ることに優れた効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、バスコントローラの動
作システムに関し、特に外部アドレスソースがデータバ
ス、或いはアドレスバスを使用しようとするとき、外部
アドレスソースのために用いられる別途のコントロール
なしにバスコントローラの動作が可能な両方向アドレス
バスを有するメインコントローラ内に内蔵したバスコン
トローラに関する。
作システムに関し、特に外部アドレスソースがデータバ
ス、或いはアドレスバスを使用しようとするとき、外部
アドレスソースのために用いられる別途のコントロール
なしにバスコントローラの動作が可能な両方向アドレス
バスを有するメインコントローラ内に内蔵したバスコン
トローラに関する。
【０００２】
【従来の技術】従来には、バスコントローラがメインコ
ントローラの外部に別途に配置されていたため、外部の
アドレスソースから発生したアドレスは、別途のライン
を介して外部バスコントローラ、或いはメインコントロ
ーラに入力されるので、これによる付随的なピン及びＰ
ＣＢ上にアドレスラインを設けるように構成されてい
た。その例は図１に示した。
ントローラの外部に別途に配置されていたため、外部の
アドレスソースから発生したアドレスは、別途のライン
を介して外部バスコントローラ、或いはメインコントロ
ーラに入力されるので、これによる付随的なピン及びＰ
ＣＢ上にアドレスラインを設けるように構成されてい
た。その例は図１に示した。
【０００３】
【発明が解決しようとする課題】このような構成は、多
くのビット数を有する外部別途の高性能コントローラ
（ｅｍｂｅｄｄｅｄ ｃｏｎｔｒｏｌｌｅｒ）が発達す
ることにより、外部の多くの周辺装置をコントロールす
るバスコントローラの使用が要求され、従来のバスコン
トローラシステム下では生産費の増加、及び工程の複雑
性等、多くの問題点を来した。前記問題点は、バスライ
ンをコントロールする部分をメインコントローラに包含
させるシステムを構成することにより解決できる。
くのビット数を有する外部別途の高性能コントローラ
（ｅｍｂｅｄｄｅｄ ｃｏｎｔｒｏｌｌｅｒ）が発達す
ることにより、外部の多くの周辺装置をコントロールす
るバスコントローラの使用が要求され、従来のバスコン
トローラシステム下では生産費の増加、及び工程の複雑
性等、多くの問題点を来した。前記問題点は、バスライ
ンをコントロールする部分をメインコントローラに包含
させるシステムを構成することにより解決できる。
【０００４】従って、本発明の目的は、バスコントロー
ラをメインコントローラのチップ内に内蔵し、外部アド
レスソースのために用いられるアドレスバスを両方向に
作用されるように構成することにより、外部アドレスソ
ースから発生したアドレス信号を受信するときに用いら
れる別途のバスラインが不要となり、従って半導体集積
回路素子のピン数を減らすことにより生産費の低減、及
び迅速な工程を提供することにある。
ラをメインコントローラのチップ内に内蔵し、外部アド
レスソースのために用いられるアドレスバスを両方向に
作用されるように構成することにより、外部アドレスソ
ースから発生したアドレス信号を受信するときに用いら
れる別途のバスラインが不要となり、従って半導体集積
回路素子のピン数を減らすことにより生産費の低減、及
び迅速な工程を提供することにある。
【０００５】
【課題を解決するための手段】前述した目的を達成する
ための本発明によるバスコントローラの動作システム
は、メインコントローラ１００と、前記メインコントロ
ーラ内に内蔵されており、所定の役割を行うバスコント
ローラ２００と、外部アドレスソース３００と、前記メ
インコントローラと前記外部アドレスソースとの間の信
号交換により、モードを変形することができる両方向ア
ドレスバスライン４００と、一方向アドレスバスライン
５００、及びデータバスライン６００とからなり、前記
アドレスソースが前記データバスライン、及びアドレス
バスラインを使用しようとするとき、外部別途のバスコ
ントローラなしにバスコントローラの動作ができるよう
に構成されたことを特徴とする。
ための本発明によるバスコントローラの動作システム
は、メインコントローラ１００と、前記メインコントロ
ーラ内に内蔵されており、所定の役割を行うバスコント
ローラ２００と、外部アドレスソース３００と、前記メ
インコントローラと前記外部アドレスソースとの間の信
号交換により、モードを変形することができる両方向ア
ドレスバスライン４００と、一方向アドレスバスライン
５００、及びデータバスライン６００とからなり、前記
アドレスソースが前記データバスライン、及びアドレス
バスラインを使用しようとするとき、外部別途のバスコ
ントローラなしにバスコントローラの動作ができるよう
に構成されたことを特徴とする。
【０００６】
【実施例】以下、本発明の実施例を添付した図面を参照
して詳細に説明する。図２は本発明において、外部にア
ドレス及びデータバスを使用しようとする外部アドレス
ソースがない場合の動作を概略的に示したブロック図で
ある。同図に示したように、全てのアドレスとデータは
メインコントローラ１１の内部にあるバスコントローラ
１２によりコントロールされる。この場合、アドレスソ
ースがチップ内部に位置しているため、前記アドレスソ
ースから出力されるアドレスはＤＲＡＭ、ＳＲＡＭ、Ｉ
／Ｏディバイス、及びＲＯＭに供給され、このとき、ア
ドレスバスの上位ビットらはＳＲＡＭ、Ｉ／Ｏ、ＲＯＭ
だけのために動作する。
して詳細に説明する。図２は本発明において、外部にア
ドレス及びデータバスを使用しようとする外部アドレス
ソースがない場合の動作を概略的に示したブロック図で
ある。同図に示したように、全てのアドレスとデータは
メインコントローラ１１の内部にあるバスコントローラ
１２によりコントロールされる。この場合、アドレスソ
ースがチップ内部に位置しているため、前記アドレスソ
ースから出力されるアドレスはＤＲＡＭ、ＳＲＡＭ、Ｉ
／Ｏディバイス、及びＲＯＭに供給され、このとき、ア
ドレスバスの上位ビットらはＳＲＡＭ、Ｉ／Ｏ、ＲＯＭ
だけのために動作する。
【０００７】図３は本発明において適用される他の実施
例であり、外部別途のアドレスソース３００がある場
合、該アドレスソースがアドレスバス４００及びデータ
バス６００を使用しようとするときの動作を概略的に示
したブロック図である。同図を参照して動作の説明をす
ると、もし、外部アドレスソース３００がアドレス及び
データバスを使用しようとする場合、メインコントロー
ラ１００にホールド信号を出力すると、メインコントロ
ーラ１００内部にあるバス調停器（ＢＵＳ−ＡＲＢＩＴ
ＯＲ；示されていない）は、前記ホールド信号を受信
し、ホールド確認信号を出力する。前記信号交換によ
り、アドレスバスが下位アドレスバス５００は一方向
に、上位アドレスバス４００は両方向に動作するように
構成され、前記上位アドレスバスは外部別途のアドレス
ソースのアドレスバス端子に連結される。以後、メイン
コントローラ内のバスコントローラ２００はメインコン
トローラ１００の命令に支配されなく、外部アドレスソ
ースに支配されるようになり、前記外部アドレスソース
から発生する上位アドレスビットを両方向アドレスピン
を介して受信し、これを解読してそれに対応する読み書
き信号（Ｒ／Ｗ）、カラムアドレス信号（ＣＡＳ）、ロ
ーアドレス信号（ＲＡＳ）、及びチップイネーブル（ｃ
ｈｉｐ ｅｎａｂｌｅ）信号等をメモリ、或いはＩ／Ｏ
ｐｏｒｔに出力する。
例であり、外部別途のアドレスソース３００がある場
合、該アドレスソースがアドレスバス４００及びデータ
バス６００を使用しようとするときの動作を概略的に示
したブロック図である。同図を参照して動作の説明をす
ると、もし、外部アドレスソース３００がアドレス及び
データバスを使用しようとする場合、メインコントロー
ラ１００にホールド信号を出力すると、メインコントロ
ーラ１００内部にあるバス調停器（ＢＵＳ−ＡＲＢＩＴ
ＯＲ；示されていない）は、前記ホールド信号を受信
し、ホールド確認信号を出力する。前記信号交換によ
り、アドレスバスが下位アドレスバス５００は一方向
に、上位アドレスバス４００は両方向に動作するように
構成され、前記上位アドレスバスは外部別途のアドレス
ソースのアドレスバス端子に連結される。以後、メイン
コントローラ内のバスコントローラ２００はメインコン
トローラ１００の命令に支配されなく、外部アドレスソ
ースに支配されるようになり、前記外部アドレスソース
から発生する上位アドレスビットを両方向アドレスピン
を介して受信し、これを解読してそれに対応する読み書
き信号（Ｒ／Ｗ）、カラムアドレス信号（ＣＡＳ）、ロ
ーアドレス信号（ＲＡＳ）、及びチップイネーブル（ｃ
ｈｉｐ ｅｎａｂｌｅ）信号等をメモリ、或いはＩ／Ｏ
ｐｏｒｔに出力する。
【０００８】図４は、メインコントローラ内に内蔵した
バスコントローラ内部の動作説明のブロック図である。
同図において、入力レジスタ１０１では信号が外部両方
向アドレスバスライン、及び内部アドレスバスラインを
介して入力されるが、その中で外部アドレスバイライン
を介して入力されたアドレス信号は、添付した図面に示
されていないが、Ａレジスタ及びＢレジスタに記憶され
る。この中で前記Ｂレジスタに記憶されたアドレス信号
はコントロールしようとするディバイスが要求する形態
により変形される一方、Ａレジスタに記憶されたアドレ
ス信号はアドレスデコーダ１０２に出力されて解読さ
れ、アドレスが指定する範囲、即ちＲＡＭ、ＲＯＭ、及
びＩ／Ｏディバイス等が決定され、それに該当する解読
信号がバスインタフェースコントローラ１０３に出力さ
れる。また、コントロール信号バッファ１０４はチップ
内にあるメインコントローラ等から出力される内部コン
トロール信号を受信する。前記バスインタフェースコン
トローラ１０３は前記解読信号を受信すると共に、前記
コントロール信号バッファ１０４から出力される内部コ
ントロール信号を受信し、バスコントローラの内部コン
トロール信号及び適切なコントロール信号をＤＲＡＭ、
ＳＲＡＭ、ＲＯＭ、及びＩ／Ｏディバイスに出力する。
この際、アドレスがＤＲＡＭ領域に該当する信号の場合
にはラッチ（ＬＡＴＣＨ）、及び比較器（ｃｏｍｐａｒ
ａｔｏｒ）がロー（ＲＯＷ）、及びカラム（ＣＯＬＵＭ
Ｎ）のアドレス交換を調節する信号を発生させる（示さ
れていない）。
バスコントローラ内部の動作説明のブロック図である。
同図において、入力レジスタ１０１では信号が外部両方
向アドレスバスライン、及び内部アドレスバスラインを
介して入力されるが、その中で外部アドレスバイライン
を介して入力されたアドレス信号は、添付した図面に示
されていないが、Ａレジスタ及びＢレジスタに記憶され
る。この中で前記Ｂレジスタに記憶されたアドレス信号
はコントロールしようとするディバイスが要求する形態
により変形される一方、Ａレジスタに記憶されたアドレ
ス信号はアドレスデコーダ１０２に出力されて解読さ
れ、アドレスが指定する範囲、即ちＲＡＭ、ＲＯＭ、及
びＩ／Ｏディバイス等が決定され、それに該当する解読
信号がバスインタフェースコントローラ１０３に出力さ
れる。また、コントロール信号バッファ１０４はチップ
内にあるメインコントローラ等から出力される内部コン
トロール信号を受信する。前記バスインタフェースコン
トローラ１０３は前記解読信号を受信すると共に、前記
コントロール信号バッファ１０４から出力される内部コ
ントロール信号を受信し、バスコントローラの内部コン
トロール信号及び適切なコントロール信号をＤＲＡＭ、
ＳＲＡＭ、ＲＯＭ、及びＩ／Ｏディバイスに出力する。
この際、アドレスがＤＲＡＭ領域に該当する信号の場合
にはラッチ（ＬＡＴＣＨ）、及び比較器（ｃｏｍｐａｒ
ａｔｏｒ）がロー（ＲＯＷ）、及びカラム（ＣＯＬＵＭ
Ｎ）のアドレス交換を調節する信号を発生させる（示さ
れていない）。
【０００９】また、アドレスコントローラ１０７は、前
記入力レジスタ１０１から出力される信号を受信すると
共に、前記バスインタフェースコントローラ１０３から
出力されるバスコントローラの内部コントロール信号を
受信し、外部両方向アドレスバスラインを介して目的デ
ィバイスに送信する。一方、データコントローラ１０５
は、前記バスインタフェースコントローラ１０３から出
力されるバスコントローラの内部コントロール信号を受
信してデータバッファ１０２に出力し、前記データバッ
ファ１０６は、前記データコントローラから出力された
信号を受信すると共に、内部及び外部データバスライン
を介してデータ信号を受信及び送信する。
記入力レジスタ１０１から出力される信号を受信すると
共に、前記バスインタフェースコントローラ１０３から
出力されるバスコントローラの内部コントロール信号を
受信し、外部両方向アドレスバスラインを介して目的デ
ィバイスに送信する。一方、データコントローラ１０５
は、前記バスインタフェースコントローラ１０３から出
力されるバスコントローラの内部コントロール信号を受
信してデータバッファ１０２に出力し、前記データバッ
ファ１０６は、前記データコントローラから出力された
信号を受信すると共に、内部及び外部データバスライン
を介してデータ信号を受信及び送信する。
【００１０】
【発明の効果】以上、説明したように、本発明による両
方向特性を有するメインコントローラ内に内蔵したバス
コントローラの動作システムは、外部のアドレスソース
から発生した信号を送信及び受信するときに必要な外部
別途のコントローラのバスラインを削除できるので、Ｐ
ＣＢ上のバスラインを減らすことができる。従って、生
産費の低減と共に、工程の迅速化を図ることができると
いう利点がある。
方向特性を有するメインコントローラ内に内蔵したバス
コントローラの動作システムは、外部のアドレスソース
から発生した信号を送信及び受信するときに必要な外部
別途のコントローラのバスラインを削除できるので、Ｐ
ＣＢ上のバスラインを減らすことができる。従って、生
産費の低減と共に、工程の迅速化を図ることができると
いう利点がある。
【図１】従来のバスコントローラシステムにおいて、メ
インコントローラとバスコントローラとの間の動作説明
のロック図。
インコントローラとバスコントローラとの間の動作説明
のロック図。
【図２】本発明において、外部にアドレス及びデータバ
スラインを用いるアドレスソースがない場合の動作を概
略的に示したブロック図。
スラインを用いるアドレスソースがない場合の動作を概
略的に示したブロック図。
【図３】本発明において、外部別途のアドレスソースが
あって、アドレス及びデータバスを使用しようとする場
合の動作を概略的に示したブロック図。
あって、アドレス及びデータバスを使用しようとする場
合の動作を概略的に示したブロック図。
【図４】本発明において、メインコントローラ内に内蔵
したバスコントローラ内の動作説明のブロック図。
したバスコントローラ内の動作説明のブロック図。
１００ メインコントローラ １０１ 入力レジスタ １０２ アドレスデコーダ １０３ バスインタフェースコントローラ １０４ コントロール信号バッファ １０５ データコントローラ １０６ データバッファ １０７ アドレスコントローラ ２００ バスコントローラ ３００ 外部アドレスソース ４００ 両方向アドレスバスライン ５００ 一方向アドレスバスライン ６００ データバスライン
Claims (2)
- 【請求項１】 メインコントローラ（１００）と、前記
メインコントローラ内に内蔵されており、所定の役割を
行うバスコントローラ（２００）と、外部アドレスソー
ス（３００）と、前記メインコントローラと前記外部ア
ドレスソースとの間の信号交換により、モードを変形す
ることができる両方向アドレスバスライン（４００）
と、一方向アドレスバスライン（５００）、及びデータ
バスライン（６００）とからなり、前記アドレスソース
が前記データバスライン、及び前記アドレスバスライン
を使用しようとするとき、外部別途のバスコントローラ
なしにバスコントローラの動作ができるように構成され
たことを特徴とするメインコントローラ内に内蔵したバ
スコントローラの動作システム。 - 【請求項２】 前記バスコントローラ（２００）は両方
向特性を有するアドレスバスライン（４００）、及び一
方向特性を有するアドレスバスライン（５００）を介し
て外部アドレス信号、及び内部アドレス信号を受信し、
一時記憶する入力レジスタ（１０１）と、 前記入力レジスタから受信されたアドレス信号を解読
（ｄｅｃｏｄｉｎｇ）し、アドレスが指定する範囲、即
ちＲＡＭ、ＲＯＭ、及びＩ／Ｏディバイス等の範囲を決
定し、それに該当する解読信号を出力するアドレスデコ
ーダ（１０２）と、 前記アドレスデコーダから出力される解読信号を受信す
ると共に、前記コントロール信号バッファから出力され
るコントロール信号を受信し、内部コントロール信号を
チップ内の他のところに送信すると共に、適切なコント
ロール信号を外部ディバイスに送信するバスインタフェ
ースコントローラ（１０３）と、 チップ内部の任意のメインコントローラ等から発生した
コントロール信号を受信し、これを前記バスインタフェ
ースコントローラに出力するコントロール信号バッファ
（１０４）と、 外部アドレスソース、或いは内部アドレスソースからデ
ータを受信して解読した後、内部から外部にデータを送
信するか、又は外部から発生されたデータを受信して解
読するデータコントローラ（１０５）と、 前記データコントローラから出力される信号を受信する
と共に、外部及び内部データを外部及び内部データバス
を介して受信及び送信して信号の変動の幅を調節するデ
ータバッファ（１０６）と、 前記入力レジスタに貯蔵された信号を受信すると共に、
前記バスコントローラから出力された内部コントロール
信号を受信し、外部アドレスバスに送信するアドレスコ
ントローラ（１０７）とからなることを特徴とする特許
請求の範囲第１項記載のメインコントローラ内に内蔵し
たバスコントローラの動作システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR91-16509 | 1991-09-20 | ||
| KR1019910016509A KR940001593B1 (ko) | 1991-09-20 | 1991-09-20 | 메인콘트롤러내에 내장한 버스콘트롤러 동작 시스템 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108554A true JPH05108554A (ja) | 1993-04-30 |
Family
ID=19320225
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3338889A Pending JPH05108554A (ja) | 1991-09-20 | 1991-12-20 | メインコントローラ内に内蔵したバスコントローラの動作システム |
| JP005472U Pending JPH08513U (ja) | 1991-09-20 | 1995-06-05 | メインコントローラ内に内蔵したバスコントローラの動作システム |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP005472U Pending JPH08513U (ja) | 1991-09-20 | 1995-06-05 | メインコントローラ内に内蔵したバスコントローラの動作システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5729703A (ja) |
| JP (2) | JPH05108554A (ja) |
| KR (1) | KR940001593B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6070205A (en) * | 1997-02-17 | 2000-05-30 | Ssd Company Limited | High-speed processor system having bus arbitration mechanism |
| US6605679B1 (en) * | 1997-07-23 | 2003-08-12 | E. I. Du Pont De Nemours And Company | Polymerization of olefins |
| US6256693B1 (en) * | 1999-07-15 | 2001-07-03 | 3Com Corporation | Master/slave data bus employing undirectional address and data lines and request/acknowledge signaling |
| US7079147B2 (en) | 2003-05-14 | 2006-07-18 | Lsi Logic Corporation | System and method for cooperative operation of a processor and coprocessor |
| US7051146B2 (en) * | 2003-06-25 | 2006-05-23 | Lsi Logic Corporation | Data processing systems including high performance buses and interfaces, and associated communication methods |
| JP5130504B2 (ja) * | 2003-07-02 | 2013-01-30 | 新世代株式会社 | 情報処理装置、情報処理方法、プログラム及び記憶媒体 |
| KR100604836B1 (ko) * | 2004-02-26 | 2006-07-26 | 삼성전자주식회사 | 어드레스 버스 라인 상에 동시 양방향 입출력（ｓｂｄｉ／ｏ）회로를 채용하는 메모리 시스템 |
| KR102400018B1 (ko) * | 2017-09-29 | 2022-05-19 | 삼성전자주식회사 | 자동 조리 장치 및 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248440A (en) * | 1975-10-15 | 1977-04-18 | Toshiba Corp | Memory access control system |
| US4181178A (en) * | 1977-12-12 | 1980-01-01 | Mobil Oil Corporation | Oil recovery by waterflooding with thickened surfactant solutions |
| US4417304A (en) * | 1979-07-30 | 1983-11-22 | International Business Machines Corporation | Synchronous cycle steal mechanism for transferring data between a processor storage unit and a separate data handling unit |
| US4479178A (en) * | 1981-07-02 | 1984-10-23 | Texas Instruments Incorporated | Quadruply time-multiplex information bus |
| US4811202A (en) * | 1981-10-01 | 1989-03-07 | Texas Instruments Incorporated | Quadruply extended time multiplexed information bus for reducing the `pin out` configuration of a semiconductor chip package |
| FR2531550B1 (fr) * | 1982-08-06 | 1987-09-25 | Ozil Maurice | Dispositif de couplage universel pour la mise en communication d'ensembles de traitement d'informations et d'au moins une unite peripherique |
| US4631659A (en) * | 1984-03-08 | 1986-12-23 | Texas Instruments Incorporated | Memory interface with automatic delay state |
| JPS63197232A (ja) * | 1987-02-12 | 1988-08-16 | Toshiba Corp | マイクロプロセツサ |
| JPS63220342A (ja) * | 1987-03-10 | 1988-09-13 | Fujitsu Ltd | ブロツクアクセス方式 |
| EP0348240B1 (en) * | 1988-06-24 | 1996-05-08 | Nec Corporation | Microprocessor equipped with parity control unit on same chip |
| US4935868A (en) * | 1988-11-28 | 1990-06-19 | Ncr Corporation | Multiple port bus interface controller with slave bus |
-
1991
- 1991-09-20 KR KR1019910016509A patent/KR940001593B1/ko not_active IP Right Cessation
- 1991-12-20 JP JP3338889A patent/JPH05108554A/ja active Pending
-
1995
- 1995-06-05 JP JP005472U patent/JPH08513U/ja active Pending
-
1996
- 1996-04-29 US US08/638,867 patent/US5729703A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5729703A (en) | 1998-03-17 |
| KR930006905A (ko) | 1993-04-22 |
| KR940001593B1 (ko) | 1994-02-25 |
| JPH08513U (ja) | 1996-03-12 |
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