KR100604836B1 - 어드레스 버스 라인 상에 동시 양방향 입출력（ｓｂｄｉ／ｏ）회로를 채용하는 메모리 시스템 - Google Patents

어드레스 버스 라인 상에 동시 양방향 입출력（ｓｂｄｉ／ｏ）회로를 채용하는 메모리 시스템 Download PDF

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Abstract

어드레스 버스 라인 상에 동시 양방향 입출력(SBD I/O) 회로를 채용하는 메모리 시스템이 개시된다. 본 발명의 메모리 시스템은 어드레스 버스 라인 사이에 연결되는 제1 및 제2 어드레스 입출력 회로들을 포함한다. 제1 어드레스 입출력 회로는 콘트롤러에 내장되어 어드레스 버스 라인으로 어드레스 신호를 송신하고 어드레스 버스 라인으로부터 승인 신호를 수신한다. 제2 어드레스 입출력 회로는 DRAM과 같은 메모리 장치에 내장되어 어드레스 버스 라인으로 승인 신호를 송신하고 어드레스 버스 라인으로부터 어드레스 신호를 수신한다. 제2 어드레스 입출력 회로로 전달되는 어드레스 신호는 ECC 회로에 의해 그 에러 여부가 승인 신호로 발생된다. 따라서, 본 발명의 메모리 시스템은 데이터 라인 상의 동시 양방향 통신 방식을 어드레스 라인 상에 구현하여 어드레스 신호와 이에 대한 승인 신호의 동시 양방향 통신이 가능하다.
동시 양방향 통신, 어드레스 버스 라인, 어드레스 신호, 승인 신호

Description

어드레스 버스 라인 상에 동시 양방향 입출력（ＳＢＤ Ｉ／Ｏ）회로를 채용하는 메모리 시스템{Memory system employing simultaneous bi-directional input/output circuit on address bus line}
도 1은 종래의 신호 전달 체계를 갖는 메모리 시스템을 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 신호 전달 체계를 갖는 메모리 시스템을 설명하는 도면이다.
도 3은 도 2의 어드레스 버스 라인 상의 동시 양방향 통신을 설명하는 블락 다이어그램이다.
도 4는 도 3의 제1 어드레스 입출력 회로의 구체적인 회로도를 설명하는 도면이다.
도 5는 도 3의 어드레스 입출력 회로들의 동작을 설명한 타이밍 다이어그램이다.
도 6은 도 3의 ECC 회로 내 패러티 비트 발생 회로를 설명하는 도면이다.
도 7은 도 3의 ECC 회로 내 체크 비트 발생 회로를 설명하는 도면이다.
도 8은 도 3의 ECC 회로 내 에러 정정 회로를 설명하는 도면이다.
본 발명은 메모리 시스템에 관한 것으로, 특히 어드레스 버스 라인 상에 동시 양방향 입출력(SBD I/O) 회로를 채용하는 메모리 시스템에 관한 것이다.
새로운 제품 세대마다 프로세서 장치들의 동작 속도(operating speed)와 연산 능력(computing power)이 증가하고 있다. 결과적으로, 프로세서들의 데이터 처리 능력이 주변 장치들로부터 프로세서로 제공되는 데이터의 속도를 앞지르고 있다. 전송되는 데이터율, 즉 데이터 밴드위스의 한계는 프로세서 시스템의 한계로 나타난다.
프로세서 시스템의 데이터 밴드위스는 데이터 버스의 크기를 확장함으로써 증가된다. 개인용 컴퓨터 시스템의 경우, 데이터 버스는 8-, 16-, 32-, 64-, 그리고 128 비트폭으로 주기적으로 2배씩 증가되었다. 데이터 밴드위스 문제에 역점을 두어 다루는 다른 응용들에서는 큰 데이터 버스를 사용한다. 예컨대, 병렬 컴퓨팅 시스템의 경우, 다수개의 병렬 프로세서들은 수백 비트폭의 데이터 버스들을 사용한다.
확장될 수 있는 데이터 버스 폭은 각 데이터 버스와 연결되는 집적 회로들의 물리적인 필요 요건에 의해 제한된다. 집적 회로들은 패키지 안에 조립되어, 각 버스 라인은 패키지 핀을 통해 집적 회로와 연결된다. 시스템의 수백개 버스 라인들과 연결될 만큼 충분한 핀들을 갖는 패키지는 없으며, 이러한 시스템은 실현 불가능한 크기의 패키지를 요구한다.
버스 크기의 확장 없이 데이터 밴드위스를 증가시키는 하나의 방안이 동시 양방향 입출력(Simultaneous Bi-Directional Input/Output: 이하 "SBD I/O"라고 칭한다) 회로를 사용하는 것이다. SBD I/O 회로를 사용하는 시스템에서 데이터는 동시에 동일한 데이터 라인을 통해 전송되고 수신된다. 이것은 버스 크기의 증가 없이 데이터 밴드위스가 2배로 확장되는 효과를 가져온다.
이러한 SBD I/O 회로는 미국 특허 제6,127,849호에 잘 기술되어 있다. 상기 미국 특허 '849호에 기재되어 있는 SBD I/O 회로는 데이터 버스 라인 사이에 존재하여 양방향으로 동시에 데이터 전송이 이루어진다. 이러한 SBD I/O 회로를 채용한 메모리 시스템이 도 1에 도시되어 있다.
도 1에서, 메모리 시스템(100)은 메모리 콘트롤러(110)와 메모리 장치, 예컨대 DRAM(120)으로 구성되고, 메모리 콘트롤러(110)와 DRAM(120)은 대표적으로 어드레스 버스 라인(CA)과 데이터 버스 라인(DATA)을 통해 서로 연결된다. 데이터 버스 라인(DATA)은 콘트롤러(110)의 데이터 입출력 회로(112)와 DRAM(120)의 데이터 입출력 회로(122) 사이에 연결된다. 데이터 입출력 회로들(112, 122)은 SBD I/O 회로로 구현되어 콘트롤러(110)에서 DRAM(120)으로, 그리고 DRAM(120)에서 콘트롤러(110)로 데이터의 전송이 양방향으로 이루어진다.
어드레스 버스 라인(CA)은 콘트롤러(110)의 커맨드 어드레스 출력 버퍼(114)와 DRAM(120)의 커맨드 어드레스 입력 버퍼(124) 사이에 연결되어, 콘트롤러(110)에서 출력되는 커맨드 어드레스가 DRAM(120)으로 입력된다. 즉, 커맨드 어드레스는 콘트롤러(110)에서 DRAM(120)으로 한방향 전송만이 가능하다.
그런데, 메모리 시스템의 고속화 성능에 따라 커맨드 어드레스 전송이 고속 으로 이루어진다. 이에 따라, 메모리 콘트롤러(110)에서 DRAM(120)으로의 커멘드 어드레스 전송이 제대로 잘 이루어졌는 지 여부에 대한 체크 작업이 필요해진다. 체크 결과, 필요한 경우 재전송을 요청하는 등 일련의 동작이 요구된다. 즉, 커맨드 어드레스의 전송과 이에 대한 승인(acknowledge: ACK) 신호의 양방향 통신이 필요하다.
본 발명의 목적은 어드레스 버스 라인 상에 SBD I/O 회로를 채용하는 메모리 시스템을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 시스템은 어드레스 버스 라인과 연결되고 어드레스 버스 라인으로 어드레스 신호를 송신하고 어드레스 버스 라인으로부터 어드레스 신호의 에러 여부를 나타내는 승인 신호를 수신하는 제1 어드레스 입출력 회로; 및 어드레스 버스 라인과 연결되고 어드레스 버스 라인으로 승인 신호를 송신하고 어드레스 버스 라인으로부터 어드레스 신호를 수신하는 제2 어드레스 입출력 회로를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 메모리 시스템은 어드레스 버스 라인과 연결되고 어드레스 버스 라인으로 어드레스 신호를 송신하고 어드레스 버스 라인으로부터 승인 신호를 수신하는 제1 어드레스 입출력 회로; 어드레스 버스 라인과 연결되고 어드레스 버스 라인으로 승인 신호를 송신하고 어드레스 버스 라인으로부터 어드레스 신호를 수신하는 제2 어드레스 입출력 회로; 및 제2 어드레스 입출력 회로로 전달되는 어드레스 신호의 에러 여부를 승인 신호로 발생하는 에러 정정 회로를 포함한다.
따라서, 본 발명에 의하면, 메모리 시스템 내에서 데이터 라인 상의 동시 양방향 통신 방식을 어드레스 라인 상에도 구현하여 어드레스 신호와 이에 대한 승인 신호의 동시 양방향 통신이 가능하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 메모리 시스템을 개념적으로 설명하는 도면이다. 메모리 시스템(200)은 어드레스 버스 라인(230)과 데이터 버스 라인(240)을 통해 서로 연결되는 콘트롤러(210)와 DRAM(220)을 포함한다. 어드레스 버스 라인(230)은 콘트롤러(210)의 어드레스 입출력 회로(214)와 DRAM(220)의 어드레스 입출력 회로(224) 사이에 연결되어 커맨드 어드레스 신호(CA)와 승인 신호(ACK)가 전달된다. 데이터 버스 라인(240)은 콘트롤러(210)의 데이터 입출력 회로(212)와 DRAM(220)의 데이터 입출력 회로(222) 사이에 연결되어 데이터(DATA)가 전달된다. 어드레스 버스 라인(230)과 데이터 버스 라인(240)은 동시 양방향 통신이 가능하다. 어드레스 버스 라인(230) 수와 데이터 버스 라인(240) 수는 메모리 시스템(200)의 성능에 따라 다양하게 구성될 수 있다.
도 3은 하나의 어드레스 버스 라인(ABUS, 230) 상의 동시 양방향 통신을 설명하는 블락 다이어그램이다. 이를 참조하면, 어드레스 버스 라인(230)은 제1 어드레스 입출력 회로(214)와 제2 어드레스 입출력 회로(224) 사이에 있다. 제1 어드레스 입출력 회로(214)는 출력 어드레스 신호(Aout)을 다른 전압 레벨들로 어드레스 버스 라인(230)으로 구동하고 어드레스 버스 라인(230)의 전압 변화에 따라 입력 승인 신호(ACKin)를 제공한다. 제2 어드레스 입출력 회로(224)는 어드레스 버스 라인(230)으로 전달된 출력 어드레스 신호(Aout)를 입력 어드레스 신호(Ain)로 제공하고 출력 승인 신호(ACKout)를 어드레스 버스 라인(230)으로 구동한다.
제1 어드레스 입출력 회로(214)는 출력 어드레스 신호(Aout)에 응답하여 어드레스 버스 라인(230)으로 구동하는 출력 드라이버(310a)와 어드레스 버스 라인(230)의 전압 레벨과 제1 및 제2 기준 전압들(Vref1, Vref2)의 레벨에 응답하여 입력 승인 신호(ACKin)를 제공하는 입력 버퍼(320a)를 포함한다. 출력 어드레스 신호(Aout)는 콘트롤러(210, 도 2)에서 DRAM(220)로 제공되는 어드레스 신호로써, DRAM(220)의 동작 모드를 지시하는 커맨드로 사용되거나 메모리 셀 어드레싱 신호로 사용된다. 입력 승인 신호(ACKin)는 DRAM(220)으로 수신된 어드레스 신호의 전달 확인 여부가 콘트롤러(210)로 제공되는 신호이다.
도 4는 제1 어드레스 입출력 회로(214)의 구체적인 회로도를 설명하는 도면이다. 이를 참조하면, 출력 드라이버(310a)는 출력 어드레스 신호(Aout)를 입력하는 인버터(400)와 제1 전원 전압(Vcc)과 접지 전압 사이에 직렬 연결되는 제1 및 제2 엔모스 트랜지스터들(401, 402)을 포함하고, 제1 엔모스 트랜지스터(401)의 게이트는 출력 어드레스 신호(Aout)에 연결되고 제2 엔모스 트랜지스터(402)의 게이트는 인버터(400) 출력에 연결된다.
출력 어드레스 신호(Aout)가 로직 하이레벨일 때, 제1 엔모스 트랜지스터(401)가 턴온되고 제2 엔모스 트랜지스터(402)가 턴오프되어 어드레스 버스 라인(230)은 로직 하이레벨로 구동된다. 출력 어드레스 신호(Aout)가 로직 로우레벨일 때, 제1 엔모스 트랜지스터(401)는 턴오프되고 제2 엔모스 트랜지스터(402)는 턴온되어 어드레스 라인 버스(230)는 로직 로우레벨로 구동된다. 즉, 출력 드라이버(310a)는 출력 어드레스 신호(Aout)의 로직 레벨에 따라 어드레스 버스 라인(230)을 구동한다.
입력 버퍼(320a)는 차동 증폭기(410), 멀티플렉서(420: 이하 " 먹스부"라고 칭한다), 그리고 인버터(430)를 포함한다. 차동 증폭기(410)는 그 소스가 제2 전원 전압(Vdd)에 연결되고 그 게이트가 접지 전압(Vss)에 연결되고 그 드레인이 제1 및 제2 피모스 트랜지스터들(412, 413)로 구성되는 차동 쌍에 연결되는 전류 소스 피모스 트랜지스터(411)를 포함한다. 제1 및 제2 피모스 트랜지스터들(412, 413)의 소스들은 전류 소스 피모스 트랜지스터(411)의 드레인과 연결된다. 제1 피모스 트랜지스터(412)의 게이트는 먹스부(420)에서 출력되는 제1 또는 제2 기준 전압(Vref1, Vref2) 어느 하나의 기준 전압에 연결되고, 제2 피모스 트랜지스터(413)의 게이트는 어드레스 버스 라인(230)에 연결된다. 제1 및 제2 피모스 트랜지스터(412, 413)의 드레인은 전류 미러를 구성하는 제3 및 제4 엔모스 트랜지스터들(414, 415)의 드레인들에 각각 연결된다. 제3 및 제4 엔모스 트랜지스터(414, 415)의 게이트들은 공통으로 연결되고, 제3 엔모스 트랜지스터(414)의 게이트는 그 드레인과 연결된다. 제3 및 제4 엔모스 트랜지스터(414, 415)의 소스들은 접지 전압(Vss)과 연결된다.
먹스부(420)는 제1 또는 제2 기준 전압들(Vref1, Vref2)을 선택하여 기준 노드(425)로 전달한다. 차동 증폭기(410)는 기준 노드(425)의 전압 레벨과 어드레스 버스 라인(230)의 전압 레벨을 비교한다. 기준 노드(425)의 전압 레벨(Vref1 또는 Vref2)이 어드레스 버스 라인(230)의 전압 레벨보다 높으면, 차동 증폭기(410)는 출력 라인(417)을 로직 하이레벨로 구동하고 입력 승인 신호(ACKin)는 인버터(430)에 의해 로직 로우레벨로 구동된다. 반대로, 기준 노드(425)의 전압 레벨(Vref1 또는 Vref2)이 어드레스 버스 라인(230)의 전압 레벨보다 낮으면, 차동 증폭기(410)는 출력 라인(417)을 로직 로우레벨로 구동하고 입력 승인 신호(ACKin)는 인버터(430)에 의해 로직 하이레벨로 구동된다. 이와 같은 방식으로 입력 버퍼(320a)는 어드레스 버스 라인(230)의 전압을 감지하고 두 기준 전압들(Vref1, Vref2) 중 하나의 기준 전압에 따라 입력 승인 신호(ACKin)를 구동한다.
다시, 도 3으로 돌아가서, 제2 어드레스 입출력 회로(224)는 앞서 설명한 제1 어드레스 입출력 회로(214)와 거의 동일하다. 즉, 제2 어드레스 입출력 회로(224)는 출력 승인 신호(ACKout)에 응답하여 어드레스 버스 라인(230)을 구동하는 출력 드라이버(310b)와 어드레스 버스 라인(230)의 전압 레벨과 제1 및 제2 기준 전압들(Vref1, Vref2)의 레벨에 응답하여 입력 어드레스 신호(Ain)를 제공하 는 입력 버퍼(320b)를 포함한다. 출력 승인 신호(ACKout)는 에러 정정 회로(Error Correction Circuit, 300: 이하 "ECC 회로"라고 칭한다)에서 제공되는 신호로써, DRAM(220)으로 수신되는 입력 어드레스 신호(Ain)가 에러없이 잘 전송되었는 지 여부를 확인하는 신호이다.
제1 어드레스 입출력 회로(214)는 출력 어드레스 신호(Aout)에 따라 어드레스 버스 라인(230)을 구동하고, 제2 어드레스 입출력 회로(224)에 의해 구동되는 어드레스 버스 라인(230)에 응답하여 입력 승인 신호(ACKin)를 구동한다. 이와 유사하게, 제2 어드레스 입출력 회로(224)는 출력 승인 신호(ACKout)에 따라 어드레스 버스 라인(230)을 구동하고, 제1 어드레스 입출력 신호(214)에 의해 구동되는 어드레스 버스 라인(230)에 응답하여 입력 어드레스 신호(Ain)를 구동한다.
도 3의 어드레스 입출력 회로들(214, 224)의 동작을 도 4와 연계하여 설명한 타이밍 다이어그램이 도 5에 도시되어 있다. 이를 참조하면, t0 시간에서, 제1 어드레스 입출력 회로(214)는 출력 어드레스 신호(Aout)의 로직 로우레벨에 응답하여 어드레스 버스 라인(ABUS, 230)을 로직 로우레벨로 구동한다. 제2 어드레스 입출력 회로(224)는 로직 하이레벨의 출력 승인 신호(ACKout)에 응답하여 어드레스 버스 라인(ABUS, 230)을 로직 하이레벨로 구동한다. 이에 따라 어드레스 버스 라인(ABUS, 230)은 전원 전압(Vcc)과 접지 전압(Vss) 사이의 중간 전압(Vmid)이 된다.
제1 어드레스 입출력 회로(214)의 차동 증폭기(410)는 어드레스 버스 라인(ABUS, 230)의 중간 전압(Vmid)과 중간 전압(Vmid) 보다 낮은 제1 기준 전압(Vref1)을 입력하여 그 출력 라인(417)은 로직 로우레벨로 구동된다. 그리고 입력 승인 신호(ACKin)는 로직 하이레벨이 된다. 제2 어드레스 입출력 회로(224)의 차동 증폭기(410)는 어드레스 버스 라인(ABUS, 230)의 중간 전압(Vmid)과 중간 전압(Vmid) 보다 높은 제2 기준 전압(Vref)을 입력하여 그 출력 라인(417)은 로직 하이레벨로, 그리고 입력 어드레스 신호(Ain)는 로직 로우레벨로 된다.
t1 시간에서, 출력 어드레스 신호(Aout)가 로직 로우레벨에서 로직 하이레벨로 천이된다. 제1 어드레스 입출력 회로(214)의 출력 드라이버(310a)에 의해 어드레스 버스 라인(ABUS, 230)의 전압 레벨이 올라가는 데, 어드레스 버스 라인(ABUS, 230)의 전압 레벨이 제2 기준 전압(Vref2) 이상의 로직 하이레벨로 차아지된다. 이 때 t2 시간에서, 제2 어드레스 입출력 회로(224)의 차동 증폭기(410)는 제2 기준 전압(Vref2) 레벨 이상의 어드레스 버스 라인(ABUS, 230)과 제2 기준 전압(Vref2)을 비교하여 그 출력 라인(417)으로 로직 로우레벨을, 그리고 입력 어드레스 신호(Ain)를 로직 하이레벨로 발생시킨다.
t3 시간에서, 출력 승인 신호(ACKout)가 로직 하이레벨에서 로직 로우레벨로 천이된다. 제2 어드레스 입출력 회로(224)의 출력 드러이버(310b)에 의해 어드레스 버스 라인(ABUS, 230)의 전압 레벨이 낮아진다. 어드레스 버스 라인(ABUS, 230)의 전압 레벨이 제1 기준 전압(Vref1) 이하로 떨어지면, 이때 t4 시간에서, 제1 어드레스 입출력 회로(214)의 차동 증폭기(410)는 제1 기준 전압(Vref1) 이하의 어드레스 버스 라인(ABUS, 230)과 제1 기준 전압(Vref1)을 비교하여 그 출력으로 로직 하이레벨을, 그리고 입력 승인 신호(ACKin)을 로직 로우레벨로 발생시킨다.
즉, 제1 및 제2 어드레스 입출력 회로들(214, 224)은 콘트롤러(210)에서 출력되는 출력 어드레스 신호(Aout)의 로직 레벨대로 DRAM(220)에서 입력 어드레스 신호(Ain)로 수신되고, DRAM(220)에서 출력되는 출력 승인 신호(ACKout)의 로직 레벨대로 콘트롤러(210)에서 입력 승인 신호(ACKin)로 수신한다. 이것은 어드레스 버스 라인(ABUS, 230) 상으로 어드레스 신호와 승인 신호의 동시 양방향 통신이 가능하다는 것을 말한다.
DRAM(220)에서 출력되는 출력 승인 신호(ACKout)는 ECC 회로(300)에 의해 발생된다. ECC 회로(300)는 콘트롤러(210)에서 DRAM(220)으로 전송된 어드레스 신호의 에러 여부를 검출하고, 에러가 있으면 이를 정정하여 DRAM(220) 내부로 전달한다. 도 3에서 설명된 어드레스 입출력 회로들(214, 224) 사이의 어드레스 버스 라인(ABUS, 230)으로는 하나의 어드레스 신호와 이에 대한 승인 신호만이 전송되는 예에 대하여 설명되었다. 실제적으로, 콘트롤러(210)에서 DRAM(220)으로 전송되는 어드레스 신호들은 다수개의 어드레스 버스 라인을 통해 전송된다.
ECC 회로(300)에 대한 설명의 편의를 위하여, 8 비트 어드레스 버스 라인으로 구성되는 예에 대하여 기술된다. ECC 회로(300)는 8 비트 어드레스 신호들 중에서 4 비트 어드레스 신호들, 예컨대 A3, A5, A6, A7 어드레스 신호들을 선택하고 이를 조합하여 3 비트의 패러티 비트들(P1, P2, P4)을 발생하는 패러티 비트 발생 회로(600), 4 비트 어드레스 신호들(A3, A5, A6, A7)과 3 비트 패러티 비트들(P1, P2,P4)로부터 신드롬 데이터를 발생하는 체크 비트 발생 회로(700), 그리고 싣드롬 데이터에 응답하여 에러가 있는 어드레스 신호를 정정하는 에러 정정 회로(800)ㄹ 러 포함한다.
도 6의 패러티 비트 발생 회로(600)는 4 비트 어드레스 신호들, 예컨대 A3, A5, A6, A7 어드레스 신호들을 선택적으로 배타적 논리합하여 패러티 비트들 P1, P2. P4 비트들을 발생한다. P1 패러티 비트는 A3, A5, 그리고 A7 어드레스 신호들을 배타적 논리합하여, P2 패러티 비트는 A3, A6, 그리고 A7 어드레스 신호들을 배타적 논리합하여, 그리고 P4 패러티 비트는 A5, A6, 그리고 A7 어드레스 신호들을 배타적 논리합하여 발생된다. 여기에서, P1, P2, A3, P4, A5, A6, A7 비트들은 ECC 워드를 구성한다.
도 7의 체크 비트 발생 회로(700)는 ECC 워드 [P1, P2, A3, P4, A5, A6, A7 ]의 비트 정보에 에러가 있는 지 여부를 검사하여 3 비트의 체크 비트들(C1, C2, C4)을 발생한다. 체크 비트 발생 회로(700)는 C1 체크 비트는 A3, A5, A7 어드레스 신호들과 P1 패러티 비트를 배타적 논리합하는 배타적 논리합 게이트(702), 클럭 신호(φ)에 응답하여 배타적 논리합 게이트(702)의 출력을 전달하는 트랜지스터(704), 그리고 트랜지스터(704)를 통해 전달되는 배타적 논리합 게이트(702)의 출력을 래치하는 래치(706)을 포함한다. C1 체크 비트는 A3, A5, A7 어드레스 신호들과 P1 패러티 비트를 배타적 논리합한 결과를, C2 체크 비트는 A3, A6, A7 어드레스 신호들과 P2 패러티 비트를 배타적 논리합한 결과를, 그리고 C4 체크 비트는 A5, A6, A7 어드레스 신호들과 P3 패러티 비트를 논리합한 결과를 클럭 신호(φ)에 응답하여 래치하여 발생된다. 여기에서, C1, C2, C4 체크 비트들은 신드롬 데이터가 되는 데, 3 비트의 신드롬 데이터는 8 비트의 어드레스 신호들 중 에러가 있는 어드레스 신호의 위치를 나타낸다.
도 8의 에러 정정 회로(800)는 C1, C2, C4 비트들의 신드롬 데이터에 따라 해당되는 위치의 어드레스 신호를 정정한다. 에러 정정 회로(800)는 8 비트의 어드레스 신호마다 배치되는 데, 본 실시예에서는 A7 어드레스 신호에 대한 에러 정정 여부가 예로써 설명된다.
에러 정정 회로(800)는 C1, C2, C4 비트들을 입력하는 낸드 게이트(802), 낸드 게이트(802) 출력을 입력하는 제1 인버터(804), A7 어드레스 신호를 입력하는 제2 인버터(806), 낸드 게이트(802) 출력에 응답하여 A7 어드레스 신호를 정정된 A7 어드레스 신호(AO_ecc7)로 전달하는 제1 엔모스 트랜지스터(806), 그리고 제1 인버터(804) 출력에 응답하여 제2 인버터(806) 출력을 정정된 A7 어드레스 신호(AO_ecc7)로 전달하는 제2 엔모스 트랜지스터(810)를 포함한다. C1, C2, C4 비트들이 모두 논리적으로 "111"일 때, 다시 말하여, A7 어드레스 신호가 에러임을 나타내는 신드롬 데이터에 대하여, A7 어드레스 신호를 반전한 제2 인버터(806)의 출력이 제2 엔모스 트랜지스터(810)를 통해 정정된 A7 어드레스 신호(AO_ecc7)로 발생된다. 즉, A7 어드레스 신호에 에러가 있으면 이를 반전시켜 정정한다. 반면에, C1, C2, C4 비트들 중 어느 하나의 비트가 논리적으로 "0"일 때, 다시 말하여, A7 어드레스 신호가 에러가 아님을 나타내는 신드롬 데이터에 대하여, A7 어드레스 신호가 제1 엔모스 트랜지스터(808)를 통해 그대로 정정된 A7 어드레스 신호(AO_ecc7)로 발생된다. 즉, A7 어드레스 신호의 정정이 없다. 이와 같은 방식으로, 8 비트의 어드레스 신호들에 대한 에러 정정이 행해져서 DRAM(220, 도 2) 내 부의 어드레스 신호로 사용된다.
한편, 도 3에서, 에러 정정 회로(300, 도 3)에서 출력되는 출력 승인 신호(ACKout)는 결과적으로 C1, C2, C4 비트들의 신드롬 데이터와 같다. C1, C2, C4 비트들의 신드롬 데이터는 해당되는 위치의 어드레스 신호의 에러 여부를 나타낸다. 신드롬 데이터가 논리적으로 "1" 이면 해당 어드레스 신호에 에러가 없음을, 신드롬 데이터가 논리적으로 "0"이면 해당 어드레스 신호에 에러 있음을 나타내는 출력 승인 신호(ACKout)가 각각 발생된다. 출력 승인 신호(ACKout)는 앞에서 설명한 바와 같이 콘트롤러(210, 도 2)의 입력 승인 신호(ACKin)로 수신된다.
본 발명에 따른 어드레스 버스 라인을 통해 연결되는 어드레스 입출력 회로들은 어드레스 신호와 승인 신호를 주고 받는 동시 양방향 통신이 가능하다. 아울러 본 발명으로부터 어드레스 신호와 승인 신호 및 데이터 신호를 패킷 단위로 함께 동일한 버스 라인에 동시 양방향 입출력 방식을 구현할 수 있다.
본 발명의 실시예에 따른 ECC 회로에서는 전체 8 비트의 어드레스 신호들에 대하여 선택적으로 4 비트의 어드레스 신호들을 선택하여 이들로부터 3 비트의 패러티 비트들을 발생하는 것에 대하여 기술하고 있으나, 전체 22 비트 어드레스 신호들에 대하여 16 비트의 어드레스 신호들을 선택하여 이들로부터 6 비트의 패러티 비트들을 발생하거나, 또는 전체 72 비트 어드레스 신호들에 대하여 64 비트의 어드레스 신호들을 선택하여 이들로부터 8 비트의 패러티 비트들을 발생할 수 있음은 물론이다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 메모리 시스템 내에서 데이터 라인 상의 동시 양방향 통신 방식을 어드레스 라인 상에도 구현하여 어드레스 신호와 이에 대한 승인 신호의 동시 양방향 통신이 가능하다.

Claims (20)

  1. 어드레스 버스 라인 상에 동시 양방향 통신을 구현하는 메모리 시스템에 있어서,
    상기 어드레스 버스 라인과 연결되고, 상기 어드레스 버스 라인으로 어드레스 신호를 송신하고, 상기 어드레스 버스 라인으로부터 상기 어드레스 신호의 에러 여부를 나타내는 승인 신호를 수신하는 제1 어드레스 입출력 회로; 및
    상기 어드레스 버스 라인과 연결되고, 상기 어드레스 버스 라인으로 상기 승인 신호를 송신하고, 상기 어드레스 버스 라인으로부터 상기 어드레스 신호를 수신하는 제2 어드레스 입출력 회로를 구비하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 제1 어드레스 입출력 회로는
    상기 메모리 시스템 내 콘트롤러에 구비되는 것을 특징으로 하는 메모리 시스템.
  3. 제1항에 있어서, 상기 제1 어드레스 입출력 회로는
    상기 어드레스 신호를 상기 어드레스 버스 라인으로 출력하는 출력 드라이버; 및
    상기 어드레스 버스 라인의 전압 레벨과 기준 전압 레벨에 응답하여 상기 어드레스 버스 라인 상의 상기 승인 신호를 입력 승인 신호로 수신하는 입력 버퍼를 구비하는 것을 특징으로 하는 메모리 시스템.
  4. 제3항에 있어서, 상기 입력 버퍼는
    상기 어드레스 버스 라인의 전압 레벨과 상기 기준 전압 레벨을 비교하는 차동 증폭기를 구비하는 것을 특징으로 하는 메모리 시스템.
  5. 제1항에 있어서, 상기 제2 어드레스 입출력 회로는
    상기 메모리 시스템 내 메모리 장치에 구비되는 것을 특징으로 하는 메모리 시스템.
  6. 제1항에 있어서, 상기 제2 어드레스 입출력 회로는
    상기 승인 신호를 상기 어드레스 버스 라인으로 출력하는 출력 드라이버; 및
    상기 어드레스 버스 라인의 전압 레벨과 기준 전압 레벨에 응답하여 상기 어드레스 버스 라인 상의 상기 어드레스 신호를 입력 어드레스 신호로 수신하는 입력 버퍼를 구비하는 것을 특징으로 하는 메모리 시스템.
  7. 제6항에 있어서, 상기 입력 버퍼는
    상기 어드레스 버스 라인의 전압 레벨과 상기 기준 전압 레벨을 비교하는 차동 증폭기를 구비하는 것을 특징으로 하는 메모리 시스템.
  8. 어드레스 버스 라인 상에 동시 양방향 통신을 구현하는 메모리 시스템에 있어서,
    상기 어드레스 버스 라인과 연결되고, 상기 어드레스 버스 라인으로 어드레스 신호를 송신하고, 상기 어드레스 버스 라인으로부터 승인 신호를 수신하는 제1 어드레스 입출력 회로;
    상기 어드레스 버스 라인과 연결되고, 상기 어드레스 버스 라인으로 상기 승인 신호를 송신하고, 상기 어드레스 버스 라인으로부터 상기 어드레스 신호를 수신하는 제2 어드레스 입출력 회로; 및
    상기 제2 어드레스 입출력 회로로 전달되는 어드레스 신호의 에러 여부를 상기 승인 신호로 발생하는 에러 정정 회로를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서, 상기 에러 정정 회로는
    상기 어드레스 신호의 에러를 정정하는 것을 특징으로 하는 메모리 시스템.
  10. 제8항에 있어서, 상기 에러 정정 회로는
    상기 어드레스 버스 라인으로 전달되는 m 비트의 어드레스 신호를 조합하여 p 비트의 패러티 비트들을 발생하는 패러티 비트 발생 회로;
    상기 m 비트의 어드레스 신호 및 상기 p 비트의 패러티 비트들을 조합하여 c 비트의 체크 비트들을 발생하는 체크 비트 발생 회로; 및
    상기 c 비트의 체크 비트들로 구성되는 신드롬 데이터에 응답하여 상기 m 비트 어드레스 신호의 에러를 정정하는 에러 정정 회로를 구비하는 것을 특징으로 하는 메모리 시스템.
  11. 제10항에 있어서, 상기 패러티 비트 발생 회로는
    상기 m 비트의 어드레스 신호를 선택적으로 배타적 논리합하여 상기 p 비트의 패러티 비트들을 발생하는 것을 특징으로 하는 메모리 시스템.
  12. 제10항에 있어서, 상기 체크 비트 발생 회로는
    상기 m 비트의 어드레스 신호와 상기 p 비트의 패러티 비트들을 선택적으로 배타적 논리합하고, 그 결과를 클럭 신호에 응답하여 래치하여 상기 c 비트의 체크 비트들의 상기 신드롬 데이터를 발생하는 것을 특징으로 하는 메모리 시스템.
  13. 제12항에 있어서, 상기 신드롬 데이터는
    상기 m 비트 어드레스 신호 중 에러가 있는 신호의 위치 정보를 나타내는 것을 특징으로 하는 메모리 시스템.
  14. 제10항에 있어서, 상기 에러 정정 회로는
    상기 신드롬 데이터를 입력하는 낸드 게이트;
    상기 낸드 게이트 출력을 입력하는 제1 인버터;
    상기 m 비트의 어드레스 신호 중 어느 하나의 어드레스 비트를 입력하는 제2 인버터;
    상기 낸드 게이트 출력에 응답하여 상기 어드레스 비트를 정정된 어드레스 비트로 전달하는 제1 엔모스 트랜지스터; 및
    상기 제1 인버터 출력에 응답하여 상기 제2 인버터 출력을 상기 정정된 어드레스 비트로 전달하는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 시스템.
  15. 제8항에 있어서, 상기 제1 어드레스 입출력 회로는
    상기 메모리 시스템 내 콘트롤러에 구비되는 것을 특징으로 하는 메모리 시스템.
  16. 제8항에 있어서, 상기 제1 어드레스 입출력 회로는
    상기 어드레스 신호를 상기 어드레스 버스 라인으로 출력하는 출력 드라이버; 및
    상기 어드레스 버스 라인의 전압 레벨과 기준 전압 레벨에 응답하여 상기 어드레스 버스 라인 상의 상기 승인 신호를 입력 승인 신호로 수신하는 입력 버퍼를 구비하는 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서, 상기 입력 버퍼는
    상기 어드레스 버스 라인의 전압 레벨과 상기 기준 전압 레벨을 비교하는 차동 증폭기를 구비하는 것을 특징으로 하는 메모리 시스템.
  18. 제8항에 있어서, 상기 제2 어드레스 입출력 회로는
    상기 메모리 시스템 내 메모리 장치에 구비되는 것을 특징으로 하는 메모리 시스템.
  19. 제8항에 있어서, 상기 제2 어드레스 입출력 회로는
    상기 승인 신호를 상기 어드레스 버스 라인으로 출력하는 출력 드라이버; 및
    상기 어드레스 버스 라인의 전압 레벨과 기준 전압 레벨에 응답하여 상기 어드레스 버스 라인 상의 상기 어드레스 신호를 입력 어드레스 신호로 수신하는 입력 버퍼를 구비하는 것을 특징으로 하는 메모리 시스템.
  20. 제19항에 있어서, 상기 입력 버퍼는
    상기 어드레스 버스 라인의 전압 레벨과 상기 기준 전압 레벨을 비교하는 차동 증폭기를 구비하는 것을 특징으로 하는 메모리 시스템.
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