KR100201057B1 - 고성능 버스 인터페이스를 사용하는 집적회로 입출력 - Google Patents

고성능 버스 인터페이스를 사용하는 집적회로 입출력 Download PDF

Info

Publication number
KR100201057B1
KR100201057B1 KR1019920702584A KR920702584A KR100201057B1 KR 100201057 B1 KR100201057 B1 KR 100201057B1 KR 1019920702584 A KR1019920702584 A KR 1019920702584A KR 920702584 A KR920702584 A KR 920702584A KR 100201057 B1 KR100201057 B1 KR 100201057B1
Authority
KR
South Korea
Prior art keywords
bus
clock signal
circuit
memory
internal clock
Prior art date
Application number
KR1019920702584A
Other languages
English (en)
Other versions
KR937000918A (ko
Inventor
팜왈드 마이클
호로위츠 마크
Original Assignee
테이트 지오프
람버스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24032637&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100201057(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 테이트 지오프, 람버스 인코포레이티드 filed Critical 테이트 지오프
Publication of KR937000918A publication Critical patent/KR937000918A/ko
Application granted granted Critical
Publication of KR100201057B1 publication Critical patent/KR100201057B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/006—Identification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0653—Configuration or reconfiguration with centralised address assignment
    • G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1678—Details of memory controller using bus width
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

본 발명은 적어도 하나의 디바이스(15, 16 또는 17)를 포함하며 버스(18)에 접속되는 적어도 2개의 반도체 디바이스(15, 16, 17)를 구비하는 메모리 서브 시스템을 포함하는데, 버스는 상기 메모리 디바이스(15, 16 또는 17)가 필요로 하는 실질적으로 모든 어드레스, 데이터 및 제어정보를 전달하기 위한 다수의 버스라인을 포함하고, 제어정보는 디바이스-선정정보를 포함하고 버스(18)는 단일어드레스에 있는 비트의 수보다 실질적으로 적은 버스라인을 가지며, 버스(18)는 개별디바이스에 직접 접속되는 분리된 디바이스-선정라인의 필요없이 디바이스-선정정보를 운반한다. 본 발명은 또한 마스터 및 슬레이브 디바이스가 버스(18)상에서 통신하기 위한 그리고 각 디바이스내의 레지스터가 각 디바이스를 구별하여 버스요구가 단일 또는 모든 디바이스(15, 16, 17)로 향해지도록 하는 프로토콜을 포함한다.
본 발명은 성행기술의 디바이스에 대한 수정을 포함하여 그들이 본 발명의 새로운 특징을 구현하도록 한다. 바람직한 실시예에서 8개의 버스데이터라인 및 어드레스 유효버스라인은 40비트폭가지의 모모리 어드레스를 위한 어드레스, 데이터 및 제어정보를 전달한다.

Description

[발명의 명칭]
고성능 버스 인터페이스를 사용하는 집적회로 입출력
[발명의 분야]
감소된 전력소비 및 증가된 시스템 신뢰도로써 특히 메모리 장치로 그리고 메모리장치로부터 데이터 블록의 고속전송을 가능하게 하는 컴퓨터 및 비데오 시스템용 집적회로 버스 인터페이스가 설명된다. 버스 아키텍처를 물리적으로 구현하는 새로운 방법이 또한 설명된다.
[발명의 배경]
반도체 컴퓨터 메모리는 전통적으로 어떠한 개별 컴퓨터 워드의 각각의 비트 또는 작은 군의 비트에 대해 하나의 메모리 디바이스를 사용하도록 설계되고 구조화되었는데, 워드 크기는 컴퓨터의 선택에 의해 지배된다. 전형적인 워드 크기는 4 내지 64 비트의 범위이다. 각 메모리 디바이스는 전형적으로 일련의 어드레스 라인에 병렬로 접속되고 일련의 데이터 라인중 하나에 접속된다. 컴퓨터가 특정한 메모리 장소로부터 판독하거나 또는 특정한 메모리 장소로 기입하려고 할 때, 어드레스가 어드레스 라인상에 놓여지고 메모리 디바이스의 일부 또는 전부가 각각의 필요로 하는 디바이스에 대한 별개의 디바이스 선정라인을 사용하여 액티브로 된다. 하나 또는 그 이상의 디바이스가 각 데이터 라인에 접속될 수 있으나 전형적으로 작은 수의 데이터 라인만이 단일 메모리 디바이스에 접속된다. 이리하여 데이터 라인(0)은 디바이스(0)에 접속되고, 데이터 라인(1)은 디바이스(1)에 접속되고, 이하 마찬가지이다. 데이터는 이리하여 각 메모리 판독 또는 기입동작에 대해 병렬로 억세스되거나 또는 제공된다. 시스템이 올바르게 동작하기 위해서, 모든 메모리 디바이스에 있는 모든 단일 메모리 비트는 신뢰할 수 있고 올바르게 동작하여야 한다.
본 발명의 개념을 이해하기 위해서, 종래 메모리 디바이스의 아키텍처를 살펴보는 것이 도움이 된다. 거의 모든 형식의 메모리 디바이스(가장 널리 사용되는 DRAM, SRAM 및 ROM 디바이스를 포함한다) 내부에서는 많은 수의 비트가 시스템이 메모리 억세스 사이클을 수행할 때마다 병렬로 억세스된다. 그러나, 메모리 디바이스가 사이클될 때마다 내부적으로 이용가능한 적은 백분율의 억세스되는 비트만이 디바이스 경계를 넘어 외부 세계로 나간다.
제1도를 참조하면, 모든 최신의 DRAM, SRAM 및 ROM 설계는 메모리 셀이 2차원 영역(1)을 이루도록 행(워드) 라인(5) 및 열(비트) 라인(6)을 갖는 내부 아키텍처를 가진다. 1 비트의 데이터가 각 워드 및 비트라인의 교차점에 기억된다. 특정한 워드라인이 인에이블될 때, 대응하는 데이터 비트의 모두가 비트라인에 전송된다. 몇몇 선행기술의 DRAM은 어드레스를 전송하는데 요하는 핀의 수를 감소하기 위해 이 구성을 이용한다. 주어진 메모리 셀의 어드레스는 2 어드레스 즉 행과 열로 분할되는데, 각각은 선행기술의 메모리 셀 어드레스가 요구하는 폭의 단지 절반폭의 버스로 멀티플렉스될 수 있다.
[선행기술과의 비교]
선행 기술의 메모리 시스템은 메모리에 대한 고속 억세스의 문제를 해결하려고 하였으나 제한적으로 성공하였다. 최초의 4-비트 마이크로프로세서에 대한 미국특허번호 3,821,715(Hoff 외 다수)가 인텔 코오퍼레이션에 부여되었다. 그 특허는 단일 중앙처리장치(CPU)를 다수의 RAM 및 ROM과 접촉하는 버스를 기술하고 있다. 그 버스는 4-비트폭 버스를 통해 어드레스 및 데이터를 멀티플렉스하고 특정한 RAM 또는 ROM을 선정하기 위해 지점-대-지점 제어신호를 사용한다. 억세스 시간은 고정되고 단일 처리소자만이 허용된다. 블록-모드 형식의 동작은 없으며, 가장 중요한 것은 디바이스 사이의 인터페이스 신호중 모두가 버스되는 것이 아니라는 것이다(ROM 및 RAM 제어라인 및 RAM 선정라인은 지점-대-지점이다).
미국특허번호 4,315,308(Jackson)에서, 단일버스를 버스 인터페이스 유니트에 접속하는 버스가 기술되어 있다. 발명은 단일 16-비트폭 버스상에서 멀티플렉스된 어드레스, 데이터 및 제어정보를 사용한다. 블록-모드 동작은 제어 시퀀스의 일부로서 보내지는 블록의 길이로 정해진다. 그 밖에, 스트레치 사이클 신호를 사용하는 변경가능한 억세스-시간 동작이 제공된다. 다중처리소자도 없으며, 다중 미해결 요구를 위한 능력도 없으며, 인터페이스 신호의 모두가 버스되는 것도 아니다.
미국특허번호 4,449,207(Kung 외 다수)에서, 내부 버스상에서 어드레스 및 데이터를 멀티플렉스하는 DRAM이 기술되어 있다. 이 DRAM에 대한 외부 인터페이스는 별도의 제어, 어드레스 및 데이터 접속을 갖는 전통적인 것이다.
미국특허번호 4,764,846 및 4,706,166(Go)에서, 한변에 따라서만 접속이 있는 스택된 다이의 3차원 패키지 배열이 기술되어 있다. 이런 패키지는 종래의 메모리 디바이스를 처리소자와 접속하는데 요하는 지점-대-지점 배선 때문에 사용하기 어렵다. 양 특허는 이들 문제를 해결하기 위한 복잡한 방안을 기술하고 있다. 인터페이스를 변경함으로써 문제를 해결하는 시도는 없다.
미국특허번호 3,969,706(Proebsting 외 다수)에서, 현재의 기술상태인 DRAM 인터페이스가 기술되어 있다. 어드레스는 2-웨이 멀티플렉스되며, 데이터 및 제어(RAS, CAS, WE, CS)에 대해 별도의 핀이 있다. 핀의 수는 DRAM의 크기와 함께 많아지며, 접속의 대다수는 이런 DRAM을 사용하는 메모리 시스템에서 지점-대-지점으로 되어야 한다.
선행기술에서 많은 백플레인(backplane) 버스가 기술되고 있으나 본 발명의 특징을 가지고 있거나 또는 결합된 것은 기술되어 있지 않다. 많은 백플레인 버스는 단일버스(예를 들면, NU버스) 상에서 어드레서 및 데이터를 멀티플렉스한다. ELXSI 및 다른 것은 분할트랜스액션 버스(미국 특허번호 4,595,923 및 4,481,625(Roberts))를 구현하였다. ELXSI는 또한 비교적으로 저전압스윙 전류모드 ECL 구동기(대략 1V 스윙)를 구현하였다. 어드레스 공간 레지스터가 블록모드동작의 어떤 형태처럼 대부분의 백플레인 버스상에 구현된다.
거의 모든 최신의 백플레인 버스는 어떤 형식의 조정 방안을 구현하고 있으나, 본 발명에서 사용되는 조정 방안은 이들과는 다르다. 미국특허번호 4, 837, 682(Culler), 4, 818, 985(Ikeda), 4, 779, 089(Theus) ,및 4, 745, 548(Blahut)(여기에서 N은 잠재적인 버스 요구자의 수이다) 또는 버스의 제어를 얻기 위한 추가 지연(Ikeda, Culler)을 포함한다. 특허 또는 다른 문헌에서 기술되는 버스는 어느것도 버스된 접속만을 사용하지 않는다. 모두가 백플레인상에 몇몇 지점-대-지점 접속을 포함하고 있다. 단일 디바이스로부터 각각의 데이터 블록을 페치함으로써 얻어지는 전력 감소 또는 소형이고 저가인 3차원 패키징과 같은 본 발명의 다른 관점 중 어느 것도 백플레인 버스에 적용되지 않는다.
본 발명에서 사용되는 클록킹 방안은 전에 사용된 적이 없으며 실제로 커넥터스 터브에 의해 야기되는 신호열화로 인해 백플레인 버스에서 구현하는 것이 어렵다. 미국특허번호 4,247,817(Heller)은 2개의 클록라인을 사용하는 클록킹 방안을 기술하고 있으나 본 발명에서 사용되는 정상적인 상승-시간신호와 대조해서 램프형 클록신호에 의존한다.
미국특허번호 4,646,270(Voss)에서는, DRAM의 출력에서 평행-로드 직렬-아우트 시프트 레지스터를 구현하는 비데오 램이 기술되어 있다. 이것은 일반적으로 크게 개선된 대역폭을 허용한다(그리고 2, 4 및 보다 큰 폭의 시프트 아우트 경로로 확장되었다). DRAM에 대한 인터페이스의 나머지(RAS, CAS, 멀티플렉스된 어드레스 등)는 종래의 DRAM에 있어서와 같다.
본 발명의 목적은 효율적이고 비용효과적인 방식으로 마이크로프로세서와 같은 데이터의 외부 사용자에 의한 단일 메모리 디바이스로부터의 큰 블록이 데이터에 대한 고속 억세스를 지원하기 위해 반도체 디바이스로 만들어진 새로운 버스 인터페이스를 사용하는 것이다.
본 발명의 또다른 목적은 고속클록신호가 디바이스 사이에 최소클록스큐(skew)를 가지고 버스를 따라 보내지도록 하는 클록킹 방안을 제공하는 것이다.
본 발명의 또다른 목적은 결함있는 메모리 디바이스 또는 메모리 디바이스의 부분을 표시해낼 수 있도록 하는 것이다.
본 발명의 또다른 목적은 유일한 식별자를 각 디바이스에 부여함으로써 그렇지 않으면 동일한 디바이스를 구별하기 위한 방법을 제공하는 것이다.
본 발명의 또다른 목적은 비교적 좁은 버스를 통해 어드레스, 데이터 및 제어 정보를 전송하기 위한 방법을 제공하고 그리고 다수의 디바이스가 버스를 동시에 사용하려고 할 때 버스 조정의 방법을 제공하는 것이다.
본 발명의 또다른 목적은 이전의 캐시방법보다 훨씬 더 효과적인 메모리 시스템의 DRAM 칩내에 고속 메모리 캐시를 분산시크는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 본 발명의 버스 아키텍처와 함께 사용하는데 적당한 디바이스 특히 DRAM을 제공하는 것이다.
[발명의 요약]
본 발명은 버스에 병렬로 접속되는 적어도 하나의 메모리 디바이스를 포함하여 적어도 2개의 반도체 디바이스를 구비하는 메모리 서브시스템을 포함하는데, 버스는 상기 메모리 디바이스가 필요로 하는 실질적으로 모든 어드레스, 데이터 및 제어정보를 전달하는 다수의 버스 라인을 포함하며, 제어 정보는 디바이스-선정 정보를 포함하고 버스는 단일 어드레스에 있는 비트의 수보다 실질적으로 적은 버스라인을 가지며, 버스는 개별 디바이스에 직접 접속되는 별개의 디바이스-선정 라인의 필요없이 디바이스-선정 정보를 전달한다.
제2도를 참조하면, 표준 DRAM(13,14), ROM(또는 SRAM)(12), 마이크로프로세서 CPU(11), I/O 디바이스, 디스크 제어기 또는 고속 스위치와 같은 그밖의 전용 디바이스는 선행기술인 지점-대-지점과 이들 디바이스의 종래의 버션과 함께 사용되는 버스에 기초한 배선의 결합보다는 전적으로 버스에 기초한 인터페이스를 사용하도록 수정되었다. 새로운 버스는 클록신호, 전력과 멀티플렉스된 어드레스, 데이터 및 제어신호를 포함한다. 바람직한 실시예에서, 8개의 버스 데이터 라인 및 어드레스 유효(Address Valid) 버스라인은 어드레스, 데이터 및 40 비트폭까지의 메모리 어드레스에 대한 제어정보를 전달한다. 해당분야에 숙련된 사람은 16개의 버스 데이터 라인 또는 다른 수의 버스 데이터 라인이 본 발명의 사상을 구현하는데 사용될 수 있다는 것을 인식할 것이다. 새로운 버스는 메모리, 주변기기, 스위치 및 처리장치와 같은 소자를 접속하는데 사용된다.
본 발명의 시스템에서, DRAM 및 다른 디바이스는 버스를 통해 어드레스 및 제어정보를 수신하고 동일한 버스를 통해 요구되는 데이터를 송신하거나 또는 수신한다. 각각의 메모리 디바이스는 다른 신호핀이 없는 단일 버스 인터페이스만을 내장한다. 시스템에 포함될 수 있는 다른 디바이스는 버스 및 입력/출력 라인과 같은 다른 비버스 라인에 접속될 수 있다. 버스는 사용자가 고속버스이용을 성취하도록 큰 데이터 블록전송 및 분할 트랜스액션을 지원한다. 한번에 큰 블록의 데이터를 하나의 단일 디바이스로 신속하게 판독하거나 또는 기입하는 이러한 능력이 본 발명의 중요한 이점이다.
이 버스에 연결되는 DRAM은 여러면에서 종래의 DRAM과 다르다. 제어 정보, 디바이스 식별, 디바이스 형식 및 디바이스의 각 독립된 부분에 대한 어드레스 범위와 같은 칩에 적절한 다른 정보를 기억할수 있는 레지스터가 제공된다. 새로운 버스 인터페이스 회로가 추가되어야 하며 선행기술의 DRAM 디바이스의 내부는 버스의 최고 데이터 전송속도에서 버스에 데이터를 제공하고 버스로부터 데이터를 받아들일 수 있도록 수정될 필요가 있다. 이것은 다이 크기에서 단지 최소의 증가로써 DRAM에서 열 억세스 회로에 대한 변경을 요한다. 버스상의 디바이스에 대해 낮은 스큐 내부 디바이스 클록을 발생하기 위한 회로가 제공되며 다른 회로는 입력신호를 디멀티플렉스하고 출력신호를 멀티플렉스하기 위해 제공된다.
높은 버스 대역폭은 매우 높은 클록 속도(수백 ㎒)에서 버스를 운용함으로써 달성된다. 이 높은 클록 속도는 버스의 제한된 환경에 의해 가능하게 된다. 버스라인은 제어 임피던스 이중 단말 라인이다. 500㎒의 데이터 전송속도에 대해서, 최대 버스전파시간은 1㎱ 미만이다(실제 버스 길이는 약 10㎝이다). 그밖에, 사용되는 패키징때문에, 핀의 피치는 패드의 피치에 매우 가깝게 될 수 있다. 개별 디바이스로부터 결과되는 버스상의 로딩은 매우 작다. 바람직한 실시예에서, 이것은 일반적으로 1-2㎊의 스터브 커패시턴스 및 0.5-2nH의 인덕턴스를 허용한다. 제3도에 보이는 각 디바이스(15, 16, 17)는 한쪽에만 핀을 가지고 있고 이들 핀은 버스(18)에 직접 접속된다. 트랜시버 디바이스(19)가 다중 유니트를 핀(20)을 통해 고위 버스에 인터페이스하기 위해 포함될 수 있다.
본 발명의 아키텍처의 주 결과는 DRAM 억세스의 대역폭을 증가시키는 것이다. 발명은 또한 제조 및 생산원가, 전력소비를 감소시키고 실장밀도 및 시스템 신뢰도를 증가시킨다.
[도면의 간단한 설명]
제1도는 메모리 디바이스의 기본적인 2차원 구성을 도시하는 다이어그램.
제2도는 시스템에서 모든 버스 라인의 병렬 접속 및 각 디바이스에 대한 직렬 리세트(Reset) 라인을 도시하는 개략 블록도.
제3도는 주 버스상의 반도체 디바이스의 3차원 패키징을 도시하는 발명의 시스템의 투시도.
제4도는 요구 패키트(packet)의 포맷을 보여주는 도.
제5도는 슬레이브로부터의 재시행 응답의 포맷을 보여주는 도.
제6도는 요구 패키트 충돌이 버스상에서 생긴후의 버스 사이클 및 조정이 어떻게 취급되는지를 보여주는 도.
제7도는 2 디바이스로부터의 신호가 일시적으로 중복되어 버스를 동시에 구동시킬 수 있는 타이밍을 보여주는 도.
제8도는 버스 클록과 버스상의 디바이스 사이의 접속 및 타이밍을 보여주는 도.
제9도는 다수의 버스 유니트를 트랜시버 버스에 접속하기 위해 트랜시버가 어떻게 사용될 수 있는지를 보여주는 투시도.
제10도는 디바이스를 버스에 접속하는데 사용되는 입력/출력회로의 개략 블록도.
제11도는 버스입력수신기로 사용되는 클록되는 감지 증폭기의 개략도.
제12도는 1 세트의 조정가능지연라인을 사용하여 내부 디바이스 클록이 어떻게 2개의 버스클록신호로부터 발생되는지를 보여주는 블록도.
제13도는 제12도의 블록도에서 신호의 관계를 보여주는 타이밍도.
제14도는 본 발명의 리세트 절차를 구현하는 바람직한 수단의 타이밍도.
제15도는 8개의 서브어레이로 분할되는 4 메가비트 DRAM의 일반적 구성을 보여주는 도.
[상세한 설명]
본 발명은 처리 디바이스와 메모리 디바이스 사이의 통신을 위한 고속 멀티플렉스된 버스를 제공하고 그리고 버스 시스템에서 사용되도록 된 디바이스를 제공하도록 설계되었다. 발명은 또한 버스상에 메모리 디바이스가 있거나 또는 없거나 처리 디바이스와 I/O 인터페이스 또는 디스크 제어기와 같은 다른 디바이스를 접속하는데 사용될 수 있다. 버스는 버스상의 각 디바이스에 병렬로 접속되는 비교적 적은수의 라인으로 구성된다. 버스는 버스상의 다른 디바이스와의 통신을 위해 디바이스가 필요로 하는 실질적으로 모든 어드레스, 데이터 및 제어정보를 전달한다. 본 발명을 사용하는 대다수 시스템에서, 버스는 전체 시스템에 있는 모든 디바이스 사이에 거의 모든 신호를 전달한다. 버스상의 각 디바이스에 대한 디바이스-선정정보가 버스를 통해 전달되므로 별도의 디바이스-선정라인의 필요가 없다. 어드레스 및 데이터 정보가 동일한 라인을 통해 보내질 수 있으므로 별도의 어드레스 및 데이터 라인의 필요가 없다. 여기에서 설명되는 구성을 사용하여, 매우 큰 어드레스(바람직한 실시예에서 40 비트) 및 큰 데이터 블록(1024 바이트) 이 작은수의 버스라인(바람직한 실시예에서 8 더하기 1 제어라인)을 통해 보내질 수 있다.
실제적으로 컴퓨터가 필요로 하는 신호의 전부가 버스를 통해 보내질 수 있다. 해당분야에 숙련된 사람은 CPU와 같은 어떤 디바이스가 다른 신호라인 및 어쩌면 본 발명의 버스외에 독립된 버스 예를 들면 독립된 캐시 메모리에 대한 버스에 연결될 수 있다는 것을 인식할 것이다. 어떤 디바이스 예를 들어 교차점(cross-point) 스위치가 본 발명의 다중독립버스에 접속될 수 있다. 바람직한 실시예에서, 여기에서 설명되는 버스 접속과는 다른 접속을 가지지 않는 메모리 디바이스가 제공되고 본 발명의 버스를 전적이지는 않지만 메모리 및 버스상의 다른 버스에 대한 주 접속으로 사용하는 CPU가 제공된다.
모든 최신의 DRAM, SRAM 및 ROM 설계는 2차원 영역을 효율적으로 꾸미기 위해 행(워드) 및 열(비트) 라인을 갖는 내부 아키텍처를 가진다. 제1도를 참조하면, 데이터의 1 비트는 각 워드라인(5)과 비트라인(6)의 교차점에 기억된다. 특정한 워드라인이 인에이블될 때, 대응하는 데이터 비트의 모두가 비트라인상에 전송된다. 이 데이터는 4 메가비트 DRAM에서 한번에 약 400 비트인데 열 감지증폭기(3)로 로드되고 I/O 회로에 의해 사용되도록 유지된다.
여기에서 제시되는 발명에서, 감지 증폭기로부터의 데이터는 대략 125㎒에서 운용되는 내부 디바이스 버스상에 한번에 32 비트씩 인에이블된다. 이 내부 디바이스 버스는 데이터가 대략 500㎒에서 운용되는 8 비트폭의 외부 버스 인터페이스로 멀티플렉스되는 디바이스의 주변에 데이터를 이송한다.
본 발명의 버스 아키텍처는 CPU, 직접메모리억세스(DMA) 디바이스, 또는 부동점유닛(FPU)와 같은 마스터 또는 버스 제어기 디바이스와 DRAM, SRAM 또는 ROM 메모리 디바이스와 같은 슬레이브 디바이스를 접속한다. 슬레이브 디바이스는 제어신호에 응답한다; 마스터는 제어신호를 보낸다. 해당분야에 숙련된 사람은 어떤 디바이스는 동작모드 및 시스템의 상태에 따라 여러 시간에서 마스터 및 슬레이브 양쪽으로 행동할 수 있다는 것을 알 수 있을 것이다. 예를들면, 메모리 디바이스는 전형적으로 슬레이브 기능만을 가지고 있으나 DMA 제어기, 디스크 제어기 또는 CPU는 슬레이브 및 마스터 기능을 둘다 포함할 수 있다. I/O 디바이스, 디스크 제어기 또는 고속 스위치와 같은 그밖의 전용 디바이스를 포함하여 대다수 다른 반도체 디바이스는 본 발명의 버스와 함께 사용되도록 수정될 수 있다.
각각의 반도체 디바이스는 디바이스 식별(디바이스 ID) 레지스터, 디바이스-형식 디스크립터 레지스터, 제어 레지스터 및 디바이스의 형식에 관한 다른 정보를 내장하는 그밖의 레지스터를 포함하는 것이 바람직한 1 세트의 내부 레지스터를 내장한다. 바람직한 실시예에서, 버스에 접속되는 반도체 디바이스는 그 디바이스내에 내장된 메모리 어드레스를 정하여주는 레지스터 및 디바이스가 데이터를 보내거나 또는 수신할 수 있는 또는 하여야 하는 1 세트의 하나 또는 그이상의 지연시간을 기억하는 억세스-타임 레지스터를 내장한다.
이들 레지스터의 대부분은 수정될 수 있으며 시스템의 전원을 온시킬 때 또는 리세트될 때 생기는 초기화 시퀀스의 일부로서 설정되는 것이 바람직하다. 초기화 시퀀스중에 버스상의 각 디바이스는 유일한 이바이스 ID 번호가 부여되는데 디바이스 ID 레지스터에 기억된다. 버스 마스터는 그다음에 시스템을 구성하는 억세스-타임 레지스터, 제어 레지스터 및 메모리 레지스터를 포함하여 다른 디바이스에서 적절한 레지스터를 억세스하고 설정하기 위해 이들 디바이스 ID 번호를 사용할 수 있다. 각 슬레이브는 하나 또는 여러개의 억세스-시간 레지스터를 가질 수 있다(바람직한 실시예에서는 4개). 바람직한 실시예에서, 각 슬레이브에 있는 하나의 억세스-시간 레지스터는 어떤 제어기능을 용이하게 하기 위해 고정된 값으로 영구적으로 또는 반영구적으로 프로그램된다. 초기화 시퀀스의 바람직한 실시예는 하기에서 더 상세히 설명된다.
마스터 디바이스와 슬레이브 디바이스 사이에 보내지는 모든 정보는 예를 들어 8비트 폭일 수 있는 외부 버스를 통해 보내진다. 이것은 마이크로프로세서와 같은 마스터 디바이스가 외부 버스의 전적인 제어를 장악하고(즉, 버스 마스터가 된다) 버스상의 하나 또는 그이상의 슬레이브 디바이스에게 요구 패키트(어드레스 및 제어정보를 포함하는 일련의 바이트)를 보냄으로써 버스 트랜스액션을 개시하는 프로토콜을 정함으로써 성취된다. 어드레스는 본 발명의 사상에 따라 16 내지 40 또는 그이상의 비트로 구성될 수 있다. 버스상의 각 슬레이브는 그 슬레이브가 패키트에 응답할 필요가 있는지를 알아보기 위해 요구 패키트를 디코드하여야 한다. 패키트가 향해지는 슬레이브는 그 다음에 요구되는 시간에서 요구되는 버스 트랜스액션을 수행하는 데 필요한 어떠한 내부 프로세스를 시작하여야 한다. 요구하는 마스터는 또한 버스 트랜스액션이 시작되기 전에 어떤 내부 프로세스를 집행할 필요가 있다. 규정된 억세스 시간후에 슬레이브는 1 또는 그 이상의 바이트(8비트)의 데이터를 돌려주는 것으로 또는 버스로부터 이용가능하게된 정보를 기억하는 것으로 응답한다. 상이한 형식의 응답이 상이한 시간에 일어나도록 1이상의 억세스 시간이 제공될 수 있다.
요구 패키트 및 대응하는 버스 억세스는 선택된 수의 버스 사이클만큼 떨어져서, 추가 요구 또는 짧은 버스 억세스를 위해 동일한 또는 다른 마스터에 의해 버스가 중간에 낀 버스 사이클에서 사용되도록 한다. 이리하여 다중 독립적인 억세스가 허용되어 짧은 블록의 데이터 전송에 있어서 버스의 최대 이용을 가능하게 한다. 긴 블록의 데이터의 전송은 버스 어드레스, 제어 및 억세스 시간으로 인한 오버헤드가 블록을 요구하고 전송하는 전체 시간에 비해 적기 때문에 중첩없이 효율적으로 사용한다.
[디바이스 어드레스 매핑(mapping)]
본 발명의 또다른 독특한 관점은 각 메모리 디바이스가 종래의 백플레인 버스 컴퓨터 시스템에서 선행기술의 메모리 보드의 모든 기능성을 갖는 완전하고 독립된 메모리 서브시스템이라는 것이다. 개별적인 메모리 디바이스는 단일 메모리 섹션을 포함할 수도 있고 또는 하나 이상의 이산적인 메모리 섹션으로 분할될 수도 있다. 메모리 디바이스는 각 이산적인 메모리 섹션에 대한 메모리 어드레스 레지스터를 포함하는 것이 바람직하다. 장해가 있는 메모리 디바이스는 (또는 디바이스의 서브섹션까지도) 근본적으로 완전한 시스템 능력을 유지하면서 메모리의 소부분의 상실만으로써 추려내질 수 있다. 불량한 디바이스를 추려내는 것은 2가지 방식으로 성취될 수 있는데, 둘다 본 발명과 모순이 없다.
바람직한 방법은 이 메모리 디바이스가 응답할 버스 어드레스의 범위를 정하는 정보를 기억하기 위해 각 메모리 디바이스(또는 그것의 독립적인 이산부분)에서 어드레스 레지스터를 사용한다. 이것은 종래의 백플레인 버스 시스템에서 메모리 보드에 사용되는 선행기술의 방안과 유사하다. 어드레스 레지스터는 통상 알고있는 크기의 블록을 가리키는 단일 포인터, 포인터 및 고정된 또는 가변 블록 크기값 또는 하나는 각 메모리 블록의 시작을 가리키고 하나는 끝을 가리키는(또는 상부 및 하부를 가리키는) 2개의 포인터를 포함할 수 있다. 어드레스 레지스터의 적절한 세팅에 의해, 일련의 기능적인 메모리 디바이스 또는 이산적인 메모리 섹션이 연속적인 어드레스의 범위에 응답하게 될 수 있어 연속적인 양호한 메모리의 블록에 대한 시스템 억세스를 제공하는데 버스에 접속되는 양호한 디바이스의 수에 의해서 주로 제한된다. 제1 메모리 디바이스 또는 메모리 섹션에 있는 메모리 블록은 어떤 범위의 어드레스가 부여될 수 있고, 그다음에 다음 메모리 디바이스 또는 메모리 섹션에 있는 메모리 블록에 있는 이전 블록의 마지막 어드레스보다 하나 높은(또는 낮은, 메모리 구조에 달려 있다) 어드레스로 시작하는 어드레스가 부여될 수 있다.
본 발명에서 사용하기 위한 바람직한 디바이스는 그 디바이스상에서 얼마나 많은 메모리가 어떤 형상으로 이용가능한지를 포함하여 칩의 형식을 규정하는 디바이스-형식 레지스터 정보를 포함한다. 마스터는 (부분적으로 디바이스 ID 번호 및 디바이스 형식과 같은 정보에 기초하여) 메모리의 각 억세스가능한 이산부분의 올바른 기능을 시험하고 디바이스 어드레스-공간 레지스터에 연속적인 것이 바람직한 어드레스값(바람직한 실시예에서 40 비트까지, 1012바이트)을 기입하기 위해 하나 또는 그 이상의 선정된 순서로 각 메모리 셀을 판독하고 그리고 기입하는 것과 같은 적절한 메모리 테스트를 수행할 수 있다. 비기능적인 또는 손상된 메모리 섹션은 시스템이 그 메모리 사용을 피하기 위해 해석할 수 있는 특별 어드레스 값이 부여될 수 있다.
제2 수법은 불량 디바이스를 회피하는 부담을 시스템 마스터상에 지운다. CPU 및 DMA 제어기는 전형적으로 가상 어드레스를 물리적 (버스) 어드레스로 맵(map)하는 TLB(translation look-aside buffer)류를 가지고 있다. 비교적 간단한 소프트웨어로, TLB는 작업 메모리만을 사용하도록 프로그램될 수 있다(기능적 메모리를 기술하는 데이터 구조는 쉽게 발생된다). TLB를 내장하지 않는 마스터(예를 들어, 비데오 디스플레이 발생기)에 대해서는, 연속하는 범위의 어드레스를 기능적인 메모리 디바이스의 어드레스로 맵하기 위해서 작고 간단한 RAM이 사용될 수 있다.
어떤 방안도 잘 들으며 시스템이 상당한 백분율의 비기능적인 디바이스를 가지고도 남아 있는 메모리로써 계속 동작하게 할 수 있다. 이것은 본 발명으로 구축된 시스템은 필드 장해가 거의 없는 시스템을 구축하는 능력을 포함하여 기존의 시스템보다 훨씬 개선된 신뢰도를 가질 것이다라는 것을 의미한다.
[버스]
본 발명이 바람직한 버스 아키텍처는 11개의 신호를 포함한다: BusData[0:7]; AddrValid; Clk1 및 Clk2; 각 디바이스에 병렬로 접속되는 입력기준레벨, 전력 및 접지 라인. 신호는 종래의 버스 사이클동안 버스상에 구동된다. 표기 신호[i:j]는 특정한 범위의 신호 또는 라인을 지칭하는데, 예를 들어, BusData[0:7]는 BusData1, BusData2,..., BusData7을 의미한다. BusData[0:7] 신호용 버스라인은 바이트 폭의 멀티플렉스되는 데이터/어드레스/제어버스를 형성한다. AddrValid는 버스가 언제 유효 어드레스 요구를 가지는지를 나타내고, 슬레이브에게 버스 데이터를 어드레스로서 디코드하고, 어드레스가 그 슬레이브상에 포함되어 있으면 현안의 요구를 취급할 것을 명령한다. 2개의 클록은 함께 버스상의 모든 디바이스에 대해 동기화된 고속 클록을 제공한다. 버스된 신호외에, 시스템내의 모든 디바이스에게 독특한 디바이스 ID 번호를 부여하기 위해 초기화동안에 사용되는 각 디바이스를 직렬로 접속하는 다른 한 라인(ResetIn, ResetOut)이 있다(이하에서 상세히 설명된다).
내부 논리의 게이트 지연에 상대적인 극도로 높은 이 외부 버스의 데이터 전송속도를 용이하게 하기 위해, 버스 사이클은 우수/기수 사이클의 쌍으로 분류된다. 버스에 접속된 모든 디바이스는 버스 사이클의 동일한 우수/기수 라벨링을 사용하는 것이 바람직하고 우수사이클에서 동작을 시작하는 것이 바람직하다는 것을 유의한다. 이것은 클록킹 방안에 의해 강요된다.
[프로토콜 및 버스동작]
버스는 버스 트랜스액션에 대해 상대적으로 간단한 동기 분할-트랜스액션 블록 지향 프로토콜을 사용한다. 시스템의 목표중 하나는 정보가 마스터에 집중되도록 하여 슬레이브를 가능한한 간단하게 하는 것이다(전형적으로 마스터보다 훨씬 많은 슬레이브가 있기 때문이다). 슬레이브의 복잡성을 감소시키기 위해, 슬레이브는 슬레이브가 뒤따르는 버스 억세스단계에 선행하는 어떠한 내부동작을 포함하는 디바이스-내부단계를 시작하거나 또는 어쩌면 완료하도록 하기에 충분한 규정된 시간내에 요구에 응답하는 것이 바람직하다. 이 버스 억세스 단계에 대한 시간은 버스상의 모든 디바이스에게 알려지며 각 마스터는 버스 억세스가 시작될 때 버스가 자유롭게 될 것이라는 것을 확실하게 하는 책임을 진다. 이리하여 슬레이브는 버스에 대한 조정에 대해 전혀 염려하지 않는다. 이 수법은 단일 마스터 시스템에서 조정을 제거하며 또한 슬레이브-버스 인터페이스를 더 간단하게 만든다.
본 발명의 바람직한 실시예에서, 버스상으로 버스 전송을 개시하기 위해, 마스터는 어드레스 및 제어정보를 포함하는 연속적인 일련의 바이트인 요구 패키트를 내보낸다. 우수의 바이트를 포함하는 요구 패키트를 사용하는 것이 바람직하며 또한 우수 버스 사이클에서 각 패키트를 시작하는 것이 바람직하다.
디바이스-선정 기능은 버스 데이터 라인을 사용하여 취급된다. AddrValid가 구동되면, 모든 슬레이브에게 요구 패키트 어드레스를 디코드하고, 그들이 요구된 어드레스를 포함하고 있는지를 결정하고, 포함하고 있으면 데이터 블록 전송에서 데이터를 마스터에게 도로 제공하거나 (판독요구의 경우에) 마스터로부터 데이터를 받아들이도록 (기입요구의 경우에)명령한다. 마스터는 또한 요구 패키트에서 디바이스 ID 번호를 송신함으로써 특정한 디바이스를 선정할 수 있다. 바람직한 실시예에서, 특별한 디바이스 ID 번호는 패키트가 버스상의 모든 디바이스에 의해 해석되어야 한다는 것을 나타내도록 선택된다. 이것은 마스터가 메시지를 방송하도록 예를 들어 동일한 값을 갖는 모든 디바이스의 선정된 제어 레지스터를 설정하도록 한다.
데이터 블록 전송은 우수 사이클에서 시작하는 것이 바람직한 요구 패키트 제어 정보에서 규정된 시간에서 나중에 일어난다. 디바이스는 버스 억세스 단계가 시작되기전에 디바이스가 메모리 어드레싱을 설정하는 것과 같은 어떤 기능을 개시하는 것과 거의 동시에 디바이스-내부 단계로써 데이터 블록 전송을 시작한다. 데이터 블록이 버스라인에 구동되는 시간은 슬레이브 억세스-시간 레지스터에 기억된 값으로부터 선정된다. 판독 및 기입을 위한 데이터의 타이밍은 동일한 것이 바람직하다; 유일한 차이점은 어느 디바이스가 버스를 구동하느냐 하는 것이다. 판독에 대해서는, 슬레이브가 버스를 구동하고 마스터는 버스로부터의 값을 래치한다. 기입에 대해서는 마스터가 버스를 구동하고 선정된 슬레이브는 버스로부터의 값을 래치한다.
제4도에 보이는 본 발명의 바람직한 실시예에서, 요구 패키트(22)는 6 바이트의 데이터를 포함한다 -- 4.5 어드레스 바이트와 1.5 제어 바이트. 각 요구 패키트는 모두 6 바이트의 요구 패키트에 대해서 모두 9 비트의 멀티플렉스되는 데이터/어드레스 라인(AddrValid)(23) + BusData[0:7](24))을 사용한다. 다르게 사용되지 않은 우수 사이클에서 AddrValid(23)=1로 설정하는 것은 요구 패키트(제어정보)의 시작을 나타낸다. 유효한 요구 패키트에서, AddrValid(27)는 마지막 바이트에서 0이 되어야 한다. 마지막 바이트에서 이 신호를 긍정하는 것은 요구 패키트를 무효화한다. 이것은 충돌 검출 및 조정 논리에 사용된다(이하에서 설명된다). 바이트(25-26)는 제1 35 어드레스 비트 즉 Address[0:35]를 포함한다. 마지막 바이트는 AddrValid(27)(무효화 스위치), 나머지 어드레스 비트(28) 즉 Address[36:39] 및 BlockSize[0:3](제어정보)를 포함한다.
제1 바이트는 제어정보, AccessType[0:3], 예를 들어 억세스의 형식을 규정하는 op 코드(명령코드) 및 마스터 ID 번호를 포함한 패키트를 보내는 마스터를 위해 유보된 자리인 Master[0:3]를 포함하는 2개의 4비트 필드를 포함한다. 마스터 번호(1 내지 15)만이 허용된다 -- 마스터 번호(0)는 특별한 시스템 명령을 위해 유보되어 있다. Master[0:3]=0인 어떤 패키트도 무효 또는 특별 패키트이며 그에 따라 처리된다.
AccessType 필드는 요구되는 동작이 판독인지 기입인지 및 억세스의 형식 예를 들어 그것이 제어 레지스터에 대한 것인지 또는 같은 디바이스의 다른 부분에 대한 것인지를 규정한다. 바람직한 실시예에서, AccessType[0]은 판독/기입 스위치이다: 그것이 1이면, 동작은 슬레이브로부터의 판독을 요청한다(슬레이브는 요구되는 메모리 블록을 판독하고 메모리 내용을 버스상에 구동한다); 그것이 0이면, 동작은 슬레이브로의 기입을 요청한다(슬레이브는 버스로부터 데이터를 판독하고 그것을 메모리에 기입한다). AccessType[1:3]은 슬레이브에 대한 8개의 상이한 억세스 형식을 제공한다. AccessType[1:2]는 응답의 타이밍을 나타내는 것이 바람직한데, 억세스-시간 레지스터(AccessRegN)에 기억된다. 억세스-시간 레지스터의 선택은 어떤 명령코드가 그 레지스터를 선택하게 함으로써 직접 선정될 수도 있거나 또는 슬레이브가 미리선정된 억세스 시간(하기의 테이블을 참고한다)으로 선정된 명령코드에 응답하게 함으로써 간접적으로 선정될 수 있다.
특별한 형식의 억세스는 제어 레지스터 억세스인데, 선정된 슬레이브에서 선정된 레지스터를 어드레싱하는 것을 포함한다. 본 발명의 바람직한 실시예에서 0이 되는, AccessType[1:3]은 제어 레지스터 요구를 나타내며 패키트의 어드레스 필드는 원하는 제어 레지스터를 나타낸다. 예를 들면, 최상위 2 바이트는 (어느 슬레이브가 어드레스되고 있는지를 규정하는) 디바이스 ID 번호일 수 있으며 최하위 3 바이트는 레지스터 어드레스를 규정할 수 있으며 또한 그 제어 레지스터에 로드될 데이터를 나타내거나 포함할 수 있다. 제어 레지스터 억세스는 억세스-시간 레지스터를 초기화하는데 사용될 수 있어서, 예를 들어 AccessReg0에 있는 값, 8 사이클이 바람직한 프로그램될 수 있거나 또는 하드배선될 수 있는 고정된 응답시간을 사용하는 것이 바람직하다. 제어 레지스터 억세스는 또한 어드레스 레지스터를 포함하여 다른 레지스터를 초기화하거나 수정하는데 사용될 수 있다.
본 발명의 방법은 특히 DRAM을 위한 억세스 모드 제어를 제공하고 있다. 한가지 그런 억세스 모드는 억세스가 페이지 모드인지 또는 정상적인 RAS 모드인지를 결정한다. 정상모드에서 (종래의 DRAM 및 본 발명에서), DRAM 열 감지 증폭기 또는 래치는 논리 0과 1 사이의 중간값에 프리차지(precharge)되었다. 이 프리차징은 RAM에서 행에 대한 억세스가 입력(기입) 또는 출력(판독)에 대한 억세스 요구가 수신되자마자 시작되게 하며 열감지 증폭기가 데이터를 신속히 감지하도록 한다. 페이지 모드에서 (종래 및 본 발명 둘다에서), DRAM은 이전 판독 또는 기입동작으로부터의 데이터를 열 감지 증폭기 또는 래치에 보유한다. 데이터를 억세스하는 다음번 요구가 동일한 행으로 향해지면, DRAM은 데이터가 감지되는 것을 기다릴 필요가 없으며 (그것은 이미 감지되었다) 이 데이터에 대한 억세스 시간은 정상 억세스 시간보다 훨씬 짧다. 페이지 모드가 일반적으로 데이터에 대한 훨씬 신속한 억세스를 가능하게 하나 (감지 증폭기의 수와 같은) 작은 블록의 데이터에 신속한 억세스를 가능하게 한다. 그러나, 요구되는 데이터가 선정된 행에 없으면, 요구는 정상모드 억세스가 시작되기 전에 RAM이 프리차지되기를 기다려야만 하므로, 억세스 시간이 정상 억세스 시간보다 길다. 각 DRAM에 있는 2개의 억세스-시간 레지스터는 각각 정상 및 페이지 모드 억세스에 사용될 억세스 시간을 내포하는 것이 바람직하다.
억세스 모드는 또한 DRAM이 잇따른 페이지 모드를 억세스하기 위해 감지 증폭기를 프리차지하는지 아니면 감지 증폭기의 내용을 저장하는지의 여부를 결정한다. 전형의 설정은 정규 억세스후 프리차지 및 페이지 모든 억세스후 기억이지만 선택가능한 작동모드로서 페이지 모드 억세스후 프리차지 또는 정규 억세스후 기억이 허용된다. DRAM은 또한 선택된 시기동안 억세스되지 않는 경우 감지 증폭기를 프리차지하기로 설정될 수 있다.
페이지 모드에서, DRAM 감지 증폭기에 기억된 데이터는 정규모드에서 데이터를 독출하는데 걸리는 시간보다 훨씬 적은 시간내에 억세스 가능하다(~10-20nS 대 40-100nS). 이 데이터는 오랜 기간동안 계속 이용가능하다. 그러나, 이들 감지 증폭기( 및 따라서 비트라인)가 억세스후 프리차지되지 않는 경우, 상이한 메모리 워드(행)로의 잇따른 억세스는, 감지 증폭기가 신규치에서 래치하기 이전에 프리차지해야만 하므로 약 40-100nS의 프리차지 시간 페날티(penalty)받는다.
따라서 감지 증폭기의 내용은 유지되고 캐쉬로서 사용가능하여, 더욱 고속으로 데이터의 소 블록을 반복 억세스하도록 한다. DRAM 기본 페이지 모드 캐쉬는 기존의 DRAM 구조를 사용하는 종래기술에서 시도되어 왔지만, 그것들은 컴퓨터 워드당 여러개의 칩이 필요하기 때문에 별로 효과적이지 못하다. 이러한 종래의 페이지 모드 캐쉬는 많은 비트(예를 들면, 32칩×4k 비트)를 갖지만, 매우 적은 독립기억장소를 갖는다. 환언하면, 제때 주어진 임의의 점에서 감지 증폭기는 몇몇 상이한 블록이나 메모리 장소(상기 예에서, 4k 워드의 단일 블랙)만을 보유한다. 시뮬레이션은 100 블록 이상이 각 블록 사이즈에 관계없이 고적중률(이에 캐쉬 메모리에서 요청된 데이터를 찾는 요청의 ＞90%)을 달성하는데 요구된다. 예컨대, Anant Agarwal 등 저, An Analytic cache Model, ACM Transactions on Computer Systems, Vol. 7(2), pp. 184-215 (May 1989)를 참조하시오.
본 발명의 메모리 구성은, 각 DRAM이 1 또는 그 이상인(4M 비트 DRAM에 4) 각각 어드레스화되고 독립인 데이터의 블록을 보유하도록 한다. 100개의 이러한 DRAM(즉, 400 블록 또는 장소)을 갖는 퍼스널 컴퓨터 또는 워크 스테이션은 종래 형태로 구성된 DRAM을 사용하는 더 낮고 많이 변화하는 적중률(50-80%)과 비교해서 극히 높고 자주 반복가능한 적중율을 달성할 수 있다. 더욱이, 페이지 모드 캐쉬의 미스상의 연기된 프리차지에 관련한 시간 페날티 때문에, 종래의 DRAM 기본 페이지 모드 캐쉬는 일반적으로 어떠한 캐쉬보다도 구동비가 떨어진다고 알려져 왔다.
DRAM 슬레이브를 억세스하기 위해 억세스 형식이 다음과 같은 식으로 바람직하게 사용된다:
AccessType[1:3] 사용 억세스시간
0 제어 레지스터 억세스 고정, 8[억세스레지스터0]
1 비사용 고정, 8[억세스레지스터0]
2-3 비사용 억세스레지스터1
4-5 페이지 모드 DRAM 억세스 억세스레지스터2
6-7 정규 DRAM 억세스 억세스레지스터3
당기술에 숙련된 사람들은 일련의 이용가능 비트가 이들 억세스 모드를 제어하기 위해 치환함에 따라 표시될 수 있다는 사실을 인식한다.
AccessType[2] = 페이지 모드/정규 치환
AccessType[3] = 프리차지/저장-데이터 치환
BlockSize[0:3] 데이터 블록 전송의 사이즈 지정.
BlockSize[0]가 0인 경우, 잔여 비트는 블록 사이즈(0-7)의 이진 표시이다. BlockSize[0]가 1인 경우, 잔여 비트는 블록 사이즈를 8부터 1024까지 2의 이진곱으로서 제공한다. 길이 0의 블록은, 예컨대, 임의의 데이터를 복귀시키지 않고 DRAM을 재생하거나 또는 DRAM을 페이지 모드로부터 정규 억세스 모드 또는 그 역으로 전환하기 위한 특정 커맨드로서 해석될 수 있다.
BlockSize[0:2] 블록에서 바이트의 수
0-7 0-7 각각
8 8
9 16
10 32
11 64
12 128
13 256
14 512
15 1024
당기술에 숙련된 사람들은 다른 블록 사이즈 부호화 방안이나 값이 사용될 수 있다는 사실을 인식한다.
대부분, 슬레이브는 버스라인 BusData[0:7] 이상의 버스로부터 혹은 그것으로 판독 또는 기록함으로써 선택된 억세스 시간에 반응한다. 바람직한 실시예에서, 실제적으로 각 메모리 억세스는 단일 메모리 장치만을 포함한다. 즉 단일 블록은 단일 메모리 장치로부터 판독되거나 혹은 그것으로 기록된다.
[재시행 포맷]
몇몇 경우에, 슬레이브는 예컨대 판독 또는 기록요청에 정확히 대응 가능할 수 없을지도 모른다. 이러한 상황에서, 슬레이브는 에러 메시지를 복귀하고, 때때로 N(o)ACK(nowledge) 또는 재시도 메시지를 요청한다. 재시도 메시지는 재시도 메시지를 요구하는 조건에 대한 정보를 포함할 수 있으나, 이는 슬레이브 및 마스터에서의 회로군에 대한 시스템 요청을 증가한다. 에러가 발생한다는 것만을 가리키는 단순 메시지는 덜 복잡한 슬레이브를 허용하고, 마스터는 조처가 이해를 위해 필요할 때마다 취하고 에러의 원인을 수정할 수 있다.
예컨대, 임의의 조건하에서, 슬레이브는 요청된 데이터를 공급할 수 없을지도 모른다. 페이지 모드 억세스중, 선택된 DRAM은 페이지 모드에 있고 요청된 어드레스는 감지증폭기나 래치에 보유된 데이터의 어드레스를 매치한다. 각 DRAM은 페이지 모드 억세스중 이 매치를 체크할 수 있다. 매치가 발견되지 않는다면, DRAM은 프리차지를 시작하고 데이터 블록의 제1 사이클동안 재시도 메시지를 마스터로 복귀한다(복귀된 블록의 나머지는 무시됨). 마스터는 그후 프리차지 시간(질의에서 종속의 형식을 수용하기로 설정되고, 특정 레지스터, PreChargeReg에 기억)동안 기다려야만 하고, 정규 DRAM 억세스에 따른 요청을 재송신한다(억세스 형식 = 6 또는 7).
본 발명의 바람직한 형태에서, 슬레이브는 슬레이브가 데이터를 판독 또는 기록 개시하기로 되어 있던 시간에 참인 AddrValid를 구동함으로써 재시도를 신호한다. 슬레이브로 기록될 것으로 예상되는 마스터는 기록중 AddrValik를 감시해야 하고, 재시도 메시지를 검출하는 경우 교정하는 조처를 취해야 한다. 제5도는 제1(우수) 사이클에서 Master[0:3] = 0을 갖는 23 AddrValid = 1로 이루어진 판독요청에 유용한 재시도 메시지(28)의 포맷을 도시한다. AddrValid는 데이터 블록 전송에 대해 정규적으로 0이고 마스터 0이 없다(1 내지 15만이 허용)는 사실을 주목하라. 모든 DRAM 및 마스터는 이러한 패키트를 무효요청 패키트로서, 따라서 재시도 메시지로서 쉽게 인식할 수 있다. 이런 형식의 버스 처리에서 Master[0:3] 및 AddrValid 23을 제외한 모든 분야는 기술된 구현에서 내용이 규정되지 않음에도 불구하고 정보 분야로서 사용가능하다.
당기술에 숙련된 사람들은 재시도 메시지를 나타내는 다른 방법이 데이터 무효라인 및 신호를 버스로 더하는 것이라는 사실을 인식하고 있다. 이 신호는 NACK의 경우에 주장될 수 있다.
[버스 조정]
단일 마스터의 경우, 정의에 의해 아무런 조정의 문제가 없다. 마스터는 요구 패키트를 송신하고 버스가 그 패키트에 대응하여 분주할 때 주기의 트랙을 유지한다. 마스터는 다양한 요구를 스케쥴하여 대응 데이터 블록전송이 오버랩되지 않도록 한다.
본 발명의 버스 구조는 또한 다중의 마스터의 형성에 유용하다. 2 또는 그 이상의 마스터가 동일 버스상에 있을 때, 각 마스터는 모든 계류중인 처리의 트랙을 유지해야만 하며, 따라서 각 마스터는 요구 패키트를 송신하고 대응 데이터 블록 전송을 억세스할 수 있을 때를 안다. 그러나, 2 또는 그 이상의 마스터가 동시에 요구 패키트를 송신하고 다양한 요청이 검출되는 상황이 발생한 후 소정의 버스 조정에 의해 분류된다.
버스가 분주할 때 각 마스터에 대해 트랙을 유지하는 방법이 많이 있다. 간단한 방법은, 예컨대 하나는 버스가 분주할 때 장래 가장 빠른 포인트를 가리키고 다른 하나는 버스가 자유로울 때 장래 가장 빠른 포인트를 가리키는, 즉 가장 늦은 계류중인 데이터 블록 전송 중 끝을 가리키는 2 포인터를 유지함으로써, 각 마스터에 대해 버스-분주(bus-busy) 데이터 구조를 유지하는 것이다. 이 정보를 사용하여, 각 마스터는 버스가 다른 데이터 블록 전송으로 바쁘게 되기 이전 요구 패키트(프로토콜 아래 상기 기술된 바와 같이)을 송신하기에 충분한 시간이 있는지의 여부 및 있다면 언제인지, 그리고 대응 데이터 블록전송이 계류중인 버스처리를 간섭하는지의 여부를 결정할 수 있다. 따라서, 각 마스터는 모든 요구 패키트를 판독하고, 버스가 자유롭고 또한 자유로워질 때 정보를 유지하기 위해 그의 버스-분주데이터 구조를 갱신해야만 한다.
버스상의 2 또는 그 이상의 마스터로서, 마스터는 동일한 버스 사이클동안 때때로 독립요청패키트를 전송한다. 그러한 다중요청은 각각의 그러한 마스터 구동에 따라 상이한 정보와 동시에 버스와 충돌하여, 정보요청을 상승하도록 하고 바라는 데이터 블록전송을 발생하지 않는다.
바람직한 형태의 발명에서, 버스 데이터상의 논리적 1 또는 어드레스 유효라인을 기록하기 위해 찾는 버스상의 각 장치는 시스템에 대한 고-논리값과 같거나 더 큰 전압을 유지하기에 충분한 전류를 갖는 라인을 구동한다. 장치는 논리적 0을 갖게 되는 라인을 구동하지 않는다; 그러한 라인은 저-논리값에 대응하는 전압으로 간단히 보유된다. 각 마스터는, 주어진 버스 사이클동안 구동하는 것이 아니라 다른 마스터가 구동하는 라인상에서 기대레벨이 '0'인 경우, 적어도 몇몇 바람직하게는 모든 버스 데이터 및 어드레스 유효라인상의 전압을 시험하여 마스터는 논리적 '1'을 검출할 수 있다.
충돌을 검출하는 다른 방법은 충돌신호에 대해 1 또는 2 이상의 버스라인을 선택하는 것이다. 요구를 보내는 각 마스터는 라인 또는 라인들을 구동하고, 1 마스터 이상만큼의 요구를 가리키는 정규구동전류(또는 논리적 값인 ＞1) 이상에 대해 선택된 라인을 감시한다. 당기술에 숙련된 사람들은 이것이 버스 데이터 및 어드레스 유효를 포함하는 프로토콜에 따라 구현될 수 있거나 또는 추가적인 버스라인을 사용하여 구현될 수도 있다는 사실을 인식하게 된다.
본 발명의 바람직한 형태에서, 각 마스터는 다른 마스터가 그 라인들을 구동하는지 알기 위해 구동하지 않는 라인을 감시함으로써 충돌을 검출한다. 제4도를 참조하면, 제1 바이트의 요청 패키트는 버스의 사용을 시도하는 각 마스터의 수(Master[0:3])를 포함한다. 두마스터가 제시간에 동일 포인트에서 시작하는 패키트 요구를 보낸다면, 마스터수는 적어도 그들 마스터에 의해 함께 논리적 or되어서, 마스터중 하나 또는 모두는 버스상의 데이터를 감시하고 보내진 것을 비교함으로써 충돌을 검출할 수 있다. 예컨대 마스터 수 2(0010) 및 5(0101)에 의한 요구가 충돌하는 경우, 버스는 값 Master[0:3] = 7(0010 + 0101 = 0111)로 구동되어진다. 마스터 수(5)는, 신호 Master[2] = 1 및 마스터 2가 양 마스터가 충돌이 발생된 것을 말하는 Master[1] 및 Master[3] = 1인 것을 검출한다는 사실을 검출한다. 다른 예는 마스터(2) 및 (11)인데, 그에 대하여 버스는 값 Master[0:3]=11(0010 + 1011 = 1011)로 구동되어지고, 마스터(11)가 이 충돌을 쉽게 검출할 수 없음에도 불구하고 마스터(2)는 할 수 있다. 임의의 충돌이 검출될 때, 충돌을 검출하는 각 마스터는 요구 패키트(22 내지 1)의 바이트(5)에서 어드레스 유효(27)의 값을 구동하며 이는 상기 제2 예에서 마스터(11)를 포함하여 모든 마스터에 의해 검출되고 하기되는 버스 조정 사이클을 강요한다.
다른 충돌조건은 마스터(A)가 사이클(0)에서 요구 패키트를 보내고 마스터(B)가 제1 요구 패키트의 사이클(2)에서 시작하는 요구 패키트를 보내기를 시도할 수 있음으로써 제1 요구 패키트를 오버랩한다. 이는 때때로 발생하는데, 버스가 고속으로 작동하기 때문에, 이에따라 제2 초기화 마스터에서의 논리는 사이클 0에서 제1 마스터에 의해 개시된 요구를 검출하기에 충분히 빠르고 그 자신의 요구를 지연함으로써 충분히 빠르게 반응할 수가 없다. 마스터(B)는 결국, 요구 패키트를 보내도록 시도하기로 되어 있지 않고( 및 따라서 마스터(A)가 보내기를 시도하고 있었던 어드레스를 거의 확실히 파괴); 동시 충돌하는 상기의 예에서와 같이, 조정을 강요하는 제1 요구 패키트(27)의 바이트(5)동안 어드레스 유효상 1을 구동한다는 사실을 감지한다. 바람직한 구현에서의 논리는 마스터가 제1 요구 패키트의 사이클(3)에 의해 다른 마스터에 의해 요구 패키트를 검출하기에 충분히 빨라서, 어떤 마스터도 사이클(2)보다 늦게 잠재적으로 충돌하는 요구 패키트를 보내도록 시도하기 쉽지 않다.
슬레이브 장치는 충돌을 즉시 검출하는데 필요치 않고 최종 바이트(바이트 5)가 판독되어 패키트가 유효하다는 것을 보증할 때까지 회복할 수 없는 임의의 것을 하기 위해 기다려야 한다. 0(재시도 신호)과 같은 Master[0:3]를 갖는 요구 패키트는 무시되어 충돌을 발생하지 않는다. 이러한 패키트의 잇따른 바이트는 무시된다.
충돌후 조정을 시작하기 위해, 마스터는 중지된 요구 패키트후 선택된 수의 사이클(바람직한 구현에서 4 사이클)을 기다리고 나서, 다음 자유 사이클을 사용하여 버스에 대해 조정한다(바람직한 구현에서 다음의 이용가능한 우수 사이클). 각 충돌 마스터는 모든 다른 충돌 마스터에 요구 패키드를 보내기 위해 찾는다는 것을 신호하고, 우선 순위는 충돌 마스터 각각에 할당되고 나서, 각 마스터는 그 우선 순위의 순서에서 그의 요구를 하도록 허용된다.
제6도는 이 조정을 구현하는 하나의 바람직한 방법을 도시한다. 각 충돌 마스터는, 그의 할당된 마스터 수(본 예에서 15)에 대응하는 신호 버스사이클동안 단일버스 데이터 라인을 구동함으로써 요구 패키트를 보내기로 의도한 것을 신호한다. 그 바이트의 조정 사이클(29)동안, 바이트 0은 각각 마스터(1-7)로부터 요구(1-7)로 할당되며(비트 0은 사용안됨), 바이트 1은 각각 마스터(8-15)로부터 요구(8-15)에 할당된다. 적어도 하나의 장치 및 바람직하게는 각 충돌 마스터는 어떤 마스터가 버스를 사용하기를 원하는지 결정하여 기억하기 위한 조정 사이클동안 버스상의 값을 판독한다. 당기술에 숙련된 사람들은 시스템이 마스터보다 더 많은 버스라인을 포함하는 경우 단일 바이트가 조정 요청에 대해 할당될 수 있다. 15 이상의 마스터가 추가적인 버스 사이클을 사용함으로써 수용될 수 있다.
고정된 우선순위 방안(바람직하게는 마스터 수를 사용하고, 최저수를 우선 선택하는)은 우선순위 결정에 사용된 후, 적어도 1 장치에 의해 유지된 버스 조정 큐(queue)에서 요구를 계속한다. 이들 요청은 버스-분주 데이터 구조에서 각 마스터에 의해 대기행렬에 넣어지고, 어떠한 부가적인 요청도 버스 조정큐가 소거될 때까지 허용되지 않는다. 당기술에 숙련된 사람들은, 각 마스터의 실재위치에 따라 우선순위를 할당하는 것을 포함하여 다른 우선순위 방안이 사용될 수 있다는 사실을 인식하게 된다.
[시스템 구성/재설정]
본 발명의 버스기본시스템에서, 시스템이 바라고 필요로 함에 따라 다른 상태하에서 또는 전력 증대후 단일장치식별자(장치 ID)를 버스상의 각 장치에 제공하기 위해 메카니즘이 제공된다. 마스터는 특정장치를 억세스하는데 특히 제어 및 어드레스 레지스터를 포함하여 특정장치의 레지스터를 설정하고 변경하는데 이 장치 ID를 사용할 수 있다. 바람직한 실시예에서, 1 마스터가 전 시스템 구성처리를 실행하기 위해 할당된다. 마스터는 일련의 유일한 장치 ID 번호를 버스시스템에 접속된 각 단일장치에 제공한다. 바람직한 실시예에서, 버스에 접속된 각 장치는 장치의 형식을 예컨대 CPU, 4M 비트 메모리, 64M 비트 메모리 또는 디스크 제어기로 특정화하는 특정의 장치유형 레지스터를 포함한다. 구성 마스터는 각 장치를 체크하여, 억세스 타임 레지스터를 포함하여, 장치유형을 결정하고 적절한 레지스터를 설정한다. 구성 마스터는 각 메모리 장치를 체크하고 모든 적절한 메모리 어드레스 레지스터를 설정한다.
유일한 장치 ID 번호를 설정하기 위한 하나의 수단은 각 장치가 순차적으로 장치 ID를 선택하고 내부장치 ID 레지스터에 그 값을 기억하도록 하는 것이다. 예컨대, 마스터는 일련의 장치 각각에서의 시프트 레지스터를 통해서 순차적인 장치 ID 번호를 전할 수 있거나, 또는 토큰을 갖는 장치가 다른 라인이나 라인들로부터 장치 ID 정보에서 판독하도록 장치에서 장치로 토큰을 전할 수 있다. 바람직한 실시예에서, 장치 ID 번호는 그들의 실제관계, 예컨대 그들의 버스에 따른 순서에 따라 장치에 할당된다.
본 발명의 바람직한 실시예에서, 장치 ID 설정은 각 장치상의 한쌍의 핀, ResetIn 및 ResetOut을 사용하여 달성된다. 이들 핀은 정규논리신호를 조정하고 장치 ID 구성동안에만 사용된다. 클록에지의 각 상승중, 각 장치는 ResetIn(입력)을 4단 리셋 시프트 레지스터로 복사한다. 리셋 시프트 레지스터의 출력은 ResetOut에 접속되어 다음의 순차적으로 접속된 장치에 대해 ResetIn에 교대로 접속된다. 실제적으로 버스상의 모든 장치는 그로 인해 함께 데이지-체인(daisy-chain)된다. 제1 리셋 신호, 예컨대, 장치에서의 ResetIn이 논리적(1)인 동안, 또는 리셋 시프트 레지스터의 선택된 비트가 0에서 0이 아닌 것으로 갈 때, 예컨대 모든 내부 레지스터를 소거하고 모든 상태 장치를 리셋함으로써 장치가 견고한 리셋을 하도록 한다. 제2 리셋 신호 예컨대, 외부버스상의 변화 가능치와 결합된 ResetIn의 하강하는 에지는 장치가 외부버스의 내용을 내부장치 ID 레지스터(장치[0:7])로 래치하도록 한다.
모든 버스상의 장치를 리셋하기 위해, 마스터는 제1 장치의 ResetIn 라인을 버스상의 모든 장치가 리셋되어지는 것을 보증하기에 충분하도록 1로 설정한다(장치 수의 4 사이클 타임 -- 1024사이클이 항상 모든 장치를 리셋하기에 충분한 시간이 되도록 바람직한 버스구성상 장치의 최대수가 256(8비트)라는 사실을 주목하라). 그 후 ResetIn은 0으로 떨어지고 BusData 라인은, 매 4 클록 펄스후마다 변화하는 연속적인 장치 ID 번호에 의해 수반된 제 1로 구동된다. 연속적인 장치는 그들 장치 ID 번호를 데이지-체인된 장치의 시프트 레지스터를 통해 ResetIn 하강 에지가 전파함에 따라 대응하는 장치 ID 레지스터에로 설정한다. 제14도는 마스터가 버스 데이터 라인 BusData[0:3]상으로 제1 장치 ID를 구동시키는 동안 낮게 진행하는 제1 장치에서 ResetIn을 도시한다. 제1 장치는 그후 제1 장치 ID에서 래치한다. 4 클록 사이클후, 마스터는 BusData[0:3]를 다음 장치 ID 번호로 바꾸고 제1 장치에서 ResetOut이 '로우(low)'로 진행하여 다음의 데이지-체인된 장치에 대한 ResetIn을 '로우'로 하여, 다음 장치가 BusData[0:3]로부터 다음 장치 ID 번호에서 래치하도록 한다. 바람직한 실시예에서, 1 마스터는 장치 ID 번호를 구동하는 것은 그 마스터에 달려 있다. 바람직한 실시예에서, 각 장치는 ResetIn이 BusData[0:3]로부터 장치 ID 번호에서 래치하기 전에 '로우'로 진행한 후 2 클록 사이클을 기다린다.
당기술에 숙련된 사람들은 더 긴 장치 ID 번호가 버스로부터 다중 바이트로 각 장치판독을 갖음으로써 장치로 분배되고 그 값을 장치 ID 레지스터로 래치할 것이라는 사실을 인식한다. 당기술에 숙련된 사람들은 또한 장치 ID 번호를 단일장치로 수용하는 또다른 방법이 있다는 사실을 인식한다. 예컨대, 일련의 순차적인 번호는 ResetIn 라인을 따라 클록되고, 임의의 시간에 각 장치는 전류 리셋 시프트 레지스터치를 장치 ID 레지스터로 래치하도록 명령될 수 있다.
구성 마스터는 각 슬레이브에서 각 억세스 타임 레지스터의 억세스 시간을, 실제로 슬레이브가 바라는 메모리 억세스를 수행하기에 충분히 긴 주기로 선택하고 설정한다. 예컨대, 정규 DRAM 억세스에 대해, 이 시간은 행 어드레스 스트로브(RAS) 억세스 타임보다 더 길다. 이 상태가 만족되지 않을 경우, 슬레이브는 정확한 데이터를 전달하지 않을 수 있다. 슬레이브 억세스 타임 레지스터에 기억된 값은, 슬레이브 장치가 요구에 응답하여 버스를 사용하기전에 기다려야 하는 버스 사이클의 수의 ½이 바람직하다. 따라서 1 값의 억세스 시간은 요구 패키트의 최종 바이트가 수용된 후 적어도 2 사이클까지 슬레이브가 버스를 억세스하지 않는다는 사실을 지시한다. 억세스 레지스터 0의 값은 제어 레지스터로 억세스를 촉진하기 위해 8(사이클)로 바람직하게 고정된다.
본 발명의 버스 구조는 1 마스터 장치 이상을 포함할 수 있다. 리셋 또는 초기화 순서는 또한 다중 마스터가 버스상에 존재하는지의 결정을 포함하여 만약 그렇다면 단일한 마스터 ID 번호를 각각에 할당한다. 당기술에 숙련된 사람들은 이것을 수행하는 많은 방법이 있다는 것을 인식하게 된다. 예컨대, 마스터는 예컨대 어떤 형식이 특정 레지스터를 판독함으로써, 각 마스터 장치에 대해 다음의 이용가능한 마스터 ID 번호를 특정 레지스터로 기록하는지를 결정하기 위해 각 장치를 폴링(polling)할 수 있었다.
[ECC]
당기술에 공지된 에러검출 및 수정(ECC) 방법은 이 시스템에 채용될 수 있다. 전형적으로 ECC 정보는, 데이터 블록이 메모리로 첫번째로 기록되는 시간에 데이터 블록에 대해 계산된다. 데이터 블록은 통상 정수이진 사이즈, 예컨대 256 비트를 가지며, ECC 정보는 상당히 적은 비트를 사용한다. 잠재적 문제는 전형적으로 종래기술 방안의 각 이진 데이터 블록이 부가된 ECC 비트와 함께 기억된다는 사실에서 발생하여 정수이진 파워(power)가 아닌 블록 사이즈를 생성한다.
본 발명의 바람직한 실시예에서, ECC 정보는 대응 데이터로부터 분리기억되어 정수 이진사이즈를 갖는 블록에 기억될 수 있다. ECC 정보 및 대응 데이터는, 예컨대 각각의 DRAM 장치에 기억될 수 있다. 데이터는 단일 요구 패키트를 사용하는 ECC 없이 판독될 수 있지만, 에러수정데이터를 기록 또는 판독하기 위해, 데이터에 대해 1, 대응 ECC 정보에 대해 1인 그 요구 패키트를 요구한다. ECC 정보는 영구적으로 항상 기억가능하지는 않고, 임의의 상황에서 ECC 정보는 요구 패키트를 보내지 않거나 버스데이터 블록 전송없이 이용가능할 수 있다.
바람직한 실시예에서, 표준 데이터 블록 사이즈는 ECC와 함께 사용하기 위해 선택될 수 있고, ECC 방법은 대응 ECC 블록에서 정보의 요구된 비트수를 결정한다. ECC 정보를 포함하는 RAM은 다음과 같은 억세스 타임을 기억하기 위해 프로그램될 수 있다: 즉 (1) 요구 패키트(6 바이트)를 송신하기 위한 시간을 마이너스하는 표준 데이터 블록(수정된 데이터에 대해)을 억세스하기 위해 시간을 플러스하는 정규 RAM(데이터 포함)의 억세스 시간; 또는 요구 패키트를 송신하기 위한 시간을 마이너스하는 표준 ECC 블록을 억세스하기 위해 시간을 마이너스하는 정규 RAM의 억세스 시간, 데이터 블록 및 대응 ECC 블록을 판독하기 위해, 마스터는 간단하게 요청에 의해 ECC 블록에 대해 즉히 수반된 데이터에 대한 요구를 제기한다. ECC RAM은 선택된 억세스 시간을 기다린 뒤 데이터 RAM이 데이터 블록을 완전히 배격하자마자 버스상으로 그의 데이터를 구동한다. 당기술에 숙련된 사람들은 상기 경우(2)에 기술된 억세스 시간이, 데이터가 버스라인으로 구동되기 이전 ECC 데이터를 구동하는데 사용될 수 있다는 것을 인식하고 기록데이터가 판독을 위해 기술된 방법을 분석함으로써 실행될 수 있다는 것을 인식하게 된다. 당기술에 숙련된 사람들은 또한 이들 한쌍의 ECC 요청을 수용하기 위해 본 발명의 버스-분주구조 및 요구 패키트 조정 방법으로 만들어지는 조정을 인식하게 된다.
이 시스템이 아주 유연하기 때문에, 시스템 설계자는 본 발명의 메모리 장치를 사용하는 ECC 비트의 수 및 데이터 블록의 크기를 선택할 수 있다. 버스상의 데이터 흐름이 다양한 방법으로 해석될 수 있다는 사실을 주목하라. 예컨대, 순서는 2nECC 바이트(또는 역으로)에 의해 수반된 2m데이터 바이트일 수 있거나, 순서는 8 데이터 플러스 1 ECC 바이트의 2k반복일 수 있다. 디렉토리-기본 캐쉬 일관성 방안에 의해 사용된 정보와 같은 다른 정보는 또한 이 방법으로 운영될 수 있다. 예컨대, Anant Agarwal, 등, 캐쉬 지속에 대한 기준화 가능 디렉토리 방안, 제15차 컴퓨터 구조에 대한 국제 심포지움, 6월 1988, 페이지 280-289를 참조. 당기술에 숙련된 사람들은 본 발명의 기술내에 있는 ECC 방안을 채용하는 변경적 방법을 인식한다.
[저전력 3-D 패키징]
본 발명의 다른 주요한 장점은 메모리 시스템 전력소비를 급격히 감소시킨다는 것이다. 종래기술 DRAM에 의해 소비된 거의 모든 전력은 행 억세스를 수행하여 일소한다. 블록 요구에 대해 모든 비트를 공급하기 위해 단일 RAM에서 단일 행 억세스를 사용함으로써(종래 메모리 시스템의 다중 RAMs 각각의 행 억세스와 비교), 비트당 전력이 매우 작게 될 수 있다. 본 발명을 사용하는 메모리 장치에 의해 소비되는 전력이 상당히 감소되기 때문에, 장치는 잠재적으로 종래 디자인으로 보다는 더욱 가깝게 함께 배치될 수 있다.
본 발명의 버스구조는 혁신적인 3-D 패키징 기술을 만들 수 있다. 좁고, 멀티플렉스된(시분할된) 버스를 사용함에 의하여, 임의의 거대 메모리 장치에 대한 핀 카운트는 20핀의 단위로 아주 작게 유지될 수 있다. 더욱이, 이 핀 카운트는 DRAM 용량의 1 발생으로부터 다음까지 항상 유지될 수 있다. 낮은 전력소비는 더 좁은 핀피치(IC 핀간의 공간)로 각 패키지가 더 작게 되도록 한다. 20mils 만큼 낮은 핀피치를 지지하는 현 표면실장기술로서, 모든 off 장치 접속은 메모리 장치의 한 모서리상에 설치될 수 있다. 본 발명에 유용한 반도체 다이는 바람직하게, 배선되거나 유사한 길이를 갖는 전선으로 패키지 핀에 접속될 수 있는 다이의 한 모서리를 따라 접속 또는 패드를 갖는다. 이 결합구조는 또한 매우 짧은 도선에 대해, 바람직하게 4㎜ 이하의 효과적인 도선길이를 갖도록 한다. 더욱이, 본 발명은 버스 상호접속만을 사용한다. 즉 각 장치상의 각 패드는 버스에 의해 각 다른 장치의 대응 패드에 접속된다.
낮은 핀 카운트 및 에지 접속 버스의 사용은, 장치가 스택(stack) 버스가 스택의 단일 에지를 따라 접속됨으로써 단순 3-D 패키지를 허용한다. 모든 신호가 버스가 되는 사실은 단순 3-D 구조의 구현을 위해 중요하다. 이것없이 백플레인의 복잡도는 현재 기술에서 효과적인 비용으로 만들기 너무 어렵다. 본 발명의 스택에서 개개 장치는 장치가 범퍼 대 범퍼 또는 상층 대 저층이 되도록 하는 전 메모리 시스템에 의해 소비되는 저전력 때문에, 아주 밀착하여 패킹될 수 있다. 종래의 플라스틱 사출 모델 소형 아웃라인(small outline:SO) 패키지는, 약 2.5㎜(100mils)의 피치로 사용될 수 있으나, 궁극적 한계는 아주 더 작은 순서, 즉 전류 웨이퍼 기술을 사용하는 약 0.2-0.5㎜인 장치 다이두께이다.
[버스 전기적 설명]
매우 낮은 전력 소비 및 폐쇄 물리적 패킹을 갖는 장치를 사용함으로써, 버스는 매우 짧게 만들어질 수 있어 계속해서 짧은 전파시간 및 고 데이터 속도를 허용한다. 본 발명의 바람직한 실시예의 버스는 500㎒(2nS 사이클)의 데이터 속도까지 동작할 수 있는 1 세트의 저항기-종결 제어 임피던스 전송라인으로 구성된다. 전송 라인의 특성은 버스상에 실장된 DRAMs(또는 기타 슬레이브)에 의해 야기된 부하에 의해 강하게 영향받는다. 이들 장치는, 집중 커패시턴스를, 라인의 임피던스를 낮추고 전송속도를 감소하는 라인에 더한다. 부하가 설정된 환경에서, 버스 임피던스는 25ohm의 오더(order)이고 약 c/4(c=광속) 또는 7.5㎝/㎱의 전파속도이기 쉽다. 2㎱의 데이터 속도에서 작동하기 위해, 버스상의 전이시간은 셋업을 위해 1㎱를 남기고 입력 수신기(후술함) 플러스 클록 왜곡 시간을 보유하기 위해 바람직하게 1㎱ 이하로 유지되어야만 한다. 따라서 버스라인은 최고성능을 위해 약 8㎝이하로 아주 짧게 유지되어야만 한다. 낮은 성능 시스템은 더욱 긴 라인을 가질 수 있다. 예컨대 4㎱ 버스는 24㎝ 라인을 가질 수 있다(3㎱ 통과시간, 1㎱ 셋업 및 보유시간).
바람직한 실시예에서, 버스는 전류원 드라이버를 사용한다. 각 출력은 50㎃로 떨어질 수 있어서, 약 500㎷ 또는 그 이상의 출력 스윙을 제공한다. 본 발명의 바람직한 실시예에서, 버스는 액티브 로우(active low)이다. 비표명된 상태(높은 값)는 바람직하게 논리적 0으로 간주되며, 따라서 표명된 값(낮은 상태)은 논리적 1이다. 당기술에 숙련된 사람들은 본 발명의 방법이 또한 전압에 대하여 반대의 논리적 관계를 사용하여 구현될 수 있다는 사실을 이해한다. 주장되지 않은 상태치는 종결 저항기상의 전압에 의해 설정되고, 전력소비를 감소하기 위해 가능한한 낮은 동안 출력이 전원으로서 작용하도록 하기에 충분히 높아야한다. 이들 제한은 바람직한 구현에서 접지보다 약 2V의 높은 종결전압의 산출이 가능하다. 전류원 드라이버는 출력전압이 버스를 구동하는 소스의 합에 비례하도록 한다.
제7도를 참조하면, 두 장치가 버스를 동시에 구동하는 안정된 상태가 없음에도 불구하고, 다른 장치(B 42)에 의해 버스가 계속해서 구동되는 동안(이미 논리적 1을 버스상에 표명), 하나의 장치가 버스(44)에서의 그의 부분을 구동하기 시작할 수 있는 상태가 1 장치(A 41)의 전선상의 전파지연 때문에 발생할 수 있다. 전류 드라이버를 사용하는 시스템에서, B 42가 버스를 구동하고 있을 때(시간 46 이전), 점(44 및 45)에서의 값은 논리적 1이다. 바로 A 41이 스위치 온될 때 시간(46)에서 B 42가 스위치 오프되는 경우, 장치(A 41)에 의한 추가적은 구동은 A 41의 출력(44)에서 전압이 간단히 정규치 이하로 강하하도록 한다. 전압은 오프시키는 장치(B 42)의 효과가 감지될 때 시간(47)에서 그의 정규치로 복귀한다. 점(45)에서 전압은 장치(B 42)가 오프될 때 논리적(0)으로 된 뒤, 온시키는 장치(A 41) 효과가 감지될 때 시간(47)에서 강하한다. 장치(A 41)로부터의 전류에 의해 구동된 논리적 1이 버스상의 이전값에 관계없이 전파되기 때문에, 버스상의 값은 비상(flight)(tF) 지연의 1 시간, 즉 신호를 버스의 일단으로부터 다른 쪽으로 전파하도록 취하는 시간후 정착되는 것이 인정된다. 전압구동이 사용되었을 때(ECL 배선-ORing에서와 같이), 버스상의 논리적 1(사전에 구동된 장치(B 42)로부터)은, 장치(B 42)로부터의 오프파형이 1 시간의 비상지연에 더하여 장치(A 41)에 도달할 때까지 시스템의 가장 원거리부, 예컨대 장치(43)에서 감지되는 장치(A 41)에 의해 통과가 발생하는 것을 방지하여, 비상지연시간의 2배인 최악의 경우인 정착시간을 제공한다.
[클록킹]
전파지연에 기인한 에러를 도입하지 않고 정확히 고속버스를 클록킹하는 것은 각 장치 모니터마다 그 버스클록신호를 가짐으로써 구현될 수 있고, 그후 내부적으로 장치클록, 참 시스템 클록을 유도한다. 버스클록정보는 1 또는 2 라인상에 제공되어, 모든 다른 장치 클록에 관한 0 왜곡으로서 내부장치클록을 발생하도록 각 버스장치마다 메커니즘을 제공할 수 있다. 제8도를 참조하면, 바람직한 구현에서, 버스의 일단의 버스클록발생기(50)는 버스를 따라 일방향으로 초기의 버스클록신호를, 예컨대 좌측에서 우측까지의 라인상에서 버스의 최종단으로 전파한다. 그후 동일한 클록신호가 도시된 집적접속을 통해서 제2 라인(54)으로 전달되고, 최종단으로부터 원점까지 버스를 따라 늦은(late) 버스클록신호로서 복귀하여, 우측에서 좌측까지 전파한다. 신호버스클록라인은 버스의 최종단에서 종결되지 않고 남은 경우 사용될 수 있으며, 초기의 버스클록신호가 늦은 버스클록신호와 동일한 라인을 따라 후반사하도록 한다.
제8b도는, 버스를 따라 2 버스클록간에 제때에 일정한 증점을 갖는, 상이한 시간(배선에 따른 전파지연 때문에)에 각 장치(51,52)가 2 버스클록신호 각각을 수신하는 방법을 도시한다. 각 장치(51,52)에서, 클록 1(53)의 상승에지(55)는 클록 2(54)의 상승에지(56)에 의해 수반된다. 이와 유사하게, 클록 1(53)의 하강에지는 클록 2(54)의 하강에지(58)에 의해 수반된다. 이 파형관계는 버스에 따르는 모든 다른 장치에서 관찰된다. 클록 발생기에 더 가까운 장치는 버스를 역전시키고 라인(54)을 따라 복귀시키기 위해 각 클록펄스당 요구된 더 긴 시간 때문에 발생기로부터 더 먼 장치에 비하여 클록 1 및 클록 2 간에 더 큰 분리를 갖지만, 대응하는 상승 또는 하강에지간의 시간(59,60)에 중간점이 고정되기 때문에, 임의의 주어진 장치에 대해, 버스의 최종단 및 그 장치간의 각 클록라인의 길이는 동일하다. 각 장치는 2 버스클록을 샘플해야 하고 그 2개의 중간점에 그 자신의 내부장치 클록을 발생한다.
클록분배 문제는 2로 나누어진 버스사이클 데이터 속도와 동일한 장치클록속도 및 버스클록을 사용하여 더욱 감소될 수 있다. 즉 버스클록주기는 버스사이클 주기의 2배이다. 따라서 500㎒의 버스는 바람직하게 250㎒의 클록속도를 사용한다. 주파수에서의 이 감소는 2가지 이득을 제공한다. 첫째로, 버스상의 모든 신호가 최악의 경우도 고려한 동일한 데이터 속도를 갖도록 한다 -- 500㎒ 버스상의 데이터는 단지 2㎱ 마다 바뀔 수 있다. 두 번째, 버스 사이클 데이터 속도의 절반인 클록킹은, 예컨대 내부장치클록이 0일 때 우수 사이클을, 내부장치 클록사이클이 1일 때 기수 사이클을 한정함으로써 기수 및 우수 버스사이클의 레이블링을 한다.
[다중 버스]
상기 기술된 버스 길이의 제한은, 단일버스상에 배치될 수 있는 장치의 총수를 제한한다. 장치간에 2.5㎜ 공간을 사용함으로써, 단일 8㎝ 버스는 약 32개의 장치를 보유하게 된다. 당기술에 숙련된 사람들은, 본 발명의 소정 응용, 즉 버스상의 총 데이터 속도는 적절하지만 메모리나 처리요구는 아주 많은 수의 장치(32 보다 훨씬많음)를 필요하게 한다는 것을 인식하게 될 것이다. 거대시스템은, 전형적으로 32 또는 트랜시버장치에 접속되어야 하는 버스 디자인 요구에 의해 허용된 최대에 가까운 각각이 2 또는 그 이상의 장치로 구성되며 주요버스장치를 가리키는 2 또는 그 이상의 메모리 장치 부속 시스템을 사용함으로써 본 발명의 기술을 사용하여 쉽게 조성될 수 있다.
제9도를 참조하면, 각 주요버스장치는, 때때로 메모리 스틱으로 불리우는 단일 회로보드(66)상에 실장될 수 있다. 각 트랜시버 장치(19)는 상기에 상세히 설명된 주요버스(18)에 대하여 전기적으로 또는 다른 면에 있어서 유사하거나 동일한 트랜시버 버스(65)에 교대로 접속된다. 바람직한 구현에서, 모든 마스터는 트랜시버 버스상에 자리잡아서, 마스터간에 트랜시버 지연이 없으며, 모든 메모리 장치는 모든 메모리 억세스가 동일한 트랜시버 지연을 겪도록 주요버스장치상에 있지만, 당기술에 숙련된 사람들은, 주요버스장치와 마찬가지로 1 버스장치 이상에 마스터와 트랜시버 버스상에 메모리 장치를 갖는 시스템을 구현하는 방법을 인식하게 된다. 통상 메모리 장치에 대해 언급하는 본 발명의 각 교습은 트랜시버 장치 및 부착된 주요버스장치상의 1 또는 그이상의 메모리 장치를 사용하여 수행될 수 있다. 디스크 제어기, 비디오 제어기 또는 I/O 장치를 포함하여 주변장치로 통상 언급된 기타 장치는 또한 원하는대로, 송수신기 버스나 주요버스장치에 부착될 수 있다. 당해 기술자라면 임의의 시스템 설계에서 트랜시버 버스와 함께 필요할 때 어떻게 단일주요버스 유니트 또는 다중주요버스유니트를 사용할 것인지를 알 수 있을 것이다.
트랜시버는 그 기능에 있어 매우 단순하다. 즉, 트랜시버 버스상에서 요구 패키트를 검출해서 그들의 주요버스유니트로 전달한다. 만약 요구 패키트가 트랜시버의 주요버스유니트상에서 디바이스로의 기록을 요청할 경우 그 트랜시버는 억세스 시간과 블록크기의 진로를 쫓아서 그 시간동안 트랜시버 버스로부터의 모든 데이터를 주요버스유니트로 보낸다. 버스가 고속이란 것은 트랜시버가 파이프라인되어야 할 필요가 있고 어느 한 방향으로 트랜시버를 통해 데이터를 통과시키기 이해서 추가적인 1 혹은 2 사이클 지연을 요구하는 것을 의미한다. 트랜시버 버스상의 마스터에 저장된 억세스 시간은 트랜시버 지연을 떠맡기 위해 증가해야 하지만 주요버스유니트상의 슬레이브에 저장된 억세스 시간은 수정되어서는 안된다.
당해 기술자라면 더 정교한 트랜시버가 주요버스유니트로부터와 쪽으로의 전송을 제어할 수 있음을 알 수 있다. 추가적인 제어라인 즉, TrncvrRw는 트랜시버 버스상의 모든 디바이스로 버스될 수 있으며 AddrValid 라인과 관련해서 이 라인을 이용해서 트랜시버 버스상의 모든 디바이스에 대해 데이터 라인상의 정보는: 1) 요구 패키트, 2) 슬레이브로의 유효 데이터, 3) 슬레이브로부터의 유효 데이터, 혹은 4) 무효 데이터(즉, 유휴 버스)임을 표시한다. 이와 같은 여분의 제어라인을 이용하는 것은 트랜시버에 대해서 언제 데이터가 그의 주요버스에서 트랜시버 버스로 전달될 필요가 있는가를 계속해서 추적할 필요가 없게 해준다 ― 즉, 모든 트랜시버는 제어신호가 상기 2) 조건을 표시할 때마다 모든 데이터를 그들의 주요버스에서 트랜시버 버스로 보낸다. 본 발명의 바람직한 구현에서, 만약 AddrValid와 TrncvvRw 양쪽 모두가 로우이면 어떠한 버스 작용도 없으며 트랜시버는 유휴상태에 있게 된다. 요구 패키트를 송신하는 제어기는 AddrValid를 하이로 구동시키며, 트랜시버 버스상의 모든 디바이스에 대해 각 트랜시버가 그의 주요버스로 전달되어야 한다는 요구 패키트가 송신되고 있음을 표시한다. 슬레이브로의 기록을 시도하는 각 제어기는 AddrValid와 TrncvvRw 양쪽 모두를 하이로 구동시키며, 슬레이브에 대한 유효 데이터가 데이터 라인상에 존재함을 표시한다. 슬레이브로부터 정보를 수신하기를 기대하는 제어기는 모두 TrncvrRw 라인을 하이로 구동시켜야 하지만 AddrValid를 구동시키지 않는다. 따라서 각 트랜시버에 대해서 주요 로컬 버스상의 임의 슬레이브로부터 트랜시버 버스로 나오는 어떠한 데이터든 전달함을 표시한다. 좀더 정교한 트랜시버는 그의 주요버스유니트로부터 나오거나 유니트로 어드레스된 신호를 인식해서 요구시간에서만 신호를 전달한다.
트랜시버를 물리적으로 장착하는 한예가 제9도에 도시된다. 이와 같은 물리적 배열의 한가지 중요한 특징은 주요버스유니트(66)상의 DRAM 또는 다른 디바이스(15, 16, 17)의 기본버스와 각 트랜시버(19)의 버스를 통합하는 것이다. 트랜시버(19)는 양쪽에 핀을 가지며 주요버스(18)에 접속된 제1 핀 세트를 이용해서 주요버스유니트상에서 플랫하게 장착된다. 제1 핀 세트에 대해 직교한 제2 트랜시버 핀 세트(20)는 DRAM이 주요버스유니트에 부착되어있는 식으로 트랜시버(19)가 트랜시버 버스(65)에 부착되도록 방향이 잡혀 있다. 트랜시버 버스는 대체적으로 편편하며 서로 다른면에 위치할 수 있으며 바람직하게는 각 주요버스유니트면에 직각이다. 트랜시버 버스는 트랜시버 버스에 접하면서 수직으로 장착된 주요버스유니트와 대체적으로 원형을 이루고 있다.
이러한 레벨 고안을 이용함으로써 500개 이상의 슬레이브(32개의 각 DRM에 대해 16개의 버스)를 포함하는 시스템을 손쉽게 만들 수 있다. 당해 기술자라면 상기 기술된 디바이스 ID 설계를 수정해서 예를 들어, 더 긴 디바이스 ID를 이용하거나 디바이스 ID의 일부를 홀드하는 추가적인 레지스터를 이용함으로써 256개 이상의 디바이스를 수용할 수 있다. 이 설계는 3차원적으로 확대되어 2차 트랜시버 버스를 만들어 트랜시버 버스 유니트를 서로 평행하게 그 위에 배열시켜 적절한 트랜시버를 통해 해당 신호라인을 버스함으로써 다중 트랜시버 버스를 접속시킨다. 이러한 2차 트랜시버 버스를 이용함으로써 수천개의 슬레이브 디바이스를 효과적으로 단일버스에 접속할 수 있다.
디바이스 인터페이스
고속버스에 있어서 디바이스 인터페이스는 3개의 주요부분으로 나누어진다. 그 첫 번째 부분이 전기적 인터페이스이다. 이 부분은 입력 수신기, 버스 구동기 및 클록 발생회로를 포함한다. 두 번째 부분이 어드레스 비교회로와 타이밍 레지스터를 포함한다. 이 부분은 입력요구패키트를 취해서 그 요구가 이 디바이스에 관한 것인지를 판별해서 만약 그렇다면 내부 억세스를 개시해서 정확한 시각에 데이터를 핀에 전달한다. 마지막 부분은 특히, DRAM 같은 메모리 디바이스에 있어서 DRAM 컬럼 억세스 경로이다. 이 부분은 기존의 DRAM에 의해 제공되는 대역폭보다 큰 대역폭을 DRAM 감지 증폭기로 그리고 부터 제공해야 할 필요가 있다. 이러한 전기적 인터페이스와 DRAM 컬럼 억세스 경로의 구현은 계속해서 자세히 설명된다. 당해 기술자라면 본 발명을 실시하기 위해서 어떻게 종래의 어드레스 비교회로와 레지스터 회로를 수정하는지를 알 수 있다.
(전기적 인터페이스-입/출력 회로)
어드레스/데이터/제어 라인에 대한 바람직한 입/출력 회로의 블록 다이어그램이 제10도에 도시된다. 이 회로는 DRAM 디바이스용으로 특히 적당하지만 당해 기술자에 의해 본 발명의 버스에 접속된 다른 디바이스에 이용되도록 수정되거나 이용될 수 있다. 이 회로는 출력 수신기 세트(71,72), 입/출력라인(69)과 패드에 접속된 출력 구동기(76), 내부클록(73)과 내부클록보수를 이용해서 내부 인터페이스를 구동하는 회로로 구성된다. 클록된 입력 수신기는 버스의 동기특성을 이용한다. 입력 수신기 장치에 대한 수행요구를 더욱 줄이기 위해서, 각 디바이스 핀, 즉 버스 라인은 두 개의 클록된 수신기에 접속되는데, 그중 하나는 우수 사이클 입력을 샘플하고, 나머지 하나는 기수 사이클 입력을 샘플한다. 핀에서의 입력(69)을 디멀티플렉싱함으로써, 각각의 클록된 증폭기에 완전 2㎱ 사이클이 주어져서 버스 저-전압-스윙 신호를 완전값 CMOS 논리신호로 증폭한다. 당해 기술자라면 부가적으로 클록된 입력 수신기가 본 발명의 가르침내에서 이용될 수 있음을 알 수 있다. 예를 들어, 4 입력 수신기가 각 디바이스 핀에 접속되고 수정된 내부 디바이스 클록에 의해 클록되어 연속적인 비트를 버스에서 내부 디바이스 회로로 전달하며, 좀 더 높은 외부 버스속도 즉, 좀더 긴 정착시간을 버스 저-전압-스윙 신호가 완전값 CMOS 논리신호로 증폭되도록 허용할 수 있다.
출력 구동기는 매우 간단하며, 단일 NMOS 풀 다운(pulldown) 트랜지스터(76)로 구성된다. 이 트랜지스터는 최악의 경우에 버스에 의해 요구되는 50㎃로 계속해서 싱크할 수 있도록 정해진다. 0.8 미크론 급 CMOS 기술에 있어서 이 트랜지스터는 약 200미크론 정도 길어야 한다. 전체적인 버스 성과는 피드백 기술을 이용함으로써 출력 트랜지스터를 제어하여 디바이스를 통하는 전류가 모든 동작상태에서 대략 50㎃가 되도록 향상시킬 수는 있으나 이것은 적절한 버스 동작을 위해 절대적으로 필요한 것은 아니다. 당해 기술자라면 이미 알고 있는 피드백 기술을 이용해서 전류를 제어하는 많은 방법중 하나가 J. Solid State Circuits에서 Hans Schumacher에 의한 CMOS Subnanosecond True-ECL Output Buffer(Vo1. 25(1), pp 150~154/Feb. 1990)에 개시되어 있다. 이 전류를 제어하는 것은 성능을 향상시키면 전력 손실을 감소시킨다. 50㎒에서 동작할 수 있는 이 출력 구동기는 다른 내부칩 회로에 접속된 두 개 또는 그 이상(바람직하게는 네 개)의 입력을 갖춘 적당한 멀티플렉서에 의해 차례대로 제어될 수 있으며 이 모든 것은 이미 잘 공지되어 있는 기술에 의해 설계될 수 있다.
모든 슬레이브의 입력 수신기는 모든 사이클동안 작동해서 버스상의 신호가 유효 요구 패키트인가를 판별해야 한다. 이와 같은 요구조건은 입력회로에 대한 많은 제약을 일으킨다. 작은 습득과 해상도 지연을 요구함에 추가해서 이 회로는 DC 전원을 약간 또는 아주 소비하지 않고 AC 전원을 약간 소비해서 입력 혹은 기준라인에 거의 전류를 되돌려 보내지 않아야 한다. 제11도에 도시된 클록된 표준 DRAM 감지 증폭기는 저입력 전류가 요하는 점을 제외하고 모든 요구조건을 만족한다. 이 감지 증폭기가 센스에서 샘플로 갈 때 제11도내 내부 노드(83, 84)의 커패시턴스는 각각 기준 라인(88)과 입력라인(69)을 통해 방전된다. 이와 같은 특정 전류는 작지만 모든 입력으로부터 기준라인으로 모든 디바이스에 모여진 전류의 합은 상당히 크다.
전류의 부호가 그전에 수신된 데이터에 좌우된다는 사실은 문제를 더욱 어렵게 만든다. 이와 같은 문제점을 해결하는 한가지 방법이 샘플주기를 두 단계로 나누는 것이다. 첫 단계동안 입력은 기준레벨의 버퍼된 버전(오프세트를 가지고 있을 수 있다)으로 줄어든다. 두 번째 단계동안 입력은 실입력에 접속된다. 이와 같은 방안은 입력전류를 완전하게 제거하지 못하는데 그 이유는 입력이 계속해서 기준 값으로부터 전류 입력값으로 노드(83, 84)를 충전시켜야 하기 때문이다. 그러나 요구되는 총 전하를 대략 10 팩터로 줄인다(2.5V의 변화보다는 0.25V 변화만을 요구한다). 당해 기술자라면 극도의 낮은 입력전류상에서 동작하는 클록된 증폭기를 제공하기 위해 많은 다른 방법이 이용될 수 있음을 알 것이다.
입/출력 회로의 중요한 한 부분은 초기와 나중 버스 클록에 기초해서 내부 디바이스 클록을 발생시킨다. 클록의 휨(skew)(디바이스간의 클록 타이밍 차이)를 제어하는 것은 2㎱ 사이클로 동작하는 시스템에서는 중요하므로 입력 샘플러와 출력 구동기가 두 개의 버스 클록간의 가능한 중간 가까운 시간에서 동작하도록 내부 디바이스 클록이 발생된다.
내부 디바이스 클록발생회로의 블록 다이어그램이 제12도에 도시되며 해당 타이밍 도면이 제13도에 도시된다. 이 회로이 기본 구상은 상당히 간단하다. DC 증폭기(102) 가 스몰-스윙 버스 클록을 풀-스윙 CMOS 신호로 변환하기 위해 이용된다. 그후 이 신호는 가변지연라인(103)으로 공급된다. 지연라인(103)의 출력은 3개의 추가지연라인을 공급한다: 고정지연을 갖는 104; 동일한 고정지연과 제2 가변지연을 갖는 105; 동일한 고정지연과 제2 가변지연의 반을 갖는 106. 지연라인(104, 105)의 출력(107, 108)은 초기 및 나중 버스클록입력(100, 110)에 각각 접속된 클록된 입력 수신기(101, 111)를 구동시킨다. 이러한 입력 수신기(101, 111)는 제11도에 도시되고 상기에서 설명되는 수신기와 동일한 설계를 갖는다.
가변지연라인(103, 105)은 피드백라인(116)을 통해 조정됨으로써 입력수신기(101, 111)는 그들이 전송되듯이 버스 클록을 샘플한다. 출력(107)의 하강에지(120)는 입력 샘플러(101)내 지연에 해당하는 시간만큼 초기 버스클록(클록 1, 53)의 하강에지까지 전진한다. 지연라인(108)도 하강에지(122)가 입력 샘플러(11)내 지연(128) 만큼 나중 버스클록(클록 2, 54)의 하강에지까지 전진한다.
출력(107, 108)은 두 개의 버스클록과 동기하고 마지막 지연라인 (106)의 출력(73)이 출력(107,108) 사이의 중간에 있기 때문에 즉, 출력(73)은 출력(73)이 출력(108) 전까지 전진하는데 해당하는 시간만큼 출력(107)을 뒤따르므로 출력(73)은 버스 클록 사이의 중간에 내부 디바이스 클록을 제공한다. 내부 디바이스 클록(73)의 하강에지(124)는 하나의 샘플러 지연만큼 실제 입력 샘플링(125)의 시간전까지 전진한다. 이 회로구성은 실제 모든 디바이스 입력 수신기(71, 72)내에서 지연을 자동적으로 일정하게 유지하는데, 그 이유는 버스클록 변동과 같이 버스클록이 입력 수신기(101, 111)에 의해 샘플되도록 출력(107, 108)이 조정되기 때문이란 사실에 주의해야 한다.
바람직한 실시예에서 두 세트의 지연라인이 이용되는데 그중 하나는 내부 디바이스 클록(73)의 참값을 발생하고 그 나머지는 아무런 인버터 지연을 추가함없이 보수(74)를 발생한다. 이러한 이중회로는 극히 작은 휨을 갖는 실제 보수클록의 발생을 허용한다.
짝수 입력 수신기를 클록해서 시각 127에서 샘플하도록 보수 내부 디바이스 클록이 이용되고 한편, 홀수 입력 수신기를 클록해서 시각 125에서 샘플하도록 참(true) 내부 디바이스 클록이 이용된다. 또한 어떤 데이터가 출력 구동기로 구동되는지를 선택하는데 참 및 보수 내부 디바이스 클록이 이용될 수 있다. 내부 디바이스 클록과 버스를 구동하는 출력회로 사이의 게이트 지연은 입력회로에 대한 해당지연보다 약간 더 큰데 이것은 오래된 데이터가 샘플된 후 곧 새로운 데이터가 버스상에서 구동된다는 것을 의미한다.
(DRAM 컬럼 억세스 수정)
종래의 4 메가 비트 DRAM(130)의 블록 다이어그램이 제15도에 도시된다. DRAM 메모리 베열은 몇가지 서브어레이(150~157)로 나누어진다. 각 서브어레이는 148, 149의 메모리셀 배열로 나누어진다. 양쪽 디코더중 하나에 컬럼 감지 증폭기를 포함하는 컬럼 디코더(147A, 147B)는 각 서브 어레이의 코어를 통해 실행된다. 이러한 컬럼 감지 증폭기는 앞이 자세히 설명했듯이 가장 최근에 저장된 값을 프리차지 또는 래치하도록 설정된다. 내부 I/O 라인은 각 감지 증폭기 세트를 해당 컬럼 디코더에 의해 게이트될 때 디바이스핀에 최종적으로 접속된 입/출력 회로에 접속시킨다. 이러한 내부 I/O 라인은 선택된 비트라인으로부터 데이터 핀(131~145 핀들중 몇몇) 데이터를 구동하거나 핀으로부터 데이터를 취해서 선택된 비트라인을 기록하는데 이용된다. 종래의 속박에 의해 구성된 컬럼 억세스 경로는 고속버스와 인터페이스할 정도의 충분한 대역폭을 갖지 못한다. 본 발명의 방법은 컬럼 억세스에 이용되는 모든 방법을 바꿀 것을 요구하지 않지만 실행 세부사항은 바꾸어야 한다. 이러한 많은 세부사항은 임의의 빠른 메모리 디바이스내에서 선택적으로 구현되지만 결코 본 발명의 버스 아키텍처와는 결합하지 않는다.
높은 버스사이클 비율에서 종래방식으로 내부 I/O 라인을 실행하는 것은 불가능하다. 바람직한 방법에서는 몇 개 바이트(4개가 바람직하다)가 각 사이클동안 판독되거나 기록되고 더 낮은 비율(사이클당 억세스되는 바이트 수의 역, 바람직하게는 버스사이클의 1/4)에서 컬럼 억세스 경로는 수정된다. 이러한 여러 가지 기술들은 요구되는 추가적인 내부 I/O 라인을 제공하고 이같은 비율에서 데이터를 메모리 셀에 공급하기 위해 이용된다. 첫 번째로, 컬럼 디코더(147 A, B)를 통해 실행되는 각 서브 어레이내 I/O 비트라인의 수가 예를 들어 16까지 즉, 컬럼 감지 증폭기의 두 개 컬럼이 각각에 대해 8 까지 증가하며, 컬럼 디코더는 각 사이클동안 서브 어레이(150)의 톱 절반(148)으로부터 한세트의 컬럼과 보텀 절반(149)으로부터 한 세트의 컬럼을 선택한다. 두 번째로, 각 컬럼 I/O 라인은 두 개의 반으로 나누어지며 각 서브 어레이 왼쪽 반(147A)으로부터 오른쪽 반(147B)으로 분리된 내부 I/O 라인에 대해 독립적으로 데이터를 옮겨오며(각 서브 어레이를 사분구간으로 나눈다), 컬럼 디코더는 서브 어레이의 오른쪽 반으로부터 왼쪽 반으로 감지 증폭기를 선택하여 각 사이클에서 이용할 수 있는 비트의 수를 두배로 만든다. 그러므로 각각의 컬럼 디코더 선택은 n 컬럼 감지 증폭기를 ON시키며, 여기서 n은 4(톱의 좌우, 보텀의 좌우 상한)에 각 서브어레이 사분구간으로 버스내 I/O 라인 수를 곱한 것이다(바람직한 구현에서는 각각 8 라인×4=32). 마지막으로 각 RAS 사이클동안 두 개의 상이한 서브어레이 즉, 157, 153은 억세스된다. 이것은 이용할 수 있는 데이터를 포함하는 I/O 라인수를 다시 두배로 만든다. 서로 합쳐진 이들 변화는 적어도 8 팩터에 의해 내부 I/O 대역폭을 증가시킨다. 4개의 내부 버스가 이들 내부 I/O 라인을 루트하는데 이용된다. I/O 라인 수를 증가시켜 그 중간에서 분할하는 것은 차례로 컬럼 억세스 시간을 줄이는 각 내부 I/O 라인의 커패시턴스를 크게 줄이게 되어 컬럼 억세스 대역폭을 더욱 증가시키게 된다.
상기에 설명된 다중으로 게이트된 입력 수신기는 디바이스 핀으로부터 내부 I/O 라인상으로 궁극적으로 메모리내로 고속입력을 허용한다. 이 기술을 이용해서 상기의 멀티플렉서된 출력 구동기는 이용가능한 데이터 흐름을 따라가도록 하는데 이용된다. 디바이스 핀에서의 정보를 어드레스 ― 그러므로 디코드된다 ― 혹은 내부 I/O 라인으로 구동되어 판독되어질 입력 또는 출력데이터로 다루어야할 것인지를 선택하기 위해 제어수단이 제공된다. 각 서브어레이는 사이클당 32 비트 즉, 왼쪽 서브어레이로부터 16 비트, 오른쪽 서브어레이로부터 16 비트씩을 억세스할 수 있다. 감지-증폭기 컬럼당 8개의 I/O 라인과 함께 동시에 2 서브어레이를 억세스하면서 DRAM은 사이클당 64 비트를 제공할 수 있다. 이 여분의 I/O 대역폭은 판독에는 필요없지만(아마 이용되지 않을 것이다) 기록할 때는 필요하다. 기록 대역폭의 이용성은 판독 대역폭보다 어려운 문제인데 그 이유는 감지 증폭기내 값을 과도하게 기록하는 것은 어떻게 감지 증폭기가 비트 라인에 접속되는가에 따라 늦은 동작일 수 있기 때문이다. 여분의 내부 I/O 라인 세트는 기록 동작에 관해 대역폭의 여유를 제공한다.
당해 기술자라면 뒤이은 본 발명의 청구범위에 속하는 가르침을 변형한 많은 것이 실시될 수 있음을 알 수 있을 것이다.

Claims (61)

  1. 복수의 메모리 셀을 포함하는 최소한 하나의 메모리 섹션을 구비하는 동기 메모리 장치에 있어서, 최소한 하나의 외부 클록신호를 수신하는 클록 수신기 회로; 상기 클록 수신기 회로에 접속되고, 제1 내부 클록신호 및 제2 내부 클록신호를 발생시키는 내부 클록 발생회로; 및 상기 내부 클록 발생회로에 접속되고, 상기 제1 및 제2 내부 클록신호를 수신하며, 상기 제1 및 제2 내부 클록신호에 응답하여, 최소한 하나의 외부 클록신호에 관하여 동기적으로 버스상의 정보를 샘플링하는 입력 수신기 회로;를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 입력 수신기 회로는, 상기 제1 내부 클록신호에 응답하여 버스 상의 정보를 샘플링하는 제1 입력 수신기; 및 상기 제2 내부 클록신호에 응답하여 버스 상의 정보를 샘플링하는 제2 입력 수신기; 를 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 제1 입력 수신기는 제1 내부 클록신호의 상승 에지에 응답하여 버스 상의 정보를 래치하고, 상기 제2 입력 수신기는 상기 제2 내부 클록신호의 상승 에지에 응답하여 버스 상의 정보를 래치하는 것을 특징으로 하는 메모리 장치.
  4. 복수의 메모리 셀을 포함하는 최소한 하나의 메모리 섹션을 구비하는 메모리 장치에 있어서, 제1 외부 클록신호를 수신하는 제1 클록 수신기; 제2 외부 클록신호를 수신하는 제2 클록 수신기; 상기 제1 및 제2 클록 수신기에 접속되고, 제1 내부 클록신호 및 제2 내부 클록신호를 발생시키는 내부 클록 발생회로; 및 상기 내부 클록 발생회로에 접속되고, 상기 제1 및 제2 외부 클록신호에 관하여 동기적으로 버스 상의 정보를 샘플링하며, 상기 제1 외부 클록신호에 관하여 동기적으로 버스상의 정보를 샘플링하는 제1 입력 수신기 및 상기 제2 외부 클록신호에 관하여 동기적으로 버스 상의 정보를 샘플링하는 제2 입력 수신기를 포함하는 입력 수신기 회로;를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 복수의 메모리 셀을 포함하는 최소한 하나의 메모리 섹션을 구비하는 동기 동적 랜덤 억세스 메모리에 있어서, 제1 내부 클록신호 및 제2 내부 클록신호를 발생시키는 내부 클록 발생회로; 하나의 출력과 최소한 2개의 입력을 구비하며, 상기 제1 및 제2 내부 클록을 수신하기 위하여 내부 클록 발생회로에 접속된 멀티플렉서; 출력 및 입력을 구비하며, 입력이 상기 멀티플렉서의 출력에 접속된 출력 드라이버; 상기 멀티플렉서의 제1 입력에 접속된 제1 데이터 출력선; 및 상기 멀티플렉서의 제2 입력에 접속된 제2 데이터 출력선;을 포함하며, 상기 멀티플렉서는 상기 제1 내부 클록신호에 응답하여 상기 제1 데이터 출력선을 멀티플렉서의 출력에 접속시키고, 상기 멀티플렉서는 상기 제2 내부 클록신호에 응답하여 상기 제2 데이터 출력선을 멀티플렉서의 출력에 접속시키며, 상기 출력 드라이버는 제1 및 제2 외부 클록신호에 관하여 동기적으로 버스상에 데이터를 구동하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 메모리 장치는, 제1 외부 클록신호 및 제2 외부 클록신호를 수신하는 클록 수신기 회로; 상기 클록 수신기 회로에 접속되고, 제1 내부 클록신호를 발생시키는 제1 지연 동기 루프; 및 상기 클록 수신기 회로에 접속되고, 제2 내부 클록신호를 발생시키는 제2 지연 동기 루프;를 더 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 제1 지연 동기 루프는 제1 및 제2 외부 클록신호를 사용하여 제1 내부 클록신호를 발생시키고, 상기 제2 지연 동기 루프는 제1 및 제2 외부 클록신호를 사용하여 제2 내부 클록신호를 발생시키는 것을 특징으로 하는 메모리 장치.
  8. 복수의 메모리 셀을 포함하는 최소한 하나의 메모리 섹션을 구비하는 동기 메모리 장치에 있어서, 제1 내부 클록신호 및 제2 내부 클록신호를 발생시키며, 최소한 제1 외부 클록을 사용하여 상기 제1 내부 클록신호 및 상기 제2 내부 클록신호를 발생시키는 내부 클록 발생회로; 및 상기 내부 클록 발생회로에 접속되고, 제1 및 제2 내부 클록신호에 응답하여, 최소한 상기 제1 외부 클록신호에 관하여 동기적으로 버스상에 데이터를 출력하는 출력 드라이버;를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서, 상기 메모리 장치는, 최소한 2개의 입력을 구비하는 멀티플렉서를 더 포함하며, 상기 멀티플렉서는, 제1 및 제2 내부 클록신호를 수신하기 위하여 제1 및 제2 내부 클록 발생회로에 접속되고, 멀티플렉서의 제1 입력은 제1 내부 클록신호에 응답하여 출력 드라이버에 접속되고, 멀티플렉서의 제2 입력은 제2 내부 클록신호에 응답하여 출력 드라이버의 게이트에 접속되는 것을 특징으로 하는 메모리 장치.
  10. 제8항에 있어서, 상기 메모리 장치는, 제1 외부 클록을 수신하는 클록 수신기 회로를 더 포함하며, 상기 내부 클록 발생회로는 상기 클록 수신기 회로에 접속되고, 최소한 제1 외부 클록을 사용하여 제1 내부 클록신호 및 제2 내부 클록신호를 발생시키는 지연 동기 루프 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  11. 복수의 메모리 셀을 포함하는 최소한 하나의 메모리 섹션을 구비하며, 제1 및 제2 외부 클록신호를 수신하며 버스상에 데이터를 출력하는 동기 메모리 장치에 있어서, 제1 외부 클록신호 및 제2 외부 클록신호를 수신하는 클록 수신기 회로; 상기 클록 수신기 회로에 접속되고, 제1 및 제2 외부 클록신호를 사용하여 제1 및 제2 내부 클록신호를 발생시키는 내부 클록 발생회로; 및 복수의 출력 드라이버;를 포함하며, 각 출력 드라이버는, 제1 내부 클록신호 및 제2 내부 클록신호에 응답하여 제1 및 제2 외부 클록신호에 관하여 동기적으로 버스상에 데이터를 출력하기 위하여 버스에 접속된 것을 특징으로 하는 메모리 장치.
  12. 제11항에 있어서, 상기 메모리 장치는, 제1 및 제2 외부 클록신호를 수신하는 클록 수신기 회로를 더 포함하며, 상기 메모리 장치는 상기 클록 수신기 회로에 접속되고, 제1 및 제2 내부 클록신호를 발생시키는 지연 동기 루프 회로를 더 포함하는 것을 특징으로 하는 메모리 장치.
  13. 제11항에 있어서, 상기 메모리 장치는, 클록 수신기 회로에 접속되고, 제1 내부 클록신호를 발생시키는 제1 지연 동기 루프, 및 클록 수신기 회로에 접속되고, 제2 내부 클록신호를 발생시키는 제2 지연 동기 루프를 포함하는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서, 제1 지연 동기 루프는, 제1 및 제2 외부 클록신호를 사용하여 제1 내부 클록신호를 발생시키는 것을 특징으로 하는 메모리 장치.
  15. 패키지된 집적회로에 있어서, (A) 집적회로 및 반도체 다이의 복수의 측 중에서 제1 측을 따라 배열된 복수의 접속 패드를 구비한 반도체 다이; (B) 반도체 다이를 수용하도록 구성된 패키지; (C) 집적회로에 대한 외부 버스선에의 접속을 제공하도록 구성된 패키지의 복수의 측중 제1 측을 따라 장착된 복수의 핀; 및 (D) 상기 복수의 접속 패드를 상기 복수의 핀에 접속하도록 구성된 복수의 와이어;를 포함하며, 상기 복수의 접속 패드 각각은, 복수의 접속 패드 중 다른 하나와 소정거리 이격되어 있으며, 상기 복수의 접속 패드는 상기 집적회로에 접속되고, 상기 반도체 다이는 상기 반도체 다이의 제1 측 상에만 배열된 복수의 접속 패드만을 포함하며, 상기 반도체 다이의 복수의 측면 중 다른 측을 따라서는 접속 패드가 제공되어 있지 않으며, 상기 복수의 핀은 패키지의 제1 측 상에만 장착되고, 상기 패키지의 복수의 측 중 다른 측을 따라서는 핀이 제공되지 않으며, 복수의 핀들 중에서 어느 두 개의 핀 사이의 거리는 복수의 접속 패드 중 대응하는 어느 두 개의 패드 사이의 소정의 거리와 실질적으로 동일하며; 상기 반도체 다이가 상기 패키지 내에 패키지될 때, 상기 패키지의 제1 측은 반도체 다이의 제1 측에 대면하여, (1) 복수의 핀의 각각은 복수의 접속패드 중 하나에 대면하고, (2) 복수의 접속 패드 중의 하나에 복수의 핀 중의 하나를 접속하는 복수의 와이어 각각은 실질적으로 최소화되고 복수의 와이어 중 다른 하나 각각의 유효 리드 길이와 실질적으로 동일한 유효 리드 길이를 가지는 것을 특징으로 하는 패키지된 집적회로.
  16. 제15항에 있어서, 상기 집적회로는 메모리인 것을 특징으로 하는 패키지된 집적회로.
  17. 제16항에 있어서, 상기 메모리는 동적 랜덤 억세스 메모리 (DRAM)인 것을 특징으로 하는 패키지된 집적회로.
  18. 제15항에 있어서, 상기 소정 거리는 0.2 내지 0.5 밀리미터의 범위에 있으며, 복수의 와이어 각각의 유효 리드 길이는 약 4 밀리미터 미만인 것을 특징으로 하는 패키지된 집적회로.
  19. 메모리를 구비한 장치에 있어서, (A) 데이터를 어드레스에 저장하는 장치에 있어서, (B) 상기 메모리 어레이에 결합되고, 인터페이스 회로 및 메모리 어레이 간에 데이터가 전송되는, 인터페이스 회로; (C) 외부 클록신호를 수신하도록 접속되고, 지역 클록신호를 발생시키는 클록신호 수신회로; 및 (D) 상기 클록신호 수신회로 및 인터페이스 회로에 결합되고, 지역 클록신호를 수신하고, 외부 클록신호와 동기화된 지연된 지역 클록신호를 발생시키기 위하여 지역 클록신호에 가변 지연을 제공하는 위상동기루프 회로;를 포함하며, 상기 지연된 지역 클록신호는 상기 인터페이스 회로에 접속되고, 상기 메모리 어레이, 상기 인터페이스 회로, 상기 클록신호 수신회로, 및 위상동기루프 회로는 단일 반도체 기판 상에 모두 위치하는 것을 특징으로 하는 장치.
  20. 제19항에 있어서, 상기 메모리 어레이는 동적 랜덤 억세스 메모리(DRAM)인 것을 특징으로 하는 메모리를 구비한 장치.
  21. 제19항에 있어서, 상기 클록신호 수신회로에서 수신된 외부 클록신호는 저-전압-스윙 클록신호이며, 상기 지역 클록신호는 전-전압-스윙 클록신호이며, 상기 클록신호 수신회로는, 전-전압-스윙 지역 클록신호를 출력하기 위하여 저-전압-스윙 외부신호를 증폭하는 DC 증폭기 회로를 더 포함하는 것을 특징으로 하는 메모리를 구비한 장치.
  22. 메모리 장치에 있어서, 데이터를 어드레스에 저장하는 메모리 어레이; 메모리 어레이에 접속되고, 데이터가 인터페이스 회로 및 메모리 어레이 사이에 전송되는, 인터페이스 회로; 외부 클록신호를 수신하도록 접속되고, 지역 클록신호를 발생시키는 클록신호 수신회로; 및 상기 클록신호 수신회로 및 인터페이스 회로에 접속되고, 외부 클록신호를 수신하고 샘플링하는 위상동기루프 회로;를 포함하며, 상기 위상동기루프 회로는 지역 클록신호를 수신하고, 지연된 지역 클록신호를 발생시키기 위하여 상기 지역 클록신호에 가변 지연을 제공하고, 상기 지연된 지역 클록신호는 상기 인터페이스 회로에 접속되고; 그리고, 상기 위상동기루프 회로는, 상기 지연된 지역 클록신호 및 외부 클로신호가 동기화되고 제어된 위상 관계를 갖도록 하는 값으로, 상기 샘플링된 외부 클록에 기초하여 가변 지연을 조정하는 것을 특징으로 하는 메모리장치.
  23. 다중선 버스에 접속된 메모리를 구비한 장치에 있어서, 다중선 버스의 제1 선은 종단 전송선이며, 상기 메모리를 구비한 장치는, (A) 상보성 금속 산화막 반도체(CMOS) 동적 랜덤 억세스 메모리(DRAM); (B) 상기 다중선 버스의 제1 선 상에 저전압 스윙 신호를 발생시키도록 구성된 드라이버;를 구비하며, 상기 저 전압 스윙신호는 고전압 및 저전압 사이에서 스윙하며, 고전압과 저전압의 차이는 1 볼트 미만이며, 상기 드라이버는, 제1 단자, 제2 단자, 및 게이트를 가지는 N 채널 금속 산화막 반도체(NMOS) 트랜지스터를 포함하며, 상기 NMOS 트랜지스터의 제1 단자는 접지에 접속되고, 상기 NMOS 트랜지스터의 제2 단자는 다중선 버스의 제1 선에 접속되고, 상기 다중선 버스의 제1 선은 접지보다 더 양의 전압을 가지며, 그리고, 상기 게이트는 상기 CMOS DRAM 메모리 어레이에 접속되는 것을 특징으로 하는 장치.
  24. 제23항에 있어서, 상기 드라이버는 전류 모드 드라이버인 것을 특징으로 하는 메모리를 구비한 장치.
  25. 제23항에 있어서, 상기 고전압은 다중선 버스의 제1 선에 접속된 종단 저항 상의 전압에 의하여 설정되는 것을 특징으로 하는 메모리를 구비한 장치.
  26. 제23항에 있어서, 상기 고전압은 약 2 볼트인 것을 특징으로 하는 메모리를 구비한 장치.
  27. 제23항에 있어서, 기준 전압이 CMOS DRAM에 인가되고, 상기 기준전압은 고전압 및 저전압 사이인 것을 특징으로 하는 메모리를 구비한 장치.
  28. 제23항에 있어서, 상기 메모리를 구비한 장치는, (A) 다중선 버스의 제1 선에 접속된 두 개의 CMOS 입력 수신기; 및 (B) 저전압 스윙 신호를 검출하기 위하여 두 개의 CMOS 입력 수신기를 교대로 선택함에 의하여 대역폭을 최대화하도록 구성된 회로; 를 더 포함하는 것을 특징으로 하는 메모리를 구비한 장치.
  29. 다중선 버스의 제1 선 상에 저전압 스윙 신호를 발생시키도록 구성된 전류 모드 드라이버에 있어서, 상기 전류 모드 드라이버는, 상보성 금속 산화막 반도체(CMOS) 동적 랜덤 억세스 메모리(DRAM) 상에 위치하고, 상기 저전압 스윙 신호는 고전압 및 저전압 사이에서 스윙하며, 상기 고전압 및 저전압 간의 차이는 1 볼트 미만이며, 상기 전류 모드 드라이버는, 제1 단자, 제2 단자, 및 게이트를 구비한 N 채널 금속 산화막 반도체 (NMOS) 트랜지스터를 포함하고, 상기 NMOS 트랜지스터의 제1 단자는 접지에 접속되고, 상기 NMOS 트랜지스터의 제2 단자는 다중선 버스의 제1 선에 접속되고, 다중선 버스의 제1 선은 접지보다 양의 전압을 가지며, 상기 게이트는 상기 DRAM의 CMOS 메모리 어레이에 접속되는 것을 특징으로 하는 전류 모드 드라이버.
  30. 반도체 메모리 장치에 억세스하는 인터페이스 회로에 있어서, (A) 어느 단일 어드레스 내의 비트의 총수보다 적은 총수의 선을 포함하는 다중선 버스를 통하여 데이터, 어드레스, 및 제어 정보를 수신하도록 구성된, 다중선 버스에 접속된 수신기 회로; (B) 데이터, 어드레스, 및 제어정보를 디코드 하도록 구성된, 수신기 회로에 접속된 디코더 회로; (C) 상기 디코더 회로에 접속되고, 상기 다중선 버스로부터 수신된 데이터, 어드레스, 및 제어 정보에 따라서 상기 반도체 메모리 장치의 동작을 제어하도록 구성되고, 수신된 데이터, 어드레스, 및 제어 정보에 응답하여 다중선 버스를 통하여 응답 정보를 전송하도록 구성되고, 상기 응답정보는 상기 반도체 메모리 장치의 억세스에 응답하여 발생되는 제어논리회로; 및 (D) 상기 제어논리회로에 접속되고, 인터페이스 회로가 다중선 버스를 통하여 응답정보를 전송하기 전에 대기해야 하는 소정의 제1 시간주기에 대응하는 제1 값을 저장하도록 구성되고, 응답 정보를 전송하기 위하여 다중선 버스에 억세스하기 전에 상기 소정의 제1 시간 주기동안 상기 제어논리회로가 대기하도록 상기 제어논리회로에 제 1 값을 인가하고, 다중선 버스로부터 수신된 데이터, 어드레스, 및 제어정보의 제어 하에서 상기 제어논리회로에 의한 제1 값의 변경을 가능하게 하는 레지스터 회로;를 포함하며, 인터페이스 회로의 모든 회로는 상기 반도체 메모리 장치 내에 위치하는 것을 특징으로 하는 인터페이스회로.
  31. 제30항에 있어서, 상기 레지스터 회로는, 제1 값을 저장하도록 구성된 제1 레지스터, 및 수신된 데이터, 어드레스, 및 제어정보에 응답하여 다중선 버스를 통하여 응답정보를 전송하기 전에 상기 인터페이스회로가 대기하여야 하는 소정의 제2 시간 주기에 대응하는 제2 값을 저장하도록 구성된 제2 레지스터를 포함하는 것을 특징으로 하는 인터페이스 회로.
  32. 제31항에 있어서, 상기 제2 값은 상기 제2 레지스터에 영구적으로 설정된 것을 특징으로 하는 인터페이스 회로.
  33. 제32항에 있어서, 상기 제어논리회로는, 다중선 버스로부터 수신된 데이터, 어드레스, 및 제어 정보의 제어 하에 상기 제1 값을 변경시키기 위하여 상기 제1 레지스터에 억세스하는 것을 특징으로 하는 인터페이스 회로.
  34. 제30항에 있어서, 상기 반도체 메모리 장치는 동적 랜덤 억세스 메모리(DRAM)인 것을 특징으로 하는 인터페이스 회로.
  35. 제30항에 있어서, 상기 인터페이스 회로는, (i) 반도체 메모리 장치의 장치 식별치를 저장하도록 구성된 장치 식별 레지스터 회로; (ii) 상기 장치 식별 레지스터 회로 및 디코더 회로에 접속되고, 제어 정보에 포함된 장치 선택 데이터와 상기 장치 식별장치를 비교하도록 구성된 비교기 회로;를 더 포함하며, 비교기 회로는, 장치 식별치가 장치 선택 데이터와 일치할 때에, 매치(match) 신호를 발생시켜서, 반도체 메모리 장치가 분리된 장치 선택선 없이 선택되도록 하며, 상기 제어논리회로는, 비교기 회로가 매치신호를 발생시킬 때에, 반도체 메모리 장치의 동작을 제어하도록 작동되는 것을 특징으로 하는 인터페이스회로.
  36. 버스에 접속된 마스터로부터, 메모리 작동을 위해 양방향 다중선 버스에 접속된 복수의 메모리 중 제1 메모리를 어드레스하는 방법에 있어서, (A) (1) 제1 메모리의 장치 식별 및 (2) 상기 각 메모리 내의 어떤 메모리 위치도 단독으로 어드레스할 수 없는 어드레스의 제1 부분을 포함하는, 한 패키트의 제1 워드를 마스터로부터 버스로 전송하는 단계; (B) 버스로부터 상기 제1 메모리의 제1 워드를 수신하는 단계; (C) 어드레스의 제2 부분을 포함하여, 상기 제1 메모리가 분리된 장치 선택선 없이 메모리 동작을 위해 선택되고 어드레스되도록 하는 상기 패키트의 제2 워드를 마스터로부터 버스를 통해 상기 제1 메모리로 전송하는 단계; (D) 상기 제1 메모리 내의 위치를 어드레스하는 어드레스를 형성하기 위하여 상기 제1 메모리에서 어드레스의 제1 부분 및 제2 부분을 함께 결합하는 단계; 및 (E) 상기 결합된 어드레스를 사용하여, 제1 메모리내의 위치를 판독 또는 기록하는 단계;를 포함하며, 상기 버스는 (1) 상기 메모리에 대하여 분리된 장치 선택선을 포함하지 않으며, (2) 어떠한 단일 어드레스에서의 비트의 총수보다 작은 총수의 선을 구비하며, 상기 제1 메모리는 상기 버스로부터 상기 제1 워드 내의 장치 식별을 수신한 후, 상기 패키트의 연속하는 워드를 수신하도록 인에이블되는 것을 특징으로 하는 방법.
  37. 제36항에 있어서, 상기 방법은 단계(A)의 이전에, 상기 마스터로부터 상기 버스로 상기 패키트의 제3 워드를 전송하는 단계를 더 포함하며, 상기 제3 워드는, (1) 상기 패키트의 시작을 지시하는 시작정보 및 (2) 메모리 작동을 제어하는 제어정보를 포함하는 것을 특징으로 하는 방법.
  38. 제37항에 있어서, 상기 제3 워드는 상기 패키트의 근원을 지시하는 패키트 근원 정보를 더 포함하는 것을 특징으로 하는 방법.
  39. 제36항에 있어서, 상기 패키트의 제2 워드는, 상기 패키트가 유효한 패키트인지를 지시하는 유효 정보를 더 포함하는 것을 특징으로 하는 방법.
  40. 제36항에 있어서, 상기 단계(C)는, 상기 제2 워드를 전송하기 전에 상기 패키트의 복수의 워드를 마스터로부터 전송하는 단계를 더 포함하며, 상기 복수의 워드는, 어드레스의 제3 부분을 포함하며, 상기 어드레스는 제1, 제2, 및 제3 부분에 의하여 형성된 것을 특징으로 하는 방법.
  41. 제36항에 있어서, 상기 메모리의 각각은 동적 랜덤 억세스 메모리(DRAM)인 것을 특징으로 하는 방법.
  42. 복수의 메모리 셀을 포함하는 최소한 하나의 메모리 섹션을 구비하는 동기 메모리 장치에 있어서, 메모리 장치가 판독 요구에 응답하는데 걸리는 지연시간을 나타내는 값을 저장하는 레지스터; 제1 및 제2 외부 클록신호를 수신하는 클록 수신기 회로; 및 상기 지연 시간에 따라, 제1 및 제2 외부 클록신호에 관하여 동기적으로 데이터를 출력하는 최소한 하나의 출력 드라이버;를 포함하는 것을 특징으로 하는 메모리 장치.
  43. 제42항에 있어서, 상기 메모리 장치는, 최소한 제1 외부 클록신호를 사용하여 제1 내부 클록신호를 발생시키는 내부 클록 발생회로를 포함하며, 제1 내부 클록신호에 응답하여, 상기 출력 드라이버가 데이터를 출력하는 것을 특징으로 하는 메모리 장치.
  44. 제43항에 있어서, 내부 클록 발생회로는 제1 내부 클록신호를 발생시키기 위하여 지연 동기 루프를 포함하는 것을 특징으로 하는 메모리 장치.
  45. 제42항에 있어서, 상기 메모리 장치는, 제1 및 제2 외부 클록신호를 사용하여 제1 내부 클록신호를 발생시키는 지연 동기 루프 회로를 더 포함하며, 제1 내부 클록신호에 응답하여, 상기 출력 드라이버가 데이터를 출력하는 것을 특징으로 하는 메모리 장치.
  46. 제42항에 있어서, 상기 메모리 장치는, 제1 내부 클록신호를 발생시키는 제1 지연 동기 루프 및 제2 내부 클록신호를 발생시키는 제2 지연 동기 루프를 더 포함하며, 제1 및 제2 내부 클록신호에 응답하여, 상기 출력 드라이버가 데이터를 출력하는 것을 특징으로 하는 메모리 장치.
  47. 제46항에 있어서, 상기 제1 지연 동기 루프는 제1 및 제2 외부 클록신호를 사용하여 제1 내부 클록신호를 발생시키는 것을 특징으로 하는 메모리 장치.
  48. 제47항에 있어서, 상기 메모리 장치는, 상기 지연 동기 루프 회로에 접속되고, 제1 및 제2 내부 클록신호를 수신하는 멀티플렉서를 더 포함하고, 상기 멀티플렉서는 제1 내부 데이터 버스선에 접속된 제1 입력 및 제2 내부 데이터 버스선에 접속된 제2 입력을 포함하며, 상기 멀티플렉서는 제1 클록신호에 응답하여 출력 드라이버의 입력에 제1 내부 데이터 버스선을 접속하고, 제2 클록신호에 응답하여 출력 드라이버의 입력에 제2 내부 데이터 버스선을 접속하는 것을 특징으로 하는 메모리 장치.
  49. 복수의 메모리 셀을 포함하는 최소한 하나의 메모리 섹션을 구비하며, 제1 및 제2 외부 클록신호에 관하여 동기적으로 외부 버스 상에 데이터를 출력하는 집적회로장치에 있어서, 상기 집적 회로 장치가 트랜스액션 요구에 응답하는데 걸리는 지연시간을 나타내는 값을 저장하는 레지스터; 및 복수의 출력 드라이버를 포함하며, 각 출력 드라이버는 제1 및 제2 외부 클록신호에 관하여 동기적으로, 지연 시간에 따라서 외부 버스상에 데이터를 출력하기 위하여 외부 버스에 접속되는 것을 특징으로 하는 집적회로장치.
  50. 제49항에 있어서, 상기 집적회로장치는, 제1 내부 클록신호를 발생시키는 지연 동기 루프를 더 포함하고, 복수의 출력 드라이버는 제1 내부 클록신호에 응답하여 버스상에 데이터를 출력하는 것을 특징으로 하는 집적회로장치.
  51. 제50항에 있어서, 상기 지연 동기 루프는 제1 외부 클록신호를 사용하여 제1 내부 클록신호를 발생시키는 것을 특징으로 하는 집적회로장치.
  52. 제50항에 있어서, 상기 지연 동기 루프는 제1 및 제2 외부 클록신호를 사용하여 제1 내부 클록신호를 발생시키는 것을 특징으로 하는 집적회로장치.
  53. 제49항에 있어서, 상기 집적회로장치는 제1 및 제2 내부 클록신호를 발생시키는 내부 클록 발생회로를 더 포함하며, 상기 출력 드라이버는 제1 및 제2 내부 클록신호에 응답하여 버스 상에 데이터를 출력하는 것을 특징으로 하는 집적회로장치.
  54. 제53항에 있어서, 상기 내부 클록 발생회로는 제1 및 제2 외부 클록신호를 사용하여 제1 내부 클록신호를 발생시키는 지연 동기 루프를 포함하는 것을 특징으로 하는 집적회로장치.
  55. 제53항에 있어서, 상기 내부 클록 발생회로는 제1 내부 클록신호를 발생시키는 제1 지연 동기 루프 및 제2 내부 클록신호를 발생시키는 제2 지연 동기 루프를 포함하는 것을 특징으로 하는 집적회로장치.
  56. 제55항에 있어서, 상기 제1 지연 동기 루프는 제1 및 제2 외부 클록신호를 사용하여 제1 내부 클록신호를 발생시키는 것을 특징으로 하는 집적회로장치.
  57. 제55항에 있어서, 상기 제1 지연 동기 루프는 제1 및 제2 외부 클록신호를 사용하여 제1 내부 클록신호를 발생시키며, 상기 제2 지연 동기 루프는 제1 및 제2 외부 클록신호를 사용하여 제2 내부 클록신호를 발생시키는 것을 특징으로 하는 집적회로장치.
  58. 복수의 메모리 셀을 포함하는 최소한 하나의 메모리 섹션을 구비하는 동기 반도체 메모리장치에 있어서, 외부 클록신호를 수신하는 클록 수신기회로; 상기 클록 수신기회로에 접속되고, 최소한 하나의 내부 클록신호를 발생시키는 클록 발생회로; 메모리장치가 판독 요구에 응답하는데 걸리는 지연시간을 나타내는 값을 저장하는 레지스터; 및 내부 클록신호에 응답하여, 상기 지연시간에 따라, 그리고 외부 클록신호에 관하여 동기적으로 데이터를 출력하는 복수의 출력 드라이버;를 포함하는 것을 특징으로 하는 메모리장치.
  59. 제58항에 있어서, 상기 메모리 장치는 상기 클록 수신기 회로에 접속되고, 최소한 외부 클록신호를 사용하여 내부 클록신호를 발생시키는 지연 동기 루프를 더 포함하는 것을 특징으로 하는 메모리 장치.
  60. 제58항에 있어서, 지연 시간을 나타내는 값이, 전력이 장치에 인가된 후에 레지스터에 저장되는 것을 특징으로 하는 메모리 장치.
  61. 제58항에 있어서, 레지스터에 저장된 값은 복수의 상이한 지연 시간 중의 하나를 나타내는 것을 특징으로 하는 메모리 장치.
KR1019920702584A 1990-04-18 1991-04-16 고성능 버스 인터페이스를 사용하는 집적회로 입출력 KR100201057B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US51089890A 1990-04-18 1990-04-18
US510898 1990-04-18
PCT/US1991/002590 WO1991016680A1 (en) 1990-04-18 1991-04-16 Integrated circuit i/o using a high preformance bus interface

Publications (2)

Publication Number Publication Date
KR937000918A KR937000918A (ko) 1993-03-16
KR100201057B1 true KR100201057B1 (ko) 1999-06-15

Family

ID=24032637

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920702584A KR100201057B1 (ko) 1990-04-18 1991-04-16 고성능 버스 인터페이스를 사용하는 집적회로 입출력

Country Status (7)

Country Link
US (47) US5499385A (ko)
EP (7) EP1640847B1 (ko)
JP (3) JP3414393B2 (ko)
KR (1) KR100201057B1 (ko)
DE (15) DE69132121T2 (ko)
IL (4) IL96808A (ko)
WO (1) WO1991016680A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7079444B2 (en) 2004-02-26 2006-07-18 Samsung Electronics Co., Ltd. Memory system using simultaneous bi-directional input/output circuit on an address bus line

Families Citing this family (742)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
US5587962A (en) * 1987-12-23 1996-12-24 Texas Instruments Incorporated Memory circuit accommodating both serial and random access including an alternate address buffer register
US5093807A (en) * 1987-12-23 1992-03-03 Texas Instruments Incorporated Video frame storage system
GB9007790D0 (en) * 1990-04-06 1990-06-06 Lines Valerie L Dynamic memory wordline driver scheme
USRE40552E1 (en) 1990-04-06 2008-10-28 Mosaid Technologies, Inc. Dynamic random access memory using imperfect isolating transistors
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
EP1022641B2 (en) 1990-04-18 2015-07-01 Rambus Inc. System containing a plurality of DRAMS and a bus
US6324120B2 (en) * 1990-04-18 2001-11-27 Rambus Inc. Memory device having a variable data output length
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6751696B2 (en) * 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
US6249481B1 (en) 1991-10-15 2001-06-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US6223264B1 (en) * 1991-10-24 2001-04-24 Texas Instruments Incorporated Synchronous dynamic random access memory and data processing system using an address select signal
US5498990A (en) * 1991-11-05 1996-03-12 Monolithic System Technology, Inc. Reduced CMOS-swing clamping circuit for bus lines
US5471632A (en) * 1992-01-10 1995-11-28 Digital Equipment Corporation System for transferring data between a processor and a system bus including a device which packs, unpacks, or buffers data blocks being transferred
DE4345604B3 (de) * 1992-03-06 2012-07-12 Rambus Inc. Vorrichtung zur Kommunikation mit einem DRAM
USRE39879E1 (en) * 1992-03-06 2007-10-09 Rambus, Inc. Method of transferring data by transmitting lower order and upper order memory address bits in separate words with respective op codes and start information
US5715407A (en) * 1992-03-06 1998-02-03 Rambus, Inc. Process and apparatus for collision detection on a parallel bus by monitoring a first line of the bus during even bus cycles for indications of overlapping packets
JP2868141B2 (ja) * 1992-03-16 1999-03-10 株式会社日立製作所 ディスクアレイ装置
US5254883A (en) * 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
USRE38482E1 (en) * 1992-05-28 2004-03-30 Rambus Inc. Delay stage circuitry for a ring oscillator
US5485490A (en) * 1992-05-28 1996-01-16 Rambus, Inc. Method and circuitry for clock synchronization
JPH08500687A (ja) * 1992-08-10 1996-01-23 モノリシック・システム・テクノロジー・インコーポレイテッド ウェハ規模の集積化のためのフォルトトレラントな高速度のバス装置及びバスインタフェース
DE69316955T2 (de) * 1992-09-18 1998-07-30 Hitachi Ltd Rechenanlage mit synchronem, dynamischem Speicher
US6279116B1 (en) 1992-10-02 2001-08-21 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation
US5511024A (en) * 1993-06-02 1996-04-23 Rambus, Inc. Dynamic random access memory system
US5420987A (en) * 1993-07-19 1995-05-30 3 Com Corporation Method and apparatus for configuring a selected adapter unit on a common bus in the presence of other adapter units
JP3579461B2 (ja) * 1993-10-15 2004-10-20 株式会社ルネサステクノロジ データ処理システム及びデータ処理装置
US5469435A (en) * 1994-01-25 1995-11-21 Apple Computer, Inc. Bus deadlock avoidance during master split-transactions
US5631734A (en) 1994-02-10 1997-05-20 Affymetrix, Inc. Method and apparatus for detection of fluorescently labeled materials
DE69518778T2 (de) 1994-03-16 2001-02-01 Brooktree Corp Multimedia graphische Systeme mit andauernd hoher Taktrate
GB9406477D0 (en) * 1994-03-31 1994-05-25 D2B Systems Co Ltd Interconnection of local communication bus systems
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5508968A (en) * 1994-08-12 1996-04-16 International Business Machines Corporation Dynamic random access memory persistent page implemented as processor register sets
US5796673A (en) * 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
US5568651A (en) * 1994-11-03 1996-10-22 Digital Equipment Corporation Method for detection of configuration types and addressing modes of a dynamic RAM
US5715437A (en) 1994-11-10 1998-02-03 Brooktree Corporation System for, and method of, processing in hardware commands received from software without polling of the hardware by the software
JPH08278916A (ja) * 1994-11-30 1996-10-22 Hitachi Ltd マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路
US5606710A (en) * 1994-12-20 1997-02-25 National Semiconductor Corporation Multiple chip package processor having feed through paths on one die
US5717931A (en) * 1994-12-20 1998-02-10 Motorola, Inc. Method and apparatus for communicating between master and slave electronic devices where the slave device may be hazardous
US5699516A (en) * 1994-12-22 1997-12-16 Motorola, Inc. Method and apparatus for implementing a in-order termination bus protocol within a data processing system
WO1996024138A1 (fr) 1995-01-31 1996-08-08 Hitachi, Ltd. Dispositif de memoire remanente et procede de regeneration
JP4341043B2 (ja) * 1995-03-06 2009-10-07 真彦 久野 Ｉ／ｏ拡張装置，外部記憶装置，この外部記憶装置へのアクセス方法及び装置
US5592123A (en) * 1995-03-07 1997-01-07 Linfinity Microelectronics, Inc. Frequency stability bootstrapped current mirror
US5737748A (en) * 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory
EP0738977B1 (en) * 1995-03-31 2002-07-03 Sun Microsystems, Inc. Method and apparatus for quickly initiating memory accesses in a multiprocessor cache coherent computer system
US5822341A (en) * 1995-04-06 1998-10-13 Advanced Hardware Architectures, Inc. Multiport RAM for use within a viterbi decoder
US5635852A (en) * 1995-04-17 1997-06-03 Linfinity Microelectronics, Inc. Controllable actice terminator for a computer bus
US5608312A (en) * 1995-04-17 1997-03-04 Linfinity Microelectronics, Inc. Source and sink voltage regulator for terminators
US5787267A (en) * 1995-06-07 1998-07-28 Monolithic System Technology, Inc. Caching method and circuit for a memory system with circuit module architecture
JP2630311B2 (ja) * 1995-06-15 1997-07-16 日本電気株式会社 半導体集積回路装置
US5748920A (en) * 1995-06-23 1998-05-05 Cirrus Logic, Inc. Transaction queue in a graphics controller chip
EP0752666A3 (en) * 1995-07-06 2004-04-28 Sun Microsystems, Inc. Method and apparatus for fast-forwarding slave requests in a packet-switched computer system
US5742840A (en) * 1995-08-16 1998-04-21 Microunity Systems Engineering, Inc. General purpose, multiple precision parallel operation, programmable media processor
US5752076A (en) * 1995-08-31 1998-05-12 Intel Corporation Dynamic programming of bus master channels by intelligent peripheral devices using communication packets
US5537353A (en) * 1995-08-31 1996-07-16 Cirrus Logic, Inc. Low pin count-wide memory devices and systems and methods using the same
US6025840A (en) * 1995-09-27 2000-02-15 Cirrus Logic, Inc. Circuits, systems and methods for memory mapping and display control systems using the same
US5895480A (en) * 1995-10-10 1999-04-20 Holtek Microelectronics, Inc. Method of and means for accessing an address by respectively substracting base addresses of memory integrated circuits from an access address
US6035369A (en) * 1995-10-19 2000-03-07 Rambus Inc. Method and apparatus for providing a memory with write enable information
US5748914A (en) * 1995-10-19 1998-05-05 Rambus, Inc. Protocol for communication with dynamic memory
US6810449B1 (en) 1995-10-19 2004-10-26 Rambus, Inc. Protocol for communication with dynamic memory
US6470405B2 (en) * 1995-10-19 2002-10-22 Rambus Inc. Protocol for communication with dynamic memory
US5636174A (en) * 1996-01-11 1997-06-03 Cirrus Logic, Inc. Fast cycle time-low latency dynamic random access memories and systems and methods using the same
US5944807A (en) 1996-02-06 1999-08-31 Opti Inc. Compact ISA-bus interface
US5815673A (en) * 1996-03-01 1998-09-29 Samsung Electronics Co., Ltd. Method and apparatus for reducing latency time on an interface by overlapping transmitted packets
EP0797209B1 (en) * 1996-03-20 2002-12-11 STMicroelectronics S.r.l. Timesharing internal bus, particularly for non-volatile memories
US5911051A (en) * 1996-03-29 1999-06-08 Intel Corporation High-throughput interconnect allowing bus transactions based on partial access requests
US6317803B1 (en) 1996-03-29 2001-11-13 Intel Corporation High-throughput interconnect having pipelined and non-pipelined bus transaction modes
US5872940A (en) * 1996-04-01 1999-02-16 Motorola, Inc. Programmable read/write access signal and method therefor
US5906003A (en) * 1996-04-17 1999-05-18 Cirrus Logic, Inc. Memory device with an externally selectable-width I/O port and systems and methods using the same
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US5829016A (en) * 1996-04-24 1998-10-27 Cirrus Logic, Inc. Memory system with multiplexed input-output port and systems and methods using the same
US5835965A (en) * 1996-04-24 1998-11-10 Cirrus Logic, Inc. Memory system with multiplexed input-output port and memory mapping capability
US6209071B1 (en) 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
US6009487A (en) * 1996-05-31 1999-12-28 Rambus Inc. Method and apparatus for setting a current of an output driver for the high speed bus
US5857083A (en) * 1996-06-07 1999-01-05 Yamaha Corporation Bus interfacing device for interfacing a secondary peripheral bus with a system having a host CPU and a primary peripheral bus
US5815456A (en) * 1996-06-19 1998-09-29 Cirrus Logic, Inc. Multibank -- multiport memories and systems and methods using the same
US5845098A (en) * 1996-06-24 1998-12-01 Motorola Inc. Address lines load reduction
US5901293A (en) * 1996-06-25 1999-05-04 Claxton; Daniel Dean Bus interface controller for serially-accessed variable-access-time memory device
US5734661A (en) * 1996-09-20 1998-03-31 Micron Technology, Inc. Method and apparatus for providing external access to internal integrated circuit test circuits
US5870616A (en) * 1996-10-04 1999-02-09 International Business Machines Corporation System and method for reducing power consumption in an electronic circuit
DE19758674B4 (de) * 1996-10-09 2007-07-05 Fujitsu Ltd., Kawasaki Signalübertragungssystem zur Übertragung von Signalen zwischen LSI-Chips, Empfängerschaltung zur Verwendung in dem Signalübertragungssystem und Halbleiter-Speichervorrichtung, die das Signalübertragungssystem verwendet
US5872736A (en) * 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) * 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5774135A (en) * 1996-11-05 1998-06-30 Vlsi, Technology, Inc. Non-contiguous memory location addressing scheme
US6076127A (en) * 1996-11-06 2000-06-13 International Business Machines Corporation Configuration of a single point bus arbitration scheme using on-chip arbiters
US5915102A (en) * 1996-11-06 1999-06-22 International Business Machines Corporation Common arbiter interface device with arbitration configuration for centralized common bus arbitration
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
JP3177464B2 (ja) * 1996-12-12 2001-06-18 株式会社日立製作所 入出力回路セル及び半導体集積回路装置
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US5894586A (en) * 1997-01-23 1999-04-13 Xionics Document Technologies, Inc. System for providing access to memory in which a second processing unit is allowed to access memory during a time slot assigned to a first processing unit
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
US5953263A (en) * 1997-02-10 1999-09-14 Rambus Inc. Synchronous memory device having a programmable register and method of controlling same
US6230245B1 (en) 1997-02-11 2001-05-08 Micron Technology, Inc. Method and apparatus for generating a variable sequence of memory device command signals
US6104209A (en) 1998-08-27 2000-08-15 Micron Technology, Inc. Low skew differential receiver with disable feature
US5940608A (en) * 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US5987576A (en) * 1997-02-27 1999-11-16 Hewlett-Packard Company Method and apparatus for generating and distributing clock signals with minimal skew
US5977798A (en) * 1997-02-28 1999-11-02 Rambus Incorporated Low-latency small-swing clocked receiver
US5956502A (en) * 1997-03-05 1999-09-21 Micron Technology, Inc. Method and circuit for producing high-speed counts
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US6175894B1 (en) 1997-03-05 2001-01-16 Micron Technology, Inc. Memory device command buffer apparatus and method and memory devices and computer systems using same
US5870347A (en) * 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
US5898638A (en) * 1997-03-11 1999-04-27 Micron Technology, Inc. Latching wordline driver for multi-bank memory
US6088761A (en) * 1997-03-31 2000-07-11 Sun Microsystems, Inc. Reduced pin system interface
US5896404A (en) * 1997-04-04 1999-04-20 International Business Machines Corporation Programmable burst length DRAM
US5831929A (en) * 1997-04-04 1998-11-03 Micron Technology, Inc. Memory device with staggered data paths
JP3189727B2 (ja) 1997-04-15 2001-07-16 日本電気株式会社 コプロセッサ内蔵パケット型メモリｌｓｉ、それを用いたメモリシステム及びそれらの制御方法
KR100554112B1 (ko) 1997-05-30 2006-02-20 미크론 테크놀로지,인코포레이티드 256 메가 다이내믹 랜덤 액세스 메모리
TW378330B (en) 1997-06-03 2000-01-01 Fujitsu Ltd Semiconductor memory device
US6215192B1 (en) 1997-06-12 2001-04-10 Matsushita Electric Industrial Co., Ltd. Integrated circuit package and integrated circuit package control system
US6014759A (en) 1997-06-13 2000-01-11 Micron Technology, Inc. Method and apparatus for transferring test data from a memory array
US5996043A (en) 1997-06-13 1999-11-30 Micron Technology, Inc. Two step memory device command buffer apparatus and method and memory devices and computer systems using same
US6115823A (en) * 1997-06-17 2000-09-05 Amphus, Inc. System and method for task performance based dynamic distributed power management in a computer system and design method therefor
US5987614A (en) * 1997-06-17 1999-11-16 Vadem Distributed power management system and method for computer
US6484244B1 (en) 1997-06-17 2002-11-19 Micron Technology, Inc. Method and system for storing and processing multiple memory commands
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6266379B1 (en) 1997-06-20 2001-07-24 Massachusetts Institute Of Technology Digital transmitter with equalization
KR100213241B1 (ko) * 1997-06-23 1999-08-02 윤종용 데이터 입출력 회로 및 데이터 입출력 방법
US6286062B1 (en) 1997-07-01 2001-09-04 Micron Technology, Inc. Pipelined packet-oriented memory system having a unidirectional command and address bus and a bidirectional data bus
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6044429A (en) 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
US5978869A (en) * 1997-07-21 1999-11-02 International Business Machines Corporation Enhanced dual speed bus computer system
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US6044413A (en) * 1997-08-22 2000-03-28 Hewlett-Packard Company Method of concurrent bus operation for bus controlled devices operating in different contexts
US5940609A (en) * 1997-08-29 1999-08-17 Micorn Technology, Inc. Synchronous clock generator including a false lock detector
US5926047A (en) * 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6101197A (en) * 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US6131127A (en) * 1997-09-24 2000-10-10 Intel Corporation I/O transactions on a low pin count bus
US6157970A (en) * 1997-09-24 2000-12-05 Intel Corporation Direct memory access system using time-multiplexing for transferring address, data, and control and a separate control line for serially transmitting encoded DMA channel number
US6119189A (en) * 1997-09-24 2000-09-12 Intel Corporation Bus master transactions on a low pin count bus
US5991841A (en) * 1997-09-24 1999-11-23 Intel Corporation Memory transactions on a low pin count bus
US6067594A (en) * 1997-09-26 2000-05-23 Rambus, Inc. High frequency bus system
US9092595B2 (en) 1997-10-08 2015-07-28 Pact Xpp Technologies Ag Multiprocessor having associated RAM units
US6133773A (en) * 1997-10-10 2000-10-17 Rambus Inc Variable delay element
US6401167B1 (en) * 1997-10-10 2002-06-04 Rambus Incorporated High performance cost optimized memory
US6347354B1 (en) 1997-10-10 2002-02-12 Rambus Incorporated Apparatus and method for maximizing information transfers over limited interconnect resources
US6343352B1 (en) * 1997-10-10 2002-01-29 Rambus Inc. Method and apparatus for two step memory write operations
KR100618242B1 (ko) * 1997-10-10 2006-09-04 람버스 인코포레이티드 소자 타이밍 보정용 소자 및 방법
AU9693398A (en) * 1997-10-10 1999-05-03 Rambus Incorporated Apparatus and method for pipelined memory operations
US6513103B1 (en) 1997-10-10 2003-01-28 Rambus Inc. Method and apparatus for adjusting the performance of a synchronous memory system
KR100278650B1 (ko) * 1997-11-07 2001-03-02 윤종용 패킷방식의명령을사용하는반도체메모리장치
US6009488A (en) * 1997-11-07 1999-12-28 Microlinc, Llc Computer having packet-based interconnect channel
US6098114A (en) * 1997-11-14 2000-08-01 3Ware Disk array system for processing and tracking the completion of I/O requests
US6138176A (en) * 1997-11-14 2000-10-24 3Ware Disk array controller with automated processor which routes I/O data according to addresses and commands received from disk drive controllers
US6965974B1 (en) * 1997-11-14 2005-11-15 Agere Systems Inc. Dynamic partitioning of memory banks among multiple agents
US6134630A (en) 1997-11-14 2000-10-17 3Ware High-performance bus architecture for disk array system
US6078891A (en) * 1997-11-24 2000-06-20 Riordan; John Method and system for collecting and processing marketing data
CA2223119A1 (en) * 1997-11-28 1999-05-28 Mosaid Technologies Incorporated Address counter cell
KR100261218B1 (ko) * 1997-12-08 2000-07-01 윤종용 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로 하는 반도체 메모리장치
US6202119B1 (en) 1997-12-19 2001-03-13 Micron Technology, Inc. Method and system for processing pipelined memory commands
KR100252057B1 (ko) * 1997-12-30 2000-05-01 윤종용 단일 및 이중 데이터 율 겸용 반도체 메모리 장치
KR100272503B1 (ko) 1998-01-26 2000-11-15 김영환 고속테스트기능의램버스주문형집적회로및그를이용한테스트방법
GB9801654D0 (en) * 1998-01-26 1998-03-25 Memory Corp Plc Memory system
US6047346A (en) * 1998-02-02 2000-04-04 Rambus Inc. System for adjusting slew rate on an output of a drive circuit by enabling a plurality of pre-drivers and a plurality of output drivers
US5936877A (en) 1998-02-13 1999-08-10 Micron Technology, Inc. Die architecture accommodating high-speed semiconductor devices
US5923594A (en) * 1998-02-17 1999-07-13 Micron Technology, Inc. Method and apparatus for coupling data from a memory device using a single ended read data path
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
JP2001522501A (ja) * 1998-02-25 2001-11-13 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ スレーブ群インターフェース装置を介して周辺機器をバスにインターフェースする方法
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6314527B1 (en) 1998-03-05 2001-11-06 Micron Technology, Inc. Recovery of useful areas of partially defective synchronous memory components
US6212482B1 (en) 1998-03-06 2001-04-03 Micron Technology, Inc. Circuit and method for specifying performance parameters in integrated circuits
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
GB2352375B (en) 1998-03-16 2003-06-04 Jazio Inc High speed signaling for interfacing VLSI CMOS circuits
US6327205B1 (en) 1998-03-16 2001-12-04 Jazio, Inc. Signal latching of high bandwidth DRAM arrays when skew between different components is higher than signal rate
US6160423A (en) * 1998-03-16 2000-12-12 Jazio, Inc. High speed source synchronous signaling for interfacing VLSI CMOS circuits to transmission lines
JP3259679B2 (ja) * 1998-03-23 2002-02-25 日本電気株式会社 半導体メモリバーンインテスト回路
US6122698A (en) * 1998-04-16 2000-09-19 Samsung Electronics Co., Ltd Data bus having conducting lines driven at multiple adjustable current levels to transfer multiple-bit data on each conducting line
US6456628B1 (en) * 1998-04-17 2002-09-24 Intelect Communications, Inc. DSP intercommunication network
US6381707B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. System for decoding addresses for a defective memory array
US6381708B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. Method for decoding addresses for a defective memory array
US6345330B2 (en) 1998-05-01 2002-02-05 Acqis Technology, Inc. Communication channel and interface devices for bridging computer interface buses
US6216185B1 (en) 1998-05-01 2001-04-10 Acqis Technology, Inc. Personal computer peripheral console with attached computer module
JPH11316617A (ja) 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
US6275782B1 (en) * 1998-05-05 2001-08-14 Advanced Micro Devices, Inc. Non-intrusive performance monitoring
JP3727778B2 (ja) 1998-05-07 2005-12-14 株式会社東芝 データ高速転送同期システム及びデータ高速転送同期方法
JP4226686B2 (ja) 1998-05-07 2009-02-18 株式会社東芝 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6496945B2 (en) * 1998-06-04 2002-12-17 Compaq Information Technologies Group, L.P. Computer system implementing fault detection and isolation using unique identification codes stored in non-volatile memory
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6453377B1 (en) 1998-06-16 2002-09-17 Micron Technology, Inc. Computer including optical interconnect, memory unit, and method of assembling a computer
US6615189B1 (en) * 1998-06-22 2003-09-02 Bank One, Delaware, National Association Debit purchasing of stored value card for use by and/or delivery to others
US6505276B1 (en) 1998-06-26 2003-01-07 Nec Corporation Processing-function-provided packet-type memory system and method for controlling the same
KR100292625B1 (ko) * 1998-06-29 2001-07-12 박종섭 고속인터페이스장치
US20010026533A1 (en) * 1998-07-06 2001-10-04 Andreas Schwager Method to perform a scheduled action of network devices
US6510503B2 (en) * 1998-07-27 2003-01-21 Mosaid Technologies Incorporated High bandwidth memory interface
US6175905B1 (en) 1998-07-30 2001-01-16 Micron Technology, Inc. Method and system for bypassing pipelines in a pipelined memory command generator
KR100306965B1 (ko) * 1998-08-07 2001-11-30 윤종용 동기형반도체메모리장치의데이터전송회로
US6282210B1 (en) 1998-08-12 2001-08-28 Staktek Group L.P. Clock driver with instantaneously selectable phase and method for use in data communication systems
KR100295051B1 (ko) * 1998-08-20 2001-07-12 윤종용 반도체메모리장치의입력버퍼및입력버퍼링방법
US6285962B1 (en) 1998-08-26 2001-09-04 Tanisys Technology, Inc. Method and system for testing rambus memory modules
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6586835B1 (en) * 1998-08-31 2003-07-01 Micron Technology, Inc. Compact system module with built-in thermoelectric cooling
US6424034B1 (en) 1998-08-31 2002-07-23 Micron Technology, Inc. High performance packaging for microprocessors and DRAM chips which minimizes timing skews
US6392296B1 (en) 1998-08-31 2002-05-21 Micron Technology, Inc. Silicon interposer with optical connections
US6219237B1 (en) 1998-08-31 2001-04-17 Micron Technology, Inc. Structure and method for an electronic assembly
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6349399B1 (en) * 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6374376B1 (en) * 1998-09-03 2002-04-16 Micron Technology, Inc. Circuit, system and method for arranging data output by semiconductor testers to packet-based devices under test
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6633947B1 (en) * 1998-09-16 2003-10-14 Intel Corporation Memory expansion channel for propagation of control and request packets
US6587912B2 (en) * 1998-09-30 2003-07-01 Intel Corporation Method and apparatus for implementing multiple memory buses on a memory module
US6321335B1 (en) 1998-10-30 2001-11-20 Acqis Technology, Inc. Password protected modular computer method and device
KR100275751B1 (ko) * 1998-11-09 2000-12-15 윤종용 구조가 간단한 반도체 메모리 장치
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6041016A (en) * 1998-12-04 2000-03-21 Intel Corporation Optimizing page size in mixed memory array using address multiplexing
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
KR100327330B1 (ko) 1998-12-17 2002-05-09 윤종용 램버스디램반도체장치
US6496876B1 (en) 1998-12-21 2002-12-17 Micron Technology, Inc. System and method for storing a tag to identify a functional storage location in a memory device
US6347350B1 (en) 1998-12-22 2002-02-12 Intel Corporation Driving the last inbound signal on a line in a bus with a termination
US6738844B2 (en) * 1998-12-23 2004-05-18 Intel Corporation Implementing termination with a default signal on a bus line
US6463494B1 (en) * 1998-12-30 2002-10-08 Intel Corporation Method and system for implementing control signals on a low pin count bus
US6457094B2 (en) * 1999-01-22 2002-09-24 Winbond Electronics Corporation Memory array architecture supporting block write operation
US6078532A (en) * 1999-02-01 2000-06-20 Cisco Technology Inc. Method and apparatus for improving performance of DRAM subsystems with SRAM overlays
US6255852B1 (en) 1999-02-09 2001-07-03 Micron Technology, Inc. Current mode signal interconnects and CMOS amplifier
GB2346990B (en) 1999-02-20 2003-07-09 Ibm Client/server transaction data processing system with automatic distributed coordinator set up into a linear chain for use of linear commit optimization
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
US6334163B1 (en) * 1999-03-05 2001-12-25 International Business Machines Corp. Elastic interface apparatus and method therefor
US6330635B1 (en) 1999-04-16 2001-12-11 Intel Corporation Multiple user interfaces for an integrated flash device
US6381684B1 (en) 1999-04-26 2002-04-30 Integrated Device Technology, Inc. Quad data rate RAM
JP3959966B2 (ja) * 1999-04-27 2007-08-15 セイコーエプソン株式会社 半導体集積回路
US6426984B1 (en) * 1999-05-07 2002-07-30 Rambus Incorporated Apparatus and method for reducing clock signal phase skew in a master-slave system with multiple latent clock cycles
US6718415B1 (en) * 1999-05-14 2004-04-06 Acqis Technology, Inc. Computer system and method including console housing multiple computer modules having independent processing units, mass storage devices, and graphics controllers
US6643777B1 (en) 1999-05-14 2003-11-04 Acquis Technology, Inc. Data security method and device for computer modules
KR100594198B1 (ko) * 1999-05-14 2006-07-03 삼성전자주식회사 다중채널 램버스 시스템
GB9912129D0 (en) * 1999-05-26 1999-07-28 3Com Corp Communication device with forwarding database having having a trie search facility
US6150845A (en) * 1999-06-01 2000-11-21 Fairchild Semiconductor Corp. Bus hold circuit with overvoltage tolerance
US6433786B1 (en) * 1999-06-10 2002-08-13 Intel Corporation Memory architecture for video graphics environment
WO2000077652A2 (de) 1999-06-10 2000-12-21 Pact Informationstechnologie Gmbh Sequenz-partitionierung auf zellstrukturen
US6211698B1 (en) 1999-06-29 2001-04-03 Hyundai Electronics Industries Co., Ltd. High speed interface apparatus
US7069406B2 (en) 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
US6442636B1 (en) * 1999-07-09 2002-08-27 Princeton Technology Corporation Parallel bus system capable of expanding peripheral devices
KR100304707B1 (ko) 1999-07-13 2001-11-01 윤종용 기준전압의 전압강하를 보상할 수 있는 기준전압 레귤레이터 및 이를 구비하는 반도체 메모리장치
KR100297735B1 (ko) 1999-07-13 2001-11-01 윤종용 기능블록들의 효율적인 배치를 갖는 반도체 메모리장치
US6839393B1 (en) * 1999-07-14 2005-01-04 Rambus Inc. Apparatus and method for controlling a master/slave system via master device synchronization
US6370668B1 (en) 1999-07-23 2002-04-09 Rambus Inc High speed memory system capable of selectively operating in non-chip-kill and chip-kill modes
US6813251B1 (en) * 1999-07-27 2004-11-02 Intel Corporation Split Transaction protocol for a bus system
US7554829B2 (en) 1999-07-30 2009-06-30 Micron Technology, Inc. Transmission lines for CMOS integrated circuits
US6477592B1 (en) 1999-08-06 2002-11-05 Integrated Memory Logic, Inc. System for I/O interfacing for semiconductor chip utilizing addition of reference element to each data element in first data stream and interpret to recover data elements of second data stream
US6467013B1 (en) 1999-09-30 2002-10-15 Intel Corporation Memory transceiver to couple an additional memory channel to an existing memory channel
US6851047B1 (en) 1999-10-15 2005-02-01 Xilinx, Inc. Configuration in a configurable system on a chip
US6646953B1 (en) * 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
US7161513B2 (en) * 1999-10-19 2007-01-09 Rambus Inc. Apparatus and method for improving resolution of a current mode driver
US6643787B1 (en) * 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
US6396329B1 (en) 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
US7269212B1 (en) 2000-09-05 2007-09-11 Rambus Inc. Low-latency equalization in multi-level, multi-line communication systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6842789B1 (en) * 1999-10-21 2005-01-11 Sun Microsystems, Inc. Method and apparatus for assigning unique device identifiers across a distributed computing system
US7039047B1 (en) * 1999-11-03 2006-05-02 Intel Corporation Virtual wire signaling
US6643752B1 (en) * 1999-12-09 2003-11-04 Rambus Inc. Transceiver with latency alignment circuitry
US6557065B1 (en) 1999-12-20 2003-04-29 Intel Corporation CPU expandability bus
US6404660B1 (en) 1999-12-23 2002-06-11 Rambus, Inc. Semiconductor package with a controlled impedance bus and method of forming same
KR100316719B1 (ko) * 1999-12-29 2001-12-13 윤종용 채널 버스 라인의 특성 열화를 방지하는 출력 드라이버 및이를 내장한 반도체 메모리 장치들을 장착하는 메모리 모듈
US6516384B1 (en) * 1999-12-30 2003-02-04 Intel Corporation Method and apparatus to perform a round robin and locking cache replacement scheme
US6910146B2 (en) * 1999-12-31 2005-06-21 Intel Corporation Method and apparatus for improving timing margin in an integrated circuit as determined from recorded pass/fail indications for relative phase settings
US6647507B1 (en) 1999-12-31 2003-11-11 Intel Corporation Method for improving a timing margin in an integrated circuit by setting a relative phase of receive/transmit and distributed clock signals
US7363422B2 (en) * 2000-01-05 2008-04-22 Rambus Inc. Configurable width buffered module
US20050010737A1 (en) * 2000-01-05 2005-01-13 Fred Ware Configurable width buffered module having splitter elements
US7266634B2 (en) * 2000-01-05 2007-09-04 Rambus Inc. Configurable width buffered module having flyby elements
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US7356639B2 (en) * 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US7017002B2 (en) * 2000-01-05 2006-03-21 Rambus, Inc. System featuring a master device, a buffer device and a plurality of integrated circuit memory devices
US7404032B2 (en) * 2000-01-05 2008-07-22 Rambus Inc. Configurable width buffered module having switch elements
DE10002130A1 (de) 2000-01-19 2001-08-02 Infineon Technologies Ag Verfahren und Vorrichtung zum wechselweisen Betreiben eines Schreib-Lese-Speichers im Ein-Speicher-Betriebsmodus und im verschränkten Mehr-Speicher-Betriebsmodus
US6600959B1 (en) * 2000-02-04 2003-07-29 International Business Machines Corporation Method and apparatus for implementing microprocessor control logic using dynamic programmable logic arrays
US6987823B1 (en) * 2000-02-07 2006-01-17 Rambus Inc. System and method for aligning internal transmit and receive clocks
US6778561B1 (en) 2000-02-23 2004-08-17 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6999479B1 (en) 2000-02-23 2006-02-14 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6847644B1 (en) 2000-02-23 2005-01-25 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US7006525B1 (en) 2000-02-23 2006-02-28 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6973084B1 (en) 2000-02-23 2005-12-06 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
JP3663106B2 (ja) * 2000-02-28 2005-06-22 東芝機械株式会社 データ入出力装置
US6198666B1 (en) * 2000-02-29 2001-03-06 International Business Machines Corporation Control input timing-independent dynamic multiplexer circuit
EP1130516A1 (en) * 2000-03-01 2001-09-05 Hewlett-Packard Company, A Delaware Corporation Address mapping in solid state storage device
US6578157B1 (en) 2000-03-06 2003-06-10 Micron Technology, Inc. Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
US6980314B1 (en) * 2000-04-03 2005-12-27 Hewlett-Packard Development Company, L.P. Method and device for improving utilization of a bus
US7269765B1 (en) * 2000-04-13 2007-09-11 Micron Technology, Inc. Method and apparatus for storing failing part locations in a module
US6556952B1 (en) 2000-05-04 2003-04-29 Advanced Micro Devices, Inc. Performance monitoring and optimizing of controller parameters
US6889357B1 (en) * 2000-05-10 2005-05-03 Micron Technology, Inc. Timing calibration pattern for SLDRAM
US6606041B1 (en) 2000-05-10 2003-08-12 Micron Technology, Inc. Predictive timing calibration for memory devices
US6434081B1 (en) 2000-05-12 2002-08-13 Micron Technology, Inc. Calibration technique for memory devices
US6369652B1 (en) 2000-05-15 2002-04-09 Rambus Inc. Differential amplifiers with current and resistance compensation elements for balanced output
US6535966B1 (en) 2000-05-17 2003-03-18 Sun Microsystems, Inc. System and method for using a page tracking buffer to reduce main memory latency in a computer system
US6791555B1 (en) * 2000-06-23 2004-09-14 Micron Technology, Inc. Apparatus and method for distributed memory control in a graphics processing system
US6937664B1 (en) 2000-07-18 2005-08-30 Integrated Memory Logic, Inc. System and method for multi-symbol interfacing
DE10036643B4 (de) * 2000-07-26 2005-12-22 Robert Bosch Gmbh Verfahren und Vorrichtung zur Auswahl von Peripherieelementen
US6587804B1 (en) 2000-08-14 2003-07-01 Micron Technology, Inc. Method and apparatus providing improved data path calibration for memory devices
US6535450B1 (en) 2000-08-18 2003-03-18 Micron Technology, Inc. Method for selecting one or a bank of memory devices
KR100389916B1 (ko) * 2000-08-28 2003-07-04 삼성전자주식회사 메모리 모듈 및 메모리 컨트롤러
US6704881B1 (en) * 2000-08-31 2004-03-09 Micron Technology, Inc. Method and apparatus for providing symmetrical output data for a double data rate DRAM
US6862653B1 (en) 2000-09-18 2005-03-01 Intel Corporation System and method for controlling data flow direction in a memory system
US6530006B1 (en) 2000-09-18 2003-03-04 Intel Corporation System and method for providing reliable transmission in a buffered memory system
US6625685B1 (en) 2000-09-20 2003-09-23 Broadcom Corporation Memory controller with programmable configuration
US6553449B1 (en) 2000-09-29 2003-04-22 Intel Corporation System and method for providing concurrent row and column commands
US6385094B1 (en) 2000-09-29 2002-05-07 Intel Corporation Method and apparatus for achieving efficient memory subsystem write-to-read turnaround through read posting
US6772352B1 (en) 2000-09-29 2004-08-03 Intel Corporation Method and apparatus for reducing the rate of commands being issued if the rate exceeds a threshold which is based upon a temperature curve
US6735709B1 (en) * 2000-11-09 2004-05-11 Micron Technology, Inc. Method of timing calibration using slower data rate pattern
US20020107943A1 (en) * 2000-11-10 2002-08-08 Heath Chester A. Reset control in modular network computers
US6628528B2 (en) 2000-11-30 2003-09-30 Theodore Zale Schoenborn Current sharing in memory packages
US6580619B2 (en) * 2000-11-30 2003-06-17 Intel Corporation Multilayer reference plane in package devices
JPWO2002050910A1 (ja) * 2000-12-01 2004-04-22 株式会社日立製作所 半導体集積回路装置の識別方法と半導体集積回路装置の製造方法及び半導体集積回路装置
US6925086B2 (en) * 2000-12-12 2005-08-02 International Business Machines Corporation Packet memory system
FR2818774B1 (fr) * 2000-12-22 2003-03-21 Wany Engineering Sas Architecture electronique parallele comportant une pluralite d'unites de traitement connectees a un bus de communication, et adressables par leurs fonctionnalites
GB2382899B (en) * 2000-12-29 2003-12-17 Zarlink Semiconductor Ltd A data queue system
US6889336B2 (en) * 2001-01-05 2005-05-03 Micron Technology, Inc. Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal
DE10101553C1 (de) * 2001-01-15 2002-07-25 Infineon Technologies Ag Halbleiterspeicher mit Verzögerungsregelkreis
US6700827B2 (en) 2001-02-08 2004-03-02 Integrated Device Technology, Inc. Cam circuit with error correction
US6587936B1 (en) 2001-02-21 2003-07-01 Cisco Technology, Inc. Multi-bank memory access method and apparatus
US7123660B2 (en) * 2001-02-27 2006-10-17 Jazio, Inc. Method and system for deskewing parallel bus channels to increase data transfer rates
US6788593B2 (en) 2001-02-28 2004-09-07 Rambus, Inc. Asynchronous, high-bandwidth memory component using calibrated timing elements
US6889304B2 (en) 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
US7610447B2 (en) 2001-02-28 2009-10-27 Rambus Inc. Upgradable memory system with reconfigurable interconnect
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US9552047B2 (en) 2001-03-05 2017-01-24 Pact Xpp Technologies Ag Multiprocessor having runtime adjustable clock and clock dependent power supply
US9141390B2 (en) 2001-03-05 2015-09-22 Pact Xpp Technologies Ag Method of processing data with an array of data processors according to application ID
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US9436631B2 (en) 2001-03-05 2016-09-06 Pact Xpp Technologies Ag Chip including memory element storing higher level memory data on a page by page basis
US9250908B2 (en) 2001-03-05 2016-02-02 Pact Xpp Technologies Ag Multi-processor bus and cache interconnection system
EP1381345B1 (en) * 2001-03-23 2008-07-09 Advanced Bionutrition Corporation Delivery of disease control in aquaculture using yeasts containing bioactive proteins
US6934823B2 (en) * 2001-03-29 2005-08-23 Intel Corporation Method and apparatus for handling memory read return data from different time domains
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US7263148B2 (en) * 2001-04-20 2007-08-28 Mastek International Source synchronous CDMA bus interface
US8391039B2 (en) * 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
KR100412130B1 (ko) 2001-05-25 2003-12-31 주식회사 하이닉스반도체 램버스 디램의 출력전류 제어회로
US6532162B2 (en) 2001-05-26 2003-03-11 Intel Corporation Reference plane of integrated circuit packages
KR100434270B1 (ko) * 2001-05-30 2004-06-04 엘지전자 주식회사 가전기기 네트워크 제어시스템
ITMI20011150A1 (it) * 2001-05-30 2002-11-30 St Microelectronics Srl Multiplatore di colonna per memorie a semiconduttore
DE10126610B4 (de) * 2001-05-31 2007-11-29 Infineon Technologies Ag Speichermodul und Verfahren zum Testen eines Halbleiterchips
US20020191621A1 (en) * 2001-06-14 2002-12-19 Cypress Semiconductor Corp. Programmable protocol processing engine for network packet devices
US20020194363A1 (en) * 2001-06-14 2002-12-19 Cypress Semiconductor Corp. Programmable protocol processing engine for network packet devices
US20030023492A1 (en) * 2001-06-20 2003-01-30 John Riordan Method and system for collecting and processing marketing data
US10031733B2 (en) 2001-06-20 2018-07-24 Scientia Sol Mentis Ag Method for processing data
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6710616B1 (en) * 2001-07-30 2004-03-23 Lsi Logic Corporation Wafer level dynamic burn-in
KR100422585B1 (ko) * 2001-08-08 2004-03-12 주식회사 하이닉스반도체 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법
US6806728B2 (en) * 2001-08-15 2004-10-19 Rambus, Inc. Circuit and method for interfacing to a bus channel
US7941056B2 (en) 2001-08-30 2011-05-10 Micron Technology, Inc. Optical interconnect in high-speed memory systems
US6724665B2 (en) 2001-08-31 2004-04-20 Matrix Semiconductor, Inc. Memory device and method for selectable sub-array activation
US6735546B2 (en) 2001-08-31 2004-05-11 Matrix Semiconductor, Inc. Memory device and method for temperature-based control over write and/or read operations
US7107374B1 (en) 2001-09-05 2006-09-12 Xilinx, Inc. Method for bus mastering for devices resident in configurable system logic
JP4000028B2 (ja) * 2001-09-18 2007-10-31 株式会社東芝 同期型半導体記憶装置
DE10147138B4 (de) * 2001-09-25 2009-01-22 Qimonda Ag Verfahren zur Integration von imperfekten Halbleiterspeichereinrichtungen in Datenverarbeitungsvorrichtungen
JP3959264B2 (ja) * 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
JP4308461B2 (ja) * 2001-10-05 2009-08-05 ラムバス・インコーポレーテッド 半導体記憶装置
US20030074434A1 (en) * 2001-10-11 2003-04-17 Jason James L. Determination of message source in network communications
WO2003036850A1 (en) * 2001-10-22 2003-05-01 Rambus Inc. Phase adjustment apparatus and method for a memory device signaling system
US6542416B1 (en) 2001-11-02 2003-04-01 Rambus Inc. Methods and arrangements for conditionally enforcing CAS latencies in memory devices
US6838712B2 (en) * 2001-11-26 2005-01-04 Micron Technology, Inc. Per-bit set-up and hold time adjustment for double-data rate synchronous DRAM
US20030101312A1 (en) * 2001-11-26 2003-05-29 Doan Trung T. Machine state storage apparatus and method
KR100557550B1 (ko) 2001-12-21 2006-03-03 주식회사 하이닉스반도체 클럭 동기 회로
JP4204226B2 (ja) * 2001-12-28 2009-01-07 日本テキサス・インスツルメンツ株式会社 デバイス識別方法、データ伝送方法、デバイス識別子付与装置、並びにデバイス
US7099922B2 (en) * 2002-01-23 2006-08-29 International Business Machines Corporation Method and system for simultaneous management of multiple tokens on a communication ring
US7101770B2 (en) 2002-01-30 2006-09-05 Micron Technology, Inc. Capacitive techniques to reduce noise in high speed interconnections
US7698230B1 (en) * 2002-02-15 2010-04-13 ContractPal, Inc. Transaction architecture utilizing transaction policy statements
KR100412142B1 (ko) * 2002-02-26 2003-12-31 주식회사 하이닉스반도체 패킷 전송 방식의 반도체 메모리 장치에서 스페셜 모드를구현하는 회로
US7174401B2 (en) 2002-02-28 2007-02-06 Lsi Logic Corporation Look ahead split release for a data bus
TWI235919B (en) * 2002-03-05 2005-07-11 Via Tech Inc Data-transmission control method
US6751113B2 (en) * 2002-03-07 2004-06-15 Netlist, Inc. Arrangement of integrated circuits in a memory module
US7235457B2 (en) 2002-03-13 2007-06-26 Micron Technology, Inc. High permeability layered films to reduce noise in high speed interconnects
CA2422224A1 (en) 2002-03-15 2003-09-15 Affymetrix, Inc. System, method, and product for scanning of biological materials
US9170812B2 (en) 2002-03-21 2015-10-27 Pact Xpp Technologies Ag Data processing system having integrated pipelined array data processor
US6922091B2 (en) 2002-09-03 2005-07-26 Rambus Inc. Locked loop circuit with clock hold function
US6952123B2 (en) 2002-03-22 2005-10-04 Rambus Inc. System with dual rail regulated locked loop
US6759881B2 (en) * 2002-03-22 2004-07-06 Rambus Inc. System with phase jumping locked loop circuit
US6911853B2 (en) * 2002-03-22 2005-06-28 Rambus Inc. Locked loop with dual rail regulation
US7135903B2 (en) * 2002-09-03 2006-11-14 Rambus Inc. Phase jumping locked loop circuit
FR2838006B1 (fr) * 2002-04-02 2004-11-12 St Microelectronics Sa Dispositif et procede pour synchroniser un echange de donnees avec un organe distant
US6563730B1 (en) 2002-04-09 2003-05-13 National Semiconductor Corporation Low power static RAM architecture
US6762961B2 (en) * 2002-04-16 2004-07-13 Sun Microsystems, Inc. Variable delay compensation for data-dependent mismatch in characteristic of opposing devices of a sense amplifier
US7231306B1 (en) * 2002-04-30 2007-06-12 Rambus Inc. Method and apparatus for calibrating static timing offsets across multiple outputs
US6948019B2 (en) * 2002-04-30 2005-09-20 Lsi Logic Corporation Apparatus for arbitrating non-queued split master devices on a data bus
US7020208B1 (en) 2002-05-03 2006-03-28 Pericom Semiconductor Corp. Differential clock signals encoded with data
US7133972B2 (en) * 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
KR100437467B1 (ko) * 2002-07-03 2004-06-23 삼성전자주식회사 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템
US6944091B2 (en) * 2002-07-10 2005-09-13 Samsung Electronics Co., Ltd. Latency control circuit and method of latency control
KR100486250B1 (ko) * 2002-07-10 2005-05-03 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어 회로 및 그 방법
US7298667B2 (en) * 2002-07-10 2007-11-20 Samsung Electronic Co., Ltd. Latency control circuit and method of latency control
US7149824B2 (en) * 2002-07-10 2006-12-12 Micron Technology, Inc. Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction
US7362800B1 (en) 2002-07-12 2008-04-22 Rambus Inc. Auto-configured equalizer
US7292629B2 (en) 2002-07-12 2007-11-06 Rambus Inc. Selectable-tap equalizer
US8861667B1 (en) 2002-07-12 2014-10-14 Rambus Inc. Clock data recovery circuit with equalizer clock calibration
US7200024B2 (en) * 2002-08-02 2007-04-03 Micron Technology, Inc. System and method for optically interconnecting memory devices
US7117316B2 (en) * 2002-08-05 2006-10-03 Micron Technology, Inc. Memory hub and access method having internal row caching
US7254331B2 (en) * 2002-08-09 2007-08-07 Micron Technology, Inc. System and method for multiple bit optical data transmission in memory systems
US7149874B2 (en) 2002-08-16 2006-12-12 Micron Technology, Inc. Memory hub bypass circuit and method
US7124260B2 (en) * 2002-08-26 2006-10-17 Micron Technology, Inc. Modified persistent auto precharge command protocol system and method for memory devices
US7081896B1 (en) * 2002-08-27 2006-07-25 Nvidia Corporation Memory request timing randomizer
US7836252B2 (en) 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US6820181B2 (en) * 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
US6711051B1 (en) 2002-09-05 2004-03-23 National Semiconductor Corporation Static RAM architecture with bit line partitioning
US7394284B2 (en) 2002-09-06 2008-07-01 Pact Xpp Technologies Ag Reconfigurable sequencer structure
US7102907B2 (en) * 2002-09-09 2006-09-05 Micron Technology, Inc. Wavelength division multiplexed memory module, memory system and method
US20040054864A1 (en) * 2002-09-13 2004-03-18 Jameson Neil Andrew Memory controller
US20040064686A1 (en) * 2002-09-30 2004-04-01 Miller Gregory L. Method and apparatus for marking current memory configuration
US6859434B2 (en) 2002-10-01 2005-02-22 Comsys Communication & Signal Processing Ltd. Data transfer scheme in a communications system incorporating multiple processing elements
US6982926B2 (en) * 2002-10-04 2006-01-03 Pgs Americas, Inc. Apparatus and method for bubble shielding towed marine cable
US20040081179A1 (en) * 2002-10-23 2004-04-29 Gregorcyk Arthur J. Method and system for selecting between serial storage buses using data signals of the buses
JP3773195B2 (ja) * 2002-10-25 2006-05-10 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリモジュール、情報処理装置、メモリモジュールに関する初期設定方法、並びにプログラム
US6879526B2 (en) * 2002-10-31 2005-04-12 Ring Technology Enterprises Llc Methods and apparatus for improved memory access
US7197662B2 (en) * 2002-10-31 2007-03-27 Ring Technology Enterprises, Llc Methods and systems for a storage system
US7707351B2 (en) * 2002-10-31 2010-04-27 Ring Technology Enterprises Of Texas, Llc Methods and systems for an identifier-based memory section
US7415565B2 (en) * 2002-10-31 2008-08-19 Ring Technology Enterprises, Llc Methods and systems for a storage system with a program-controlled switch for routing data
US6954394B2 (en) * 2002-11-27 2005-10-11 Matrix Semiconductor, Inc. Integrated circuit and method for selecting a set of memory-cell-layer-dependent or temperature-dependent operating conditions
US7051229B2 (en) * 2002-12-03 2006-05-23 Alcatel Canada Inc. Logical bus overlay for increasing the existing system bus data rate
KR100506062B1 (ko) * 2002-12-18 2005-08-05 주식회사 하이닉스반도체 복합형 메모리 장치
KR100506448B1 (ko) * 2002-12-27 2005-08-08 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 이용한 인터리브 제어 장치
US7362697B2 (en) * 2003-01-09 2008-04-22 International Business Machines Corporation Self-healing chip-to-chip interface
WO2004063906A2 (en) * 2003-01-13 2004-07-29 Rambus Inc. Coded write masking
US6826663B2 (en) * 2003-01-13 2004-11-30 Rambus Inc. Coded write masking
DE10302128B3 (de) * 2003-01-21 2004-09-09 Infineon Technologies Ag Pufferverstärkeranordnung
KR100507367B1 (ko) * 2003-01-24 2005-08-05 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 이용한 직렬 버스 제어 장치
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
DE10307548A1 (de) * 2003-02-21 2004-09-09 Infineon Technologies Ag Synchrones Speichersystem sowie Verfahren und Protokoll zur Kommunikation in einem synchronen Speichersystem
JP2004259318A (ja) * 2003-02-24 2004-09-16 Renesas Technology Corp 同期型半導体記憶装置
JP2004265265A (ja) * 2003-03-04 2004-09-24 Matsushita Electric Ind Co Ltd データ転送制御装置
CN100337269C (zh) * 2003-04-08 2007-09-12 华为技术有限公司 一种语音包汇聚转发实体和编解码实体配合的方法
US20050044174A1 (en) * 2003-04-11 2005-02-24 Sun Microsystems, Inc. Multi-node computer system where active devices selectively initiate certain transactions using remote-type address packets
US7234099B2 (en) * 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
US6741111B1 (en) 2003-04-21 2004-05-25 Pericom Semiconductor Corp. Data register for buffering double-data-rate DRAMs with reduced data-input-path power consumption
US7028155B2 (en) * 2003-04-22 2006-04-11 Hewlett-Packard Development Company, L.P. Master-slave data management system and method
US6996785B1 (en) 2003-04-25 2006-02-07 Universal Network Machines, Inc . On-chip packet-based interconnections using repeaters/routers
US7287143B2 (en) * 2003-04-30 2007-10-23 Hynix Semiconductor Inc. Synchronous memory device having advanced data align circuit
US7266679B2 (en) * 2003-05-01 2007-09-04 Dell Products L.P. System and method for reducing instability in an information handling system
US20040225944A1 (en) * 2003-05-09 2004-11-11 Brueggen Christopher M. Systems and methods for processing an error correction code word for storage in memory components
US7392347B2 (en) * 2003-05-10 2008-06-24 Hewlett-Packard Development Company, L.P. Systems and methods for buffering data between a coherency cache controller and memory
JP4836794B2 (ja) * 2003-05-13 2011-12-14 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド シリアルメモリインターコネクトを介して複数のメモリモジュールに接続されたホストを含むシステム
US20040232956A1 (en) * 2003-05-22 2004-11-25 Rambus Inc Synchronized clocking
DE10323415A1 (de) * 2003-05-23 2004-12-30 Infineon Technologies Ag Speicheranordnung
US6838902B1 (en) * 2003-05-28 2005-01-04 Actel Corporation Synchronous first-in/first-out block memory for a field programmable gate array
US7200787B2 (en) * 2003-06-03 2007-04-03 Intel Corporation Memory channel utilizing permuting status patterns
US7194581B2 (en) * 2003-06-03 2007-03-20 Intel Corporation Memory channel with hot add/remove
US7127629B2 (en) * 2003-06-03 2006-10-24 Intel Corporation Redriving a data signal responsive to either a sampling clock signal or stable clock signal dependent on a mode signal
US7165153B2 (en) 2003-06-04 2007-01-16 Intel Corporation Memory channel with unidirectional links
US7340537B2 (en) * 2003-06-04 2008-03-04 Intel Corporation Memory channel with redundant presence detect
US8171331B2 (en) * 2003-06-04 2012-05-01 Intel Corporation Memory channel having deskew separate from redrive
US7386768B2 (en) 2003-06-05 2008-06-10 Intel Corporation Memory channel with bit lane fail-over
US7245145B2 (en) * 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US7047385B1 (en) * 2003-06-16 2006-05-16 Cisco Technology, Inc. High-speed memory for use in networking systems
US7120727B2 (en) * 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7428644B2 (en) * 2003-06-20 2008-09-23 Micron Technology, Inc. System and method for selective memory module power management
US7260685B2 (en) * 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
US7107415B2 (en) * 2003-06-20 2006-09-12 Micron Technology, Inc. Posted write buffers and methods of posting write requests in memory modules
DE10328658A1 (de) 2003-06-26 2005-02-10 Infineon Technologies Ag Hub-Baustein für ein oder mehrere Speichermodule
DE10330593B4 (de) * 2003-07-07 2010-11-04 Qimonda Ag Integrierter Taktversorgungsbaustein für ein Speichermodul, Speichermodul, welches den integrierten Taktversorgungsbaustein umfasst, sowie Verfahren zum Betreiben des Speichermoduls unter Testbedingungen
US7356627B2 (en) * 2003-07-10 2008-04-08 Nokia Corporation Device identification
US6870749B1 (en) 2003-07-15 2005-03-22 Integrated Device Technology, Inc. Content addressable memory (CAM) devices with dual-function check bit cells that support column redundancy and check bit cells with reduced susceptibility to soft errors
US7193876B1 (en) 2003-07-15 2007-03-20 Kee Park Content addressable memory (CAM) arrays having memory cells therein with different susceptibilities to soft errors
US6987684B1 (en) 2003-07-15 2006-01-17 Integrated Device Technology, Inc. Content addressable memory (CAM) devices having multi-block error detection logic and entry selective error correction logic therein
US7389364B2 (en) * 2003-07-22 2008-06-17 Micron Technology, Inc. Apparatus and method for direct memory access in a hub-based memory system
US7428245B1 (en) * 2003-08-01 2008-09-23 Staccato Communications, Inc. Split medium access and control layer communications system
US6861884B1 (en) * 2003-08-04 2005-03-01 Rambus Inc. Phase synchronization for wide area integrated circuits
US7317415B2 (en) 2003-08-08 2008-01-08 Affymetrix, Inc. System, method, and product for scanning of biological materials employing dual analog integrators
US7210059B2 (en) * 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US7133991B2 (en) * 2003-08-20 2006-11-07 Micron Technology, Inc. Method and system for capturing and bypassing memory transactions in a hub-based memory system
US20050050237A1 (en) * 2003-08-28 2005-03-03 Jeddeloh Joseph M. Memory module and method having on-board data search capabilities and processor-based system using such memory modules
US7136958B2 (en) 2003-08-28 2006-11-14 Micron Technology, Inc. Multiple processor system and method including multiple memory hub modules
US7084894B2 (en) * 2003-09-12 2006-08-01 Hewlett-Packard Development Company, L.P. Optical disc drive focusing apparatus
US7310752B2 (en) * 2003-09-12 2007-12-18 Micron Technology, Inc. System and method for on-board timing margin testing of memory modules
US7177201B1 (en) 2003-09-17 2007-02-13 Sun Microsystems, Inc. Negative bias temperature instability (NBTI) preconditioning of matched devices
US6961276B2 (en) * 2003-09-17 2005-11-01 International Business Machines Corporation Random access memory having an adaptable latency
US7194593B2 (en) * 2003-09-18 2007-03-20 Micron Technology, Inc. Memory hub with integrated non-volatile memory
US20050063506A1 (en) * 2003-09-23 2005-03-24 Sony Corporation Method and system for jitter correction
US7057958B2 (en) * 2003-09-30 2006-06-06 Sandisk Corporation Method and system for temperature compensation for memory cells with temperature-dependent behavior
US7020035B1 (en) 2003-10-10 2006-03-28 Sun Microsystems, Inc. Measuring and correcting sense amplifier and memory mismatches using NBTI
US7164612B1 (en) 2003-10-10 2007-01-16 Sun Microsystems, Inc. Test circuit for measuring sense amplifier and memory mismatches
US7120743B2 (en) * 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7234070B2 (en) * 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US7237042B2 (en) * 2003-10-29 2007-06-26 Intel Corporation Mechanism for generating a virtual identifier
US7177211B2 (en) * 2003-11-13 2007-02-13 Intel Corporation Memory channel test fixture and method
US7065666B2 (en) * 2003-11-13 2006-06-20 Micron Technology, Inc. Apparatus and method for generating a delayed clock signal
US7243205B2 (en) * 2003-11-13 2007-07-10 Intel Corporation Buffered memory module with implicit to explicit memory command expansion
US7219294B2 (en) * 2003-11-14 2007-05-15 Intel Corporation Early CRC delivery for partial frame
US7143207B2 (en) * 2003-11-14 2006-11-28 Intel Corporation Data accumulation between data path having redrive circuit and memory device
US7447953B2 (en) 2003-11-14 2008-11-04 Intel Corporation Lane testing with variable mapping
JP2005182872A (ja) * 2003-12-17 2005-07-07 Toshiba Corp 不揮発性半導体記憶装置
US7304875B1 (en) 2003-12-17 2007-12-04 Integrated Device Technology. Inc. Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same
JP4741226B2 (ja) * 2003-12-25 2011-08-03 株式会社日立製作所 半導体メモリモジュール、およびメモリシステム
JP2005190036A (ja) * 2003-12-25 2005-07-14 Hitachi Ltd 記憶制御装置及び記憶制御装置の制御方法
US7330992B2 (en) 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7631138B2 (en) * 2003-12-30 2009-12-08 Sandisk Corporation Adaptive mode switching of flash memory address mapping based on host usage characteristics
US8504798B2 (en) * 2003-12-30 2013-08-06 Sandisk Technologies Inc. Management of non-volatile memory systems having large erase blocks
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
KR100558557B1 (ko) * 2004-01-20 2006-03-10 삼성전자주식회사 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에따른 데이터 샘플링 회로
US7042777B2 (en) * 2004-01-28 2006-05-09 Infineon Technologies Ag Memory device with non-variable write latency
US20050018495A1 (en) * 2004-01-29 2005-01-27 Netlist, Inc. Arrangement of integrated circuits in a memory module
US7188219B2 (en) 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
US7788451B2 (en) 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7181584B2 (en) * 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
US7412574B2 (en) 2004-02-05 2008-08-12 Micron Technology, Inc. System and method for arbitration of memory responses in a hub-based memory system
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7366864B2 (en) 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US7257683B2 (en) * 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
US7120723B2 (en) 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US7447240B2 (en) * 2004-03-29 2008-11-04 Micron Technology, Inc. Method and system for synchronizing communications links in a hub-based memory system
US7213082B2 (en) 2004-03-29 2007-05-01 Micron Technology, Inc. Memory hub and method for providing memory sequencing hints
WO2005093895A1 (ja) 2004-03-29 2005-10-06 Nec Corporation データ伝送装置、データ伝送用線路及びデータ伝送方法
US6980042B2 (en) * 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7590797B2 (en) 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7142479B2 (en) * 2004-04-19 2006-11-28 Nokia Corporation Addressing data within dynamic random access memory
TWI252409B (en) * 2004-04-26 2006-04-01 Sunplus Technology Co Ltd Enhanced expandable time-sharing bus device
US7162567B2 (en) * 2004-05-14 2007-01-09 Micron Technology, Inc. Memory hub and method for memory sequencing
US7222213B2 (en) * 2004-05-17 2007-05-22 Micron Technology, Inc. System and method for communicating the synchronization status of memory modules during initialization of the memory modules
US20050259692A1 (en) * 2004-05-19 2005-11-24 Zerbe Jared L Crosstalk minimization in serial link systems
DE102004025984A1 (de) * 2004-05-26 2005-12-15 Sms Demag Ag Verfahren und Einrichtung für die Montage und für Funktionsprüfung von Walzarmaturen in Walzgerüsten oder in Walzstraßen, wie bspw. Tandemwalzstraßen
US7363419B2 (en) * 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
US7212423B2 (en) * 2004-05-31 2007-05-01 Intel Corporation Memory agent core clock aligned to lane
US7310748B2 (en) * 2004-06-04 2007-12-18 Micron Technology, Inc. Memory hub tester interface and method for use thereof
US7519788B2 (en) 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
JP4610235B2 (ja) * 2004-06-07 2011-01-12 ルネサスエレクトロニクス株式会社 階層型モジュール
US20060004953A1 (en) * 2004-06-30 2006-01-05 Vogt Pete D Method and apparatus for increased memory bandwidth
DE102004031715B4 (de) * 2004-06-30 2013-05-29 Globalfoundries Inc. Kombinierte On-Chip-Befehls- und Antwortdatenschnittstelle
US7383399B2 (en) * 2004-06-30 2008-06-03 Intel Corporation Method and apparatus for memory compression
DE102004032943A1 (de) * 2004-07-07 2006-02-02 Siemens Ag Verfahren zur optimierten Zugriffssteuerung eines Mikro-Controllers auf einen Schaltkreis
US7254659B2 (en) * 2004-07-26 2007-08-07 Motorola, Inc. Method of VMEbus split-read transaction
US7296129B2 (en) * 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7539800B2 (en) * 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US7224595B2 (en) * 2004-07-30 2007-05-29 International Business Machines Corporation 276-Pin buffered memory module with enhanced fault tolerance
US7389375B2 (en) * 2004-07-30 2008-06-17 International Business Machines Corporation System, method and storage medium for a multi-mode memory buffer device
US20060036826A1 (en) * 2004-07-30 2006-02-16 International Business Machines Corporation System, method and storage medium for providing a bus speed multiplier
US7287235B1 (en) * 2004-08-06 2007-10-23 Calypto Design Systems, Inc. Method of simplifying a circuit for equivalence checking
US7366942B2 (en) 2004-08-12 2008-04-29 Micron Technology, Inc. Method and apparatus for high-speed input sampling
US8190808B2 (en) 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7392331B2 (en) * 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
US7324403B2 (en) * 2004-09-24 2008-01-29 Intel Corporation Latency normalization by balancing early and late clocks
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US7254075B2 (en) 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
EP1647989A1 (en) * 2004-10-18 2006-04-19 Dialog Semiconductor GmbH Dynamical adaption of memory sense electronics
US7299313B2 (en) * 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7441060B2 (en) 2004-10-29 2008-10-21 International Business Machines Corporation System, method and storage medium for providing a service interface to a memory system
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7277988B2 (en) 2004-10-29 2007-10-02 International Business Machines Corporation System, method and storage medium for providing data caching and data compression in a memory subsystem
US7395476B2 (en) * 2004-10-29 2008-07-01 International Business Machines Corporation System, method and storage medium for providing a high speed test interface to a memory subsystem
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7305574B2 (en) * 2004-10-29 2007-12-04 International Business Machines Corporation System, method and storage medium for bus calibration in a memory subsystem
US7356737B2 (en) * 2004-10-29 2008-04-08 International Business Machines Corporation System, method and storage medium for testing a memory module
US7310704B1 (en) * 2004-11-02 2007-12-18 Symantec Operating Corporation System and method for performing online backup and restore of volume configuration information
JP4419074B2 (ja) * 2004-11-15 2010-02-24 エルピーダメモリ株式会社 半導体記憶装置
US7536666B1 (en) * 2004-11-19 2009-05-19 Xilinx, Inc. Integrated circuit and method of routing a clock signal in an integrated circuit
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US7301838B2 (en) * 2004-12-13 2007-11-27 Innovative Silicon S.A. Sense amplifier circuitry and architecture to write data into and/or read from memory cells
US7218570B2 (en) * 2004-12-17 2007-05-15 Sandisk 3D Llc Apparatus and method for memory operations using address-dependent conditions
US20060164909A1 (en) * 2005-01-24 2006-07-27 International Business Machines Corporation System, method and storage medium for providing programmable delay chains for a memory system
US20060168407A1 (en) * 2005-01-26 2006-07-27 Micron Technology, Inc. Memory hub system and method having large virtual page size
US20060179191A1 (en) * 2005-02-10 2006-08-10 Young David W Covert channel firewall
JP2006285602A (ja) * 2005-03-31 2006-10-19 Nec Corp メモリシステム、情報処理機器、データ転送方法、プログラム、記録媒体
US7702839B2 (en) 2005-04-12 2010-04-20 Nokia Corporation Memory interface for volatile and non-volatile memory devices
US20060248305A1 (en) * 2005-04-13 2006-11-02 Wayne Fang Memory device having width-dependent output latency
US7184327B2 (en) * 2005-04-14 2007-02-27 Micron Technology, Inc. System and method for enhanced mode register definitions
KR100670656B1 (ko) * 2005-06-09 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 장치
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US7590796B2 (en) * 2006-07-31 2009-09-15 Metaram, Inc. System and method for power management in memory systems
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US7580312B2 (en) 2006-07-31 2009-08-25 Metaram, Inc. Power saving system and method for use with a plurality of memory circuits
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US7386656B2 (en) * 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US20080126690A1 (en) * 2006-02-09 2008-05-29 Rajan Suresh N Memory module with memory stack
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
KR101318116B1 (ko) * 2005-06-24 2013-11-14 구글 인코포레이티드 집적 메모리 코어 및 메모리 인터페이스 회로
US20080028136A1 (en) * 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US20080082763A1 (en) * 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8041881B2 (en) * 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
KR100674978B1 (ko) * 2005-06-27 2007-01-29 삼성전자주식회사 반도체 장치의 일부 어드레스 핀의 터미네이션 값을조절하는 방법 및 이를 이용한 반도체 장치
US7872892B2 (en) 2005-07-05 2011-01-18 Intel Corporation Identifying and accessing individual memory devices in a memory channel
KR100615580B1 (ko) * 2005-07-05 2006-08-25 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 입출력 방법과이를 구비한 메모리 시스템
US7660183B2 (en) * 2005-08-01 2010-02-09 Rambus Inc. Low power memory device
WO2007028109A2 (en) 2005-09-02 2007-03-08 Metaram, Inc. Methods and apparatus of stacking drams
US7519888B2 (en) 2005-09-12 2009-04-14 Virage Logic Corporation Input-output device testing
US7616036B1 (en) 2005-09-12 2009-11-10 Virage Logic Corporation Programmable strobe and clock generator
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7464225B2 (en) * 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US7562271B2 (en) * 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US7403446B1 (en) * 2005-09-27 2008-07-22 Cypress Semiconductor Corporation Single late-write for standard synchronous SRAMs
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
TWI543185B (zh) 2005-09-30 2016-07-21 考文森智財管理公司 具有輸出控制之記憶體及其系統
US7478259B2 (en) 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
KR100668498B1 (ko) * 2005-11-09 2007-01-12 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력장치 및 방법
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7679401B1 (en) * 2005-12-01 2010-03-16 Tabula, Inc. User registers implemented with routing circuits in a configurable IC
JP4799157B2 (ja) 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
WO2007099447A2 (en) * 2006-03-02 2007-09-07 Nokia Corporation Method and system for flexible burst length control
US7404055B2 (en) 2006-03-28 2008-07-22 Intel Corporation Memory transfer with early access to critical portion
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US7681102B2 (en) * 2006-04-03 2010-03-16 Qlogic, Corporation Byte level protection in PCI-Express devices
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
JP5065618B2 (ja) * 2006-05-16 2012-11-07 株式会社日立製作所 メモリモジュール
US7636813B2 (en) 2006-05-22 2009-12-22 International Business Machines Corporation Systems and methods for providing remote pre-fetch buffers
US7594055B2 (en) * 2006-05-24 2009-09-22 International Business Machines Corporation Systems and methods for providing distributed technology independent memory controllers
US7640386B2 (en) 2006-05-24 2009-12-29 International Business Machines Corporation Systems and methods for providing memory modules with multiple hub devices
US7283414B1 (en) 2006-05-24 2007-10-16 Sandisk 3D Llc Method for improving the precision of a temperature-sensor circuit
US7584336B2 (en) 2006-06-08 2009-09-01 International Business Machines Corporation Systems and methods for providing data modification operations in memory subsystems
US20070300077A1 (en) * 2006-06-26 2007-12-27 Seshadri Mani Method and apparatus for biometric verification of secondary authentications
US7617367B2 (en) * 2006-06-27 2009-11-10 International Business Machines Corporation Memory system including a two-on-one link memory subsystem interconnection
US20080028137A1 (en) * 2006-07-31 2008-01-31 Schakel Keith R Method and Apparatus For Refresh Management of Memory Modules
US20080028135A1 (en) * 2006-07-31 2008-01-31 Metaram, Inc. Multiple-component memory interface system and method
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US20080025136A1 (en) * 2006-07-31 2008-01-31 Metaram, Inc. System and method for storing at least a portion of information received in association with a first operation for use in performing a second operation
US7493439B2 (en) 2006-08-01 2009-02-17 International Business Machines Corporation Systems and methods for providing performance monitoring in a memory system
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7581073B2 (en) 2006-08-09 2009-08-25 International Business Machines Corporation Systems and methods for providing distributed autonomous power management in a memory system
US7587559B2 (en) * 2006-08-10 2009-09-08 International Business Machines Corporation Systems and methods for memory module power management
US7539842B2 (en) 2006-08-15 2009-05-26 International Business Machines Corporation Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables
US7490217B2 (en) 2006-08-15 2009-02-10 International Business Machines Corporation Design structure for selecting memory busses according to physical memory organization information stored in virtual address translation tables
US20080059748A1 (en) * 2006-08-31 2008-03-06 Nokia Corporation Method, mobile device, system and software for a write method with burst stop and data masks
US8098784B2 (en) * 2006-09-05 2012-01-17 International Business Machines Corporation Systems, methods and computer program products for high speed data transfer using a plurality of external clock signals
US7613265B2 (en) * 2006-09-05 2009-11-03 International Business Machines Corporation Systems, methods and computer program products for high speed data transfer using an external clock signal
US7757064B2 (en) * 2006-09-07 2010-07-13 Infineon Technologies Ag Method and apparatus for sending data from a memory
JP4328790B2 (ja) * 2006-09-13 2009-09-09 Ｏｋｉセミコンダクタ株式会社 半導体集積回路
US7483334B2 (en) * 2006-09-26 2009-01-27 Micron Technology, Inc. Interleaved input signal path for multiplexed input
JP4823009B2 (ja) * 2006-09-29 2011-11-24 株式会社東芝 メモリカード及びホスト機器
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7477522B2 (en) * 2006-10-23 2009-01-13 International Business Machines Corporation High density high reliability memory module with a fault tolerant address and command bus
US7546397B2 (en) * 2006-10-24 2009-06-09 Intersil Americas Inc. Systems and methods for allowing multiple devices to share the same serial lines
US7715251B2 (en) * 2006-10-25 2010-05-11 Hewlett-Packard Development Company, L.P. Memory access strobe configuration system and process
KR101441225B1 (ko) * 2006-12-06 2014-09-17 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 혼합된 유형의 메모리 장치를 동작시키는 시스템 및 방법
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8331361B2 (en) * 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8271758B2 (en) 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US7925854B2 (en) * 2006-12-06 2011-04-12 Mosaid Technologies Incorporated System and method of operating memory devices of mixed type
US7853727B2 (en) * 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US8433874B2 (en) * 2006-12-06 2013-04-30 Mosaid Technologies Incorporated Address assignment and type recognition of serially interconnected memory devices of mixed type
US20080137470A1 (en) * 2006-12-07 2008-06-12 Josef Schnell Memory with data clock receiver and command/address clock receiver
US7990724B2 (en) 2006-12-19 2011-08-02 Juhasz Paul R Mobile motherboard
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US7606988B2 (en) 2007-01-29 2009-10-20 International Business Machines Corporation Systems and methods for providing a dynamic memory bank page policy
US7603526B2 (en) * 2007-01-29 2009-10-13 International Business Machines Corporation Systems and methods for providing dynamic memory pre-fetch
US7609562B2 (en) * 2007-01-31 2009-10-27 Intel Corporation Configurable device ID in non-volatile memory
US8010710B2 (en) * 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
US7639557B1 (en) 2007-03-05 2009-12-29 Altera Corporation Configurable random-access-memory circuitry
US7778074B2 (en) * 2007-03-23 2010-08-17 Sigmatel, Inc. System and method to control one time programmable memory
EP4198751A1 (en) 2007-04-12 2023-06-21 Rambus Inc. Memory system with point-to point request interconnect
GB2463806B (en) 2007-05-08 2012-07-18 Scanimetrics Inc Ultra high speed signal transmission/reception
WO2008154625A2 (en) 2007-06-12 2008-12-18 Rambus Inc. In-dram cycle-based levelization
US20080320192A1 (en) * 2007-06-19 2008-12-25 Sundaram Chinthamani Front side bus performance using an early defer-reply mechanism
JP4890369B2 (ja) * 2007-07-10 2012-03-07 エルピーダメモリ株式会社 デューティ検知回路及びこれを用いたｄｌｌ回路、半導体記憶装置、並びに、データ処理システム
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8259884B2 (en) * 2007-07-20 2012-09-04 Blue Danube Labs, Inc. Method and system for multi-point signal generation with phase synchronized local carriers
US8068357B2 (en) * 2007-09-05 2011-11-29 Rambus Inc. Memory controller with multi-modal reference pad
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US7602631B2 (en) * 2007-09-18 2009-10-13 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US7602632B2 (en) * 2007-09-18 2009-10-13 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US7567473B2 (en) 2007-09-18 2009-07-28 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US7764533B2 (en) * 2007-09-18 2010-07-27 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US8898368B2 (en) * 2007-11-07 2014-11-25 Inphi Corporation Redriven/retimed registered dual inline memory module
US8332932B2 (en) * 2007-12-07 2012-12-11 Scout Analytics, Inc. Keystroke dynamics authentication techniques
US7523379B1 (en) * 2008-03-31 2009-04-21 International Business Machines Corporation Method for time-delayed data protection
TWI373714B (en) * 2008-04-02 2012-10-01 Novatek Microelectronics Corp Electronic device for contention detection of bidirectional bus and related method
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8787060B2 (en) 2010-11-03 2014-07-22 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
WO2010064292A1 (ja) * 2008-12-01 2010-06-10 パイオニア株式会社 データ処理装置、そのシステム、その方法、そのプログラム、および、そのプログラムを記録した記録媒体
US8122159B2 (en) 2009-01-16 2012-02-21 Allegro Microsystems, Inc. Determining addresses of electrical components arranged in a daisy chain
US9105323B2 (en) * 2009-01-23 2015-08-11 Micron Technology, Inc. Memory device power managers and methods
US8264903B1 (en) 2009-05-05 2012-09-11 Netlist, Inc. Systems and methods for refreshing a memory module
KR101003150B1 (ko) * 2009-05-14 2010-12-21 주식회사 하이닉스반도체 어드레스 시프트 회로 및 방법
JP2010271841A (ja) * 2009-05-20 2010-12-02 Mitsubishi Electric Corp クロック信号同期回路
US9767342B2 (en) 2009-05-22 2017-09-19 Affymetrix, Inc. Methods and devices for reading microarrays
JP5449032B2 (ja) 2009-05-28 2014-03-19 パナソニック株式会社 メモリシステム
US8046628B2 (en) 2009-06-05 2011-10-25 Micron Technology, Inc. Failure recovery memory devices and methods
EP2441007A1 (en) 2009-06-09 2012-04-18 Google, Inc. Programming of dimm termination resistance values
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
US20110019760A1 (en) * 2009-07-21 2011-01-27 Rambus Inc. Methods and Systems for Reducing Supply and Termination Noise
US7893739B1 (en) * 2009-08-27 2011-02-22 Altera Corporation Techniques for providing multiple delay paths in a delay circuit
US8461782B2 (en) * 2009-08-27 2013-06-11 Allegro Microsystems, Llc Linear or rotational motor driver identification
US8130016B2 (en) * 2009-08-27 2012-03-06 Altera Corporation Techniques for providing reduced duty cycle distortion
US20110161428A1 (en) * 2009-12-28 2011-06-30 Ezpnp Technologies Corp. Two-way data and resources sharing method
EP2341445B1 (en) * 2009-12-30 2017-09-06 Intel Deutschland GmbH Method for high speed data transfer
CN102812518B (zh) 2010-01-28 2015-10-21 惠普发展公司，有限责任合伙企业 存储器存取方法和装置
US8938589B2 (en) 2010-01-28 2015-01-20 Hewlett-Packard Development Company, L. P. Interface methods and apparatus for memory devices using arbitration
US8335879B2 (en) * 2010-04-29 2012-12-18 Hewlett-Packard Development Company, L.P. Node differentiation in multi-node electronic systems
US8495327B2 (en) 2010-06-04 2013-07-23 Nvidia Corporation Memory device synchronization
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8582338B1 (en) 2010-08-31 2013-11-12 Netlogic Microsystems, Inc. Ternary content addressable memory cell having single transistor pull-down stack
US8553441B1 (en) 2010-08-31 2013-10-08 Netlogic Microsystems, Inc. Ternary content addressable memory cell having two transistor pull-down stack
US8625320B1 (en) 2010-08-31 2014-01-07 Netlogic Microsystems, Inc. Quaternary content addressable memory cell having one transistor pull-down stack
US8848438B2 (en) * 2010-10-05 2014-09-30 Stec, Inc. Asymmetric log-likelihood ratio for MLC flash channel
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US8837188B1 (en) 2011-06-23 2014-09-16 Netlogic Microsystems, Inc. Content addressable memory row having virtual ground and charge sharing
US8773880B2 (en) 2011-06-23 2014-07-08 Netlogic Microsystems, Inc. Content addressable memory array having virtual ground nodes
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US9146867B2 (en) 2011-10-31 2015-09-29 Hewlett-Packard Development Company, L.P. Methods and apparatus to access memory using runtime characteristics
US9712453B1 (en) * 2012-03-26 2017-07-18 Amazon Technologies, Inc. Adaptive throttling for shared resources
JP2013222364A (ja) * 2012-04-18 2013-10-28 Renesas Electronics Corp 信号処理回路
US9129071B2 (en) * 2012-10-24 2015-09-08 Texas Instruments Incorporated Coherence controller slot architecture allowing zero latency write commit
US9582451B2 (en) * 2013-02-01 2017-02-28 Infineon Technologies Ag Receiver architecture
US8723329B1 (en) * 2013-03-15 2014-05-13 Invensas Corporation In-package fly-by signaling
WO2015017356A1 (en) 2013-07-27 2015-02-05 Netlist, Inc. Memory module with local synchronization
TWI647307B (zh) 2013-09-24 2019-01-11 美國華盛頓大學商業中心 橋粒黏蛋白２（ｄｓｇ２）之結合蛋白及其用途
KR101816944B1 (ko) * 2013-10-02 2018-01-09 엘에스산전 주식회사 UART Ring 통신의 ID 자동 설정방법
US9787495B2 (en) 2014-02-18 2017-10-10 Allegro Microsystems, Llc Signaling between master and slave components using a shared communication node of the master component
US9172565B2 (en) 2014-02-18 2015-10-27 Allegro Microsystems, Llc Signaling between master and slave components using a shared communication node of the master component
WO2015167449A1 (en) * 2014-04-29 2015-11-05 Hewlett-Packard Development Company, L.P. Switches coupling volatile memory devices to a power source
KR102204391B1 (ko) 2014-08-18 2021-01-18 삼성전자주식회사 공유 가능한 ecc 셀 어레이를 갖는 메모리 장치
GB201603589D0 (en) * 2016-03-01 2016-04-13 Surecore Ltd Memory unit
AU2016416525B2 (en) * 2016-07-27 2022-04-14 Hubbell Incorporated Systems, apparatuses and methods for dual line inbound detection on a data communication bus
US10402110B2 (en) 2016-08-04 2019-09-03 Rambus Inc. Adjustable access energy and access latency memory system and devices
US10679722B2 (en) 2016-08-26 2020-06-09 Sandisk Technologies Llc Storage system with several integrated components and method for use therewith
US9721675B1 (en) * 2016-11-09 2017-08-01 Winbond Electronics Corporation Memory device having input circuit and operating method of same
FR3061383B1 (fr) 2016-12-26 2019-05-24 Stmicroelectronics (Grenoble 2) Sas Synchronisation d'un reseau de capteurs
US10057523B1 (en) 2017-02-13 2018-08-21 Alexander Krymski Image sensors and methods with multiple phase-locked loops and serializers
US10090026B2 (en) 2017-02-28 2018-10-02 Micron Technology, Inc. Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
US10210918B2 (en) 2017-02-28 2019-02-19 Micron Technology, Inc. Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
KR20180106017A (ko) * 2017-03-17 2018-10-01 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10269397B2 (en) 2017-08-31 2019-04-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals
US10170166B1 (en) * 2017-09-08 2019-01-01 Winbond Electronics Corp. Data transmission apparatus for memory and data transmission method thereof
KR20190030923A (ko) * 2017-09-15 2019-03-25 에스케이하이닉스 주식회사 에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
US10747708B2 (en) 2018-03-08 2020-08-18 Allegro Microsystems, Llc Communication system between electronic devices
US10747470B2 (en) * 2018-05-10 2020-08-18 Micron Technology, Inc. Semiconductor device with pseudo flow through scheme for power savings
TWI666638B (zh) * 2018-08-21 2019-07-21 華邦電子股份有限公司 記憶體電路及其資料位元狀態偵測器
US10861564B2 (en) 2018-10-17 2020-12-08 Winbond Electronics Corp. Memory circuit and data bit status detector thereof
JP6894459B2 (ja) 2019-02-25 2021-06-30 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリとその動作方法
JP6748760B1 (ja) 2019-05-13 2020-09-02 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10714163B2 (en) 2019-05-13 2020-07-14 Intel Corporation Methods for mitigating transistor aging to improve timing margins for memory interface signals
DE102019125493A1 (de) * 2019-09-23 2021-03-25 Infineon Technologies Ag Slaveeinrichtung, Bussystem und Verfahren
US11442494B2 (en) 2020-06-08 2022-09-13 Analog Devices, Inc. Apparatus and methods for controlling a clock signal
KR20220086785A (ko) * 2020-12-16 2022-06-24 삼성전자주식회사 트랜잭션 가속기의 동작 방법. 트랜잭션 가속기를 포함하는 컴퓨팅 장치의 동작 방법, 그리고 트랜잭션 가속기를 포함하는 컴퓨팅 장치
US11768060B2 (en) * 2021-02-18 2023-09-26 Kirsch Llc Arrow or bolt having an advanced crossbow pin and pin nock
CN113377438B (zh) * 2021-08-13 2021-11-30 沐曦集成电路(上海)有限公司 一种处理器及其数据读写方法

Family Cites Families (475)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE627616A (ko) * 1962-01-26
US3562432A (en) * 1966-11-16 1971-02-09 Communications Satellite Corp Synchronizer for time division multiple access satellite communication system
GB1262691A (en) * 1968-11-12 1972-02-02 Burroughs Corp Data processing system having current drive for transmission line
FR2044650B1 (ko) * 1969-05-16 1974-06-14 Ibm France
US3713025A (en) * 1969-12-04 1973-01-23 Avco Corp Phase slip corrector means and method for synchronization of pseudorandom generating means in multistation networks
US3691534A (en) * 1970-11-04 1972-09-12 Gen Instrument Corp Read only memory system having increased data rate with alternate data readout
US3721838A (en) * 1970-12-21 1973-03-20 Ibm Repairable semiconductor circuit element and method of manufacture
US3740723A (en) * 1970-12-28 1973-06-19 Ibm Integral hierarchical binary storage element
US3771145B1 (en) * 1971-02-01 1994-11-01 Wiener Patricia P. Integrated circuit read-only memory
US3924241A (en) * 1971-03-15 1975-12-02 Burroughs Corp Memory cycle initiation in response to the presence of the memory address
US3758761A (en) * 1971-08-17 1973-09-11 Texas Instruments Inc Self-interconnecting/self-repairable electronic systems on a slice
US3753244A (en) * 1971-08-18 1973-08-14 Ibm Yield enhancement redundancy technique
US3803562A (en) * 1972-11-21 1974-04-09 Honeywell Inf Systems Semiconductor mass memory
US3821715A (en) 1973-01-22 1974-06-28 Intel Corp Memory system for a multi chip digital computer
GB1461245A (en) * 1973-01-28 1977-01-13 Hawker Siddeley Dynamics Ltd Reliability of random access memory systems
DE2364408C3 (de) * 1973-12-22 1979-06-07 Olympia Werke Ag, 2940 Wilhelmshaven Schaltungsanordnung zur Adressierung der Speicherplätze eines aus mehreren Chips bestehenden Speichers
DE2364254B2 (de) * 1973-12-22 1976-03-18 Schaltungsanordnung fuer datenverarbeitende geraete
US3950735A (en) 1974-01-04 1976-04-13 Honeywell Information Systems, Inc. Method and apparatus for dynamically controlling read/write operations in a peripheral subsystem
US3846763A (en) 1974-01-04 1974-11-05 Honeywell Inf Systems Method and apparatus for automatic selection of translators in a data processing system
US3900837A (en) * 1974-02-04 1975-08-19 Honeywell Inf Systems Variably addressable semiconductor mass memory
US3882470A (en) * 1974-02-04 1975-05-06 Honeywell Inf Systems Multiple register variably addressable semiconductor mass memory
US4038648A (en) * 1974-06-03 1977-07-26 Chesley Gilman D Self-configurable circuit structure for achieving wafer scale integration
US3969706A (en) 1974-10-08 1976-07-13 Mostek Corporation Dynamic random access memory misfet integrated circuit
US4263650B1 (en) * 1974-10-30 1994-11-29 Motorola Inc Digital data processing system with interface adaptor having programmable monitorable control register therein
US4079448A (en) * 1975-04-07 1978-03-14 Compagnie Honeywell Bull Apparatus for synchronizing tasks on peripheral devices
US4084154A (en) 1975-05-01 1978-04-11 Burroughs Corporation Charge coupled device memory system with burst mode
US4007452A (en) * 1975-07-28 1977-02-08 Intel Corporation Wafer scale integration system
US4099231A (en) * 1975-10-01 1978-07-04 Digital Equipment Corporation Memory control system for transferring selected words in a multiple memory word exchange during one memory cycle
US4048673A (en) 1976-02-27 1977-09-13 Data General Corporation Cpu - i/o bus interface for a data processing system
US4250570B1 (en) * 1976-07-15 1996-01-02 Intel Corp Redundant memory circuit
US4206833A (en) 1976-07-15 1980-06-10 Clark Equipment Company Mobile aerial tower
JPS60816B2 (ja) 1976-12-18 1985-01-10 三洋電機株式会社 ラジオ受信機のデジタル値設定装置
GB1574468A (en) * 1976-09-30 1980-09-10 Burroughs Corp Input-output subsystem in a digital data processing system
US4494186A (en) * 1976-11-11 1985-01-15 Honeywell Information Systems Inc. Automatic data steering and data formatting mechanism
US4092665A (en) * 1976-12-29 1978-05-30 Xerox Corporation Method and means for extracting variable length data from fixed length bytes
US4047246A (en) 1977-01-10 1977-09-06 Data General Corporation I/O bus transceiver for a data processing system
US4142069A (en) * 1977-06-20 1979-02-27 The United States Of America As Represented By The Secretary Of The Army Time reference distribution technique
US4255814A (en) * 1977-07-15 1981-03-10 Motorola, Inc. Simulcast transmission system
US4333142A (en) * 1977-07-22 1982-06-01 Chesley Gilman D Self-configurable computer and memory system
US4191996A (en) * 1977-07-22 1980-03-04 Chesley Gilman D Self-configurable computer and memory system
US4398248A (en) * 1980-10-20 1983-08-09 Mcdonnell Douglas Corporation Adaptive WSI/MNOS solid state memory system
JPS5714922Y2 (ko) 1977-09-22 1982-03-27
US4426685A (en) 1978-03-20 1984-01-17 The United States Of America As Represented By The Secretary Of The Navy Solid state delay device
US4375665A (en) * 1978-04-24 1983-03-01 Texas Instruments Incorporated Eight bit standard connector bus for sixteen bit microcomputer using mirrored memory boards
US4231104A (en) 1978-04-26 1980-10-28 Teradyne, Inc. Generating timing signals
US4247817A (en) * 1978-05-15 1981-01-27 Teradyne, Inc. Transmitting electrical signals with a transmission time independent of distance between transmitter and receiver
US4205373A (en) * 1978-05-22 1980-05-27 Ncr Corporation System and method for accessing memory connected to different bus and requesting subsystem
US4183095A (en) * 1978-09-01 1980-01-08 Ncr Corporation High density memory device
US4222122A (en) 1978-11-15 1980-09-16 Everlast World's Boxing Headquarters Corp. Boxing headguard
US4234934A (en) * 1978-11-30 1980-11-18 Sperry Rand Corporation Apparatus for scaling memory addresses
US4257097A (en) 1978-12-11 1981-03-17 Bell Telephone Laboratories, Incorporated Multiprocessor system with demand assignable program paging stores
US4315308A (en) * 1978-12-21 1982-02-09 Intel Corporation Interface between a microprocessor chip and peripheral subsystems
US4249247A (en) * 1979-01-08 1981-02-03 Ncr Corporation Refresh system for dynamic RAM memory
US4222112A (en) * 1979-02-09 1980-09-09 Bell Telephone Laboratories, Incorporated Dynamic RAM organization for reducing peak current
JPS55110355A (en) * 1979-02-16 1980-08-25 Toshiba Corp Memory board and selection system for it
US4253147A (en) 1979-04-09 1981-02-24 Rockwell International Corporation Memory unit with pipelined cycle of operations
DE2915488C2 (de) * 1979-04-17 1982-05-19 Nixdorf Computer Ag, 4790 Paderborn Schaltungsanordnung zur Steuerung der Übertragung von Digital-Signalen, insbesondere PCM-Signalen, zwischen Anschlußstellen eines Zeitmultiplex-Fernmeldenetzes, insbesondere PCM-Zeitmultiplex-Fernmeldenetzes
US4250352A (en) * 1979-05-10 1981-02-10 Workman William S Sr Remote station monitoring system
US4286321A (en) * 1979-06-18 1981-08-25 International Business Machines Corporation Common bus communication system in which the width of the address field is greater than the number of lines on the bus
US4320505A (en) * 1979-07-23 1982-03-16 Bell Telephone Laboratories, Incorporated Processing apparatus for data rate reduction
JPS5634186A (en) * 1979-08-29 1981-04-06 Hitachi Ltd Bipolar memory circuit
JPS5636628A (en) 1979-09-03 1981-04-09 Asahi Optical Co Ltd Memory device in phase synchronizing type automatic exposure control mechanism
US4443864A (en) * 1979-10-09 1984-04-17 Texas Instruments Incorporated Memory system for microprocessor with multiplexed address/data bus
US4306298A (en) * 1979-10-09 1981-12-15 Texas Instruments Incorporated Memory system for microprocessor with multiplexed address/data bus
JPS5669056A (en) 1979-11-08 1981-06-10 Fanuc Ltd Robot-equipped machining center
US4330852A (en) 1979-11-23 1982-05-18 Texas Instruments Incorporated Semiconductor read/write memory array having serial access
US4322635A (en) 1979-11-23 1982-03-30 Texas Instruments Incorporated High speed serial shift register for MOS integrated circuit
DE2948159C2 (de) 1979-11-29 1983-10-27 Siemens AG, 1000 Berlin und 8000 München Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen
JPS5682961U (ko) 1979-12-01 1981-07-04
JPS5682961A (en) 1979-12-11 1981-07-07 Fujitsu Ltd Memory control system
DE2952056C2 (de) * 1979-12-22 1981-11-26 Hewlett-Packard GmbH, 7030 Böblingen Schreib- und Leseschaltung für einen Speicher mit wahlfreiem Zugriff
US4338569A (en) 1980-03-11 1982-07-06 Control Data Corporation Delay lock loop
US4348754A (en) * 1980-05-15 1982-09-07 Ampex Corporation Digital delay for high quality audio use
GB2077468B (en) 1980-06-04 1984-10-24 Hitachi Ltd Multi-computer system with plural serial bus loops
JPS5714922A (en) 1980-07-02 1982-01-26 Hitachi Ltd Storage device
US4468738A (en) * 1980-07-16 1984-08-28 Ford Aerospace & Communications Corporation Bus access arbitration using unitary arithmetic resolution logic and unique logical addresses of competing processors
US4385350A (en) * 1980-07-16 1983-05-24 Ford Aerospace & Communications Corporation Multiprocessor system having distributed priority resolution circuitry
US4360870A (en) * 1980-07-30 1982-11-23 International Business Machines Corporation Programmable I/O device identification
US4373183A (en) * 1980-08-20 1983-02-08 Ibm Corporation Bus interface units sharing a common bus using distributed control for allocation of the bus
US4379222A (en) 1980-08-21 1983-04-05 Ncr Corporation High speed shift register
US4355376A (en) * 1980-09-30 1982-10-19 Burroughs Corporation Apparatus and method for utilizing partially defective memory devices
JPS5764895U (ko) * 1980-10-03 1982-04-17
US4408272A (en) 1980-11-03 1983-10-04 Bell Telephone Laboratories, Incorporated Data control circuit
DE3069679D1 (en) 1980-12-08 1985-01-03 Ibm Method of transmitting information between stations attached to a unidirectional transmission ring
JPS57101957A (en) 1980-12-17 1982-06-24 Hitachi Ltd Storage control device
US4435762A (en) 1981-03-06 1984-03-06 International Business Machines Corporation Buffered peripheral subsystems
US4945471A (en) * 1981-04-01 1990-07-31 Teradata Corporation Message transmission system for selectively transmitting one of two colliding messages based on contents thereof
US4493021A (en) * 1981-04-03 1985-01-08 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Multicomputer communication system
US4494185A (en) * 1981-04-16 1985-01-15 Ncr Corporation Data processing system employing broadcast packet switching
EP0077328A4 (en) * 1981-04-27 1985-06-26 Textron Inc BUS FOR SEVERAL MAIN PROCESSORS.
JPS57186289A (en) * 1981-05-13 1982-11-16 Hitachi Ltd Semiconductor memory
JPS6030898B2 (ja) * 1981-05-15 1985-07-19 テクトロニクス・インコ−ポレイテツド ロジツク・アナライザの入力装置
JPS589285A (ja) 1981-07-08 1983-01-19 Toshiba Corp 半導体装置
US4458357A (en) * 1981-08-17 1984-07-03 Basic Four Corporation Circuit board identity generator
JPS5831637A (ja) 1981-08-20 1983-02-24 Nec Corp 多重処理装置
US4438494A (en) * 1981-08-25 1984-03-20 Intel Corporation Apparatus of fault-handling in a multiprocessing system
US4419747A (en) * 1981-09-14 1983-12-06 Seeq Technology, Inc. Method and device for providing process and test information in semiconductors
US4513374A (en) * 1981-09-25 1985-04-23 Ltv Aerospace And Defense Memory system
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
US4811202A (en) * 1981-10-01 1989-03-07 Texas Instruments Incorporated Quadruply extended time multiplexed information bus for reducing the `pin out` configuration of a semiconductor chip package
US4421996A (en) * 1981-10-09 1983-12-20 Advanced Micro Devices, Inc. Sense amplification scheme for random access memory
US4637365A (en) 1981-10-19 1987-01-20 Motortech, Inc. Fuel conditioning apparatus and method
US4481625A (en) * 1981-10-21 1984-11-06 Elxsi High speed data bus system
US4595923A (en) 1981-10-21 1986-06-17 Elxsi Improved terminator for high speed data bus
US4462088A (en) 1981-11-03 1984-07-24 International Business Machines Corporation Array design using a four state cell for double density
JPS5880193A (ja) 1981-11-06 1983-05-14 Mitsubishi Electric Corp メモリの記憶内容消去方法
US4480307A (en) * 1982-01-04 1984-10-30 Intel Corporation Interface for use between a memory and components of a module switching apparatus
US4488218A (en) * 1982-01-07 1984-12-11 At&T Bell Laboratories Dynamic priority queue occupancy scheme for access to a demand-shared bus
FR2520910B1 (fr) 1982-02-04 1987-07-10 Victor Company Of Japan Dispositif a memoire video
US4470114A (en) * 1982-03-01 1984-09-04 Burroughs Corporation High speed interconnection network for a cluster of processors
JPS58155596A (ja) * 1982-03-10 1983-09-16 Hitachi Ltd ダイナミツク型ｍｏｓｒａｍ
JPS58159360A (ja) * 1982-03-17 1983-09-21 Fujitsu Ltd 半導体装置
JPS58184626A (ja) 1982-04-22 1983-10-28 Toshiba Corp バスクロツク同期方式
US4449207A (en) * 1982-04-29 1984-05-15 Intel Corporation Byte-wide dynamic RAM with multiplexed internal buses
FR2526250B1 (fr) * 1982-04-30 1988-05-13 Labo Electronique Physique Procede de calage temporel automatique de stations dans un systeme de transmission par multiplex et de traitement de donnees
JPS58192154A (ja) 1982-05-07 1983-11-09 Casio Comput Co Ltd 自動デ−タ処理機能を有するメモリ装置
US4506348A (en) 1982-06-14 1985-03-19 Allied Corporation Variable digital delay circuit
US4519034A (en) * 1982-06-30 1985-05-21 Elxsi I/O Bus clock
US4667305A (en) 1982-06-30 1987-05-19 International Business Machines Corporation Circuits for accessing a variable width data bus with a variable width data field
JPS595478A (ja) 1982-07-02 1984-01-12 Toshiba Corp 電子計算機のアドレス装置
NO157998C (no) 1982-07-13 1988-06-29 Siemens Ag Synkron taktgenerator for digitalsignal-multipleksapparater.
US4513370A (en) * 1982-07-19 1985-04-23 Amdahl Corporation Data transfer control system and method for a plurality of linked stations
US4608700A (en) * 1982-07-29 1986-08-26 Massachusetts Institute Of Technology Serial multi-drop data link
US4433934A (en) * 1982-08-19 1984-02-28 Rockwell International Corporation Push-pull yoke-power takeoff coupling
US4494021A (en) * 1982-08-30 1985-01-15 Xerox Corporation Self-calibrated clock and timing signal generator for MOS/VLSI circuitry
DE3380465D1 (en) * 1982-09-20 1989-09-28 Toshiba Kk Video ram write control apparatus
US4476560A (en) * 1982-09-21 1984-10-09 Advanced Micro Devices, Inc. Diagnostic circuit for digital systems
US4562435A (en) * 1982-09-29 1985-12-31 Texas Instruments Incorporated Video display system using serial/parallel access memories
US4513372A (en) 1982-11-15 1985-04-23 Data General Corporation Universal memory
US4496861A (en) * 1982-12-06 1985-01-29 Intel Corporation Integrated circuit synchronous delay line
US4509142A (en) 1982-12-15 1985-04-02 Texas Instruments Incorporated Semiconductor memory device with pipeline access
JPS59111561A (ja) * 1982-12-17 1984-06-27 Hitachi Ltd 複合プロセツサ・システムのアクセス制御方式
US4586167A (en) * 1983-01-24 1986-04-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US4528661A (en) 1983-02-14 1985-07-09 Prime Computer, Inc. Ring communications system
JPS59165285A (ja) 1983-03-11 1984-09-18 Hitachi Ltd 半導体記憶素子
JPS59172897A (ja) 1983-03-22 1984-09-29 Victor Co Of Japan Ltd カラ−映像信号再生装置におけるクロツクパルス発生回路
EP0120172B1 (fr) 1983-03-29 1988-02-03 International Business Machines Corporation Dispositif d'interface de bus pour un système de traitement de données
GB2138230B (en) * 1983-04-12 1986-12-03 Sony Corp Dynamic random access memory arrangements
FR2545670B1 (fr) 1983-05-04 1985-07-05 Billy Jean Claude Multiplexeur, demultiplexeur et equipement de multiplexage-demultiplexage a trames reconfigurables
US4520465A (en) 1983-05-05 1985-05-28 Motorola, Inc. Method and apparatus for selectively precharging column lines of a memory
US4616310A (en) 1983-05-20 1986-10-07 International Business Machines Corporation Communicating random access memory
US4513355A (en) * 1983-06-15 1985-04-23 Motorola, Inc. Metallization and bonding means and method for VLSI packages
JPS603268A (ja) 1983-06-20 1985-01-09 Dainippon Screen Mfg Co Ltd 画像走査記録装置における記憶装置への画像デ−タ書込み読出し方法
US4770640A (en) * 1983-06-24 1988-09-13 Walter Howard F Electrical interconnection device for integrated circuits
JPS6011993A (ja) * 1983-06-30 1985-01-22 シャープ株式会社 電子式キヤツシユレジスタ
US4649511A (en) * 1983-07-25 1987-03-10 General Electric Company Dynamic memory controller for single-chip microprocessor
US4656605A (en) * 1983-09-02 1987-04-07 Wang Laboratories, Inc. Single in-line memory module
JPS6055459A (ja) 1983-09-07 1985-03-30 Hitachi Ltd プロツクデ−タ転送記憶制御方法
US4646270A (en) * 1983-09-15 1987-02-24 Motorola, Inc. Video graphic dynamic RAM
US4763249A (en) 1983-09-22 1988-08-09 Digital Equipment Corporation Bus device for use in a computer system having a synchronous bus
US4628489A (en) 1983-10-03 1986-12-09 Honeywell Information Systems Inc. Dual address RAM
JPS6080193A (ja) 1983-10-07 1985-05-08 Hitachi Micro Comput Eng Ltd メモリシステム
FR2553609B1 (fr) 1983-10-14 1985-12-27 Chomel Denis Systeme de multiplexage numerique temporel asynchrone a bus distribue
GB8329511D0 (en) 1983-11-04 1983-12-07 Inmos Ltd Timing apparatus
US4570220A (en) * 1983-11-25 1986-02-11 Intel Corporation High speed parallel bus and data transfer method
US4882669A (en) * 1983-11-28 1989-11-21 Canon Kabushiki Kaisha Multi computer fail safe control apparatus
US4635192A (en) * 1983-12-06 1987-01-06 Tri Sigma Corporation Self configuring bus structure for computer network
US4660141A (en) * 1983-12-06 1987-04-21 Tri Sigma Corporation Self configuring computer network with automatic bus exchange of module identification numbers and processor assigned module numbers
JPS60136086A (ja) 1983-12-23 1985-07-19 Hitachi Ltd 半導体記憶装置
JPS60140993A (ja) 1983-12-27 1985-07-25 Matsushita Electric Ind Co Ltd 記録再生装置
US4688197A (en) 1983-12-30 1987-08-18 Texas Instruments Incorporated Control of data access to memory for improved video system
US4747081A (en) 1983-12-30 1988-05-24 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing serial shift registers selected by column address
US4663735A (en) 1983-12-30 1987-05-05 Texas Instruments Incorporated Random/serial access mode selection circuit for a video memory system
US4639890A (en) 1983-12-30 1987-01-27 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing selectable cascaded serial shift registers
US4745548A (en) * 1984-02-17 1988-05-17 American Telephone And Telegraph Company, At&T Bell Laboratories Decentralized bus arbitration using distributed arbiters having circuitry for latching lockout signals gated from higher priority arbiters
US4584672A (en) * 1984-02-22 1986-04-22 Intel Corporation CMOS dynamic random-access memory with active cycle one half power supply potential bit line precharge
US4654655A (en) * 1984-03-02 1987-03-31 Motorola, Inc. Multi-user serial data bus
US4631659A (en) 1984-03-08 1986-12-23 Texas Instruments Incorporated Memory interface with automatic delay state
US4766536A (en) * 1984-04-19 1988-08-23 Rational Computer bus apparatus with distributed arbitration
US4775931A (en) * 1984-05-11 1988-10-04 Hewlett-Packard Company Dynamically configured computing device
US4566098A (en) * 1984-05-14 1986-01-21 Northern Telecom Limited Control mechanism for a ring communication system
US4727475A (en) * 1984-05-18 1988-02-23 Frederick Kiremidjian Self-configuring modular computer system with automatic address initialization
US4649516A (en) * 1984-06-01 1987-03-10 International Business Machines Corp. Dynamic row buffer circuit for DRAM
JPS60261095A (ja) 1984-06-06 1985-12-24 Mitsubishi Electric Corp 半導体記憶装置
US4712194A (en) 1984-06-08 1987-12-08 Matsushita Electric Industrial Co., Ltd. Static random access memory
EP0166192B1 (en) 1984-06-29 1991-10-09 International Business Machines Corporation High-speed buffer store arrangement for fast transfer of data
USH696H (en) 1984-07-03 1989-10-03 Cpt Corporation System for accessing shared resource device by intelligent user devices
JPS6154098A (ja) * 1984-08-23 1986-03-18 Fujitsu Ltd パルス発生回路
US4637018A (en) 1984-08-29 1987-01-13 Burroughs Corporation Automatic signal delay adjustment method
JPH0799616B2 (ja) * 1984-08-30 1995-10-25 三菱電機株式会社 半導体記憶装置
US4773005A (en) * 1984-09-07 1988-09-20 Tektronix, Inc. Dynamic address assignment system
JPS6172350A (ja) 1984-09-14 1986-04-14 Fujitsu Ltd デ−タ転送制御方式
US4646269A (en) 1984-09-18 1987-02-24 Monolithic Memories, Inc. Multiple programmable initialize words in a programmable read only memory
JPS6172350U (ko) 1984-10-12 1986-05-16
US4629909A (en) 1984-10-19 1986-12-16 American Microsystems, Inc. Flip-flop for storing data on both leading and trailing edges of clock signal
US4641276A (en) 1984-10-22 1987-02-03 General Electric Company Serial-parallel data transfer system for VLSI data paths
JPS61102333A (ja) * 1984-10-24 1986-05-21 Nippon Denso Co Ltd 自動車の差動装置
JPS61107453A (ja) 1984-10-30 1986-05-26 Nec Corp モジユ−ルアドレス設定回路
US4758993A (en) * 1984-11-19 1988-07-19 Fujitsu Limited Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays
US4625307A (en) 1984-12-13 1986-11-25 United Technologies Corporation Apparatus for interfacing between at least one channel and at least one bus
DE3543911A1 (de) 1984-12-14 1986-06-26 Mitsubishi Denki K.K., Tokio/Tokyo Digitale verzoegerungseinheit
US4633440A (en) 1984-12-31 1986-12-30 International Business Machines Multi-port memory chip in a hierarchical memory
US4675813A (en) * 1985-01-03 1987-06-23 Northern Telecom Limited Program assignable I/O addresses for a computer
US4683555A (en) * 1985-01-22 1987-07-28 Texas Instruments Incorporated Serial accessed semiconductor memory with reconfigureable shift registers
US4636986B1 (en) 1985-01-22 1999-12-07 Texas Instruments Inc Separately addressable memory arrays in a multiple array semiconductor chip
EP0523760B1 (en) 1985-01-22 1997-06-04 Texas Instruments Incorporated Serial accessed semiconductor memory
US4984217A (en) * 1985-01-23 1991-01-08 Hitachi, Ltd. Semiconductor memory
US4712190A (en) 1985-01-25 1987-12-08 Digital Equipment Corporation Self-timed random access memory chip
JPS61175845A (ja) * 1985-01-31 1986-08-07 Toshiba Corp マイクロプロセツサシステム
US4719602A (en) * 1985-02-07 1988-01-12 Visic, Inc. Memory with improved column access
DE3504992A1 (de) * 1985-02-14 1986-08-14 Brown, Boveri & Cie Ag, 6800 Mannheim Leistungshalbleitermodul mit integriertem waermerohr
US4933835A (en) * 1985-02-22 1990-06-12 Intergraph Corporation Apparatus for maintaining consistency of a cache memory with a primary memory
US4769778A (en) 1985-02-25 1988-09-06 Siemens Aktiengesellschaft Circuit arrangement comprising a matrix-shaped memory arrangement for digital filtration of image signals in row and column directions
US4740924A (en) 1985-02-25 1988-04-26 Siemens Aktiengesellschaft Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable time delay of digital signals
DE3683783D1 (de) * 1985-03-14 1992-03-19 Fujitsu Ltd Halbleiterspeicheranordnung.
US4685088A (en) 1985-04-15 1987-08-04 International Business Machines Corporation High performance memory system utilizing pipelining techniques
US4726021A (en) 1985-04-17 1988-02-16 Hitachi, Ltd. Semiconductor memory having error correcting means
EP0198932B1 (en) * 1985-04-23 1990-07-25 International Business Machines Corporation Extension arrangement and station connecting method for a ring communication system
US4744062A (en) 1985-04-23 1988-05-10 Hitachi, Ltd. Semiconductor integrated circuit with nonvolatile memory
JPS61267148A (ja) * 1985-05-22 1986-11-26 Hitachi Ltd 記憶回路
US4644532A (en) * 1985-06-10 1987-02-17 International Business Machines Corporation Automatic update of topology in a hybrid network
US4951251A (en) * 1985-06-17 1990-08-21 Hitachi, Ltd. Semiconductor memory device
US4703418A (en) 1985-06-28 1987-10-27 Hewlett-Packard Company Method and apparatus for performing variable length data read transactions
US4893174A (en) * 1985-07-08 1990-01-09 Hitachi, Ltd. High density integration of semiconductor circuit
JPS6216289A (ja) 1985-07-16 1987-01-24 Nec Corp 読出し専用メモリ
US4680738A (en) * 1985-07-30 1987-07-14 Advanced Micro Devices, Inc. Memory with sequential mode
US4658381A (en) * 1985-08-05 1987-04-14 Motorola, Inc. Bit line precharge on a column address change
US4750839A (en) * 1985-08-07 1988-06-14 Texas Instruments Incorporated Semiconductor memory with static column decode and page mode addressing capability
JPS6238593A (ja) * 1985-08-14 1987-02-19 Fujitsu Ltd ダイナミツク型半導体記憶装置
JPS6240693A (ja) * 1985-08-16 1987-02-21 Fujitsu Ltd ニブル・モ−ド機能を有する半導体記憶装置
JPS6251509A (ja) 1985-08-27 1987-03-06 Nec Home Electronics Ltd 移載装置
JPH0736269B2 (ja) * 1985-08-30 1995-04-19 株式会社日立製作所 半導体記憶装置
JPS6265298A (ja) * 1985-09-17 1987-03-24 Fujitsu Ltd Ｅｐｒｏｍの書き込み方式
JPH0638696B2 (ja) 1985-09-20 1994-05-18 株式会社東芝 電力変換装置
US4835733A (en) 1985-09-30 1989-05-30 Sgs-Thomson Microelectronics, Inc. Programmable access memory
JP2664137B2 (ja) * 1985-10-29 1997-10-15 凸版印刷株式会社 Ｉｃカード
US4920483A (en) * 1985-11-15 1990-04-24 Data General Corporation A computer memory for accessing any word-sized group of contiguous bits
US4740923A (en) * 1985-11-19 1988-04-26 Hitachi, Ltd Memory circuit and method of controlling the same
US4779089A (en) * 1985-11-27 1988-10-18 Tektronix, Inc. Bus arbitration controller
US4792926A (en) * 1985-12-09 1988-12-20 Kabushiki Kaisha Toshiba High speed memory system for use with a control bus bearing contiguous segmentially intermixed data read and data write request signals
US4858112A (en) * 1985-12-17 1989-08-15 General Electric Company Interface comprising message and protocol processors for interfacing digital data with a bus network
US4748617A (en) 1985-12-20 1988-05-31 Network Systems Corporation Very high-speed digital data bus
GB2187367B (en) * 1986-01-09 1990-03-28 Ricoh Kk Control system for local area network
US4785396A (en) * 1986-01-28 1988-11-15 Intel Corporation Push-pull serial bus coupled to a plurality of devices each having collision detection circuit and arbitration circuit
US4755937A (en) 1986-02-14 1988-07-05 Prime Computer, Inc. Method and apparatus for high bandwidth shared memory
DE3604966C1 (de) * 1986-02-17 1987-04-09 Nixdorf Computer Ag Schaltungsanordnung zum Vermitteln von Binaersignalen,insbesondere PCM-Signalen
JPH0754638B2 (ja) * 1986-02-18 1995-06-07 松下電子工業株式会社 シフトレジスタ
JPS62202537A (ja) 1986-02-19 1987-09-07 Hitachi Ltd 半導体集積回路装置
US4719627A (en) * 1986-03-03 1988-01-12 Unisys Corporation Memory system employing a low DC power gate array for error correction
US4949301A (en) 1986-03-06 1990-08-14 Advanced Micro Devices, Inc. Improved pointer FIFO controller for converting a standard RAM into a simulated dual FIFO by controlling the RAM's address inputs
EP0238090B1 (en) 1986-03-20 1997-02-05 Nec Corporation Microcomputer capable of accessing internal memory at a desired variable access time
US4706166A (en) 1986-04-25 1987-11-10 Irvine Sensors Corporation High-density electronic modules--process and product
CA1293565C (en) 1986-04-28 1991-12-24 Norio Ebihara Semiconductor memory
US4979145A (en) 1986-05-01 1990-12-18 Motorola, Inc. Structure and method for improving high speed data rate in a DRAM
US4825416A (en) * 1986-05-07 1989-04-25 Advanced Micro Devices, Inc. Integrated electronic memory circuit with internal timing and operable in both latch-based and register-based systems
JPS62287499A (ja) * 1986-06-06 1987-12-14 Fujitsu Ltd 半導体メモリ装置
JPH081754B2 (ja) * 1986-06-10 1996-01-10 日本電気株式会社 メモリ回路
DE3789731T2 (de) 1986-06-20 1994-08-18 Hitachi Ltd Digitaler Videosignalprozessor.
JPS634492A (ja) * 1986-06-23 1988-01-09 Mitsubishi Electric Corp 半導体記憶装置
US4803621A (en) * 1986-07-24 1989-02-07 Sun Microsystems, Inc. Memory access system
US4835674A (en) 1986-07-28 1989-05-30 Bull Hn Information Systems Inc. Computer network system for multiple processing elements
JPS6334795A (ja) 1986-07-29 1988-02-15 Mitsubishi Electric Corp 半導体記憶装置
US5031072A (en) * 1986-08-01 1991-07-09 Texas Instruments Incorporated Baseboard for orthogonal chip mount
US4747100A (en) 1986-08-11 1988-05-24 Allen-Bradley Company, Inc. Token passing network utilizing active node table
JPS6346864A (ja) 1986-08-14 1988-02-27 Nec Corp フアクシミリ装置
US5276846A (en) 1986-09-15 1994-01-04 International Business Machines Corporation Fast access memory structure
US4845664A (en) * 1986-09-15 1989-07-04 International Business Machines Corp. On-chip bit reordering structure
US4754433A (en) 1986-09-16 1988-06-28 Ibm Corporation Dynamic ram having multiplexed twin I/O line pairs
US4799199A (en) * 1986-09-18 1989-01-17 Motorola, Inc. Bus master having burst transfer mode
US4785394A (en) * 1986-09-19 1988-11-15 Datapoint Corporation Fair arbitration technique for a split transaction bus in a multiprocessor computer system
US4719505A (en) 1986-09-19 1988-01-12 M/A-Com Government Systems, Inc. Color burst regeneration
JPS6391766A (ja) 1986-10-06 1988-04-22 Fujitsu Ltd 記憶装置アクセス制御方式
GB2197553A (en) 1986-10-07 1988-05-18 Western Digital Corp Phase-locked loop delay line
US4922141A (en) 1986-10-07 1990-05-01 Western Digital Corporation Phase-locked loop delay line
EP0265574B1 (en) * 1986-10-30 1992-04-29 International Business Machines Corporation Daisy chain bus access configuration
US4839801A (en) 1986-11-03 1989-06-13 Saxpy Computer Corporation Architecture for block processing computer system
US5140688A (en) 1986-11-10 1992-08-18 Texas Instruments Incorporated GaAs integrated circuit programmable delay line element
JPH01130240A (ja) * 1987-11-16 1989-05-23 Yokogawa Hewlett Packard Ltd データ列発生装置
CA1258912A (en) * 1986-11-20 1989-08-29 Stephen J. King Interactive real-time video processor with zoom, pan and scroll capability
JPS63132365A (ja) * 1986-11-22 1988-06-04 Nec Corp バス調停制御方式
JPS63142445A (ja) 1986-12-05 1988-06-14 Agency Of Ind Science & Technol メモリ装置
JPS63146298A (ja) 1986-12-10 1988-06-18 Mitsubishi Electric Corp 可変語長シフトレジスタ
JPS63276795A (ja) 1986-12-16 1988-11-15 Mitsubishi Electric Corp 可変長シフトレジスタ
DE3786539T2 (de) * 1986-12-19 1993-10-28 Fujitsu Ltd Halbleiterspeicher mit Doppelzugriffseinrichtung zur Realisierung eines Lesebetriebs mit hoher Geschwindigkeit.
US4764846A (en) 1987-01-05 1988-08-16 Irvine Sensors Corporation High density electronic package comprising stacked sub-modules
US5018109A (en) 1987-01-16 1991-05-21 Hitachi, Ltd. Memory including address registers for increasing access speed to the memory
JPS63175287A (ja) * 1987-01-16 1988-07-19 Hitachi Ltd 記憶装置
US4821226A (en) * 1987-01-30 1989-04-11 Rca Licensing Corporation Dual port video memory system having a bit-serial address input port
US4789960A (en) 1987-01-30 1988-12-06 Rca Licensing Corporation Dual port video memory system having semi-synchronous data input and data output
US4851990A (en) 1987-02-09 1989-07-25 Advanced Micro Devices, Inc. High performance processor interface between a single chip processor and off chip memory means having a dedicated and shared bus structure
US4782439A (en) 1987-02-17 1988-11-01 Intel Corporation Direct memory access system for microcontroller
GB8704315D0 (en) * 1987-02-24 1987-04-01 Int Computers Ltd Data display apparatus
JPS63142445U (ko) 1987-03-10 1988-09-20
US5038320A (en) * 1987-03-13 1991-08-06 International Business Machines Corp. Computer system with automatic initialization of pluggable option cards
US5056060A (en) * 1987-03-13 1991-10-08 Apple Computer, Inc. Printed circuit card with self-configuring memory system for non-contentious allocation of reserved memory space among expansion cards
EP0282735B1 (en) 1987-03-20 1992-05-06 Hitachi, Ltd. Clock signal supply system
US5184027A (en) 1987-03-20 1993-02-02 Hitachi, Ltd. Clock signal supply system
US4837682A (en) * 1987-04-07 1989-06-06 Glen Culler & Associates Bus arbitration system and method
US4858113A (en) 1987-04-10 1989-08-15 The United States Of America As Represented By The Director Of The National Security Agency Reconfigurable pipelined processor
KR960009249B1 (ko) * 1987-04-24 1996-07-16 미다 가쓰시게 반도체 메모리
US5133064A (en) 1987-04-27 1992-07-21 Hitachi, Ltd. Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices
JPS63271679A (ja) * 1987-04-30 1988-11-09 Toshiba Corp デ−タ書込み方式
US4937733A (en) * 1987-05-01 1990-06-26 Digital Equipment Corporation Method and apparatus for assuring adequate access to system resources by processors in a multiprocessor computer system
JPS63281519A (ja) * 1987-05-13 1988-11-18 Noboru Yamaguchi 同期クロック信号発生装置
US4805198A (en) * 1987-05-19 1989-02-14 Crystal Semiconductor Corporation Clock multiplier/jitter attenuator
US4761567A (en) 1987-05-20 1988-08-02 Advanced Micro Devices, Inc. Clock scheme for VLSI systems
US4817058A (en) * 1987-05-21 1989-03-28 Texas Instruments Incorporated Multiple input/output read/write memory having a multiple-cycle write mask
JPS63296292A (ja) * 1987-05-27 1988-12-02 Mitsubishi Electric Corp 半導体装置
JPS63304491A (ja) * 1987-06-04 1988-12-12 Mitsubishi Electric Corp 半導体メモリ
US4785428A (en) 1987-06-18 1988-11-15 Intel Corporation Programmable memory array control signals
JPS6429951A (en) 1987-07-24 1989-01-31 Hitachi Ltd Storage system
JP2714944B2 (ja) 1987-08-05 1998-02-16 三菱電機株式会社 半導体記憶装置
US4807189A (en) * 1987-08-05 1989-02-21 Texas Instruments Incorporated Read/write memory having a multiple column select mode
JP2590122B2 (ja) * 1987-08-07 1997-03-12 富士通株式会社 半導体メモリ
JP2679994B2 (ja) * 1987-08-14 1997-11-19 株式会社日立製作所 ベクトル処理装置
US4845677A (en) 1987-08-17 1989-07-04 International Business Machines Corporation Pipelined memory chip structure having improved cycle time
JPS6429951U (ko) 1987-08-17 1989-02-22
US4930065A (en) 1987-08-20 1990-05-29 David Computer Corporation Automatic data channels for a computer system
JPH0671241B2 (ja) 1987-09-10 1994-09-07 株式会社ケンウッド スペクトラム拡散通信の初期同期方式
US5179687A (en) * 1987-09-26 1993-01-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device containing a cache and an operation method thereof
JPS6488662A (en) 1987-09-29 1989-04-03 Fujitsu Ltd Semiconductor memory
JP2701030B2 (ja) * 1987-10-09 1998-01-21 株式会社日立製作所 高速記憶装置の書込制御回路
US5051889A (en) * 1987-10-23 1991-09-24 Chips And Technologies, Incorporated Page interleaved memory access
US5040153A (en) * 1987-10-23 1991-08-13 Chips And Technologies, Incorporated Addressing multiple types of memory devices
US4964038A (en) * 1987-10-28 1990-10-16 International Business Machines Corp. Data processing system having automatic address allocation arrangements for addressing interface cards
KR970008786B1 (ko) 1987-11-02 1997-05-29 가부시기가이샤 히다찌세이사꾸쇼 반도체 집적회로
US5226147A (en) * 1987-11-06 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device for simple cache system
US4947484A (en) * 1987-11-10 1990-08-07 Echelon Systems Corporation Protocol for network having a plurality of intelligent cells
US4920486A (en) * 1987-11-23 1990-04-24 Digital Equipment Corporation Distributed arbitration apparatus and method for shared bus
US4855809A (en) * 1987-11-24 1989-08-08 Texas Instruments Incorporated Orthogonal chip mount system module and method
JPH01146187A (ja) 1987-12-02 1989-06-08 Mitsubishi Electric Corp キヤッシュメモリ内蔵半導体記憶装置
JPH01236494A (ja) 1988-03-17 1989-09-21 Hitachi Ltd 半導体集積回路装置
US5014242A (en) * 1987-12-10 1991-05-07 Hitachi, Ltd. Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit
US6112287A (en) 1993-03-01 2000-08-29 Busless Computers Sarl Shared memory multiprocessor system using a set of serial links as processors-memory switch
US4878166A (en) 1987-12-15 1989-10-31 Advanced Micro Devices, Inc. Direct memory access apparatus and methods for transferring data between buses having different performance characteristics
JPH01166545A (ja) * 1987-12-22 1989-06-30 Nec Corp ジグザグ型ｉｃ
US5093807A (en) 1987-12-23 1992-03-03 Texas Instruments Incorporated Video frame storage system
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor
US4959816A (en) * 1987-12-28 1990-09-25 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US5200926A (en) * 1987-12-28 1993-04-06 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US5157776A (en) 1987-12-30 1992-10-20 Zenith Data Systems Corporation High speed memory for microcomputer systems
JPH0821234B2 (ja) * 1988-01-14 1996-03-04 三菱電機株式会社 ダイナミック型半導体記憶装置およびその制御方法
US4873671A (en) 1988-01-28 1989-10-10 National Semiconductor Corporation Sequential read access of serial memories with a user defined starting address
US4916670A (en) * 1988-02-02 1990-04-10 Fujitsu Limited Semiconductor memory device having function of generating write signal internally
US5101117A (en) 1988-02-17 1992-03-31 Mips Computer Systems Variable delay line phase-locked loop circuit synchronization system
IL89120A (en) 1988-02-17 1992-08-18 Mips Computer Systems Inc Circuit synchronization system
JPH0786853B2 (ja) * 1988-02-29 1995-09-20 株式会社ピーエフユー バス転送制御方式
US4975763A (en) * 1988-03-14 1990-12-04 Texas Instruments Incorporated Edge-mounted, surface-mount package for semiconductor integrated circuit devices
JPH021671A (ja) * 1988-03-17 1990-01-05 Toshiba Corp パケット交換機の負荷制御方式
JP2923786B2 (ja) 1988-03-18 1999-07-26 日立マクセル株式会社 半導体ファイルメモリ及びそれを用いる記憶システム
US4811364A (en) 1988-04-01 1989-03-07 Digital Equipment Corporation Method and apparatus for stabilized data transmission
US5193199A (en) * 1988-04-14 1993-03-09 Zilog, Inc. Device and method for programming critical hardware parameters
US5220673A (en) * 1988-04-14 1993-06-15 Zilog, Inc. Device and method for programming critical hardware parameters
CA1301261C (en) * 1988-04-27 1992-05-19 Wayne D. Grover Method and apparatus for clock distribution and for distributed clock synchronization
US5301278A (en) * 1988-04-29 1994-04-05 International Business Machines Corporation Flexible dynamic memory controller
JPH0212541A (ja) * 1988-04-29 1990-01-17 Internatl Business Mach Corp <Ibm> コンピユーテイング・システム及びその動作方法
US5029124A (en) 1988-05-17 1991-07-02 Digital Equipment Corporation Method and apparatus for providing high speed parallel transfer of bursts of data
JP2818415B2 (ja) * 1988-05-18 1998-10-30 日本電気株式会社 バッファ記憶装置
US5254880A (en) * 1988-05-25 1993-10-19 Hitachi, Ltd. Large scale integrated circuit having low internal operating voltage
US5034917A (en) * 1988-05-26 1991-07-23 Bland Patrick M Computer system including a page mode memory with decreased access time and method of operation thereof
US4870622A (en) 1988-06-24 1989-09-26 Advanced Micro Devices, Inc. DRAM controller cache
US5134699A (en) 1988-06-24 1992-07-28 Advanced Micro Devices, Inc. Programmable burst data transfer apparatus and technique
DK163397C (da) 1988-06-24 1992-07-13 Nordiske Kabel Traad Fremgangsmaade ved regulering af en taktgenerators fase i forhold til et datasignal
US4953130A (en) * 1988-06-27 1990-08-28 Texas Instruments, Incorporated Memory circuit with extended valid data output time
US5210715A (en) * 1988-06-27 1993-05-11 Texas Instruments Incorporated Memory circuit with extended valid data output time
US5404327A (en) * 1988-06-30 1995-04-04 Texas Instruments Incorporated Memory device with end of cycle precharge utilizing write signal and data transition detectors
JP2534757B2 (ja) * 1988-07-06 1996-09-18 株式会社東芝 リフレッシュ回路
US5111423A (en) * 1988-07-21 1992-05-05 Altera Corporation Programmable interface for computer system peripheral circuit card
US5038317A (en) * 1988-07-25 1991-08-06 Allen-Bradley Company, Inc. Programmable controller module rack with a relative rack slot addressing mechanism
US4912630A (en) 1988-07-29 1990-03-27 Ncr Corporation Cache address comparator with sram having burst addressing control
US4939510A (en) * 1988-08-22 1990-07-03 E-Systems, Inc. Broadband communications RF packet collision detection
JP2574474B2 (ja) 1988-08-23 1997-01-22 富士通株式会社 光モジュール
JPH0697614B2 (ja) 1988-08-26 1994-11-30 エヌ・イーケムキャット株式会社 担持白金合金電極触媒
US5247518A (en) * 1988-09-02 1993-09-21 Hitachi, Ltd. High-speed ring lan system
US5206833A (en) * 1988-09-12 1993-04-27 Acer Incorporated Pipelined dual port RAM
JP2633645B2 (ja) * 1988-09-13 1997-07-23 株式会社東芝 半導体メモリ装置
US5179667A (en) 1988-09-14 1993-01-12 Silicon Graphics, Inc. Synchronized DRAM control apparatus using two different clock rates
US5193193A (en) 1988-09-14 1993-03-09 Silicon Graphics, Inc. Bus control system for arbitrating requests with predetermined on/off time limitations
JPH0283891A (ja) * 1988-09-20 1990-03-23 Fujitsu Ltd 半導体メモリ
US4932002A (en) * 1988-09-30 1990-06-05 Texas Instruments, Incorporated Bit line latch sense amp
FI81225C (fi) 1988-09-30 1990-09-10 Kone Oy Foerfarande och anordning foer att saenda meddelande i binaerform i en serietrafikbuss.
US5138434A (en) * 1991-01-22 1992-08-11 Micron Technology, Inc. Packaging for semiconductor logic devices
US4975877A (en) 1988-10-20 1990-12-04 Logic Devices Incorporated Static semiconductor memory with improved write recovery and column address circuitry
US5006982A (en) 1988-10-21 1991-04-09 Siemens Ak. Method of increasing the bandwidth of a packet bus by reordering reply packets
US4956694A (en) * 1988-11-04 1990-09-11 Dense-Pac Microsystems, Inc. Integrated circuit chip stacking
JP2674809B2 (ja) * 1988-11-07 1997-11-12 日本電気株式会社 情報処理装置
US5034964A (en) 1988-11-08 1991-07-23 Tandem Computers Incorporated N:1 time-voltage matrix encoded I/O transmission system
US4975872A (en) * 1988-11-17 1990-12-04 Matsushita Electric Industrial Co., Ltd. Dual port memory device with tag bit marking
US5148523A (en) * 1988-11-29 1992-09-15 Solbourne Computer, Inc. Dynamic video RAM incorporationg on chip line modification
US5142637A (en) * 1988-11-29 1992-08-25 Solbourne Computer, Inc. Dynamic video RAM incorporating single clock random port control
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US5142376A (en) 1988-12-16 1992-08-25 Canon Kabushiki Kaisha Image signal recording and reproducing system with pilot signal phase-locked with a synchronizing signal
US5018111A (en) 1988-12-27 1991-05-21 Intel Corporation Timing circuit for memory employing reset function
US4982400A (en) * 1988-12-29 1991-01-01 Intel Corporation Ring bus hub for a star local area network
US4864563A (en) 1989-01-09 1989-09-05 E-Systems, Inc. Method for establishing and maintaining a nodal network in a communication system
US5123100A (en) 1989-01-13 1992-06-16 Nec Corporation Timing control method in a common bus system having delay and phase correcting circuits for transferring data in synchronization and time division slot among a plurality of transferring units
US5129069A (en) * 1989-01-24 1992-07-07 Zenith Data Systems Corporation Method and apparatus for automatic memory configuration by a computer
JPH02210685A (ja) * 1989-02-10 1990-08-22 Tokyo Electric Co Ltd Ｄｒａｍコントローラ
US4937734A (en) * 1989-02-21 1990-06-26 Sun Microsystems, Inc. High speed bus with virtual memory data transfer and rerun cycle capability
US5099481A (en) 1989-02-28 1992-03-24 Integrated Device Technology, Inc. Registered RAM array with parallel and serial interface
US5111486A (en) 1989-03-15 1992-05-05 Motorola, Inc. Bit synchronizer
JPH02246151A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式
US4998069A (en) * 1989-03-31 1991-03-05 Tandem Computers Incorporated Loopback tester for testing field replaceable units
CA2011935A1 (en) * 1989-04-07 1990-10-07 Desiree A. Awiszio Dual-path computer interconnect system with four-ported packet memory control
US4940909A (en) * 1989-05-12 1990-07-10 Plus Logic, Inc. Configuration control circuit for programmable logic devices
US5114423A (en) * 1989-05-15 1992-05-19 Advanced Cardiovascular Systems, Inc. Dilatation catheter assembly with heated balloon
US5001672A (en) 1989-05-16 1991-03-19 International Business Machines Corporation Video ram with external select of active serial access register
US5175822A (en) * 1989-06-19 1992-12-29 International Business Machines Corporation Apparatus and method for assigning addresses to scsi supported peripheral devices
DE69023556T2 (de) * 1989-06-26 1996-07-18 Nec Corp Halbleiterspeicher mit einem verbesserten Datenleseschema.
US4901036A (en) 1989-06-29 1990-02-13 Motorola, Inc. Frequency synthesizer with an interface controller and buffer memory
US4954987A (en) * 1989-07-17 1990-09-04 Advanced Micro Devices, Inc. Interleaved sensing system for FIFO and burst-mode memories
CA2017458C (en) * 1989-07-24 2000-10-10 Jonathan R. Engdahl Intelligent network interface circuit
KR940008295B1 (ko) * 1989-08-28 1994-09-10 가부시기가이샤 히다찌세이사꾸쇼 반도체메모리
JPH0394350A (ja) * 1989-09-07 1991-04-19 Nec Corp 半導体記憶装置
US5163131A (en) * 1989-09-08 1992-11-10 Auspex Systems, Inc. Parallel i/o network file server architecture
US5107465A (en) 1989-09-13 1992-04-21 Advanced Micro Devices, Inc. Asynchronous/synchronous pipeline dual mode memory access circuit and method
US4970418A (en) * 1989-09-26 1990-11-13 Apple Computer, Inc. Programmable memory state machine for providing variable clocking to a multimode memory
JP2982905B2 (ja) * 1989-10-02 1999-11-29 三菱電機株式会社 ダイナミック型半導体記憶装置
US4998262A (en) * 1989-10-10 1991-03-05 Hewlett-Packard Company Generation of topology independent reference signals
US5121382A (en) * 1989-10-11 1992-06-09 Digital Equipment Corporation Station-to-station full duplex communication in a communications network
US5058132A (en) 1989-10-26 1991-10-15 National Semiconductor Corporation Clock distribution system and technique
US5448744A (en) * 1989-11-06 1995-09-05 Motorola, Inc. Integrated circuit microprocessor with programmable chip select logic
GB8925723D0 (en) 1989-11-14 1990-01-04 Amt Holdings Processor array system
DE69031936T2 (de) * 1989-11-17 1998-06-10 Digital Equipment Corp System und Verfahren zur Speicherung von Firmware in einem adressunabhängigen Format
US5111464A (en) * 1989-12-01 1992-05-05 Mips Computer Systems, Inc. Interrupt reporting for single-bit memory errors
US5179670A (en) * 1989-12-01 1993-01-12 Mips Computer Systems, Inc. Slot determination mechanism using pulse counting
US5278974A (en) * 1989-12-04 1994-01-11 Digital Equipment Corporation Method and apparatus for the dynamic adjustment of data transfer timing to equalize the bandwidths of two buses in a computer system having different bandwidths
US4998222A (en) 1989-12-04 1991-03-05 Nec Electronics Inc. Dynamic random access memory with internally gated RAS
US5175831A (en) * 1989-12-05 1992-12-29 Zilog, Inc. System register initialization technique employing a non-volatile/read only memory
EP0433818B1 (en) * 1989-12-19 1998-11-11 3Com Corporation Method for configuring a computer bus adapter circuit board without the use of jumpers or switches
US5036495A (en) 1989-12-28 1991-07-30 International Business Machines Corp. Multiple mode-set for IC chip
US5175835A (en) * 1990-01-10 1992-12-29 Unisys Corporation Multi-mode DRAM controller
US5021985A (en) 1990-01-19 1991-06-04 Weitek Corporation Variable latency method and apparatus for floating-point coprocessor
US5107491A (en) 1990-02-20 1992-04-21 Advanced Micro Devices, Inc. Collision filter
US5012408A (en) * 1990-03-15 1991-04-30 Digital Equipment Corporation Memory array addressing system for computer systems with multiple memory arrays
US5301155A (en) * 1990-03-20 1994-04-05 Mitsubishi Denki Kabushiki Kaisha Multiblock semiconduction storage device including simultaneous operation of a plurality of block defect determination circuits
US5266848A (en) * 1990-03-28 1993-11-30 Hitachi, Ltd. CMOS circuit with reduced signal swing
EP0449052A3 (en) 1990-03-29 1993-02-24 National Semiconductor Corporation Parity test method and apparatus for a memory chip
JP2938511B2 (ja) * 1990-03-30 1999-08-23 三菱電機株式会社 半導体記憶装置
US5023488A (en) * 1990-03-30 1991-06-11 Xerox Corporation Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines
US5181205A (en) * 1990-04-10 1993-01-19 National Semiconductor Corporation Short circuit detector circuit for memory arrays
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6324120B2 (en) * 1990-04-18 2001-11-27 Rambus Inc. Memory device having a variable data output length
US5243703A (en) * 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
US5384501A (en) * 1990-06-15 1995-01-24 Kabushiki Kaisha Toshiba Integration circuit including a differential amplifier having a variable transconductance
US5270973A (en) * 1990-08-06 1993-12-14 Texas Instruments Incorporated Video random access memory having a split register and a multiplexer
US5077693A (en) * 1990-08-06 1991-12-31 Motorola, Inc. Dynamic random access memory
US6249481B1 (en) * 1991-10-15 2001-06-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US5198995A (en) * 1990-10-30 1993-03-30 International Business Machines Corporation Trench-capacitor-one-transistor storage cell and array for dynamic random access memories
JP3992757B2 (ja) 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
US5392292A (en) * 1991-06-27 1995-02-21 Cray Research, Inc. Configurable spare memory chips
GB2260631B (en) * 1991-10-17 1995-06-28 Intel Corp Microprocessor 2X core design
US5297091A (en) * 1991-10-31 1994-03-22 International Business Machines Corporation Early row address strobe (RAS) precharge
US5276641A (en) * 1991-12-12 1994-01-04 International Business Machines Corporation Hybrid open folded sense amplifier architecture for a memory device
JP3481263B2 (ja) * 1992-02-19 2003-12-22 株式会社リコー シリアル記憶装置
US5257232A (en) * 1992-03-05 1993-10-26 International Business Machines Corporation Sensing circuit for semiconductor memory with limited bitline voltage swing
US5325516A (en) * 1992-03-09 1994-06-28 Chips And Technologies Inc. Processor system with dual clock
JPH05274879A (ja) * 1992-03-26 1993-10-22 Nec Corp 半導体装置
US5254883A (en) * 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
JP2892216B2 (ja) * 1992-05-22 1999-05-17 株式会社東芝 半導体メモリ
FR2694121B1 (fr) * 1992-07-24 1995-09-22 Sgs Thomson Microelectronics Memoire en circuit integre avec prechaarge prealable en sortie.
KR960001859B1 (ko) * 1993-04-16 1996-02-06 삼성전자주식회사 반도체 메모리장치의 디코딩회로 및 그 방법
US5511024A (en) * 1993-06-02 1996-04-23 Rambus, Inc. Dynamic random access memory system
KR960006271B1 (ko) * 1993-08-14 1996-05-13 삼성전자주식회사 고속동작을 위한 입출력라인구동방식을 가지는 반도체메모리장치
US5497347A (en) * 1994-06-21 1996-03-05 Motorola Inc. BICMOS cache TAG comparator having redundancy and separate read an compare paths
US5594937A (en) * 1994-09-02 1997-01-14 Ghz Equipment Company System for the transmission and reception of directional radio signals utilizing a gigahertz implosion concept
JP2630277B2 (ja) * 1994-10-24 1997-07-16 日本電気株式会社 半導体記憶装置
JP3739104B2 (ja) * 1995-02-27 2006-01-25 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US5636173A (en) * 1995-06-07 1997-06-03 Micron Technology, Inc. Auto-precharge during bank selection
US5873114A (en) * 1995-08-18 1999-02-16 Advanced Micro Devices, Inc. Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles
US5604705A (en) * 1995-08-22 1997-02-18 Lucent Technologies Inc. Static random access memory sense amplifier
JPH09171486A (ja) * 1995-10-16 1997-06-30 Seiko Epson Corp Ｐｃカード
US5860125A (en) * 1995-11-08 1999-01-12 Advanced Micro Devices, Inc. Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset
US5841707A (en) * 1995-11-29 1998-11-24 Texas Instruments Incorporated Apparatus and method for a programmable interval timing generator in a semiconductor memory
US5712882A (en) * 1996-01-03 1998-01-27 Credence Systems Corporation Signal distribution system
US5657841A (en) * 1996-03-04 1997-08-19 Morvan; Jacques Extension cord reel assembly with ground fault interrupt outlets
US5742798A (en) * 1996-08-09 1998-04-21 International Business Machines Corporation Compensation of chip to chip clock skew
KR100204810B1 (ko) * 1996-09-13 1999-06-15 윤종용 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치
US5953263A (en) * 1997-02-10 1999-09-14 Rambus Inc. Synchronous memory device having a programmable register and method of controlling same
US5825710A (en) * 1997-02-26 1998-10-20 Powerchip Semiconductor Corp. Synchronous semiconductor memory device
JP3504104B2 (ja) * 1997-04-03 2004-03-08 富士通株式会社 シンクロナスｄｒａｍ
US5881016A (en) * 1997-06-13 1999-03-09 Cirrus Logic, Inc. Method and apparatus for optimizing power consumption and memory bandwidth in a video controller using SGRAM and SDRAM power reduction modes
JP3247639B2 (ja) * 1997-08-07 2002-01-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体メモリ、半導体メモリのデータ読み出し方法及び書き込み方法
KR100281898B1 (ko) * 1998-07-21 2001-02-15 윤종용 데이터의 듀티 사이클을 보정하는 듀티 사이클 보정회로 및 그방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7079444B2 (en) 2004-02-26 2006-07-18 Samsung Electronics Co., Ltd. Memory system using simultaneous bi-directional input/output circuit on an address bus line
KR100604836B1 (ko) * 2004-02-26 2006-07-26 삼성전자주식회사 어드레스 버스 라인 상에 동시 양방향 입출력（ｓｂｄｉ／ｏ）회로를 채용하는 메모리 시스템

Also Published As

Publication number Publication date
DE06125946T1 (de) 2007-11-22
US5408129A (en) 1995-04-18
US5809263A (en) 1998-09-15
US5657481A (en) 1997-08-12
US6032214A (en) 2000-02-29
JP2003203008A (ja) 2003-07-18
DE69132121D1 (de) 2000-05-25
EP1640847B1 (en) 2007-06-13
US5638334A (en) 1997-06-10
US20020091890A1 (en) 2002-07-11
EP1197830A3 (en) 2005-09-21
US20020046314A1 (en) 2002-04-18
DE00100018T1 (de) 2005-12-29
US20010030904A1 (en) 2001-10-18
JP3414393B2 (ja) 2003-06-09
US6067592A (en) 2000-05-23
US6564281B2 (en) 2003-05-13
DE69132721D1 (de) 2001-10-11
DE69133598D1 (de) 2008-08-07
EP1816569A3 (en) 2007-09-26
EP0525068B1 (en) 2000-04-19
US5841715A (en) 1998-11-24
US5513327A (en) 1996-04-30
JPH05507374A (ja) 1993-10-21
US5473575A (en) 1995-12-05
DE69133611D1 (de) 2009-02-26
US6415339B1 (en) 2002-07-02
US6304937B1 (en) 2001-10-16
EP1830241A1 (en) 2007-09-05
US6032215A (en) 2000-02-29
EP0525068A4 (en) 1995-09-20
US5606717A (en) 1997-02-25
EP1640847A3 (en) 2006-05-31
DE69133572T2 (de) 2008-02-14
DE69133565T2 (de) 2007-07-05
DE69133550D1 (de) 2006-11-16
DE02000378T1 (de) 2005-12-29
IL110649A0 (en) 1994-11-11
EP1830241B1 (en) 2008-06-25
DE69133550T2 (de) 2007-01-11
IL110648A0 (en) 1994-11-11
EP1816570A2 (en) 2007-08-08
IL96808A (en) 1996-03-31
US6035365A (en) 2000-03-07
US6570814B2 (en) 2003-05-27
EP1197830A2 (en) 2002-04-17
DE69133565D1 (de) 2007-04-19
DE69133572D1 (de) 2007-07-26
US20050141332A1 (en) 2005-06-30
IL110650A0 (en) 1994-11-11
US20050033903A1 (en) 2005-02-10
EP1640847A2 (en) 2006-03-29
JP3404383B2 (ja) 2003-05-06
US5954804A (en) 1999-09-21
US7110322B2 (en) 2006-09-19
US6513081B2 (en) 2003-01-28
US20020141281A1 (en) 2002-10-03
WO1991016680A1 (en) 1991-10-31
US6975558B2 (en) 2005-12-13
US6598171B1 (en) 2003-07-22
US6038195A (en) 2000-03-14
US5928343A (en) 1999-07-27
US5841580A (en) 1998-11-24
DE69132501D1 (de) 2001-02-08
US20020001253A1 (en) 2002-01-03
US6260097B1 (en) 2001-07-10
DE06125954T1 (de) 2007-11-22
DE69133500D1 (de) 2006-03-30
US5915105A (en) 1999-06-22
US20020015351A1 (en) 2002-02-07
EP1022642A1 (en) 2000-07-26
EP1816570A3 (en) 2007-08-15
US6546446B2 (en) 2003-04-08
DE69132501T2 (de) 2001-08-23
US6034918A (en) 2000-03-07
US6044426A (en) 2000-03-28
DE69133565T3 (de) 2015-10-08
DE69132121T2 (de) 2000-09-21
DE1022642T1 (de) 2001-01-11
US6070222A (en) 2000-05-30
US6314051B1 (en) 2001-11-06
DE69132501T3 (de) 2009-09-03
US20020004867A1 (en) 2002-01-10
US5983320A (en) 1999-11-09
US6101152A (en) 2000-08-08
US20040114454A1 (en) 2004-06-17
DE69132721T2 (de) 2002-05-29
US6185644B1 (en) 2001-02-06
IL96808A0 (en) 1991-09-16
EP1197830B1 (en) 2006-10-04
US6378020B2 (en) 2002-04-23
US20050030802A1 (en) 2005-02-10
JP3550143B2 (ja) 2004-08-04
US6085284A (en) 2000-07-04
JP2001273765A (ja) 2001-10-05
DE06125958T1 (de) 2007-11-22
EP1022642B1 (en) 2001-09-05
US20020016876A1 (en) 2002-02-07
US6266285B1 (en) 2001-07-24
US6697295B2 (en) 2004-02-24
US6049846A (en) 2000-04-11
US5499385A (en) 1996-03-12
US6452863B2 (en) 2002-09-17
DE69133500T2 (de) 2006-07-27
EP0525068A1 (en) 1993-02-03
EP1816569B1 (en) 2009-01-07
US6182184B1 (en) 2001-01-30
EP1816569A2 (en) 2007-08-08
US5319755A (en) 1994-06-07
US6128696A (en) 2000-10-03
US6584037B2 (en) 2003-06-24

Similar Documents

Publication Publication Date Title
KR100201057B1 (ko) 고성능 버스 인터페이스를 사용하는 집적회로 입출력
US6684285B2 (en) Synchronous integrated circuit device
US5953263A (en) Synchronous memory device having a programmable register and method of controlling same
US6426916B2 (en) Memory device having a variable data output length and a programmable register
US5995443A (en) Synchronous memory device
EP1004956B1 (en) Method of operating a synchronous memory having a variable data output length
IL110649A (en) A method of transmitting information I told to memory

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100305

Year of fee payment: 12

EXPY Expiration of term