JPH05507374A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

Info

Publication number
JPH05507374A
JPH05507374A JP91508050A JP50805091A JPH05507374A JP H05507374 A JPH05507374 A JP H05507374A JP 91508050 A JP91508050 A JP 91508050A JP 50805091 A JP50805091 A JP 50805091A JP H05507374 A JPH05507374 A JP H05507374A
Authority
JP
Japan
Prior art keywords
bus
semiconductor device
semiconductor
subsystem
master
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP91508050A
Other languages
English (en)
Other versions
JP3414393B2 (ja
Inventor
ファームウォルド，マイケル
ホロウィッツ，マーク
Original Assignee
ランバス・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24032637&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH05507374(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by ランバス・インコーポレーテッド filed Critical ランバス・インコーポレーテッド
Publication of JPH05507374A publication Critical patent/JPH05507374A/ja
Application granted granted Critical
Publication of JP3414393B2 publication Critical patent/JP3414393B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/006—Identification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0653—Configuration or reconfiguration with centralised address assignment
    • G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1678—Details of memory controller using bus width
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高性能バス−インターフェイスを用いる集積回路Ｉ１０　。
１里２旦野 データ・ブロックを、とくにメモリ装置との間で、高速転送ができるようにし、 電力消費量が少なく、システムの信頼度が萬い、コンピュータおよびビデオ装置 用の集積回路バス・インターフェイスについて説明する。Ｉ（ス台アーキテクチ ャを実現する新規な方法についても説明する。
及玉史！員 半導体コンピュータ会メモリは、任意の個々のコンビエータ語の各ビット、また は小さいビット群に対して１つのメモリ装置を使用するために従来設計され、構 成されている。語のサイズはコンピュータの選択により左右される。典型的な語 サイズは４〜６４ビツトの範囲である。各メモリ装置は一連のアドレス線へ並列 に接続され、かつ一連のデータバスの一つへ接続される。特定のメモリ場所から 読出し、およびその場所へ書込むことをコンピュータがめると、アドレスがアド レス線に置かれ、必要とする各装置のために別々の装置選択線を用いてメモリ装 置の１，１＜つか、または全てが起動される。各データ線へ１つまたは複数の装 置を接続できるが、典型的には少数のデータ線だけが１つのメモリ装置へ接続さ れる。したがって、データ線Ｏが装置Ｏへ接続され、データ線１が装［１へ接続 される、等である。したがって、データはメモリの各続出し動作、または各書込 み動作ごとに並列にアクセスされる、すなわち供給される。システムが正しく動 作するためには、あらゆるメモリ内のあらゆる単一メモリビットを確実に正しく 動作させねばならない。
本発明の概念を理解するためには、従来のメモリ装置のアーキテクチャを研究す ることが助けになる。はぼあらゆる種類のメモリ装置（最も広く用いられている ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタチックＲＡＭ（ ＳＲＡＭ）　、および読出し専用メモリ（ＲＯＭ）装置を含めて）の内部では、 システムがメモリサイクルを実行するたびに、多数のビットが並列にアクセスさ れる。しかし、メモリ装置がサイクルさせられるたびに内部で利用できるアクセ スされたと、トが非常に少ない部分だけが、それを外界まで装置の境界を横切ら せる。
図１を参照して、最近のＤＲＡＭ、ＳＲＡＭおよびＲＯＭの設計の全ては、メモ リセルが二次元領域ｌを埋めることができるように、行（ｌｉｄ）線５と、列（ ビット）ｌｉｅとを有する内部アーキテクチャを有する。特定の語線が使用可能 にされると、対応するデータビットの全てがビット線へ転送される。従来のＤＲ ＡＭのあるものは、アドレスを送るために必要とするビンの数を減少するために 、この編成を利用する。与えられたメモリセルのアドレスは行と列の２つのアド レスへ分けられる。それら２つの各アドレスは、従来のメモリセル・アドレスが 要求したと同じ広さの半分のバスで多重化できる。
従来技術との比較 従来のメモリ装置は、メモリを高速でアクセスした場合に全てのアクセスが成功 する訳ではないという問題を解決しようとしていた。米国特許第３，８２１゜７ １５号（ホップ（Ｈｏｆｆ）他）が最初の４ビツトΦマイクロプロセツサに対し てインテル社（Ｉｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎ）へ付与された。その特許 は、１つの中央処理装置！１ｉ（ＣＰＵ）を多数のＲＡＭおよびＲＯＭへ接続す るバスについて記載している。そのバスはアドレスおよびデータを４ビツト崇ワ イドのバスで多重化し、特定のＲＡＭおよびＲＯＭを選択するために２地点間制 御信号を用いる。アクセス時間は固定され、ただ１つの処理要素だけが許される 。阻止モード型動作は−く、最も！Ｉｔ要なことに、装置の間の必ずしも全ての インターフェイス信号がバスを介して送られるわけではない（ＲＯＭ制御線とＲ ＡＭＩＩＩＩＩ線およびＲＡＭ選択線は２地点間である）。
米国特許第４．３１５．３０８号（ジャクソン（Ｊａｃｋｓｏｎ））には、１つ のＣＰＵをバス拳インターフェイスへ接続するバスが記述されている。その発明 は多重化されたアドレスと、データと、制御情報とを１つの１６ビツトーフイド ・バスを介して用いる。阻止モード動作が定められる。その長さのブロックが制 御シーケンスの部分として送られる。また、「ストレッチ」サイクル信号を用い る可変アクセス時間動作が行われる。多数の処理要素が輛（、多数の顕著な要求 に対する適応性がなく、再び、必ずしも全てのインターフェイス信号はバスによ り送られない。
米国特許第４，４４９，２０７号（クン（Ｋｕｎｇ）他）には、内部ハステアド レスとデータを多重化するＤＲＡＭが記述されている。このＤＲＡＭに対する外 部インターフェイスは通常のものであつて、制御、アドレスおよびデータに対し て別々の接続を育する。
米国特許第４，７８４．８４６号および第４．７０６，１６６号（ゴー（Ｇ。
））には、１つの縁部に沿って接続が行われる、スタックされたダイの３Ｄパブ ケージ構成が記載されている。通常のメモリ装置を処理装置へ相互に接続するた めに必要とされる２地点間配線のためにはそれらのパブケージは使用が困難であ る。２つの特許はそれらの問題を解決するために複雑な技術を延べている。イン ターフェイスを変更することにより問題を解決する試みは行われていない。
米国特許第３．９６９，７０６号（プローブスティング（Ｐｒｏｅｂｓｔｉｎｇ ）他）には、現在の技術的状ｔｌＤＲＡＭインターフェイスが記述されている。
アドレスは双方向に多重化され、データと制御のために別々のビンがある（ＲＡ Ｓ、ＣＡＳ、ＷＥ、Ｃ５）。ビンの数はＤＲＡＭのサイズと共に多くなり、その ようなりＲＡＭを用いるメモリ装置においては接続の多くを２地点間で行わなけ ればならない。
従来の技術には多くのバックプレインがあるが、述べられている組み合わせまた は本発明の諸特徴を有するものはない。多くのバックプレイン・バスは１つのバ ス（たとえば、ＮＵババスでアドレスとデータを多重化する。ＥＬＳＸＩおよび その他の分割−トランザクジョン・バス（米国特許第４．５９５．９２３号およ び第４，４８１，６２５号（ロバーツ（Ｒｏｂｅｒｔｓ）））を実現した。ＥＬ ＳＸＩは比較的低電圧の振れの電流モードＥＣＬドライバ（約ＩＶの振れ）も実 現した。アドレス−スペース・レジスタが、ある態様のブロック・モード動作の ように、はとんどのバックプレイン・バスで実現される。
はとんど全てのバックプレイン・バスはある種の仲裁スキームを実現するが、本 発明で用いられる仲裁スキームはそれらの各々とは異なる。米国特許第４，８３ ７．８８２号（キュラー（Ｃｕｌｌｅｒ））、第４．８１８，９８５号４（イケ ダ）、第４，７７９，０８９号（シーアス（Ｔｈｅｕｓ））、第４，７４５゜５ ４８号（プラハブト（Ｂ　ｌ　ａｈｕ　ｔ）　）が従来のスキームを述べている 。全ては、Ｎを潜在的なバス要求者の数としてＩｏｇＮ追加信号、（ンーアス（ Ｔｈ　ｅ１４ｇ）、プラハット（Ｂｌａｈｕｔ））、またはバスを制御するため の追加の遅延（イケダ、キュラー（Ｃｕｌｌｅｒ））のいずれかを含む。それら の特許またはその他の文献に記載されているバスのいずれもバスによる接続だけ を用いるものではない。すべてはバックプレインの上にいくつかの２地点間接続 を含む。各データプロ、りを１つの装置からスイッチする、または小型で低コス トの３Ｄバツケーシングのような本発明の他の面のいずれも、バックプレイン・ バスへは適用されない。
本発明で用いられるクロッキング・スキームは以前は用いられておらず、実際に 、コネクタ會スタブによりひきおこされる信号劣化のために、バックプレイン・ バスで実現することは困難である。米国特許第４．２４７．８１７号（ヘラ−（ Ｈｅｉｆｅｒ））は２つのクロツク線を用いるクロッキング・スキームを記述し ているが、本発明で用いられる正常な立上がり時間信号とは対照的に、ランプ形 のクロック信号を利用している。
米国特許第４，６４６．２７９号（ボス（Ｖｏｓｓ））には、ＤＲＡＭの出力部 に並列負荷、直列出力シフトレジスタを実現するビデオＲＡＭが記述されている 。これにより一般的に帯域幅を大幅に広（できる（および桁送りだし経路の幅が ２倍、４倍更にそれより広く拡張された）。ＤＲＡＭに対するインターフェイス の残り（ＲＡＳ、ＣＡＳ、多重化されたアドレス、等）は従来のＤＲＡＭに対す るものと同じままである。
本発明の目的は、データの、マイクロプロセッサのような、外部ユーザーによる １つのメモリ装置からの大きいデータ争プロブクに対する、効率的で、コスト効 果的なやり方による高速アクセスを支持するために、半導体装置に組み込まれた 新規なバス−インターフェイスを用いることである。
本発明の別の目的は、装置の間のクロックのスキューを最小にして、高速クロッ ク信号をバスに沿って送ることができるようにする、クロッキング・スキームを 得ることである。
本発明の別の目的は、欠陥のあるメモリ装置またはメモリ装置の一部をマブビン グ１アウトできるようにすることである。
本発明の別の目的は、他の点では同一の装置を、各装置へ独特の識別子を割り当 てることにより、区別する方法を得ることである。
本発明の別の目的は、アドレス、データおよび制御情報を比較的狭いノイズを介 して転送する方法を得ること、および多数の装置がノイズを同時に用いることを める時にバスを仲裁する方法を得ることである。
本発明の別の目的は、従来のキャブシュ法よりはるかに効果的である、メモリー システムのＤＲＡＭ内に高速メモリ・キャッシュを分布させる方法を得ることで ある。
本発明の更に別の目的は、本発明のバス・アーキテクチャに用いるために適当な 装置、と（にＤＲＡＭｌを得ることである。
凡五色！！ 本発明は、バスへ並列に接続されている少なくとも１つのメモリ装置を含む少な （とも２つの半導体装置を備え、バスは、前記メモリ装置により必要とされるア ドレスと、データと、制御情報のほぼ全てを伝えるための複数の／＜ス線を含み 、′ＭＩｌ情報は装置選択情報を含み、バスは１つのアドレス内のビットの数よ り十分に少ないバス線を有し、バスは、個々の装置へ直結される別々の装置選択 線の必要なしに装置選択情報を伝える、メモリーサブシステムを含む。
図２を参照する。標準的なりＲＡＭ１３．１４と、ＲＯＭ（またはＳＲＡＭ）１ ２と、マイクロプロセッサＣＰＵＩＩと、Ｉ１０装置と、ディスク制御器、また は高速スイッチのようなその他の専用装置の通常のものに用いられる、２地点間 およびバスをベースとする配線の組み合わせではなくて、完全にバスをベースと するインターフェイスを用いるために、それらの装置は変更される。新規なバス はクロック信号と、電力および多重化されたアドレスと、データ信号および制御 信号とを含む。好適な実現においては、８つのバス拳データ線とＡｄｄｒｅｓｓ Ｖａｌｉｄバス線がアドレスと、デバスと、制御情報とを、４０ビブト・ワイド までのメモリーアドレスへ送る。本発明の教示を実現するために、１６のＡスー データ線または別の数のバス会データ線を用いることができる。メモリや、周辺 装置や、スイッチや、処理装置のような要素を接続するために新規なバスが用い られる。
本発明の装置においては、ＤＲＡＭおよびその他の装置はアドレスおよびその他 の情報をバスを介して受け請求められているデータを同じバスを介して送り、ま たは受ける。各メモリ装置はバス・インターフェイスを１つだけ含み、他の信号 ビンは有しない。装置に含むことができる別の装置はバス、および人カＩＩ／出 力線のような別の非バス線へ接続できる。バスは大きなデータ拳ブロックの転送 および分割トランザクシロンをサポートして、ユーザーが高いバス利用度を達成 できるようにする。大きいデータ・ブロックを１つの装置との間で一度に迅速に 続出しおよび書込むためのこの性能は、本発明の重要な利点である。
このバスへ接続するＤＲＡＭはいくつかのやり方で従来のＤＲＡＭとは異なる、 制御情報、装置識別、装置の型、および装置の各独立部分のためのアドレス範囲 のようなチップに対して適切なその他の情報を記憶できるレジスタが設けられる 。新し〜１バス管インターフェイスを付加せねばならず、従来のＤＲＡＭ装置の 内部は変更する必要はないから、それらはバスのビークデータ速度でバスとの間 でデータのやり取りができる。これはＤＲＡＭにおける列アクセス回路を変更す ることを要し、その場合に型の大きさの増大は最小である。バス上の装置のため の低スキュー内部装置クロックを発生する回路が設けられ、別の多重化解除人力 信号と、多重化出力信号とを供給する回路も用意されている。
バスを非常に高いクロック速度（数百ＭＨｚ）で動作させることにより広いバス 帯域幅が達成される。この高いクロック速度はバスの制約された環境により可能 にされる。バス線はインピーダンスを制御されて、二重終端させられた線である 。５００ＭＨｚのクロック速度では、最長バス伝播時間はｔｎｓよりも短い（典 型的なバスの長さは約１０ｃｍである）。また、用いられるパッケージングのた めに、ビンのピッチをパッドのピッチに非常に近づけることができる。個々の装 置から与えられるバスへのローティングは非常に小さい。好適な実現においては 、これはスタブの容量を１〜２ｐＦ、インダクタンスを０．５２ｎＨに一般にで きる。図３に示されている６装ｆｌ！１５，１６．１７は、一方の側だけにビン を有し、それらのビンはバスＩ８へ直結される。多数の装置をビン２ｏを介して 高次のバスへインターフェイスするためにトランシーバ装置１１９を含むことが できる本発明のアーキテクチャの主な結果はＤＲＡＭアクセスの帯域幅を広くす ることである。本発明は製作コストおよび製造コストを低減し、電力消装置を減 少し、パブキング密度およびシステムの信頼度を高くすることである。
」匝□□□腹！ム脱男 図１はメモリ装置の基本的な２Ｄ編成を示す１１図である。
ＩＩＩＪ２は、装置内部の各装置への全てのバスと直列２ノセツト線の並列接続 を示す概略ブロック図である。
ｌ３０３は、主バスにおける半導体装置の３Ｄバブケージングを示す本発明の装 置の斜視図である。
図４は要求パケットのフォーマツトラ示ス。
図５はスレイプからの再試行応答のフーーマプトを示す。
図６はバスで要求パケットの衝突が起きた後のバス・サイクルと仲裁がどのよう にして取り扱われるかを示す。
図８はバスクロブタとバス上の装置との間の接続およびタイミングを示す。
図９はいくつかのバス争ユニットをトランシーバ−バスへ接続するためにトラン シーバをどのようにして使用できるかを示す斜視図である。
ｒＫｌｌｏは装置をバスへ接続するためｊこ用いられる入力回Ｎ／出力回路のブ ロック図および回路図である。
図１１はバス入力レシーバとして用いられるクロックされるセンス増幅器の回路 図である。
図１２は調整可能な遅延線を用いて２つのバス会クロ７り信号から内部装置クロ ックをどのようにして発生されるかを示すブロック図である。
図１３は図１２のブロック図における信号の関係を示すタイミング図である。
図１４は本発明のリセット手続きを実現する好適な手段のタイミング図である図 １５は８つのサブアレイへ分割された４ＭビットＤＲＡＭの全体的な編成を示す 線図である。
大簾■ 本発明は、処理装置と記憶装置間の通信用の高速、多重バスを提供し、そのバス システムで使用する装置を提供することを目的としている。本発明はまた、処理 装置と人出力インターフェイスやディスク制御ａｒｍというた他のｇｉｌｌＩを 、バス上に記憶装置があるなしに関わらず、接続するのに用いることができる。
バスはバス上の各々の装置に並列に接続した比較的少数の回線からなり、バスに より装置がバス上の他の装置との通信するのに必要な実質的に全てのアドレス、 データ、制御情報を搬送する。本発明を用いた多くのシステムでは、バスは全シ ステム内の全ての装置間のほとんど全ての信号を搬送する。バス上の各々の装置 に対する装置選択情報はバスで搬送されるので、別の装置選択回線を必要としな い。またアドレスとデータ情報は同一回線を通して送ることができるので、別の アドレスおよびデータ回線も必要としていない。ここで説明する機構を用いるこ とで、非常に大きなアドレス（実施例では４０ビツト）および大きなデータプロ ツク（１０２４バイト）を少数のバス回ＩＩ（実施例では８プラス１制御回Ｉｆ ）で送ることができる。
事実上、コンピュータシステムで必要な全ての信号をバスで送ることができる。
当業者はＣＰＵのような特定装置は、本発明のバス以外に、他の信号回線および 例えば独立したキャッシュメモリへのバスのような独立したバスに接続できるこ とが理解しよう。例えばクロスポイント・スイッチのような特定装置は、本発明 の複数の独立したバスに接続することができる。本実施例では、ここに説明する バス接続以外には接続を有しない記憶装置を設け、本発明のバスをメモリおよび バス上の他の装置への全面的でなくとも主要な接続として用いるＣＰＵを設ける 。
全ての最近のＤＲＡＭ、ＳＲＡＭ、ＲＯＭ設計は、２次元面積を効率的にタイル 敷きするため、行（語）と列（ビット）ラインの内部アーキテクチャを有してい る。図１では、各々の！！＄１５とビット線６の交点に１ビツトのデータが格納 されている。特定の語線が使用可能になると、全ての対応するデータビットがビ ット線に転送される。４ＭビットＤＲＡＭ内で一時に約４０００ビツトとなるこ のデータは次に列増幅ｎ３にロードされ、入出力回路で使用するために保持する 。
ここに提示する発明では、センスアンプからのデータは、はぼＩ　２５ＭＨｚで 走行している内部装置バスに一時に３２ビツトを乗せることが可能になる。この 内部ＨＩ！バスはデータを装置の周辺に移動し、データは約５００ＭＨｚで走行 する８ビツトワイドの外扉バスインターフェイスに多重化される。
本発明のバス・アーキテクチャでは、ｃｐｕ、直接記憶アクセス装置（ＤＭＡ） ないし浮遊小数点装置ＩＩ（ＦＰＵ）などのマスクおよびバス制御装置とＤＲＡ Ｍ、ＳＲＡＭＳＲＯＭ記憶装置などのスレーブ装置を接続する。スレーブ装置は 制御信号に応答し、マスクは制御信号を送信する。当業者は操作モードおよびシ ステムの状態により、一部の装置はときどきマスクおよびスレーブとして作動す ることを理解しよう。例えば記憶装置は一般にスレーブ機能だけしか有していな いが、ＤＭＡＭＩＩ装置、ディスク制御装置、ＣＰＬＪはスレーブ、マスク機能 を両方育することがある。入出力装置、ディスク制ｍＨＭや高速スイッチなどの その他の特殊目的装置を初めとする他の多（の半導体装置は、本発明のバスで使 用するために改変することができる。
各々の半導体装置は、装置識別（装置ＩＤ）レジスタ、装置タイプ記述レジスタ 、制御レジスタ、その他の装置のタイプに関連した情報を含むレジスタを初めと する１組の内部レジスタを内蔵している。実施例では、バスに接続された半導体 装置は、その装置内に含まれたメモリアドレスを特定するレジスタと装置がデー タを送信ないし受信できるないしすべき１組の１つないし複数の遅延時間を記憶 するアクセス時間レジスタを内蔵している。
それらのレジスタの大部分は、システムを起動した時、ないしリセットした時に 生じる初期化シーケンスの一部として変更ないし設定することができる。初期化 シーケンス中、バス上の各々の装置は装置ＩＤレジスタに記憶された一意的な装 ｆｆ１ｌＤ番号が割り当てられる。バスマスクはそこでそれらの装置１１０番号 を用いてアクセスし、アクセス時間レジスタ、制御レジスタ、メモリレジスタを 初めとする他の装置内の適当なレジスタを設定し、システムを構成することがで きる。各々のスレーブは１つないしいくつかのアクセス時間レジスタ（実施例で は４）を持つことができる。実施例では、特定の制ｍ機能を容易にするために、 各々のスレーブ内に１つのアクセス時間レジスタが一定値で永久的ないし半永久 的にプログラムされている。初期化シーケンスの望ましい実施例は以下に詳述す る。
マスク装置とスレーブ装置間で送られる全ての情報は、例えば８ビットワイドの 外部バスを通して送られる。これはマイクロプロセッサのようなマスク装置が外 部バスの排他的な′Ｍ御を取得しくすなわちバスマスタとなる）、要求パケット （アドレスと制御情報からなるバイトのシーケンス）をバス上の１つないシ複数 のスレーブバス置に送ってトランサクシ１ンを起動するプロトコルを定義するこ とにより行われる０本発明の教示では、アドレスは１６から４０ビ、トないしそ れ以上で構成することができる。バス上の各々のスレーブは要求パケットを解読 して、スレーブがそのパケットに応答する必要があるかを見る。パケットが送ら れたスレーブはそこで、要求時に要求されたバス・トランザクションを行うのに 必要な内部プロセスを開始する。要求マスクはまたバス・トランザクションが始 まる前に一定の内部プロセスを取り引きする必要があることがある。指定された アクセス時間後、スレーブはＸつないし複数バイト（８ビツト）のデータを返答 するかバスから得られた情報を記憶し、て応答する。興なる時に興なる種類の応 答がもたらすことができるように１直置りのアクセス時間を設けることができる 。
要求バラブトとその対応するバスアクセスは、選択した数のバスサイクルで分離 して、同一ないし他のマスクが追加要求あるいは簡潔なバスアクセスをするため に介在バスサイクルでバスを使用できるようにする。従って複数の独立したアク セスが可能で、バスの利用を最大化して短いデータブロックを転送することがで きる。長いデータブロックを転送する場合は、バスアドレス、制御、アクセス時 間によるオーバーへラドはクロックの要求および転送の合計時間に比べて小さい ので、重複なしに効率的にバスを使用できる。
装置アドレスのマブビング 本発明の他のユニークな態様は、各々の記憶装置は、従来のバックプレーン中バ スコンピュータシステムのメモリ基板の全ての機能を有した完結し、独立したメ モリサブシステムであるということである。個々の記憶装置は単一の記憶部分を 内蔵したり、１つ以上の分散記憶部分に小区分化することができる。記憶装置に は各々の分散記憶部分のメモリアドレス・レジスタを含める。故障した記憶装置 Ｆ（あるいは装置の小部分でも）は、メモリの小さい小部分のロスだけで「精密 に記す」ことができ、事実上全システムの機能を維持することができる。故障し た装置を記すことは、２つの方法で行うことができ、両方とも本発明に適合して いる。
望ましい方法では、各々の記憶装置ｌ（ないしその独立した分数部分）内のアド レスレジスタを使用して、その記憶装置が応答するバスアドレスの範囲を限定す る情報を記憶する。これは従来のバックブレーン・バスシステムのメモリ基板で 使用された従来の方式と同様である。アドレスレジスタには、通常既知のサイズ のブロックを指す１つのポインタないし１つのポインタと一定ないし可変のブロ ックサイズ値、あるいは１つが各々のメモリブロックの冒頭を指し１つは端部（ ないし「上部」と「下部」）を指す２つのポインタを含めることができる。アド レスレジスタを適切に設定することで、一連の機能的な記憶装置ないし分散記憶 部分を連続したアドレス範囲に対して応答するようにすることができ、システム アクセスを良好なメモリの連続ブロックに与えることができる（おもにバスに接 続された良好な装置数により制限される）。第１の記憶１！置ないし記憶部分内 のメモリブロックには一定範囲のアドレスを割り当てることができるので、次の 記憶装置ないし記憶部分のメモリブロックには先のブロックの最後のアドレスよ りも１つ高い（ないしメモリ構造により低い）アドレスで始まるアドレスを割り 当てることができる。
本発明で使用する望ましい装置には、その装置にはどれほどのメモリがあり、ど の様な構成になって〜＼るかを初めとしてチップタイプを特定する装置タイプレ ジスタ情報を含める。マスクは１つないし複数の選択順序で各々のメモリセルを 読取ったり書込んだりして適切なメモリテストを行い、メモリの各々のアクセス 可能な分散部分の適切な機能をテストしく部分的に装置１０番号や装置形式とい った情報に基づ〜）て）、装置のアドレススペース・レジスタにアドレス値（実 施例では４０ビツトまで％１０１２バイト）を連続的に書込むことができる。非 機能ないし損傷記憶部分には、システムがそのメモリを使用するのを避けると解 釈できる特別なアドレス値を割り当てることができる。
第２の方法は、不良の装置を避ける負担をシステムマスクないしマスクに課すも のである。ＣＰＵおよびＤＭＡＩＩＩＩ装置は一般に、仮想から物理的（バス） アドレスにマツプする何らかのアドレス変換バブファ（ＴＬＢ）を有している。
ＴＬＢは比較的単純なソフトウェアでプログラムして、作業メモリだけを使用す ることができる（機能メモリを記述するデータ構造は容易に生成される）。ＴＬ Ｂを内蔵していないマスクに付いては（例えば画像表示生成器）、小さく単純な ＲＡＭを用いて連続したアドレス範囲を機能記憶装置のアドレスにマツプするこ とができる。
どちらの方式も作動し、それによりシステムは非機能装置のかなりの割合を捕捉 でき、残ったメモリで作動し続けることができる。これは本発明で構築したシス テムは、現場での故障が殆どないシステムを構築する能力を初め、既存のシステ ムに対してはるかに改善された信頼性を持つことを意味している。
ノくス 本発明の好ましいバス・アーキテクチャは１１の信号からなっている。すなわち ＢｕｓＤａ　ｔａ　ｒｏニアＪ　、ＡｄｄｒＶａ　Ｉ　ｉｄ、ＣＩｋＬ　Ｃ１ｋ ２に加えて各々の装置に並列に接続された入力基準レベルおよび電源、接地回線 である。
信号は通常のバスサイクル中にバスの乗せられる。「信号［：ｉ：ｊゴ」という 表記は、信号ないし回線の特定の範囲を指し、例えばＢｕｓＤａｔａ　［０８７ ］はｓ　ＢｕｓＤａｔａＯ＋　ＢｕｓＤａｔａｌ、ｓｓ番ＢｕｓＤａ、ｔａ７と いう意味である。ＢｕｓＤａｔａ　ｒｏニアＪ信号に対するバス回線は、バイト ワイドの多重化データないしアドレスないし制御バスを形成する。ＡｄｄｒＶａ 　ｌ　ｊｄはバスが有効なアドレス要求を保持している時を示し、スレーブにバ スデータをアドレスとして解読し、そしてアドレスがそのスレーブに含まれてい る場合は、懸案の要求に対処するように指令する。２つのクロックは共に、バス 上の全ての装置に灯して同期化した高速クロックを提供する。バスに乗せた信号 に加えて、各々の装置を直列に接続して初期化中にシステム内の全ての装置に一 意的な装置ｌｌ［）番号を削り当てるのに用いる他の１つの回！Ｉ（Ｒｅｓｅｔ ｌｎ　Ｒｅ５ｅｔＯｕｔ）がある（後に詳述）。
内部のロジックのゲート遅延に比べてこの外部バスの非常に早いデータ速度を′ Ｂ易にするため、バスサイクルを偶数ないし奇数サイクルのペアにグループ化す る。バスに接続した全ての装置は、バスサイクルの同一の偶数ないし奇数ラベル を用い、偶数サイクルでオペレーンーンを開始することに留意する。これはクロ ッキング方式で強制的に行う。
プロトコルとバス・オペレーシーン バスはバス・トランザクシ冒ンに、比較的単純で、同期で、分割トランザクシロ ンのブロック向きプロトコルを使用する。このシステムの１つの目的は、マスク に集中した知能を保持し、それによりスレーブをできるだけ単純に保つことであ る（一般にマスクよりもスレーブの方が数が多いので）。スレーブの複雑性を削 減するには、スレーブが指定時間に要求に応え、引き続きのバスアクセス段階の 前に行わなければならない内部活動を初めとする装置の内部段階をスレーブが十 分開始あるいは完Ｔできるようにすべきである。このバスアクセス段階の時間は バス上の全ての装置に知られており、各々のマスクはバスアクセスが始まる時に はバスが確実に空いているようにする責任がある。従ってスレーブはバスの仲裁 に付いては決して懸念することはない。この方法により、単一マスクシステムで の仲裁をなりシ、スレーブバス・インターフェイスを単純にすることができる本 発明の好ましい実施例では、バスに対してバス転送を行うため、マスクはアドレ スと制御情報を含んだ連続した一連バイトの要求パケットを送る出す、偶数バイ トを含んだ要求パケットを使用するのが望ましく、また各々のパケットを偶数バ スサイクルで開始するのが望ましい。
装置選択機能は、バスデータ回線を用いて対処する。全てのスレーブに要求パケ ットアドレスを解読し、要求アドレスを含んでいるかを判定し、含んで〜）れば データブロック転送でマスクにデータを与え戻す（読取り要求の場合）あるいは マスクからのデータを受け入れる（書込み要求の場合）よう指令するＡｄｄｒＶ ａｉｄを駆動する。マスクは要求パケットで装置１！Ｄ番号を送信することで特 定装置を選択することもできる。好ましい実ＩＭ例では、特殊な装ｆｆ１ｆｒＤ 番号を選んでバス上の全ての装置はパケットを解釈すべきであるということを示 す、これによりマスクはメツセージを同報通信でき、例えば全ての装置の選択制 御レジスタを同一値で設定することができる。
データブロック転送は、後に要求パケット制御情報で指定した時間に、偶数サイ クルで生じるようにする。装置はバスアクセス段階が始まる前にメモリアドレス 設定のような特定！！能を開始すれば、ｉｆｔＭ内部段階で殆ど直ちにデータグ ロッり転送を始める。データブロックをバス回線に乗せる時間は、スレーブアク セス時間レジスタ内に記憶された値から選択する。読取り、書込みのためのデー タのタイミングは同一とする。唯一の違いは、どのＨｒｌｌがバスを駆動するか である。
読取りに付いてはスレーブがバスを駆動し、マスクはバスからの値を受け取り、 書込みに付いてはマスクがバスを駆動し、選択されたスレーブはバスからの値を 受け取る。
図４に示す本発明の実施例では、要求パケット２２は６バイトのデータ、すなわ ち４．５のアドレスバイトと１．５の制御バイトを含んでいる。各々の要求は、 要求パケットの全ての６バイトの全ての９ビツトの多重化データ／アドレス回線 （ＡｄｄｒＶａｌ　１ｄ２３＋ＢｕｓＤａｔａ　［０ニア］　２４）を使用する 。
偶数サイクルで２３のＡｄｄｒＶａｌ　１ｄ＝１を設定することは（さもなくば 未使用）、要求パケット（制御情報）のスタートを示している。有効要求パケッ ト？’はＡｄｄ　ｒＶａ　ｌ　１ｄ２７は、最後のバイトで０でなければならな い。最後のバイトでこの信号を表明することは、要求パケットを無効化すること になる。
これは衝突検出の仲裁ロジックに使用する（後に詳述）。パイ）２５−２６は第 １の３５アドレスビツトのアドレス［０：３５コを含んでいる。最後のバイトは Ａｄｄ　ｒＶａ　Ｉ　ｉ　ｄ２７　（ＩＩ効化スイッチ）と残りのアドレスビッ トのアドレス［３Ｅｉ：３９］とブロックサイズ［０：３］（制御情報）の２８ を含んでいる。
第１のバイトは例えばアクセスのタイプを指定するオペレージ１ンコードである ＡｃｃｅｓｓＴｙｐｅ　［Ｏ：３］およびそのマスクＩＤ番号を含めるためパケ ットを送るマスクのために予約された位置のＭａｓｔｅｒ　［０：３］の制御情 報を含んだ２つの４ビツトフイールドを含んでいる。マスク番号１から１５が可 能で、マスク番号０は特殊システムコマンドのために予約されている。Ｍａｓｔ ｅｒ［ｏ：３］＝Ｏのパケットは、無効化特殊パケットで、そのごとくに扱われ るアクセスタイプフィールドは、要求されたオベレーシーンが読取りあるいは書 込みか、およびアクセスのタイプが例えばレジスタの制御あるいはメモリといっ た装置の他の部分の制御かを特定する。好ましい実施例では、ＡｃｃｅｓｓＴｙ ｐｅ［０］は読取り／書込みスイッチであり、これが１ならばオペレーンぴンは スレーブから読取りを要求しくスレーブが要求されたメモリブロックを読取り、 メモリ内容をバスに乗せる）、０ならばオペレーシーンはスレーブへの書込みを 要求する（スレーブはバスからデータを読取り、それをメモリに書込む）。Ａｃ ｃｅｓｓＴｙｐｅ　ｃｔ　：３］はスレーブに対して８までの異なるアクセスタ イプを提供し、ＡｃｃｅｓｓＴｙｐｅ　［１：２］は、アクセス時間レジスタの ＡｃｃｅｓｓＲｅｇＮに格納された応答のタイミングを示す。アクセス時間レジ スタの選択は、それを登録する特定のオペレーシーンコードを得ることにより直 接選択にあるいは事前選択アクセス時間（後記の表を参照）を有する選択したオ ペレーン、ンコードに対応するスレーブを得ることにより間接的に選択すること ができる。残りのと、トのＡｃｃｅｓｓＴｙｐｅ　［３］は、要求に付〜）ての 追加情報をスレーブに送るのに用いることができる。
アクセスの１つの特殊なタイプとして制御レジスタアクセスがあり、非選択スレ ーブの非選択レジスタのアドレス化が必要である。本発明の好まし０実施では、 ゼロに等しいＡｃｃｅｓｓＴｙｐｅ　［１：３］は制御レジスタ要求を示し、パ ケットのアドレスフィールドは所望の制御レジスタを示している。例えば最上位 の２バイトは（どのスレーブがアドレスされているかを示す）装置１０番号であ り、最小３バイトはレジスタアドレスを指定することができ、またその制御レジ スタにロードするデータを示したり、含めることができる。制御レジスタアドレ スはアクセス時間レジスタを初期化するのに用いるので、例えばアクセスレジス タ０内の値、できれば８サイクルのプログラムできるあるいはハードワイヤでき る固定応答時間を使用することが望ましい。制御レジスタアクセスはまた、アド レスレジスタを初めとする他のレジスタを初期化あるいは修正するのに用いるこ とができる。
本発明の方式は、特にＤＲＡＭのアクセスそ−ド制御を備えている。そのような アクセスモードの１つは、アクセスがベージモードあるいは通常のＲＡＳアクセ スであるかどうかを判定する。通常モード（従来のＤＲＡＭおよび本発明で）、 ＤＲＡＭＲＡＭ列島幅器はラッチは論理ＯおよびＩの間の中間の値に事前チャー ジされている。この事前チャージにより、ＲＡＭ内の行に対するアクセスが、人 力（書込み）ある（１は出力（読取り）のどちらかのアクセス要求を受け取り次 第すぐに可能になり、列理幅器がデータを素早く感知できるようにする。ベージ モード（従来および本発明の両方で）では、ＤＲＡＭは以前の読取りないし書込 みオペレーンｇンからデータを列理幅器ないしラッチに保持する。データにアク セスする引き続きの要求が同一行に向けられた場合は、ＤＲＡＭはデータが感知 されるのを待つ必要はなく（それは既に感知されている）、このデータに対する アクセス時間は通常のアクセス時間よりもはるかに短くなる。ベージモードによ り一般にデータに対してはるかに早いアクセスを可能にするが、データのブロッ クは小さくなる（増幅器の数に等しいデータ）。しかし要求データが非選択行に ない場合は、要求は通常のモードアクセスを開始できる前にＲＡＭが事前チャー ジするのを待たなければならないので、アクセス時間は通常のアクセス時間より も長（なる。各々のＤＲＡＭの２つのアクセス時間レジスタには、それぞれ通常 およびベージモードアクセスで使用するアクセス時間を含めるようにする。
アクセスモードはまたＤＲＡＭが増幅器を事前チャージすべきか、あるいは増幅 器の内容を後でのベージモードアクセスのために保管すべきかを判定する。一般 的な設定は「通常アクセス後に事前チャージ」シ、「ベージモードアクセス後に 保管」であるが、「ベージモードアクセス後に事前チャージ」あるいは「通常ア クセス後に保管」も可能な選択可能オペレージロンモードである。ＤＲＡＭはま た、選択した期間内にアクセスされない場合は、増幅器を事前チャージするため に設定することもできる。
ベージモードでは、ＤＲＡＭ増幅器内に記憶されたデータは、通常モードでデー タを読取るのにかかる時間よりもはるかに少ない時間でアクセスすることができ る（１０−２０ナノ秒対４０−１００ナノ秒）、このデータは長期間使用できる ように保持することができる。しかしそれらの増幅器（そして従ってビット回線 ）がアクセス後に事前チャージされなければ、異なるメモリ語（行）への後続の アクセスは、新しい値にラッチする前に増幅器が事前チャージしなければならな いので約４０−１００ナノ秒の事前チャージ時間のペナルティが課せられること になる。
増幅器の内容はこのように保持してキャッンＪＬキして用いることができ、小さ いデータブロックに対して早い反復的なアクセスが可能となる。ＤＲＡＭベース のベージモードキャッジ、は、従来のＤＲＡＭ機構を用いて従来技術で試されて きたが、コンピュータ毎にいくつかのチップが必要なので余り効率的でない。そ のような従来のページモードキャツシエは多くのビットを含んでいるが（例えば ３２チツプＸ４にビット）、独立した記憶項目は殆ど有していない。言い替えれ ばある所与の時点で、増幅器はほんのわずかな興なるブロックないしメモリ「場 」しか保持していないことになる（上記の例では４に語の単一ブロック）。シミ ニレ−シーンでは、各々のブロックのサイズに関わりなく置いヒツト率を達成す るにはぐ〉９０％の要求は既にキャブシエメモリ内に要求データを見つける）、 １００以上のブロックが必要なことが分かつている。例としてアナント・アガー ワル他による「分析的キャッシュモデル」　「コンビエータシステム上のＡＣＭ ）ランザクシロンＪ　７　（２）号、ｐｐ、１８４−２１５　（１９８９年５月 ）を参照のこと。
本発明のメモリの機構により、各々のＤＲＡＭは１つないし複数の（４Ｍピッ） ＤＲＡＭに対して４の）別々にアドレス化した独立的なデータブロックを保持す ることができる。１００のそのようなりＲＡＭ（すなわち４００のブロックない し場）を有するパーソナルコンピュータないしワークステーションは、従来の形 で構成したＤＲＡＭを用いた低く　（５０−８０％）多様に変化するヒツト率に 比べて非常に高く、非常に反復可能なヒツト率（平均９８−９９％）を達成する ことができる。更にページモード争キャッシュの「ミス」に対して据え置いた事 前チャージに関連した時間ペナルティ故に、従来のでＤＲＡＭベースのベージモ ード費キャッシュは一般に、全くキャッシュがない時よりもうまく作動しないこ とが分かっている。
ＤＲＡＭスレーブアクセスについて、アクセスタイプは一般に以下のようにして 用いる。
アクセス タイプ゛［Ｉ：３］　用途　アクセス時間０　制御レジスタアクセス　固定、８ ［アクセスレジスタＯ〕■　未使用　固定、８［アクセスレジスタＯ］２−３　 未使用　アクセスレジスタ１ ４−５　ページモードＤＲＡＭアクセス　アクセスレジスタ２６−７　通常ＤＲ ＡＭアクセス　アクセスレジスタ３当業者は、一連の利用可能なビットは、それ らのアクセスモードを制御するスイッチとして指定できることが理解されよう。
例えば、ＡｃｃｅｓｓＴｙｐｅ　［２：ｌ＝ページモード／通常スイッチＡｃｃ ｅｓｓＴｙｐｅ　［３］＝事前チヤージ／データ保管スイツチブロツクサイズ［ ０：　３］は、データブロックの転送のサイズを指定する。ブロックサイズ［０ コがＯならば、残りのビットはブロックサイズ（０−７）のバイナリ表示である 。ブロックサイズ［０］が１ならば、残りのビットはブロックサイズを８から１ ０２４の２のバイナリ累乗として与える。ゼロ長のブロックは、例えばデータを もたらすことなくＤＲＡＭを再生、あるいはＤＲＡＭをベージモードから通常ア クセスモードに変更あるいはその逆を行う特殊コマンドと解釈することができる 。
ブロックサイズ［Ｏ：２コ　ブロック内のバイト数０−７　それぞれ０−７ １２　＋２８ １３　２５Ｂ １、４　５１２ 当業者は他のブロックサイズコード化方式あるいは値を用いることができること を理解しよう。
大刀の場合、スレーブはバス回線バスデータ［０：　７］を通してバスからのデ ータを読取ることによりあるいはバスにデータを書込むことにより選択したアク セス時間に応答し、ＡｄｄｒＶａｌ　ｉｄは論理０となる。実施例では、事実上 各々のメモリアクセスには１つだけの記憶装置しか必要なく、すなわち１つのブ ロックを１つの記憶装置から読取ったり、書込むことになる。
リトライフォーマット 一部の場合にスレーブは要求、例えば読取りあるいは書込み要求に正確に応答で きないことがある。そのような状況ではスレーブは時どきＮ　（ｏ）　ＡＣＫ　 （ｎｏｗｌｓｄｇｅ）ないしりトライメツセージと呼ばれるエラーメツセージを 応答する。リトライメツセージには、リトライを必要とする条件に付いての情報 を含めることができるが、これはスレーブおよびマスクの両方の回路に対しシス テム要件を増加することになる。エラーが生じたことだけを示す単純なメツセー ジは余り複雑でなｌ、Ｎスレーブを見越しており、マスクはエラーの原因を理解 し、補正するのに必要な措置を取ることができる。
例えば特定条件下で、スレーブは要求されたデータを供給できないことがある。
ベージモードゆアクセス中、被選択ＤＲＡＭはページモード内になければならず 、被要求アドレスは増幅器ないしラッチに保持されたデータのアドレスと合致し なければならない。各々のＤＲＡＭはベージモードアクセス中にこの合致をチェ ックすることができる。合致が認められなければ、ＤＲＡＭは事前チャージを開 始し、データブロックの最初のサイクル中にリトライメツセージをマスクに返答 する（返答されたブロックの残りは無視される）。マスクはそこで事前チャージ 時間を待ち（これは特殊レジスタの事前チャージレジスタに記憶された問題のス レーブのタイプに対応するように設定される）、次に要求を通常のＤＲＡＭアク セス（アクセスタイプ＝６ないし７）として再び送る。
本発明の望ましい形態では、スレーブはりトライを、スレーブがデータの読取り ないし書込みを開始すると思われた時間に厳密にＡｄｄｒＶａｌｉｄを駆動する ことによりリトライを通知する。そのスレーブに書込むことを予期していたマス クは書込み中にＡｄｄ　ｒＶａ　ｌ　ｉ　ｄをモニタし、リトライメツセージを 検出した場合には必要な補正措置を取らなければならない。図５はりトライメツ セージ２８のフォーマットを例示したものである。これは読取り要求に有用で、 最初の（偶数）サイクルは２３のＡｄｄ　ｒＶａ　Ｉ　ｉ　ｄ＝１とＭａｓｔｅ ｒ　［０：３］　＝０からなっている。ＡｄｄｒＶａｌｉｄは通常データブロッ ク転送に対しては０であり、マスタ０はない（ｌから１５だけが可能）ことに留 意する。全てのＤＲＡＭとマスクはそのようなパケットを無効要求パケットであ り、従ってリトライメツセージであると容易に理解することができる。この種の バス−トランザクションでは、上記の実施例では内容は未定義であるが、Ｍａｓ ｔｅｒ　［０：３］とＡｄｄ　ｒＶａ　ｌ　ｉ　ｄ２３を除く全てのフィールド は情報フィールドとして使用できる。当業者はりトライメツセージを示す別の方 法として、バスにデータ無効回線と信号を付は加えることがあることを理解しよ う。この信号はＮＡＣＫの場合に表明することができる。
バス仲裁 単一マスクの場合、定義上仲裁問題はない。マスクは要求パケットを送り、その パケットに応えてバスが使用中になる期間の記録を取る。マスクは対応するデー タブロック転送がｉ！複しないように複数要求を予定することができる。
本発明のバス・アーキテクチャは、複数マスク構成でも有用である。２ないしそ れ以上のマスクが同一バス上にある時、各々のマスクは全てのり案のトランザク ン１ンの記録を取らなければならず、従って各々のマスクはいつ要求パケットを 送り、対応するデータブロック転送にアクセスできるかを知っている。しかし２ つないしそれ以上のマスクが要求パケットをほぼ同時に送り、複数要求を検出し 、何等かのバス仲裁に頼らなければならない場合が生じることがある。
各々のマスクがバスがいつ使用中になるか記録する方法は多（ある。簡単な方法 は、各々のマスクが例えば１つがバスが使用中になる従来のもつとも近い点を示 し、他がバスがフリーになる従来のもっとも近い点、すなわち最新の懸案のデー タブロック転送の終わりを示す２つのポインタを維持することで、バス使用中デ ータ構成を維持することである。この情報を使用することで、各々のマスクはバ ス型のデータブロック転送で使用中になる前に要求パケット（上述したプロトコ ル下で）を送る十分な時間があるか、そしていっその時間があるかを判定でき、 対応するデータブロック転送が開業のバス・トランザクシーンを妨害するかどう かを判定できる。従って各々のマスクは全ての要求パケットを読取り、そのバス 使用中データ構造を更新していつバスがフリーになるかに付いての情報を維持し なければならない。
２ないしそれ以上のマスクがバス上にあると、マスクはしばしば同一バスサイク ル中に独立した要求パケットを送ることがある。それらの複数の要求は、そのよ うな各々のマスクが異なる情報でバスを同時に駆動すると衝突し、無秩序な要求 情報が生じ、所望のデータブロック転送も行われない。本発明の望ましい形聾で は、論理！をバスデータないしＡｄｄ　ｒＶａ　Ｉ　ｉ　ｄ回線に書込もうとし ているバス上の各々の装置は、システムの高論理値よりも大きなあるいは等しい 電圧を十分維持できる電流でその回線を駆動する。装置は論理Ｏを持つ回線は駆 動しない。すなわちそれらの回線は単に低論理値に対応する電圧に維持される。
各々のマスクは少なくとも一部、あるいは全てのバスデータおよびＡｄｄｒＶａ ｌｊｄ回線上の電圧をテストするので、マスクは所与のバスサイクルでは駆動し ないが、他のマスクが駆動するという回線上で予期レベルが「０」の場合に論理 「１」を検出できる。
衝突を検出する他の方法は、衝突通知用に１つないし複数のバス回線を選択する ことである。請求を送っている各々のマスクはその回線を駆動し、１つ以上のマ スクによる要求を示す通常以上の駆動電流（あるいは「〉１」の論理値）に付い てモニタする。当業者は、これはＢｕｓＤａｔａとＡｄｄｒＶａｌｉｄ回線を含 むプロトコルにより実施できる、あるいは追加バス回線を用いて実施できること を理解しよう。
本発明の好ましい形聾では、各々のマスクは駆動しない回線をモニタして別のマ スクがそれらの回線を駆動しているのかどうかを見ることにより衝突を検出する 。図４では要求パケットの最初のバイトにはバスを使用としている各々のマスク の番号が含まれている（Ｍａｓｔｅｒ　［０８３］）。２つのマスクが時間的に 同一点から始まってパケット要求を送る場合、マスク番号は少なくともそれらの マスクと共に論理ｒＯＲ化」され、従ってマスクの１つないし両方はバス上のデ ータをモニタし、それが送るものを比較することにより、衝突を検出することが できる。例えばマスク番号２（００１０）と５（０１０１）による要求が衝突す る場合、バスは、Ｍａｓ　ｔｅ　ｒ　［０＋３コ＝７（００１０＋０１０１＝０ １１１）の値で駆動される。マスク番号５は信号Ｍａｓｔｅｒ　［２］　＝１で あることを検出し、マスタ２は衝突が生じたことを両マスクに告げるＭａｓｔｅ ｒＣＩ］とＭａｓｔｅｒ［３コ＝１であることを検出する。別の例はマスタ２と １１で、それに対しバスはＭａｓｔｅｒ　［０：３］＝１１　（００１０＋１０ １１＝１０１１）の値で駆動されるが、マスタ１１は容易にこの衝突を検出でき ないが、マスタ２はできる。衝突が検出されれば、衝突を検出している各々のマ スクは要求パケット２２のバイト５のＡｄｄ　ｒＶａ　Ｉ　１ｄ２７の値をＩに 駆動するが、これは上記の第２の例のマスク！■を始め全てのマスクに検出され 、下記のバス＃裁サイクルを強制する。
別の衝突条件は、マスクＡがサイクルＯで要求パケットを送り、マスクＢが第１ の要求パケットのサイクル２から始まって要求パケットを送ろうとし、それによ り第１の要求パケットとＭ複する場合に生じることがある。これはバスは高速度 で作動し、従って第２の始動マスク内のロジックが第１のマスクによりサイクル ０で開始された要求を十分早（検出してそれ自身の要求を遅らせて素早く反応で きないのでしばしば生じる。マスタＢは最終的に要求パケットを送ろうとすべき でなかった二七に気づくが（そしてその結果マスタＡが送ろうとしていたアドレ スをほぼ確実に破壊するが）、上記の同時衝突のように、第１の要求パケット２ ７のバイト５中にＡｄｄｒＶａｌｉｄ上の１を駆動して仲裁を強制する。望まし い実施例でのロジックは十分早（、マスクは他のマスクによる要求パケットを第 １の要求パケットのサイクル３までに検出するので、いずれのマスクもサイクル ２以降は衝突する可能性のある要求パケットを送信しそうにない。
スレーブ装置は衝突を直接検出する必要はないが、パケットが可動である二七を 確認するため最後のバイト（バイト５）が読取られるまで待うて、回復不可能な ことをしないようにしなければならない、ＩＯ（リトライ信号）に等しいＭａｓ ｔｅｒｃｏ：３コを育する要求パケットは無視され、衝突を生じない。そのよう なパケットでは引き続きのバイトも無視される。
衝突後に仲裁を始めるには、放棄した要求パケット後にサイクルの事前選択数（ 好ましい実施例では４サイクル）を待ち、次に次のフリーなサイクルをバスの仲 裁に使用する（好ましい実施例では次に利用可能な偶数サイクル）。それぞれ衝 突しているマスクは他の全ての衝突マスクに、それが要求パケットを送ろうとし ており、各々の衝突マスクには優先順位が割り当てられており、各々のマスクは その要求をその優先順位で行うことができるということを通知する。
図６はこの仲裁を実施する１つの好ましい方法を例示したものである。各々の衝 突マスクは要求パケットを送るというその意図を、その割り当てられたマスク番 号（本例では１−１５）に対応した単一バスサイクル中に単一バスデータ回線を 駆動することにより通知する。２バイト仲裁サイクル２９中、バイト０がマスタ １−７から要求１−７にそれぞれ割り当てられており（ビットＯは未使用）、バ イト１がマスタ８−１５からそれぞれ要求８−１５に割り当てられる。少なくと も１つの装置およびそれぞれの衝突マスクは、仲裁サイクル中にバス上のその値 を読取り、どのマスクがバスの使用を望んでいるかを判定し、記憶する。当業者 は、システムがマスクよりも多くのバス回線を含んでいるならば、仲裁要求に対 して単一バイトを割り当てることができることを理解しよう。
固定優先方式（マスク番号を用いて、最初に最低番号を選択して）を次に用いて 優先順位を決め、少なくとも１つの！！１により維持されているノ（ス仲裁待ち 行列で要求を順番に配列する。それらの要求は）（ス使用中データ構造内の各々 のマスクにより待機させられ、バス仲裁待ち行列がクリアされるまでいずれの要 求も更に許されない。当業者は、各々のマスクの物理的位置にしたがって優先順 位を１１１ｇ当てることを始め、他の優先方式を使用できることを理解しよう。
システム構成／リセット 本発明のバスペースのシステムでは、バス上の各々の装置にシステムにより望ま れるあるいは必要なパワーアップ後ないし他の条件下で一意的な装！Ｉｌｌ別子 （装［Ｄ）を与えるメカニズムを設ける。そこでマスクはこの装置ＩＤを用いて 特定装置にアクセス可能で、特に制御およびアドレスレジスタを特徴とする特定 装置のレジスタを設定、修正することができる。実施例では、１つのマスタが全 システム構成過程を行うように指定される。マスクはバスシステムに接続された 各々の一意的な装置の一連の一意的な装置ｒＤ番号を与える。実施例では、ノ（ スに接続された各々の装置は、例えばＣＰＵ１４Ｍビットメモ１ハロ４Ｍビット メモリないしディスク制御装置といった装置の！ｌｌ類を特定する特殊な装置タ イプレジスタを内蔵している。構成マスクは各々の装置をチェックし、装置タイ プを判定し、アクセス時間レジスタを初めとする適切な制御レジスタを設定し、 各々の記憶装置をチェックして、全ての適切なメモリアドレス・レジスタを設定 する。
一意的な装置１１Ｄ番号を設定する１つの手段は、各々の装置に装置ＩＤ番号を Ｈ＃に選択させ、その値を内部装置ＩＤレジスタに記憶させることである。例え ばマスクは一連の装置の各々にシフトレジスタを通して順番の装置１０番号を手 渡すか、装置から装置ヘト−クンを手渡し、それによりそのトークンを有する装 置が他の回線からＨｒａｌＤ情報を読取るようにすることができる。実施例では 、装置１１Ｄ番号は、例えばバスに沿った順番といつた物理的関係にしたがって 装置に割り当てる。
本発明の実施例では、装置１１Ｄ設定は、各々の８Ｍ上の１対のビンのリセット 入力とリセット出力を用いて行う。それらのビンは通常の論理信号を扱い、装置 ｆＤ構成中にだけ使用される。クロックの各々の立ち上がりで、各々の装置はリ セット入力（入力）を４段階リセットシフトレジスタに複製する。リセットシフ トレジスタの出力はリセット出力に接続され、それはまた、次に順番に接続され た１ｆｆｌのリセット入力に接続する。バス上の実質的に全ての装置はそれによ り、共にデージ−チェーン化される。例えば第１のリセット信号は、あるａｍで リセット入力が論理１の間ないしリセットシフトレジスタの選択ビットがゼロか ら非ゼロにいく時、装置に例えば全ての内部レジスタをクリアし全ての状態機械 をリセットすることでハードリセットさせる。例えば外部ノ（ス上の変更可能な 値と合成したリセット入力の立ち下がりの第２のリセット信号は、その装置に外 部ｌ（スの内容を内部装置ＩＩＤレジスタ（Ｄｅｖｉｃｅ　ＣＯニア］）にラッ チさせる。
あるバス上の全ての装置をリセットするには、マスクは第１の装置のリセット入 力回線を「１」に設定して、バス上の全ての装置がリセットされたことを十分長 く確認できるようにする（４サイクルかける装置の数−望ましい）（ス構成上で の装置の最大数は２５Ｂ（８ビツト）であり、従って１０２４サイクルが常に全 装置をリセットするのに十分な時間であることに留意する）。次にリセット入力 を「０」に低下し、ＢｕｓＤａｔａ口線が第１そして後続の装置１０番号で駆動 され、４サイクルバス毎に変化する。後続の装置はそれら、のＩＤ番号を、リセ ット入力の立ち下がりがデージ−チェーン装置のシフトレジスタを通して伝ばん すると、対応する装＠ＩＤレジスタに設定する。図１４はマスクが第１の装置１ １Ｄをバスデータ回線バスデータ［０：　３］に駆動する間に低（なる第１の装 置のリセット入力を示して（する。第１の装置は次にその第１のＷＩＩＩＤをラ ッチする。
４クロツクサイクル後、マスクはバスデータ［０：　３’ｌを次の装置１１０に 変更し、第１の装置のリセット入力は低（なり、それは次のデージ−チェーン装 置のリセット入力を低クシ、次の装置が次の装置！ＫＩＤ番号を〕（スデータ［ ０：　３］からラッチできるようにする。実施例では、１つのマスクが装置１Ｎ ）Ｏを割り当てられ、リセット人力回線を制御し、後続の装置ＩＤ番号を適切な 時に、（ス駆動するのはそのマスクの責任となる。実施例では、各々の装置は、 装置ＩＤ番号を）くスデータ［０：　３］からラッチする前にリセット入力が低 くなった後２クロックサイクル待機する。
当業者は、各々の装置にバスからの複数バイトを読取り、値を装置ＩＤレノスタ にラッチさせることにより長い１０番号を装置に分配できることを理解しよう、 当業者はまた、独自的な装置に装置１１Ｄ番号を獲得する別の方法があることを 理解しよう。例えば一連の連続番号をリセット人力回線に沿ってクロッキングし 、特定の時に各々の装置に指示して現在リセブトシフトレジスタ値を装置ＩＩ） レジスタにラブチすることができる。
構成マスクは各々のスレーブ内の各々のアクセス時間レジスタ内のアクセス時間 をスレーブが実際の所望のメモリアクセスを行うことができるように十分に長い 期間に選択、設定する。例えば通常のＤＲＡＭアクセスに付いては、この時間は 行アドレスストローブ（ＲＡＳ）アクセス時間よりも長（なければならない。
この条件を満たさなければ、スレーブは正確なデータを伝達することはできない 。スレーブアクセス時間レジスタ内に記憶された値は、要求に応えてバスを使用 する前にスレーブ装置が待つべきバスサイクル数の半分とする。それにより「ｌ 」のアクセス時間値は、要求パケットの最後のバイトが受信された後少なくとも ２サイクルまでスレーブはバスにアクセスすべきでないことを示す。アクセスレ ジスタ０の値は、制御レジスタへのアクセスを容易にするため８（サイクル）に 固定するようにする。
本発明のバス・アーキテクチャでは１つ以上のマスク装置を含めることができる 。リセットないし初期化シーケンスにも、バス上に複数のマスクがあるのかの判 定を含め、そうであれば各々に一意的なマスクＩＤ番号を割り当てるようにする 。当業者は、これを行う方法は多くあることを理解されよう。例えばマスクは各 々の装置をポーリングして、特殊レジスタを読取ることにより例えばそれがどの ような装置かを判定し、そして各々のマスク装置に対して次に得られるマスクＩ Ｄ番号を特殊レジスタに書込むことができる。
ＥＣＣ 従来技術でよく知られているエラー検出ｅ補正（［ＥＣＣ］　）方法をこのシス テムで実施することができる。ＥＣＣ情報は一般にデータのブロックが最初にメ モリに書込まれる時にそのデータのブロックに対して計算される。データブロッ クは通常規定バイナリサイズ（例：２５６ビツト）を有しており、ＥＣＣ情報は かなり少ないビットしか使用しない。従来方式の各々のバイナリデータブロック は一般に加えたＥＣＣビットで記憶され、規定バイナリ・パワーでないブロック サイズが生じるという潜在的な問題が生じる。
本発明の実施例では、ＥＣＣ情報は対応するデータから別々に記憶され、それは 次に規定バイナリサイズを有するブロックに記憶される。ＥＣＣ情報および対応 するデータは例えば別々のＤＲＡＭ装置に記憶することができる。データは単一 の要求パケットを用いてＥＣＣなしに読取ることができるが、エラー補正データ を書込むないし読取るには、１つのデータ用、そしてもう１つは対応するＥＣＣ 情報用に２つの要求パケットを必要とする。ＥＣＣ情報は常に常備的に記憶され るとは限らず、一部の場合はＥＣＣ情報を要求パケットを送らずにあるいはバス データブロック転送なしに得ることができる。
実施例では、標準データブロックサイズをＥＣＣで使用するために選択すること ができ、ＥＣＣ方法は、対応するＥＣＣブロブク内の情報の必要なビット数を判 定する。ＥＣＣ情報を含むＲＡＭをプログラムして、（１）通常ＲＡ、Ｍ（デー タを含む）のアクセス時間に加え標準データブロックにアクセスする時間から要 求パケット（６バイト）を送る時間を引いたものに等しいアクセス時間ないしく ２）通常ＲＡＭのアクセス時間から標準ＥＣＣブロックにアクセスする時間を引 き、要求パケットを送る時間を引いたものに等しいアクセス時間を記憶すること ができる。データブロックと対応するＥＣＣブロックを読取るため、マスクは単 にＥＣＣブロックに対する要求のすぐ後にそのデータに対する要求を発する。Ｅ ＣＣ・ＲＡＭは選択されたアクセス時間を待ち、そのデータを（上記の（１）の 場合）データＲＡＭがデータブロックを追い出した直後、そのデータをバスに乗 せる。
当業者は、上記の（２）の場合で説明したアクセス時間は、データがバス回線に 乗せられる前にＥＣＣを乗せるのに使用することができることを理解し、データ 書込みは読取りに付いて説明した方法と相似的に行うことができることを理解し よう。またそれらの対になったＥＣＣ要求に適合するため、ばす使用中構造およ び要求パケット仲裁方法で行わなければならない調整を理解しよう。
このシステムはきわめて柔軟性があるので、システム設計者は、本発明の記憶装 置を用いてデータブロックのサイズおよびＥＣＣビット数を選択することができ る。バス上のデータストリームは、様々な形で解釈できることに留意する６例え ばシーケンスは２’ＥＣＣバイトが続く２″データバイト（あるいはその逆）、 あるいはノーケンスは８データバイトプラスＩＥｃｃバイトの２に反復とするこ ともできる。ディレクトリ−ベースのキャフシエコヒーレンス方式により用いら れる情報のような他の情報もこのようにして管理することができる。例えばアナ ントφアが−フル他による「キャブシェ一致性用の基準化可能ディレクトリ方式 」第１５回国際コンピュータアーキテクチャ−シンポジウム、１９８８年ｐｐ、 ２８０−２８９を参照のこと。当業者は、本発明の教示内にあるＥＣＣを実施す る別の方法を理解しよう。
低電源３−Ｄバブケージ化 本発明の他の主要な利点は、記憶システムの電源消費量を大幅に削減することで ある。従来のＤＲＡＭで消費される電力のほぼ全ては、ローアクセスを行う際に 消失する。単一のＲＡＭで単一のローアクセスを使用してブロック要求に対する 全てのビットを供給することで（従来の記憶システムの複数ＲＡＭの各々内のロ ーアクセスと比較して）、ビット当たりの電力は非常に小さくすることができる 。本発明を用いた記憶装置により消失する電力はかなり削減されるので、従来の 設計にも装置を共にはるかに近く配置できる可能性がある。
本発明のバス・アーキテクチャにより、草新的な３−Ｄパッケージ化技術が可能 になる。狭（多重化した（時間共用）バスを用いることで、任意の大きな記憶装 置に対するビン数を２０ビンの水準に非常に小さく保つことができる。更に、こ のビン数はＤＲＡＭ密度の１世代から次の世代に一定に保つことができる。電力 の消失が低いことで、ビンのピッチ（ＩＣビンの間のスペース）を狭くして各々 のパッケージを小さくすることができる。２０ミルはどの低いビン停ピッチを支 持する現在の表面取り付は技術で、全ての装置外の接続は記憶装置の１つの端部 で実施することができる。本発明に有用な半導体ダイは、そのダイの１端部に沿 った接続ないしパッドを育し、配線することができ、さもなくば同様の長さのワ イヤでパッケージ争ビンに接続される。このジオメトリにより、場合により４１ ＩＫ以下の作動リード長の非常に短いリード線が可能になる。更に、本発明はバ ス化した相互接続のみを使用し、各々の装置上の各々のパッドはそれぞわ他の装 置の対応するパッドにバスにより接続される。
少ないビン数と端部接続バスを使用することで、単純な３−Ｄパッケージが可能 になり、それにより装置をスタックし、バスをスタックした１つの端部に沿って 接続することができる。全ての信号バスに乗せられるという事実は、単純な３− Ｄ構造を実施するために重要である。これなしにはｒバックプレーン」の複雑性 は、現在の技術で費用効果的にするには困難すぎる。本発明のスタック内の個々 の装置は、全記憶システムの電力の消失が低いので非常に厳密にバックすること ができ、装置を突き合わせであるいは上下にスタックすることができる。従来の プラスチック射出成形の小さい外形の（ＳＯ）パブケージは約２．５■−（１０ ０ミル）のピッチで使用することができるが、最終的な限度は装置ダイの厚さで 、現在のウェハ技術を用いて０．２−０．５ｍ閣の小さいサイズ水準となる。
バスの電気的記述 非常に消失が少なく物理的に密着してバックした装置を用いることで、バスを非 常に短くすることができ、それにより一方で短い伝ばん時間と高いデータ速度が 可能になる。本発明の実施例のバスは、５００ＭＨｚ　（２ナノ秒サイクル）の データ速度まで作動できる１組の抵抗終端制御インピーダンス伝送回路からなる 。伝送回線の特性は、バスに取り付けられたＤＲＡＭ　（ないし他のスレーブ） に起因する負荷により強（影響される。それらの装置は、回線のインピーダンス を低下させ、伝送速度を減少する集中容量を回線に加える。負荷された環境では 、バス・インピーダンスは２５オームの水準にあり、伝ばん速度は約ｃ／４（ｃ ＝光の速度）ないし７ＩＩ５ｃ■／ｎｓとなることが多いｅ　２　ｎ　ｓデータ 速度で作動するには、バス上での通過時間は、ｌｎｓ以下とし、１ｎＳを入力受 信器（以下に説明）の設定と保持時間およびクロックのずれのために残すように すべきである。従ってバス回線は、最大性能を得るために約８ｃｍ以下の非常に 短いものとすべきである。性能の低いシステムははるかに長い回線、例えば４ｎ ｓバスは２４ｃ謹回線（３ｎＳ通過時間、Ｉｎｓ設定、保持時間）を持つことが できる。
実施例では、バスは電源励振器を使用する。各々の出力は約５００ｍＶないしそ れ以上の出力スイングをもたらす５０ｍＡを低下できなければならない。本発明 の実施例では、バスはアクティブローである。非表明状態（高値）は、論理ゼロ と見なし、従って表明値（低状！りは論理ｌとなる。当業者は、本発明の方法は 、電圧に対して反対の論理関係を用いても実施できることが理解されよう、非表 明状聾の値は、終端抵抗の電圧により設定され、電力の消失を少なくするために できるだけ少なくしながらも出力が電源として作動できるように十分高くすべき である。それらの制約により好ましい実施では地上で約２ｖの終端電圧をもたら す。電源励振器により、出力電圧はバスを励振している電源の和に比例する。
図７では、２つの装置がバスを同時に駆動して安定した状態にはな（、ワイヤ上 の伝ばん遅延故に他の装置Ｂ４２（既にバス上で論理１を表明）によりバスが依 然駆動されている間、１つの装置１Ａ４１がそのバス４４部分の駆動を開始でき るという状態が生じることがある。電源励Ｓ器を用いたシステムでは、Ｂ４２が バス（時間４６前に）を駆動している時、４４と４５の地点での値は論理ｌであ る。Ｂ４２がＡ４１がちょうどスイッチオンする時点４６でスイッチオフすると 、Ａ４１により追加駆動により、Ａ４１の出力点４４での電圧は一時的に通常値 以下に低下する。電圧はその通常値に、Ｂ４２のオフの効果が検出される時点４ ７で戻る。時点４５での電圧は、装置Ｂ４２がオフになると論理０となり、装置 Ａ４１のオンの効果が検出される時点４７で低下する。装置Ａ４１からの電流に より駆動された論理１はバス上の以前の値に関係な（伝ばんされるので、バス上 の値は１回のフライト（ｔｆ）　遅延、すなわち信号がバスの一端から他端まで 伝ばんするのにかかる時間後に確実に整定される。電圧ａＳを使用した場合（Ｅ ＣＬ配！ＯＲ化でのように）、バス上の論理１　（先に駆動された装置Ｂ４２か ら）は、装ｆｌｆＡ４Ｊにより発せられシステムの最も離れた部分（例：装置４ ３）により検出される遷移を、装置！Ｂ４２からのターンオフ波形が装置１Ａ４ １が到着し、加えて１回のフライト遅延まで防ぎ、フライト遅延の時間の２倍の 最悪側整定時間をもたらす。
クロッキング 伝ばん遅延によりエラーをもたらすことな（正確に高速バスをクロ、りすること は、各々の装置に２つのバスクロツタ信号をモニタさせ、真のシステムクロック の装置クロックを内的に導出することで行うことができる。バスクロブタ情報を １つないし２つの回線に送って各々のバス化された装置が他の全ての装置クロッ クに関してゼロ１スキユーの内部装置クロックを生成するメカニズムを設けるこ とができる。図８の好ましい実施例では、バスの一端のパスクロック生成器５０ は例えば回線５３上で左から右にバスの遠端までバスに沿って１方向に早期バス クロック信号を伝ばんする０次に同一クロック信号が第２の回線５４へ）直接接 続を通して手渡され、右から左に伝ばんして遠端から出発点までバスに沿って後 発バスクロック信号として戻る。単一バスクロック回線がバスの遠端で非終端化 されないで残っている場合はそれを使用することができ、早期バスクロック信号 は後発バスクロック信号として同一回線に沿って反映することができる。
図８ｂは、各々の装＠５１．５２が異なる時点（ワイヤに沿った伝ばん遅延故に ）で２つのバスクロック信号の各々をバスに沿った２つのバスクロックの間の一 定した中間時点で受け取る方法を例示したものである。各々の装置５１．５２で は、クロック１　５３の立ち上がり５５の後にはクロック２５４の立ち上がり５ ６が来る。同様に、クロック１５３の立ち下がり５７の後にはクロック２５４の 立ち下がり５８が来る。この波形関係は、バス上の他の全ての装置で見られる。
クロック生成器に近い装置は、各々のクロックパルスがバスを通過し、回線５４ に沿って戻るのに長い時間がかかる故に生成器から遠い装置に比べてクロック１ とクロック２の間の分離が大きいが、対応する立ち上がりないし立ち下がりの間 の時点５０．８０の中間点はいずれの装置でもバスの遠端とその装置の間の各々 のクロック回線の長さは等しいので固定されている。各々の装置は２つのバスク ロックを抽出し、その２つの中間点でそれ自身の装置クロックを生成しなければ ならない。
クロック分散問題は、２で割ったバスサイクルデータ速度に等しいバスクロ。
りと装置クロック速度（すなわちバスクロック周期はバスサイクル周期の２倍） を用いることにより更に削減することができる。従って５００ＭＨｚバスは２５ ０ＭＨｚクロブク速度を用いるようにする。周波数のこの削減により、２つの利 点がもたらされる。第１にバス上の全ての信号に同一の最悪例データ速度をもた せることになる（５００ＭＨｚバス上のデータは、２ｎｓ毎にしか変更できない ）、第２にバスサイクルデータ速度の半分のＩＪＩＩにより、例えば偶数サイク ルを内部装置クロックが０の時のものと定義し、奇数サイクルを内部装置クロッ クが１の時のものと定義することｌこより、奇数および偶数バスサイクルのラベ ル付けを必要ないものとできる。
多腫バス 上記のバス長の限界により、単一バス上に配置できる装置の合計数が制約される 。装置間に２．５１−のスペースを用いることで、単一の８ｃ履パスは約３２の 装置を保持する。当業者はバス上の全体的なデータ速度は適切であるが、記憶な いし処理条件ははるかに多くの装置Ｉ（３２より更に多くの）を必要とする本発 明の特定アプリケーン１ンを理解しよう。大きなシステムは、本発明の教示を用 いて１つないし複数のメモリ争サブシステムと各々が一般に３２ないしバス設計 により可能な最大近くの、トランシーバ装置に接続された２つないしそれ以上の 装置からなる指定１次バスユニットを使用することで容易に構築することができ る。
図９では、各々の１次パスユニブトは時どきメモｌＪ・ステッキと呼ばれる単一 回路基板６６に取り付けることができる。各々のトランシーバ装ｍｉｅはまた、 上記で長く説明した１次バス１８と電気的および他の６１面で類似ないし同一の トランシーバ・バス６５に接続している。好ましい実施例では、全てのマスクは トランシーバ・バスにあるのでマスク間ではトランシーバ遅延はなく、全ての記 憶装置は全てのメモリアクセスが等価のトランシーバ遅延を経験するように１次 バスユニット上にあるが、当業者はマスクが１つ以上のバスユニット上にあり記 憶装置がトランシーバ等バス並びに１次バスユニット上にあるシステムを実施す る方法を理解しよう。一般に、記憶装置に付いて述べた本発明の各々の教示は、 収り付けた１次バスユニット上のトランシーバ装置と１つないし複数の記憶装置 を用いて実施することができる。ディスク制御装置、映像制ａｌｌ装置、入出力 装置を初めとする総称的に周辺装置と呼ばれる他の装置も所望によりトランシー バ−バスあるいは１次バスユニットに取り付けることができる。当業者は特定の システム役１すでトランシーバ−バスで必要な単一の１次バスユニットないし複 数Ｖ次パスユニットを使用する方法を理解しよう。
トランシーバは機能的に非常に単純である。それらはトランシーバ−バス上の要 求パケットを検出し、それらをその１次バスユニットに送信する。要求パケット がトランシーバの１次バスユニット上の装置に書込みを要求する場合は、そのト ランシーバはアクセス時間とブロブクサイズの記録を取り、トランシーバ争バス からの全てのデータをその時間中に１次バスユニットに先送りする。トランシー バはまたその１次バスユニットを監視し、そこで出て来るデータをトランシーバ ｅ　ハスに送る。バスが高速度であるということは、トランシーバをパイプライ ン化する必要があるということであり、データをトランシーバをどちらかの方向 に通過させるのに１ないし２サイクルの追加遅延が必要となる。トランシーバ・ バス上のマスクに記憶されたアクセス時間を増加してトランシーバ遅延を考慮す る必要があるが、１次バスユニット上のスレーブに記憶されたアクセス時間は変 更すべきではない。
当業者にはより高度なトランシーバで１次バスユニットとの送信を制御できるこ とが理解されよう。追加制御回線ＴｒｎｃｖｒＲＷは、その回線をＡｄ　ｄ　ｒ Ｖａｌｊｄ＠線と共に使用してトランシーバ・バス上の全ての装置に対してデー タ回線上の情報は　Ｉ）ｌ！要求パケット２）スレーブへの有効データ、３）ス レーブからの有効データ、なｌ、％Ｌ４）無効データ（ないし遊びバス）である ことを示すことで、トランシーバ−バス上の全ての装置に対してバス化すること ができる。この追加制御回線を用いることで、いつデータをその１次バスからト ランシーババイト の２）の条件を示す時はいつでも全てのトランシーバは全てのデータをその１次 バスからトランシーババイトに送る。本発明の好ましい実施例では、ＡｄｄｒＶ ａｌｉｄとＴｒｎｃｖｒＲＷの両方とも低い場合は、バス活動はなくトラン〉− バは遊び状態に留まる。要求パケットを送っている制膏装置はＡｄｄｒＶａｌｉ ｄを高（駆動し、トランシーバ−バス上の全ての装置に各々のトランシーバがそ の１次バスユニットに送るべき要求パケットが送信されているということを示す 。スレーブに書込もうとしている各々の制御！ｌ装置は、ＡｄｄｒＶａ　ｌ　ｉ ｄとＴｒｎｃｖｒＲＷの両方を高く駆動して、スレーブに対する有効なデータが データ回線上にあることを示す。各々のトランシーバ装置はそこでトランシーバ −パフ回線からの全てのデータを各々の１次バスユニットに送信する。スレーブ からの情報を受け取ることを予期している制御装置もＴｒｎｃｖｒＲＷ回線を高 く駆動するがＡｄｄ　ｒＶａ　ｌ　ｉ　ｄは駆動すべきではなく、それにより各 々のトランシーバにスレーブからその１次ローカル・バスに来るデータをトラン シーバ・バスに送信するように示す。更に高度なトランシーバはその１次バスユ ニットに宛てられたないしそこから来る信号を理解し、要求時にのみ信号を送信 する。
ｒＩＩＪ９はトランシーバの物理的な取り付は例を示したものである。この物理 的な構造の１つのｉｌ夏な特徴は、各々のトランシーバ１９のバスを１次バスユ ニット６６上のＤＲＡＭないし他の装置１５．１６．１７の最初のバスと統合す ることである。トランシーバ１θは２つの側面にビンを育しており、！！１の組 みのビンを１次バス１日に接続して１次バスユニット上にちょうど取り付けられ ている。
第２の組みのトランシーバビン２０は第１の組みのビンとは直角で、ＤＲＡＭが １次バスユニットに取り付けられるのと殆ど同様にトランシーバＩＯがトランシ ーバ・バス６５に取り付けられる方向を向〜）でいる。トランシーバビンスは一 般に平坦にすることができ、興なる面で各々の１次バスユニットの面に対して直 角とする。トランシーバ・バスはまた一般に１次バスユニットをバイトに垂直か つ接線に取り付けて円とすることができる。
この２レベル方式を使用することで、５００以上のスレーブ（各々の３２ＤＲＡ Ｍの１６バス）を含むシステムを容易に構築することができる。当業者は上記の 装置ｆｌＤ方式を変更して、例えば長い装置１０ないし追加レジスタを使用して 装ｆｆ１ｌＤの一部を保持することで２５６装置以上に対応することができるこ とを理解しよう。この方式を更に３次元に拡張して、トランシーバ・バスユニッ トを並列および各々の上に配列し、対応する信号回線を適切なトランシーバを通 してバスに乗せることにより複数トランシーバ・バスを接続し、２次トランシー バ−バスを作ることができる。そのような２次トランシーバ・バスを使用すると 、何千ものスレーブ装置を単一のバスに効果的に接続することができる装置イン ターフェイス 高速バスへのＨｉｌｌインターフェイスは、３つの主要部分に分割！することが できる。第１の部分は電気的インターフェイスである。この部分には入力受信器 、バス駆動器、クロック生成回路が含まれる。第２の部分にはアドレス比較回路 とタイミングレジスタが含まれる。この部分は入力要求パケットを受け取り、要 求がその装置に対するものであるかどうかを判定し、そうであれば内部アクセス を開始し、正確な時にビンにデータを送る。最後に特にＤＲＡＭなどの記憶装置 用の部分は、ＤＲＡＭコラムアクセス経路である。この部分は従来のＤＲＡＭに ょう与えられる帯幅よりも大きな帯幅をＤＲＡＭ増幅器に与えまた取り出す必要 がある。電気インターフェイスとＤＲＡＭコラムアクセス経路の実現は、以下の 節でより詳細に説明する。当！！＠は、本発明を実施するための従来のアドレス 比較回路と従来のレジスタ回路を修正する方法を理解しよう。
電気インターフェイス−入出力回路 図」Ｏにアドレス／データ／ｉ！１６１回線のための望まし切入出力回路のプロ 、り図を示す。この回路は特にＤＲＡＭｉ＊１１で使用するのに適しているが、 当業者には本発明のバスに接続された他の装置で使用するために使用あるいは変 更することができよう。これは１組の入力受信器７１．７２と入出力回線６９と バッド７５に接続された出力駆動器７６と、内部クロック７３を使用するための 回路と入力インターフェイスを駆動するための内部クロック補集合７４からなる 。クロッキングされた入力受信器は、バスの同期的な性質を利用する。装置入力 受信器の性能要件を更に削減するため、各々の装置ビンおよび従うて各々のバス 回線は、１つは偶数サイクル入力を抽出し、他は奇数サイクル入力を抽出するた め、２つのクロッキングされた受信器に接続される。このように入カフ０をビン で非多重化することにより、各々のクロッキングされたアンプには完全な２ｎｓ サイクルが与えられ、バス低電圧振れ信号を全値ＣＭＯ５論理信号に増幅する。
当業者は本発明の教示内で追加のクロッキングされた入力受信器を使用できるこ とを理解しよう。例えば４つの入力受信器を各々の装置ビンに接続して修正内部 装置クロックによりクロッキングして順次ビットをバスから内部装置１１ｉ１ｉ １Ｍに転送でき、更に早い外部バス速度あるいは更に長い整定時間によりバス低 電圧振れ信号を全値ＣＭＯ３論理信号へ増幅することができる。
出力駆動器は非常に単純で、単一のＮＭＯＳプルダウン−トランジスタ７６から なる。このトランジスタは、最悪側条件下で更に、バスによりめられる５０ｍＡ を下げることができる大きさとなっている。０．８ミクロンＣＭＯ３技術に付い ては、トランジスタは約２００ミクロン長である必要がある。全体的なバス性能 は、出力トランジスタ電流を制御するフィードバック手法を用いて装置を流れる 電流が全ての操作条件下でほぼ５０ｍＡであるようにすることで改善することが できる（ただしこれは適切なバス操作に絶対的に必要ではない）。電流を制御す るためフィードバック手法を用いるため当業者には周知の多（の方法の１つの例 が、ハンス＠／Ｊ−マツハ他によるｒｃＭＯｓナノ秒以下の真のＥＣＬ出力バッ ファ」Ｊ、ソリッドステート回路、２５巻（１）、ｐｐ、ｔ５０−１５４　（１ ９９０年２月）に説明されている。この電流の制御により性能は向上し、電力の 消失をｌ’ｌ１Ｍできる。５００ＭＨｚで作動できるこの出力駆動器はまた、他 の内部チップ回路に接続された２つないしそれ以上の（できれば４）の入力を有 する適切なマルチプレクサにより制御される（これらは全て、周知の従来技術に したがって設計することができる）。
全てのスレーブの入力受信器は全てのサイクル中に作動して、バス上の信号が有 効に要求パケットであるかどうかを判定できなければならない。この要件は、入 力回路に対するいくつかの制約につながる。小さな取得および分解遅延が必要な ことに加えて、回路は微小ないし皆無のＤＣ電力と微小のＡＣ電力を取得し、非 常に小さな電流を人力ないし基準回線に注入し直さなければならない。図１１に 示す探準りロッキングＤＲＡＭ増幅器は、定入力電流の必要性を除いてこれらの 要件を全て満たす。この増幅器が検出から抽出に行くとき、図１１の内部ノード ８３．８４の容ｌは、それぞれ基準回線６８と入力６８を通して放電される。
この特定電流は小さいが、全ての装置に対して合計した全ての入力から基準回線 のそのような電流の和はかなり大きくすることができる。
電流の符号は以前に受信したデータに依存するという事実は問題を更に悪化させ る。この間層を解決する２つの方法は、抽出期間を２段階に分けることである。
第１の段階中、人力を（オフセットを持つことのできる）基準レベルのバッファ したバーノーンに短絡する。第２の段階中、人力を真の入力に接続する。この方 式は入力は依然ノード８３．８４を基準値から電流入力値に充電しなければなら ないので、入力電流を完全に取り除きはしないが、必要な合計電荷を約１０の係 数で削減する（２．５Ｖの電荷よりも０．２５Ｖの電荷しか必要としない）。
当業者は、非常に低い入力電流で作動するクロッキングアンプをもたらすために 更に多くの方法を用いることができることを理解しよう。
入出力回路の１つの重要な部分は、早期および後発バスクローｌりに基づいて内 部装置クロックを生成する。クロックス牛ニー（装置間のクロックタイミングの 差異）の制御は、２　ｎ　ｓサイクルで走行しているシステムでは重要であり、 従って内部装置クロックを生成して入力サンプリング回路と出力駆動器が２つの バスクロック間の中間にできるだけ時間的に近く作動するようにする。
内部装置クロック生成回路のブロック図を図１２に示し、対応するタイミング図 をｌｉｔ１ｌ１３に示す。この回路のｌＦ後の基本的な考えは、比較的単純なも のである。ＤＣ増幅器１０２を用いて小さな振れバスクロックを全振れＣＭＯ８ 信号に変換する。この信号は次に可変遅延線１０３に供給する。遅延線１０３の 出力は、３つの追加遅延回路、すなわち固定ｊ！延を有する１０４と、同一固定 遅延と第２の可変遅延を有する１０５と、同一固定遅延と第２の可変遅延の半分 を有する１０６に供給される。遅延線１０４．１０５の出力１０７．ｌＱ８はそ れぞれ早期および後発バスクロック入力１００，１１０に接続されたクロックさ れる入力レシーバ１０１．１１１を駆動する。それらの入力レシーバ１０１．　 １１　ｌｉｔ、上述し、図１１に示す受信器と同−設計を育している。可変遅延 線１０３，１０５は、レシーバ１０１．１１１がバスクロツタをちょうど通過す るときに抽出するようにフィードバック線１１８．１１５を通して調整される。
遅延線１０３，１０５は、出力１０７の立ち下がり１２０が早期バスクロックの クロック１６３の立ち下がり１２１１と、入力サンプリング回８１０１内の遅延 に等しい時間１２８だけ先立つように調整される。遅延１１０８は同様に、立ち 下がり１２２が後発バスクロックのクロック２５４の立ち下がり１２３に入力サ ンプリング回路１１１の遅延１２８だけ先立つように調整される。
出力１０７．１０８は２つのバスクロックと同期化され、最後に遅延線１０Ｂの 出カフ３は出力１０７，１０８間の中間にあるので、すなわち出カフ３は出力１ ０７に、出カフ３が出力１０８に先立つ時間１２９と同じ時間量だけ後に続くの で、出カフ３はバスクロフタの中間の内部装置クロックとなる。内部装置クロッ ク７３の立ち下がり１２４は１サンプラー遅延だけ実際の入力サンプリング１２ ５の時間に先立つ。この回路Ｍｌｌａは、出力１．０７．１０８はｊｌｌｓされ 、バスクロックは入力受信器１０１．１１１によりバス１クロツクの通過時に抽 出されるので、実質的に全ての装置入力受信器７１．７２（図１０）の遅延を自 動的にバランスを取ることに留意する。
実施例では、１つの内部装置クロツク７３の真の値を生成するため、他の１つは インバータ遅延を付は加えることなく補集合７４を生成するために、２組のそれ らの遅延線を使用する。二重回路により、スキューが非常に小さい真に相補的な りロブクの生成が可能になる。相補内部装置クロブクは時点１２７で抽出するた め「偶数」の入力受信器をクロッキングするために用い、真の内部装置クロック は時点１２５で抽出するため「奇数」の入力受信器をクロッキングするのに用い る。真および相補的な内部装置クロックは、どのデータを出力駆動器に駆動する かを選択するのにも使用する。内部装置クロツクとバスを駆動する出力回路の間 のゲート遅延は、入力回路に対する対応する遅延よりもわずかに大きく、それは 旧いデータが抽出されたわずか後に新し〜１データが常にバス上に乗せられると いうことを意味する。
ＤＲＡＭコラムアクセス修正 図１５は従来の４ＭビットＤＲＡＭ１３０のブロック図を示す、ＤＲＡＭメモリ アレイはいくつかのサブアレイ例えば１５０−１５７の８個に分割されている各 々のサブアレイはメモリセルのアレイ１４８．１４９に分割されている。行アド レス選択は、復号器１４８により行われる。どちらかの側に列理幅器を含む列復 号器１４７Ａ、１４７Ｂは、各々のサブアレイの中心を貫通している、それらの 列理幅器を設定して、さきに詳述したように最も最近に記憶された値を事前チャ ージないしラッチすることができる。内部入出力回線は対応する列復号器により ゲートされた各々の増幅器のセットを最終的に装置ピンに接続された入力、出力 回路に接続する。それらの入出力回線は、データを選択したビット回線からデー タピン（ビン＋３１−１４５の一部）に駆動するため、あるいはビンからデータ を受け取り選択ビット回線に書込むために用いる。従来この制約により組織され たそのような列アクセス経路は、高速度バスにインターフェイスする十分な帯幅 を有していない。本発明の方法では、行アクセスで使用される全体的な方法を変 更する必要はないが、実施の細部を変更する。それら細部の多（は特定の高速記 憶装置で選別的に実施されてきたが、本発明のバス・アーキテクチャで実施され たことはなかった。
内部入出力回線を従来の方法で高いバスサイクル適度で走行するのは不可能であ る。好ましい方法では、いくつかの（できれば４）バイトを各々のサイクル中に 読取り、書込みを行い、列アクセス経路を低い速度で走行するように変更する（ サイクル毎にアクセスされるバイト数の逆数、できればバスサイクル速度の１７ ４）。必要な追加内部入出力口線を設け、データをその速度でメモリセルに供給 するために３つの方法を用いる。第１は列復号器１４７を貫通する各々のサブア レイ内の人出力ビット回線の数を例えば列理幅器の２つの列の各々に対して８つ の１６とし、各々のサイクル中に列復号器はサブアレイ１５０の「上」半分１４ ８からの１組の列と「下」半分１４９からの１組の列を選択する（ここで列復号 器は人出力ビット回線毎に１つの行増幅器を選択する）、第２は、各々の列置出 力回線を半分に分割し、各々のサブアレイの左半分１４７Ａと右半分１４７Ｂ（ 各々のサブアレイを４象限に分割して）からの別々の内部入出力回線上を別個に データを搬送し、列復号器はサブアレイの右と左半分の各々から増幅器を選択し 、各々のサイクルで得ることができるビット数を倍増する。従って各々の列解読 選択はｎの行増幅器をオンにする（ここでｎは各々のサブアレイ象限に対してバ ス内の入出力回線の数の４倍（左上、と左上、左下と右下）に等しい（好ましい 実施例ではそれぞれ８回線Ｘ４＝３２回線）。最後に、各々のＲＡＳサイクル中 、２つの興なるサブアレイ、例えば１５７，１５３にアクセスする。これにより また、データを含んだ利用可能な入出力回線の数を倍増する。これらの変化を共 に考慮すると、内部入出力帯幅を少なくとも８の係数増加する。４つの内部バス をそれらの内部入出力回線のルートづけに使用する。入出力回線の数を増大し、 それらの中間で分割することで、各々の内部入出力回線の容量を太き（減少させ 、それによりまた列アクセス時間を減少させ、列アクセス帯幅を更に増大させる 。
上記の多重、ゲート化入力受信器により、装置ビンから内部入出力回線そして最 終的にメモリへの高速入力が可能にする。上述の多直化出力駆動器を用いてそれ らの手法を用いて得ることのできるデータフローを維持する。装置ビンの情報は アドレスとして扱うべきかどうかそして従って解読すべきか、あるいは内部入出 力回線へ乗せる入力データないしそこから読取る出力データかを選択するｕｒｎ 手段が設けられている。
各々のサブアレイはサイクル毎に、左サブアレイから！６ビツト、右サブアレイ から１６ビツトの３２ビツトにアクセスすることができる。増幅器列毎に８つの 入出力回線があり、一時に２つのサブアレイにアクセスすることで、ＤＲＡＭは サイクル毎に６４ビツトを提供することができる。この余分の入出力帯幅は読取 りには必要でない（そして恐らく使用されない）が、書込みには必要になること がある。書込み脩輻の利用可能性は、増幅器内で値を重ね書きするのは遅いオペ レーンジンであり、増幅器がビット回線にどの様に接続されているかに依存する ので、読取り帯幅よりも困難な問題である。内部入出力回線の余分なセットで書 込み操作に対していくらかの帯幅のゆとりが与えられることになる。
当業者は、本発明の教示の様々な変形を本発明の特許請求の範囲内で更に実施で きることが理解されよう。
浄書（内部に変更なし） ＦＩＧ、　７ ＦＩＧ、　３ Ｅ　Ｅミ 一制御ノＶγントｈ色ノミ（Ｎ＾ＣＫ）ＦＩＧ、　５ ＦＩＧ、　６ ＦＩＧ、　７ａ ＦＩＧ、　７ｂ ＦＩＧ、　Ｂａ ＦＩＧ、　８ｂ ＦＩＧ、　１０ ＦＩＧ、１１ ＦＩＧ、１３ 浄書Ｖ内存に変更なし） 要約 本発明は、バス（１８）へ接続される少なくとも１つのメモリ装置（１５，１６ または１７）を含む少なくとも１つの半導体装置（１５，１８，１７）を備える 。ここに、バスは前記メモリ装置（１５，１６または１７）により必要とされる アドレスと、データと、制御情報とのほぼ全てを伝えるために複数のバス線を含 む。制御情報は装置選択情報を含み、バス（１８）は１つのアドレス内のビット 数より十分に少ないバス線を育し、バス（！８）は、個々のｖｔｌ！へ直結され る別々の装置選択線の必要無しに、装置選択情報を伝える。本発明はマスタ装置 とスレイブ装置がバス（１８）で通信するため、および各装置に登録して各装置 を区別し、バス要求を１つのＷＩＮまたは全ての装置！（１５、ＩＳ、１７）へ 向けることができる。本発明は従来の装置が本発明の新規な装置を実現できるよ うにするために、従来の装置を変更することを含む。好適な実現においては、８ バス、データおよびアドレス有効バス線キャリ・アドレス、４０ビツトΦワイド までのメモリ・アドレスデータおよび制御情報。
手続補正書（方式） ％式％ １、事件の表示 平成３年特許願　第５０８０５０号 ２、発明の名称 に性１ｍバス・インターフェイスを用いる集積回路！１０３、補正をする者 事件との関係　特許出願人 名　称　ランバスのインコーホレーテッド４、代理人 居　所　東京都千代田区永田町２丁目４番２号秀和溜池ビル８階 山川国際特許事務所内 （１，）特許法第１８４条の５第１項の規定による書面の

Claims (1)

  1. 【特許請求の範囲】 １．バスへ並列に接続される２つのメモリ装置、を備え、前記バスは前記メモリ 装置により必要とされるアドレスと、データと、制御情報とのほば全てを伝える ための複数のバス線を含み、前記制御情報は装置選択情報を含み、 前記バスは１つのアドレス内のビットの数より十分に少ないバス線を含み、前記 バスは、個々のメモリ装置へ直結される別々の装置選択線の必要なしに装置選択 情報を伝える、 メモリ・サブシステム。 ２．請求項１記載のメモリ・サブシステムにおいて、前記バスは、少なくとも１ ６のアドレス・ビットと少なくとも８つのデータ・ビットを伝えるようにされた 少なくとも８つのバス線を含むメモリ・サブシステム。 ３．請求項１記載のメモリ・サブシステムにおいて、前記バスはクロックおよび 電力のための並列線も含むメモリ・サブシステム。 ４．請求項１記載のメモリ・サブシステムと、トランシーバ・バスと、 情報転送手段と、 を備え、前記メモリ・サブシステムの各バスはそれ自身のトランシーバへ接続さ れ、 前記トランシーバ・バスは前記トランシーバ装置を接続し、前記転送手段は、前 記メモリ・サブシステムの各前記バスと前記トランシーバ・バスの間で情報を転 送することにより、メモリ・サブシステムを個々のメモリ・サブシステムより多 くのメモリを有する大きいシステムへ統合される、システム。 ５．請求項４記載のシステムにおいて、複数のメモリ・サブシステムを有するシ ステム。 ６．請求項４記載のシステムにおいて、前記トランシーバ・バスへ接続されるマ スク装置を更に備えるシステム。 ７．請求項６記載のシステムにおいて、前記マスタ装置は、中央処理装置と、浮 動小数点装置と、直接メモリ・アクセス装置とで構成された群から選択されるシ ステム。 ８．請求項４記載のシステムにおいて、トランシーバ・バスへ接続される周辺装 置を更に備え、その周辺装置はバス上にない別の装置へ接続するようにされたシ ステム。 ９．請求項８記載のシステムにおいて、前記周辺装置は、Ｉ／Ｏインターフェイ ス・ポートと、ビデオ制御器と、ディスク制御器とで構成された群から選択され るシステム。 １０．請求項５記載のシステムにおいて、前記トランシーバ・バスは、各前記メ モリ・サブシステムのバスのプレーンとは異なるプレーンにあるシステム。 １１．請求項５記載のシステムにおいて、各メモリ・サブシステムのバスはサブ システム・バス・プレーンにほぼ含まれ、前記トランシーバ・バスは前記サブシ ステム・バス・プレーンに垂直なプレーンにはば含まれるシステム。 １２．請求項４記載のシステムにおいて、少なくとも２つのトランシーバ・バス を有し、各トランシーバ・バスは第１のトランシーバを介して前記トランシーバ ・バスへ接続される複数のメモリ・サブシステム・バスを有し、各前記トランシ ーバ・バスは、第二種のトランシーバ・バスへインターフェイスするようにされ ることにより、各トランシーバ・バスは前記第２のトランシーバを介して接続さ れて第二種のトランシーバ・バス装置を形成する、システム。 １３．バスへ並列に接続される複数の半導体装置と、前記バス上の各半導体装置 内の少なくとも１つの変更可能なレジスタと、を備え、前記半導体装置の少なく とも１つはメモリ・サブシステムへ順に接続されたメモリ装置またはトランシー バ装置であり、前記バスは前記半導体装置により必要とされるアドレスと、デー タと、制御情報とのほぼ全てを伝えるための複数のバス線を含み、前記制御情報 は半導体装置選択情報を含み、前記バスは１つのアドレス内のビットの数より十 分に少ないバス線を含み、前期バスは、個々の半導体装置へ直結される別々の装 置選択線の必要なしに装置選択情報を伝え、 前期変更可能なレジスタは前記バスからアクセス可能であり、それにより、前記 バスで送られる信号を用いてサブシステムを構成できる、半導体装置を相互に接 続するための半導体サブシステム。 １４．請求項１３記載の半導体サブシステムにおいて、変更可能なレジスタの１ つの型は、その後で装置が前記バス上である指定された動作を行うことができる ような遅延時間を記憶するために構成されたアクセス時間レジスタである半導体 サブシステム。 １５．請求項１３記載の半導体サブシステムにおいて、少なくとも２つのアクセ ス時間レジスタを有する半導体装置を更に備え、前記アクセス時間レジスタの１ つは、固定された値を含むために永久的にプログラムされ、前記アクセス時間レ ジスタの少なくとも１つは前記バスで伝えられる情報により変更できる、半導体 サブシステム。 １６．請求項１３記載の半導体サブシステムにおいて、少なくとも１つの個別メ モリ部と、名前記個別メモリ部に対応するメモリアドレス情報を記憶するように された変更可能なアドレス・レジスタをも有する半導体サブシステム。 １７．請求項１６記載の半導体サブシステムにおいて、前記メモリ・アクセス情 報は前記個別メモリ部に対するポインタを備える半導体サブシステム。 １８．請求項１６記載の半導体サブシステムにおいて、前記個別メモリ部はトッ ブとボトムを有し、前記メモリ・アクセス情報は前記トッブとボトムに対するポ インタを備える半導体サブシステム。 １９．請求項１６記載の半導体サブシステムにおいて、前記メモリ・アドレス情 報は、 前記個別メモリ部に対するポインタと、前記個別メモリ部のサイズを示す範囲値 と、を備える半導体サブシステム。 ２０．請求項１６記載の半導体サブシステムにおいて、前記バスへ接続された各 前記メモリの各前記個別メモリ部の前記アドレス・レジスタは、各個別メモリ部 内の最高のメモリ・アドレスが、別の個別メモリ部内の最低のメモリ・アドレス より１小さいように、各個別メモリ部ことに異なるメモリ・アドレス情報を含み それによりメモリを１つまた少数の隣接するメモリ・ブロックヘ編成される、半 導体サブシステム。 ２１．請求項１６記載の半導体サブシステムにおいて、正しく機能するために、 各前記メモリの各前記個別メモリ部をテストするための手段と、各非機能個別メ モリ部に対して、前記個別メモリ部が機能しないことを示すために、前記個別メ モリ部に対応する少なくとも１つのアドレス・レジスタをテストする手段と、そ の対応するアドレス情報を含むために、前記個別メモリ部に対応する少なくとも １つのアドレス・レジスタをセットする手段と、を更に備える半導体サブシステ ム。 ２２．請求項２１記載の半導体サブシステムにおいて、前記個別メモリ部に対応 する前記アドレス・レジスタは、サブシステム内に１つの隣接するメモリ・ブロ ックを供給するためにセットされる半導体サブシステム。 ２３．請求項１３記載の半導体サブシステムにおいて、前記変更可能なレジスタ の１つは、その半導体装置に対して固有の値を含むために変更できる装置識別レ ジスタである半導体サブシステム。 ２４．請求項２３記載の半導体サブシステムにおいて、前記バスに沿う物理的位 置、または他の半導体装置あるいは前記バスに対して関係のある物理的位置の間 数である特有の値を含むためにセットされる半導体サブシステム。 ２５．バスへ並列に接続され、１つがマスタ装置であるような、２つの半導体装 置、 を備え、前記マスタ装置はバス・トランザクションを開始する手段を含み、前記 バスは前記半導体装置により必要とされるアドレスと、データと、制御情報との ほぼ全てを伝えるための複数のバス線を含み、前記制御情報は装置選択情報を含 み、 前記バスは１つのアドレス内のビットの数より十分に少ないバス線を含み、前記 バスは１つのアクセス内のビットの数より十分に少ない線を含み、前記バスは、 前記バスで個々の半導体装置へ直結される別々の装置選択線の必要なしに装置選 択情報を伝え、それにより前記マスク装置は、前記バス上の前記半導体装置の間 で情報を転送するバス・トランザクションを開始する、バス・サブシステム。 ２６．請求項２５記載のバス・サブシステムにおいて、前記半導体装置の１つは 、前記バスへ接続されるメモリ装置であり、このメモリ装置は少なくとも１つの 個別メモリ部を有し、かつ各前記個別メモリ部に対応するメモリ・アドレス情報 を記憶するようにされた変更可能なアドレス・レジスタも有する、バス・サブシ ステム。 ２７．請求項２６記載のバス・サブシステムにおいて、前記半導体装置の１つは 、前記バスへ並列に接続され、かつ前記バス以外のバス上のメモリ装置と並列に 接続されるトランシーバ装置を備える、バス・サブシステム。 ２８．請求項２８記載のバス・サブシステムにおいて、前記バスに沿って要求バ ケットを送ることにより、バス・トランザクションを用意させるために前記メモ リ装置に対する要求を前記マスタ装置に行わせる手段を更に含み、前記メモリ装 置と前記マスタ装置は装置内部フェーズ中に前記バス・トランザクションを開始 させる用意を行わせるための装置内部手段を各々有し、かつ、バス・アクセス・ フェーズ中に前記バス・トランザクションを行わせるためのバス・アクセス手段 を更に有し、前記要求バケットは、 アドレスおよび制御情報を含む一連のバイト、を更に含み、前記制御情報は、求 められたバス・トランザクションについておよびアクセス時間についての情報を 含み、それはバス・サイクルの数に対応し、それは前記バス・アクセス・フェー ズを開始する前に現れる必要があり、前記アドレス情報は前記メモリ装置の前記 個別メモリ部の１つ内の少なくとも１つの場所を指す、バス・サブシステム。 ２９．請求項２８記載のバス・サブシステムにおいて、前記メモリ装置は、前記 制御情報を読出し、前記装置内部フェーズを前記アドレス時間内に終わらせ、か つ前記数のバス・サイクルの後で前記バス・サイクルフェーズを開始させるよう に、前記装置内部手段をある時間に開始させる手段を含む、バス・サブシステム ３０．請求項２８記載のバス・サブシステムにおいて、前記制御情報はｏｐコー ドを含む、バス・サブシステム。 ３１．請求項３０記載のバス・サブシステムにおいて、前記メモリ装置は、情報 ビットを保持し、または選択された時間の後で予めチャージするようにされたセ ンス増幅器と、データ・ブロック転送中に、前記メモリ装置からデータを読出す ことにより、または前記メモリ装置へデータを書込むことにより、データ・ブロ ックを転送する装置とを含み、 前記ｏｐコードは応答装置を起動させることを前記メモリ装置に命令し、前記応 答手段は データ・ブロックの転送、 前記データ・ブロックのサイズの選択、前記データ・ブロックの転送を開始させ る時刻の選択、制御レジスタとの間の読出しまたは書込みを含めて、制御レジス タのアクセス各前記データ・ブロック転送が終わった後で前記センス増幅器をブ リチャージ各前記データ・ブロック転送が終わった後で各前記センス増幅器に情 報ビットを保持、 正常アクセスまたはページ・モードアクセスを選択、するための手段を含む、バ ス・サブシステム。 ３２．請求項３１記載のバス・サブシステムにおいて、前記データ・ブロック転 送は１つのメモリ装置内でのメモリからの読出し、またはメモリヘの書込みを備 える、バス・サブシステム。 ３３．請求項２８記載のバス・サブシステムにおいて、前記半導体装置に固有の 装置識別番号を前記要求バケットに含ませることにより、前記バス上の前記半導 体装置の特定の１つへ制御情報を前記マスタ装置に送らせるための手段を更に備 える、バス・サブシステム。 ３４．請求項２８記載のバス・サブシステムにおいて、前記半導体装置に固有の 装置識別番号を前記要求バケットに含ませることにより、前記バス上の前記半導 体装置の選択された１つへ制御情報を前記マスタ装置に選らせるための手段を更 に備える、バス・サブシステム。 ３５．請求項２８記載のバス・サブシステムにおいて、前記半導体装置により認 識される特殊な装置識別番号を前記要求バケットに含ませることにより、前記バ ス上のほぼ全ての半導体装置へ制御情報を前記マスタ装置に送らせるための手段 を更に備える、バス・サブシステム。 ３６．請求項２８記載のバス・サブシステムにおいて、前記制御情報は前記バス ・サイクル・フェーズの開始を待っために、前記マスタ装置および前記メモリ装 置のためのバス・サイクルの数を直接または間接に指定する、バス・サブシステ ム。 ３７．請求項３６記載のバス・サブシステムにおいて、データ・ブロック転送の ために、前記データ・ブロック転送が読出し動作または書込み動作には無関係に 、同じアクセス時間と同じデータ・ブロック・サイズを用いる、バス・サブシス テム。 ３８．請求項２８記載のバス・サブシステムにおいて、前記制御情報は、転送す べきデータのブロックのサイズを符号化し、および指定するブロック・サイズ値 を更に含む、バス・サブシステム。 ３９．請求項３８記載のバス・サブシステムにおいて、前記ブロック・サイズ値 は比較的小さいブロック・サイズ値に対して直線的な値として符号化され、かつ 、比較的大きいブロック・サイズ値に対して対数値として符号化される、バス・ サブシステム。 ４０．請求項３８記載のバス・サブシステムにおいて、前記ブロック・サイズ値 は４ビットを用いて符号化され、符号化された値は、符号化された値　　ブロッ ク・サイズ（バイト）０　　０ １　　１ ２　　２ ３　　３ ４　　４ ５　　５ ６　　６ ７　　７ ８　　８ ９　　９ １０　１６ １１　３２ １２　６４ １３　１２８ １４　２５６ １５　５１２ １６　１０２４ である、バス・サブシステム。 ４１．請求項２６記載のバス・サブシステムにおいて、前記メモリ装置は、複数 のセンス増幅器と、 読出し動作または書込み動作の後で前記センス増幅器を変更きれない状態に保持 して、装置をページモードのままにする手段と、前記センス増幅器を予めチャー ジする手段と、前記センス増幅器を予めチャージするか、または前記センス増幅 器を変更されない状態に保持するかを選択する手段と。 を含む、バス・サブシステム。 ４２．請求項２８記載のバス・サブシステムにおいて、前記要求パケットは偶数 のバイトを備える、バス・サブシステム。 ４３．請求項２８記載のバス・サブシステムにおいて、複数のバス・サイクルを 発生し、かつ制御する手段を更に含み、そのバス・サイクルの間に前記バスはア クセス、データおよび制御情報を伝え、前記バス・サイクルの代わりのものが奇 数サイクルおよび偶数サイクルとそれぞれ名づけられ、前記要求パケットは偶数 サイクルでのみ始まる、バス・サブシステム。 ４４．請求項２８記載のバス・サブシステムにおいて、データのブロックに対応 するＥＣＣ情報を発生する手段と、前記データのブロックの記憶および読出しの 誤りを訂正するために前記ＥＣＣ情報を用いる手段とを更に含み、前記ＥＣＣ時 事は前記データのブロックとは別々に記憶できる、バス・サブシステム。 ４５．請求項４４記載のバス・サブシステムにおいて、少なくとも２つの前記メ モリ装置を更に備え、前記ＥＣＣ情報と前記対応するデータのブロックは第１の 前記メモリ装置と第２の前記メモリ装置にそれぞれ記憶され、前記マスタ装置は 前記データのブロックを書込みまたは読出すための手段を含み、前記ＥＣＣ情報 と前記対応するデータのブロックに対する前記要求パケットを別々に１つずつ送 ることにより誤りを訂正する、バス・サブシステム。 ４６．バスへ並列に接続されるメモリ装置およびマスタ装置と、前記マスタ装置 に要求バケットを送らせ、かつバス・トランザクションを開始させる手段と、 前記マスタ装置に現在のバス・トランザクションと係属中のバス・トランザクシ ョンを見失わないようにする手段と、を備え、前記バスは前記メモリ装置により 必要とされるアドレスと、データと、制御情報とのほぼ全てを伝えるための複数 のバス線を含み、前記バスは１つのアドレスのビット数より少ない線を含み、前 記バスは、前記バスで個々の半導体装置へ直結される別々の装置選択線の必要な しに装置選択情報を伝え、それにより前記マスタ装置は、前記バス上の装置の間 で情報を転送するバス・トランザクションを開始し、現在のバス・トランザクシ ョンまたは係属中のバス・トランザクションと衝突するバス・トランザクション を前記マスク装置が避けて前記バス上の衝突を避けるバス・サブシステム。 ４７．請求項４６記載のバス・サブシステムにおいて、前記マスタ装置を少なく とも２つ有し、 衝突検出手段と、 仲裁手段と、 を含み、前記衝突検出手段により、第１の前記要求パケットを送っている第１の 前記マスタ装置は、前記衝突要求パケットの１つを送っている第２の前記マスタ 手段を検出でき、前記衝突要求パケットの１つを、前記第１の要求パケットの最 初の送りと同時に送ることができ、または前記第１の要求パケットの送りに重量 でき、 前記仲裁手段により、前記第１のマス装置と前記第２のマスタ装置は、各前記マ スタ装置が前記バスを順次アクセスすることを許されるような優先順序を選択す る、バス・サブシステム。 ４８．請求項４７記載のバス・サブシステムにおいて、各前記マスタ装置はマス タＩＤ番号を有し、名前記要求パケットは、その要求パケット内の所定の位置に おける所定数のビットであるマスタＩＤ位置を含み、前記衝突検出手段は、各マ スタ装置に含まれ、前記要求パケットの前記マスタＩＤ位置内の前記マスタ装置 の前記マスタＩＤ番号を含む要求パケットを送る手段と、衝突を検出し、任意の マスタ装置が前記マスタＩＤ位置内の別の任意のマスタＩＤ番号を検出したとす ると、前記仲裁手段を呼び出す手段と、を備える、バス・サブシステム。 ４９．請求項４７記載のバス・サブシステムにおいて、各前記マスタ装置は、要 求パケットを送る手段と、 前記要求パケットが送られている間の少なくとも１つの選択きれたバス・サイク ル中に選されたバス線（単数）またはバス線（複数）をドライブする手段と前記 マスタ装置が衝突する要求パケットを送っているかどうかを調べるために前記選 択されたバス線（単数）またはバス線（複数）をモニタする手段と、衝突が起き たことを他の全てのマスタ装置へ知らせ、前記仲裁手段を呼び出す手段と、 を含む、パス・サブシステム。 ５０．請求項４７記載のバス・サブシステムにおいて、各前記マスタ装置は、要 求パケットを送る時に、少なくとも１つの選択されたバス・サイクル中にある電 流で選択されたバス線（単数）またはバス線（複数）をドライブする手段と別の マタ装置が選択されたバス線（単数）またはバス線（複数）をドライブしている かどうかを調べるために、正常な電流より大きい電流について前記選択きれたバ ス線（単数）またはバス線（複数）をモニタする手段と、正常な電流より大きい 前記電流を検出する手段と、衝突が起きたことを全ての前記マスク装置へ知らせ 、前記仲裁手段を呼び出す手段と、 を含む、バス・サブシステム。 ５１．請求項４７記載のバス・サブシステムにおいて、前記仲裁手段は、仲裁サ イクルを開始する手段と、 前記仲裁サイクルの開始に対して、少なくとも１つの選択されたバス・サイクル 中に、１つのバス線を各マスタ装置へ割り当てる手段と、使用できるバス線より 多くのマスタ装置があるものとすると、前記選択されたバス・サイクルの１つの 間に、各マスク装置を１つのバス線へ割り当てる手段と前記選択されたバス・サ イクルの間に割り当てられた前記パス線をドライブするために衝突する要求パケ ットを送る、各前記マスタ装置の手段と、どのマスタ装置が衝突する要求パケッ トを送ったかについての情報を記憶するための少なくとも１つの前記マスタ装置 内の手段と、を備え、それにより、前記マスタ装置は、前記仲裁サイクル中に選 択されたバス線をモニタでき、かつ衝突する要求パケットを送った各前記マスタ 装置を識別する、バス・サブシステム。 ５２．情求項７記載のバス・サブシステムにおいて、前記仲裁手段は、衝突する 要求パケットを送った各マスタ装置を識別するために衝突する要求パケットを送 った各前記マスタ装置の第１の１つに含まれる手段と、衝突する要求パケットを 送った各前記マスタ装置へ優先権を割り当てる手段と衝突する要求パケットを送 った各前記マスタ装置がその優先権に従ってバスを順次アクセスすることを許す 手段と、 を備える、バス・サブシステム。 ５３．請求項５２記載のバス・サブシステムにおいて、前記優先権は各前記マス タ装置の物理的場所を基にする、バス・サブシステム。 ５４．請求項５２記載のバス・サブシステムにおいて、前記優先権は前記マスタ 装置の前記マスタＩＤ番号を基にする、バス・サブシステム。 ５５．請求項５２記載のバス・サブシステムにおいて、各前記マスタ装置は、衝 突する要求パケットを送る時に、どのマスタ装置が次の要求パケットをどの順序 で、およびいつ送るかを決定する手段を含み、それにより、係属中の各要求パケ ットが完成され、またはスケジュールされるまで、どのマスタ装置も新しい各要 求パケットを送ることができない、パス・サブシステム。 ５６．バスへ並列に接続される複数の半導体装置、を備え、前記パスは前記半導 体装置により必要とされるアドレスと、データと、制御情報とのほぼ全てを伝え るための複数のバス線を含み、前記制御情報は装置選択情報を含み、 前記バスは、１つのアドレス内のビット数より十分少ない線を含み、前記バスは 、個々の半導体装置へ直結される別々の装置選択線の必要なしに前記装置選択情 報を伝え、 前記半導体装置は、入力端子と出力端子を有するリセット手段を含み、１つの半 導体装置のリセット手段の出力端子は、直列になっている次の半導体装置のリセ ット手段の入力端子へ選択されるバス・サブシステム。 ５７．請求項５６記載のバス・サブシステムにおいて、システム・リセット手段 を更に備え、このシステム・リセット手段は、第１のリセット信号と第２のリセ ット信号を発生する手段と、前記第１のリセット信号を前記半導体装置の第１の ものへ送り、それから前記半導体装置の第２のものへ直列に送る手段と、第２の リセット信号前記第１の半導体装置へ送り、それから前記次の半導体装置へ直列 に送る手段と、 を備え、前記バス・サブシステムは、 前記バス・サブシステム内の前記半導体装置に特有の数を含むようにされた装置 識別レジスタと、 装置識別レジスタ・リセット手段と、 前記第１のリセット信号に応答して前記半導体装置をある希望の、既知のリセッ ト状態ヘリセットし、前記第２のリセット信号に応答して前記装置識別レジスタ をリセットする装置リセット手段と、を備え、それにより、各前記半導体装置の 前記装置識別レジスタ内の特有の装置識別値により、前記バス・サブシステムを 既知のリセット状態ヘリセットできる、バス・サブシステム。 ５８．請求項５７記載のバス・サブシステムにおいて、前記希望の、既知のリセ ット状態は、半導体装置内の全てのレジスタがクリヤきれ、状態マシンがリセッ トされている状態である、バス・サブシステム。 ５９．請求項５７記載のバス・サブシステムにおいて、前記装置識別レジスタ・ リセット手段は、 前記第２のリセット信号を検出する手段と、前記第２のリセット信号に対する特 定の時刻に前記バス線から装置識別番号を呼び出す手段と、 前記装置識別番号を前記半導体装置の前記装置識別レジスタに格納する手段とを 備える、バス・サブシステム。 ６０．請求項５７記載のバス・サブシステムにおいて、前記第２のリセット信号 は多数のパルス列を含み、前記装置識別セット手段は、前記パルス列を装置識別 番号として翻訳する手段と、前記装置識別番号を前記半導体装置の前記装置識別 レジスタに格納する手段とを備える、バス・サブシステム。 ６１．請求項５７記載のバス・サブシステムにおいて、前記装置リセット手段は 、ｎビット値を格納できるｎ段シフトレジスタを備え、そのシフトレジスタ内の 特定の値を前記第１のリセット信号として目次し、かつ前£シフトレジスタ内の 待窪の値を前記第２のリセット信号として翻訳する、バス・サブシステム。 ６２．請求項５７記載のバス・サブシステムにおいて、前記半導体装置の１つは マスタ装置であり、そのマスタ装置は前記第１のリセット信号と前記第２のリセ ット信号を発生する手段を含む、バス・サブシステム。 ６３．請求項５７記載のバス・サブシステムにおいて、前記半導体装置の１つは マスタ装置であり、そのマスタ装置は、マスタＩＤレジスタと、 マスタＩＤ番号を前記マスタＩＤレジスタへ割り当てる手段と、前記マスタＩＤ 番号を前記マスタＩＤレジスタに格納する手段と、を含む、バス・サブシステム 。 ６４．請求項６３記載のバス・サブシステムにおいて、前記マスタ装置の第２の ものと、マスタＩＤ番号を別のマスタ装置のほぼ全てに割り当てるための前記マ スタ装置の第１のものに対する手段とを更に備え、それにより前記第１のマスタ 装置は前記マスタＩＤ番号の１つを前記バス・サブシステム上の各前記マスタ装 置へ割り当て、各前記マスタ装置は前記割り当てられたＩＤ番号を前記マスタＩ Ｄレジスタに格納する、バス・サブシステム。 ６５．請求項５７記載のバス・サブシステムにおいて、前記半導体装置の１つは 、半導体装置の型を表す標識を含むようにされた装置型レジスタと、１つまたは 複数の変更可能なレジスタとを含み、変更可能なレジスタの少なくとも１つはア クセス時間を格納するようにきれたアクセス時間レジスタである、バス・サブシ ステム。 ６６．請求項６５記載のバス・サブシステムにおいて、前記半導体装置の１つは マスタ装置であり、このマスタ装置は 半導体装置を選択するための手段と、 前記選択された半導体装置の前記装置型レジスタを呼び出す手段と、前記選択さ れた半導体装置の装置型を決定する手段と、前記選択された半導体装置に対して 適切なアクセス時間値を決定し、そのアクセス時間を前記選択された半導体装置 の前記アクセス時間レジスタに格納する手段と、 前記選択された半導体装置に対して適切な別の値を選択して、前記選択された半 導体装置の対応するレジスタに格納する手段と、を有し、それにより前記マスタ 装置は、半導体装置を選択でき、それがどの型かを判定し、前記アクセス時間レ ジスタおよびその他のレジスタを、適切な値を含ませるためにセットする、バス ・サブシステム。 ６７．請求項６６記載のバス・サブシステムにおいて、少なくとも１つの個別メ モリ部と、各前記個別メモリ部に対応するメモリアドレス情報を記憶するように された変更可能なアドレス・レジスタをさらに有し、前記マスタ装置は、各前記 個別メモリ部を選択し、かつテストするための手段と、各前記個別メモリ部に対 応する前記アドレス・レジスタにアドレス情報を格納する手段とを更に備え、そ れにより前記マスタ装置は全ての前記個別メモリをテストし、特有のアドレス値 をそれに格納できる、バス・サブシステム。 ６８．バスへ並列に接続される２つの半導体装置、を備え、前記半導体装置の１ つはマスタ装置であり、前記バスは前記半導体装置により必要とされるアドレス と、データと、制御情報とのほぼ全てを伝えるための複数のバス・データ線を含 み、前記制御情報は装置選択情報を含み、 前記バスは１つのアドレス内のビット数より十分少ない線を含み、前記バスは、 個々の半導体装置へ直結されている別々の装置選択線の必要無しに前記装置選択 情報を伝え、 前記バス・データ線の全ては、終端させられた伝送線であり、前記アドレス、デ ータおよび制御情報の全ては、低電圧振れ信号の態様の順次ビット列として前記 バスで伝えられる、バス・サブシステム。 ６９．請求項６８記載のバス・サブシステムにおいて、前記バス・データ線の１ つをドライブするために接続される電流モード・ドライバを更に含む、バス・サ ブシステム。 ７０．請求項６９記載のバス・サブシステムにおいて、前記バス・データ線の選 択された１つにおいて前記低電圧振れ信号の電圧を測定する手段を有し、それに より前記半導体装置は、０、１、１以上の前記電流モード・ドライバのいずれが 前記選択されたバス・データ線をドライブするかを決定できる、バス・サブシス テム。 ７１．請求項７０記載のバス・サブシステムにおいて、前記バス・データ線の１ つへ接続される複数の入力レシーバと、前記入力レシーバを１つずつ選択して、 前記順次ビット列のビットを、一度に１つずつ検出し、かつ格納する、バス・サ ブシステム。 ７２．請求項７０記載のバス・サブシステムにおいて、前記バス・データ線の１ つへ接続される２つの入力レシーバを更に備える、バス・サブシステム。 ７３．バス・クロック線を含み、かつ第１の端部と第２の端部を有するバスへ並 列に接続された２つの半導体装置と、 クロック発生器と、 信号戻し手段と、 を備え、前記バス・クロック線は、前記バスの前記第１の端部と第２の端部に対 応する第１の端部および第２の端部を有し、前記クロック発生器は前記バス・ク ロック線の前記第１の端部へ接続されて、正常な立上がり時間を有する早期バス ・クロック信号を発生し、前記信号戻し手段は前記バス・クロック線の前記第２ の端部において前記早期バス・クロック信号を、対応する遅いバス・クロック信 号として、前記バスの前記第１の端部へ戻し、 それにより、前記早期バス・クロック信号は、前記バスの前記第１の端部からス タートして、前記クロック線に沿って、前記第２の端部まで伝わり、それから、 後で前記バスの前記第１の端部まで、対応する遅いバス・クロック信号として戻 り、それにより、前記バス上の各半導体装置は前記早期バス・クロック信号と前 記対応する遅いバス・クロック信号を検出できるバス・サブシステム。 ７４．請求項７３記載のバス・サブシステムにおいて、前記バスの前記第１の端 部と前記第２の端部にそれぞれおいて第１の端部と第２の端部を有する第１の前 記クロック線と第２の前記クロック線を更に備え、前記、信号戻し手段は前記第 １のバス・クロック線の前記第２の端部と、前記第２のバス・クロック線の前記 第２の端部とを直結し、それにより前記早期バス・クロック信号は、前記バスの 前記第１の端部における前記クロック発生器から前記第１のバス・クロック線に 沿って前記バスの前記第２の端部まで伝わり、それから前記第２のバス・クロッ ク線を介して前記バスの前記第１の端部まで、前記対応する遅いバス・クロック 信号として戻る、パス・サブシステム。 ７５．請求項７３記載のバス・サブシステムにおいて、前記信号戻し手段は、第 ２の端部に終端器の無い前記第１のバス・クロック線を備え、それにより前記第 １のバス・クロック線の前記第２の端部に到達する各前記早期場ス・クロック信 号は、前記対応する遅いバス・クロック信号として、前記第１のバス・クロック 線に沿って反射される、バス・サブシステム。 ７８．請求項７３記載のバス・サブシステムにおいて、あるバス・サイクル周波 数と、対応するバス・サイクル周期を有するためにタイミングを計られたバス・ サイクルで前記バスを動作させる手段と、バス・サイクル周期の２倍の周期で前 記クロック発生器を動作させる手段と、を更に備える、バス・サブシステム。 ７７．請求項７６記載のバス・サブシステムにおいて、前記バス・サイクル周波 数は結５０ＭＨｚより高く、かつ結５００ＭＨ２より低いか、それに等しい、バ ス・サブシステム。 ７８．請求項７３記載のバス・サブシステムにおいて、前記早期バス・クロック 信号と前記遅いバス・クロック信号の間の中間時刻を得るため、および前記中間 時刻に同期させられた内部装置クロックを発生する内部装置クロック発生手段を 更に含む、バス・サブシステム。 ７９．請求項７３記載のバス・サブシステムにおいて、低スキュー・クロック発 生器回路を有する半導体装置を更に含み、この回路は、第１の遅延線と、 第２の遅延線と、 第３の遅延線と、 を備え、前記第１の遅延線は入力と、出力と、基本遅延と、前記第１の遅延線の 出力を前記早期バス・クロック信号に同期させるための手段とを備え、前記第２ の遅延線は出力と、前記第２の遅延線の出力を前記遅いバス・クロック信号に同 期させるための手段とを備え、かつ前記基本遅延プラス可変遅延を有し、 前記第３の遅延線は第３の遅延と、前記第３の遅延を、前記第２の遅延線の遅延 延と前器第２の遅延線の遅延の間の中間にセットするための手段とを有し、前記 第３の遅延線は、前記早期バス・クロック信号と前記遅いバス・クロック信号の 間の中間時刻に同期させられた内部装置クロック信号を提供する出力を有する、 バス・サブシステム。 ８０．請求項７３記載のバス・サブシステムにおいて、前記早期バス・クロック 信号と前記遅いバス・クロック信号は、低い論理値と高い論理値の間で周期的に 遷移する定電圧振れ信号であり、 前記早期バス・クロック信号と前記遅いバス・クロック信号をフルスイング論理 信号へ変換するためのＤＣ増幅器と、第１の可変遅延と、前記ＤＣ増幅器へ接続 される入力端子と、出力端子とを有する第１の可変遅延線と、 前記第１の遅延線の出力端子へおのおの接続きれる入力端子と、出力端子とを各 々有し、固定された遅延を有する第１の付加遅延線と、前記固定された遅延ブラ ス第２の可変遅延を有する第２の付加遅延線および前記固定された遅延ブラス前 記第２の可変遅延の２分の１を有する第３の付加遅延線と、前記早期バス・クロ ック信号をサンブルするために接続され、前記第１の付加遅延線の出力によりゲ ートされる第１のクロックきれる入力レシーバと、この第１のクロックされる入 力レシーバが、前記早期バス・クロック信号遷移と全く同様に前記早期バス・ク ロック信号をサンブルするように、前記第１の可変遅延を調整する手段と、 前記遅いバス・クロック信号をサンブルするために接続され、前記第２の付加遅 延線の出力によりゲートされる第２のクロックされる入力レシーバと、この第２ のクロックされる入力レシーバが、前記遅いバス・クロック信号遷移と全く同様 に前記遅いバス・クロック信号をサンブルするように、前記第２の可変遅延を調 整する手段と、 を備え、それにより、前記第３の付加遅延線の出力が、前記第１の付加遅延線の 出力と前記第２の付加遅延線の出力の間の半分の時間に同期させられ、前記第３ の付加遅延線の出力は内部装置クロック信号を供給する、バス・サブシステム。 ８１．請求項８０記載のバス・サブシステムにおいて、「真」の内部装置クロッ ク信号を発生する前記低スキュー・クロック発生器回路の第１の１つと、 前記「真」の内部装置クロック信号に同期させられ、ただし前記「真」の内部装 置クロック信号とは論理値が反対である「補数」内部装置クロック信号を発生す るために接続される前記低スキュー・クロック発生器回路の第２の１つと、を有 する半導体装置を更に備える、バス・サブシステム。 ８２．ＤＲＡＭ装置であって、このＤＲＡＭ装置により必要とされるアドレスと データおよび制御情報のほぼ全てを順次ビット列として伝えるために複数のバス 線を有する外部バスへ接続されるように構成され、前記制御情報は装置選択情報 を含み、前記外部バスは１つのアドレス内のビット数より十分少ない前記バス線 を含み、前記バスは、前記ＤＲＡＭ装置へ直結される別々の装置選択線の必要な しに装置選択制御情報を伝える、ＤＲＡＭ装置において、行と列に接続され、お のおの前記ビットの１つを記憶するようにされたメモリセルのアレイと、 前記行の１つを選択するための行アドレス選択手段と、各前記列へ接続され、お のおの前記ビットの１つを２進論理値として保持し、または接続された値へ予め チャージされるようにされた列センス増幅器と、各前記列センス増幅器へ接続さ れ、前記ビットの１つを前記メモリセルへ入力し、または前記メモリセルから前 記ビットの１つを出力するために、複数の前記列センス増幅器を選択する列復号 手段と、複数の前記列センス増幅器へおのおの接続される複数の内部Ｉ／０線を 有する内部Ｉ／Ｏバスと、 それらの内部Ｉ／Ｏバスを前記外部バスへ接続するために構成された複数のバス 接続手段と、 を備え、それにより、前記順次ビット列の選択されたビットを前記外部バスから 前記メモリセルの選択された１つへ転送でき、または前記メモリセルの選択され た１つに含まれている前記ビットを前記外部バスへ転送できるＤＲＡＭ装置。 ８３．請求項８２記載のＤＲＡＭ装置において、１つの前記バス接続手段へ接続 される出力ドライバと、この出力ドライバへ接続される出力端子と、前記内部Ｉ ／Ｏ線の１つへおのおの接続される複数の入力とを有する出力マルチプレクサと 、前記出力ドライバが前記外部バスをドライブできるかどうかを選択する制御手 段と、 を更に備え、それにより、前記行アドレス選択手段と前記列復号手段を用いて複 数のメモリセルが選択され、前記複数のメモリセルに含まれている複数のビット が前記列センス増幅器を介して前記内部Ｉ／Ｏバスと、前記出力マルチプレクサ と、前記出力ドライバとへ出力されるＤＲＡＭ装置。 ８４．請求項８２記載のＤＲＡＭ装置において、前記データバス線の１つと前記 内部Ｉ／Ｏバスへ接続される複数の入力レシーバと、 前記順次ビット列を一度に１つ検出および格納するために前記入力レシーバを１ つずつ選択する選択手段と、 入力レシーバが前記内部Ｉ／Ｏバスをドライブできるかどうかを選択することに より、前記順次ビット列のビットが前記外部バスから前記入力レシーバの１つを 介して前記内部Ｉ／Ｏ線の１つと、前記列センス増幅器の１つと、前記メモリセ ルの１つとへ入力されるようにする制御手段と、を更に備えるＤＲＡＭ装置。 ８５．請求項８２記載のＤＲＡＭ装置において、前記メモリセル第１の半アレイ および第２の半アレイと、前記第１の半アレイおよび前記第２の半アレイ内の前 記列センス増幅器ヘそれぞれ接続される前記内部Ｉ／Ｏバスの第１のバスおよび 第２のバスと、前記第１の半アレイおよび前記第２の半アレイの選択された行内 の前記メモリセルへ接続される前記列センス増幅器の選択された１つをゲートす る列デコーダ手段と、 を更に備え、前記メモリセルの前記アレイの各前記行は２つの部分に分けられる ＤＲＡＭ装置。 ８６．請求項８５記載のＤＲＡＭ装置において、前記デコーダ手段は一度に１６ の列センス増幅器を選択するＤＲＡＭ装置。 ８７．請求項８２記載のＤＲＡＭ装置において、前記外部バスはある速さで動作 し、前記ＤＲＡＭ装置は４つの前記内部Ｉ／Ｏバスを含み、各内部Ｉ／Ｏバスは 前記外部バスの早さの４分の１で動作するＤＲＡＭ装置。 ８８．請求項８２記載のＤＲＡＭ装置において、それから２進論理値を前記列セ ンス増幅器へ迅速にロードできるような予めチャージされた状態へ、前記列セン ス増幅器の１つを予めチャージするための手段を備え、前記列センス増幅器が２ 進論理値を含んでいるならは、前記列センス増幅器に現在含まれている論理値を 保持する手段と、前記列センス増幅器を予めチャージすること、または前記２進 論理値を前記列センス増幅器に保持することを前記ＤＲＡＭ装置に命令する手段 と、を更に備えるＤＲＡＭ装置。 ８９．請求項８８記載のＤＲＡＭ装置において、前記行アドレス手段が異なる１ つの前記行を選択する時は更に命令なしに、前記列センス増幅器を予めチャージ することを前記ＤＲＡＭ装置に命令する手段を更に備えるＤＲＡＭ装置。 ９０．請求項８８記載のＤＲＡＭ装置において、最後の前記２進論理値を保持し た後の第１のまたは第２の予め選択された時刻に更に命令なしに、前記列センス 増幅器を予めチャージすることを前記ＤＲＡＭ装置に命令する手段を更に備え、 前記第１の予め選択された時刻は前記ＤＲＡＭが前記２進論理値を前記列センス 増幅器内に保持し、前記２進論理値をメモリヘ、または前記内部Ｉ／Ｏ線の１つ へ転送するために十分に長く、前記第２の予め選択された時刻は可変であって、 前記ＤＲＡＭ装置に格納でき、それにより、前記２進論理値を選択された前記メ モリセルとの間で転送するために、前記ＤＲＡＭは前記２進論理値を前記列セン ス増幅器内に保持でき、それから予めチャージして後ではより高速に読出し、ま たは書込むことを許すＤＲＡＭ装置。 ９１．側面と、回路と、前記側面に沿ってまたはその近くに、選択されたピツチ で隔てられて、前記回路へ接続されて位置させられる複数の接続領域とを有する 半導体型、 を含み、複数の外部バス線へ接続するための複数のバス接続手段を更に備えるバ ッケージであって、 各前記外部バス線は前記接続領域の１つに対応し、各前記バス接続手段は、前記 パッケージの第１の側面の上に装置され、前記バス線の１つと、前記半導体型の 上の前記対応する接続領域へ接続され、前記接続領域の前記選択されたピツチと ほぼ同一のピッチで隔てられ、それにより、前記パッケージの１つの側面に沿う て位置させられているバス接続手段により、前記半導体型の上の前記対応する接 続領域へ前記外部バス線を接続できるパッケージ。 ９２．請求項９１記載のバッケージ装置において、複数の前記バス接続手段を更 に含み、各前記バス接続手段は、 前記外部バス線の１つへ接続するためのピンと、このピンを前記半導体型の上の 前記接続領域１つへ接続するワイヤと、を含み、前記ワイヤの実行リード長さは 結４ミリメートルより短く、前記パッケージのための各バス接続手段の前記ワイ ヤの実行リード長さはほぼ等しい、パッケージ。 ９３．請求項９１記載の複数のパッケージにおいて、前記半導体の少なくとも２ つはメモリ装置であり、各前記パッケージは全体として平らであって、トッブと 底を有し、 前記パッケージはスタック内で互いに近接して、平行に物理的に固定され、前記 パッケージの第１の１つは前記スタックの内部で前記パッケージの第２の１つに 近接する場合には、前記第１のパッケージの前記トッブは前記第２のパッケージ の前記底にほぼ整列され、 各前記パッケージの前記バス接続手段はほぼ整列され、かつほぼ平面内に含まれ る、複数のパッケージ。 ９４．請求項９３記載のパッケージにおいて、複数のスタックを更に備え、各前 記接続手段は各前記スタック内の対応する前記パス接続手段へ電気的に接続でき る、複数のパッケージ。 ９５．バスへ並列に接続される複数の半導体装置を含む半導体バス・アーキテク チャに使用できる半導体装置であって、前記バスは、前記半導体装置が前記バス へ接続きれている他の半導体装置のほぼ全てと通信するために前記半導体装置が 必要とするアドレス、データ、制御情報および装置選択情報のほぼ全てを伝える 複数のバス縁を含み、かつ、前記バスのバス線は、１つのアドレス中のビット数 より十分に少なく、前記バスは、前記個々の半導体装置へ直結きれている別々の 装置選択線を必要とすることなしに、前記半導体装置のために装置選択情報を伝 える、半導体バス・アーキテクチャにおいて使用できる半導体装置において、こ の半導体装置は、 前記半導体装置を前記バスへ援続するようにされた接続手段と、前記接続手段を 介して前記バスがアクセスできる少なくとも１つの変更可能た識別レジスタと、 を備え、それにより前記バスを介してデータを前記レジスタへ送ることができ、 かつその後で前記装置を一意に識別できるようにすることができる半導体装置。 ９６．請求項９５記載の半導体装置において、前記半導体装置は、前記ほぼバス だけへ接続し、かつアクセスと、データと、制御情報とのほぼ全てを前記バスを 介して送り、かつ受ける半導体装置。 ９７．パスへ並列に接続される複数の半導体装置を含む半導体バス・アーキテク チャに使用できる半導体装置であって、前記バスは、前記半導体装置が前記バス へ接続されている他の半導体装置のほぼ全てと通信するために前記半導体装置が 必要とするアドレス、データ、制御情報および装置選択情報のほぼ全てを伝える ために複数のパス線を含み、かつ、前記バスのバス縁は、１つのアドレス中のビ ット数より十分に少なく、前記バスは、前記個々の半導体装置へ直結されている 別々の装置選択線を必要とすることなしに、前記半導体装置のために装置選択情 報を伝える、半導体パス・アーキテクチャにおいて使用できる半導体装置におい て、この半導体装置は、 前記半導体装置を前記バスへ接続する接続手段と、前記接続手段を介して前記バ スにアクセスでき、装置アドレス情報を保持する少なくとも１つの変更可能な識 別レジスタと、を備え、それにより前記バスを介してデータを前記レジスタへ送 ることができ、かつ前記装置が所定範囲のアドレスに応答できるようにすること ができる半導体装置。 ９８．請求項９７記載の半導体装置において、前記半導体装置は、前記ほぼバス だけへ接続し、かつアクセスと、データと、制御情報とのほぼ全てを前記バスを 介して送り、かつ受ける半導体装置。 ９９．請求項９８記載の半導体装置において、少なくとも１つの個別メモリ部を 有し、かつ、前記個別メモリ部に対応するメモリ・アドレス情報を格納するよう にされた少なくとも１つの変更可能なアドレス・レジスタを有する半導体装置。 １０．請求項９９記載の半導体装置において、前記メモリ・アドレス情報は前記 個別メモリ部に対するポインタを備える半導体装置。 １０１．請求項１００記載の半導体装置において、前記個別メモリ部はトッブと ボトムを有し、前記メモリ・アドレス情報は前記トッブと前記ボトムに対するポ インタを備える半導体装置。 １０２．請求項１００記載の半導体装置において、前記メモリ・アドレス情報は 、前記個別メモリ部に対するポインタと、前記個別メモリ部のサイズを示す範囲 値と、を構える半導体装置。 １０３．バスへ並列に接続される複数の半導体装置を含む半導体バス・アーキテ クチャに使用できる半導体装置であって、前記バスは、前記半導体装置が前記バ スへ接続されている他の半導体装置のほぼ全てと通信するために前記半導体装置 が必要とするアドレス、データおよび制御情報のほぼ全てを伝えるために複数の バス線を含み、かつ、前記バスのバス線は、１つのアドレス中のビット数より十 分に少ない、半導体バス・アーキテクチャにおいて使用できる半導体装置におい て、この半導体装置は、 前記半導体装置を前記バスへ接続するようにされた接続手段と、前記接続手段を 介して前記バスがアクセスできる少なくとも１つの変更可能なアクセス時間レジ スタと、 を備え、それにより前記バスを介してデータを前記レジスタへ送ることができ、 それはその後の前記半導体装置が要求に応じて前記バスを用いるまでに半導体装 置が待たなけれぼならない所定の時間を定める半導体装置。 １０４．請求項１０３記載の半導体装置において、前記半導体装置は、前記ほぼ バスだけへ接続し、かつアクセスと、データと、制御情報とのほぼ全てを前記バ スを介して送り、かつ受ける半導体装置。 １０５．請求項１０３記載の半導体装置において、少なくとも２つのアクセス時 間レジスタを有する半導体装置を更に備え、前記アクセス時間レジスタの１つは 、固定された値を含むために永久的にプログラムされ、前記アクセス時間レジス タの少なくとも１つは前記バスで伝えられる情報により変更できる、半導体サブ システム。 １０６．バスへ並列に接続される複数の半導体装置を含む半導体バス・アーキテ クチャに使用できる半導体装置であって、前記バスは、前記半導体装置が前記バ スへ接続されている他の半導体装置のほぼ全てと通信するために前記半導体装置 が必要とするアドレス、データ、制御情報および装置選択情報のほぼ全てを伝え るために複数のバス線を含み、かつ、前足バスのバス線は、１つのアドレス中の ビット数より十分に少なく、前記バスは、前記個々の半導体装置へ直結されてい る別々の装置選択線を必要とすることなしに、前記半導体装置のために装置選択 情報を伝え、各前記バス線は終端された伝送線である、半導体バス・アーキテク チャにおいて使用できる半導体装置において、この半導体装置は、前記半導体装 置を前記バスへ接続するようにされた接続手段と、前記終端された伝送線の１つ に低電圧の振れ信号を発生できるバス線ドライバと、 を備える半導体装置。 １０７．請求項１０６記載の半導体装置において、前記半導体装置は、前記ほぼ バスだけへ接続し、かつアクセスと、データと、制御情報とのほぼ全てを前記バ スを介して送り、かつ受ける半導体装置。 ｌ０８．バスへ並列に接続される複数の半導体装置を含む半導体バス・アーキテ クチャに使用できる半導体装置であって、前足バスは、前記半導体装置が前記バ スへ接続されている他の半導体装置のほぼ全てと通信するために前記半導体装置 が必要とするアドレス、データ、制御情報および装置選択情報のほぼ全てを伝え るために複数のバス線を含み、かつ、前記バスのバス線は、１つのアドレス中の ビット数より十分に少女く、前記バスは、前記個々の半導体装置へ直結されてい る別々の装置選択線を必要とすることなしに、前記半導体装置のために装置選択 情報を伝え、前記バスは早期バス・クロック信号と、遅いバス・クロック信号を 伝えるための少なくとも１つのバス・クロック線を含む、半導体装置バス・アー キテクチャにおいて使用できる半導体装置において、この半導体装置は、前記半 導体装置を前記バスへ接続するようにされた接続手段と、早期バス・クロック信 号と前記遅いバス・クロック信号の間の半分の時間に同期された内部装置クロッ クを発生する内部装置クロックと、を備える半導体装置。 １０９．請求項１０８記載の半導体装置において、前記バスは、前記バス・クロ ック線の第１のものと第２のものを更に含み、前記第１のバス・クロック線は前 記早期バス・クロック信号を伝え、前記第２のバス・クロック線は前記遅いバス ・クロック信号を伝え、前記半導体装置は、前記第１のバス・クロック線で前記 早期バス・クロック信号を検出する手段と、前記第２のバス・クロック線で前記 遅いバス・クロック信号を検出する手段とを備える半導体装置。 １１０．請求項１０９記載の半導体装置において、前記半導体装置は、前記ほぼ バスだけへ接続し、かつアクセスと、データと、制御情報とのほぼ全てを前記バ スを介して送り、かつ受ける半導体装置。 １１１．バスへ並列に接続される複数の半導体装置を含む半導体バス・アーキテ クチャに使用できる半導体装置であって、前記バスは、前記半導体装置が前記バ スへ接続されている他の半導体装置のほぼ全てと通信するために前記半導体装置 が必要とするアドレス、データ、制御情報および装置選択情報のほぼ全てを順次 ビット列として伝えるための複数のバス線を含み、かつ、前記バスのバス線は、 １つのアドレス中のビット数より十分に少なく、前記バスは、前記個々の半導体 装置へ直結されている別々の装置選択線を必要とすることなしに、前記半導体装 置のために装置選択情報を伝える、半導体装置バス・アーキテクチャにおいて使 用できる半導体装置において、この半導体装置は、前記半導体装置を前記バスへ 接続するようにされた接続手段と、前記バスデータ線の１つへ接続される複数の 入力レシーバと、前記順次ビット列のビットを一度に一つずつ検出および格納す るために前記入力レシーバを１つずつ選択する選択手段と、を備える半導体装置 。 １１２．請求項１１１記載の半導体装置において、前記半導体装置は、前記ほぼ バスだけへ接続し、かつアクセスと、データと、制御情報とのほぼ全てを前記バ スを介して送り、かつ受ける半導体装置。 １１３．請求項１１２記載の半導体装置において、前記バス線の１つへ２入力レ シーバが接続される、半導体装置。 １１４．バスへ並列に接続される複数の半導体装置を含む半導体装置のためのア ーキテクチャに使用できる半導体装置であって、前記バス・システムは、前記半 導体装置が前足バスへ接続されている他の半導体装置のほぼ全てと通信するため に前記半導体装置が必要とするアドレス、データ、制御情報および装置選択情報 のほぼ全てを順次ビット列として伝えるために複数のバス線を含み、かつ、前記 バスのバス線は、１つのアドレス中のビット数より十分に少なく、前記バスは、 前記個々の半導体装置へ直結されている別々の装置選択線を必要とすることなし に、前記半導体装置のために装置選択情報を伝える、半導体装置アーキテクチャ において使用できる半導体装置において、この半導体装置は、前記半導体装置を 前記バスへ接続するようにされた接続手段と、前記システム・バスより多くの線 を有する前記半導体装置内の内部入力端子／出力端子と、 前記内部バスの線を前記システム・バスの線ヘマルチブレクスすることにより、 前記システム・バスは前記内部バスより高い速度で動作できるようにする手段と 、 を備える半導体装置。 １１５．請求項１１４記載の半導体装置において、前記半導体装置は、前記ほぼ バスだけへ接続し、かつアクセスと、データと、制御情報とのほぼ全てを前記バ スを介して送り、かつ受ける半導体装置。 １１６．バスへ並列に接続される複数の半導体装置を含む半導体装置のためのア ーキテクチャに使用できる半導体装置であって、前記バス・システムは、前記半 導体装置が前記バスへ接続されている他の半導体装置のほぼ全てと通信するため に前記半導体装置が必要とするアドレス、データ、制御情報および装置選択情報 のほぼ全てを伝えるために複数のバス線を含み、かつ、前記バスのバス線は、１ つのアドレス中のビット数より十分に少なく、前記バスは、前記偶々の半導体装 置へ直結されている別々の装置選択線を必要とすることなしに、前記半導体装置 のために装置選択情報を伝える、半導体装置アーキテクチャにおいて使用できる 半導体装置において、この半導体装置は、前記半導体装置を前記バスへ接続する ようにされた接続手段と、前記システム・バスより多くの線を有する前記半導体 装置内の内部入力端子／出力端子と、 前記内部バスの線を前記システム・バスの線ヘマルチブレクスすることにより、 前記システム・バスが前記内部バスより高い速度で動作できるようにする手段と 、 前記接続手段を介してシステム・バスがアクセスでき、それにより前記システム ・バスを介してデータを前記レジスタへ送ることができ、それによって前記装置 はその後で一意に識別できるようにする少なくとも１つの変更可能な識別レジス タと、 を備える半導体装置。 １１７．請求項１１６記載の半導体装置において、前記半導体装置は、前記ほぼ バスだけへ接続し、かつアクセスと、データと、制御情報とのほぼ全てを前記バ スを介して送り、かつ受ける半導体装置。 １１８．バスへ並列に接続される複数の半導体装置を含む半導体装置のためのア ーキテクチャに使用できる半導体装置であって、前記バス・システムは、前記半 導体装置が前記バスへ接続されている他の半導体装置のほぼ全てと通信するため に前記半導体装置が必要とするアドレス、データ、制御情報および装置選択情報 のほぼ全てを伝えるために複数のバス線を含み、かつ、前記バスのバス線は、１ つのアドレス中のビット数より十分に少なく、前記バスは、前記個々の半導体装 置へ直結されている別々の装置選択線を必要とすることなしに、前記半導体装置 のために装置選択情報を伝える、半導体装置アーキテクチャにおいて使用できる 半導体装置において、この半導体装置は、前記半導体装置を前記バスへ接続する ようにされた接続手段と、前記システム・バスより多くの線を有する前記半導体 装置内の内部入力端子／出力端子と、 前記内部バスの線を前記システム・バスの線ヘマルチブレクスすることにより、 前紀システム・バスが前記内部バスより高い速度で動作できるようにする手段と 、 前記接続手段を介してシステム・バスがアクセスでき、それにより前記システム ・バスを介してデータを前記レジスタへ送ることができ、それにより前記装置は その後で一意に識別できるようにする少なくとも１つの変更可能なレジスタとを 備える半導体装置。 １１９．請求項１１８記載の半導体装置において、前記半導体装置は、前記ほぼ バスだけへ接続し、かつアクセスと、データと、制御情報とのほぼ全てを前記バ スを介して送り、かつ受ける半導体装置。 １２０．請求項１１９記載の半導体装置において、少なくとも１つの個別メモリ 部を有し、かつ前記個別メモリ部に対応するメモリ・アドレス情報を格納するよ うにされた少なくとも１つの変更可能なアドレス・レジスタを有する半導体装置 。 １２１．バスへ並列に接続される複数の半導体装置を含む半導体装置のためのア ーキテクチャに使用できる半導体装置であって、前記バス・システムは、前記半 導体装置が前記バスへ接続されている他の半導体装置のほぼ全てと通信するため に前記半導体装置が必要とするアドレス、データ、制御情報および装置選択情報 のほぼ全てを伝えるために複数のバス線を含み、かつ、前記バスのバス線は、１ つのアドレス中のビット数より十分に少なく、前記バスは、前記個々の半導体装 置へ直結されている別々の装置選択線を必要とすることなしに、前記半導体装置 のために装置選択情報を伝える、半導体装置アーキテクチャにおいて使用できる 半導体装置において、この半導体装置は、前記半導体装置を前記バスへ接続する ようにされた接続手段と、前記システム・バスより多くの線を有する前記半導体 装置内の内部入力端子／出力端子と、 前記内部バスの線を前記システム・バスの線ヘマルチブレクスすることにより、 前記システム・バスが前記内部バスより高い速度で動作できるようにする手段と 、 前記接続手段を介してシステム・バスがアクセスでき、それにより前記システム ・バスを介してデータを前記レジスタへ送ることができ、それにより前記装置は その後で一意に識別できるようにし、それは、その復で前記半導体装置が要求に 応じて前記バスを用いるまでに半導体装置が待たなければならない所定の時間を 定める少なくとも１つの変更可能なアクセス時間レジスタと、を備える半導体装 置。 １２２．請求項１２１記載の半導体装置において、前記半導体装置は、前記ほぼ バスだけへ接続し、かつアクセスと、データと、制御情報とのほぼ全てを前記バ スを介して送り、かつ受ける半導体装置。 １２３．請求項１２１記載の半導体装置において、少なくとも２つのアクセス時 間レジスタを有する半導体装置を更に備え、前記アクセス時間レジスタの１つは 、固定された値を含むために永久的にプログラムされ、前記アクセス時間レジス タの少なくとも１つは前記バスで伝えられる情報により変更できる、半導体装置 。 １２４．バスへ並列に接続される複数の半導体装置を含む半導体バス・アーキテ クチャに使用できる半導体装置であって、前記バス・システムは、前記半導体装 置が前記バスへ接続されている他の半導体装置のほぼ全てと通信するために前記 半導体装置が必要とするアドレス、データ、制御情報および装置選択情報のほぼ 全てを伝えるために複数のバス線を含み、かつ、前記バスのバス線は、１つのア ドレス中のビット数より十分に少なく、前記個々の半導体装置へ直結されている 別々の装置選択線を必要とすることなしに、前記半導体装置のために装置選択情 報を伝え、前記アドレスと、前記データと、前記制御情報と、前記装置選択情報 とは要求バケットおよびバス・トランザクションの態様で前記バスにより伝えら れる、半導体バス・アーキテクチャにおいて使用できる半導体装置において、こ の半導体装置は、 前記半導体装置を前記バスへ接続するようにされた接続手段と、前記要求パケッ トを前記バスを介して受ける手段と、前記要求パケット中の情報を復号する手段 と、前記要求パケット中の情報に応答する手段と、を備える半導体装置。 １２５．請求項１２４記載の半導体装置において、前記要求パケット中の情報を 復号する前記手段は、 前記要求パケット中の前記制御情報を識別し、かつ復号する手段と、前記要求パ ケット中の前記装置選択情報を識別し、かつ復号する手段と、前記要求パケット 中の前記アドレス情報を識別し、かつ復号する手段と、前記制御情報または前記 アドレス情報が前記半導体装置に応答を開始することを命令するかどうかを決定 する手段と、を備える半導体装置。 １２６．請求項１２４記載の半導体装置において、各前記バス・トランザクショ ンは前記要求されたパケットの１つ中の前記アドレスおよび前記制御情報に応答 して実行され、前記要求パケット中の前記アドレス情報を識別し、かつ復号する 前記手段は、前記バス上の一連のバイトを前記アドレスおよび前記制御情報を含 んでいる前記要求パケットの１つとして識別し、前記制御情報は、要求されてい る前記バス・トランザクションの型と、前記バス上の前記バス・トランザクショ ンが始まる前に介在する必要があるアドレス時間とについての情報を含み、前記 制御情報は、１つまたは複数の前記半導体装置に、前記アドレスおよび前記制御 情報に対して応答させることを命令する装置一選択情報を含む半導体装置。 １２７．請求項１２４記載の半導体装置において、選択された状態へ予めチャー ジし、または情報中のビットを保持するようにされた複数のセンス増幅器と、 情報中の前記ビットを保持した後で前記センス増幅器を変更されない状態に保持 する手段と、 前記センス増幅器を予めチャージする手段と、前記半導体装置が予めチャージす べきか、または前記センス増幅器を変更されない状態に保持すべきかを選択する 手段と、を更に備える半導体装置。 １２８．請求項１２４記載の半導体装置において、前記情報が制御情報である場 合には、その情報に応答する前記手段は、データ・ブロック転送中にデータ・ブ ロックを転送する、手段を更に備え、 前記半導体装置からデータ読出すため、前記半導体装置へデータを書込み、デー タ・ブロック転送を開始するため、選択されたサイズのデータ・ブロックを転送 するため、選択された時刻にデータ・ブロックを転送するため、前記制御レジス タに対して読出しおよび書込みを行う手段を含み、制御レジスタをアクセスする ため、 または、正常なアクセスまたはページモードを選択するため、の手段を更に含む 半導体装置。 １２９．請求項１２４記載の半導体装置において、前記要求パケット中の前記情 報が、前記半導体装置に特有の装置識別番号を含むならば、その情報に応答する 手段を更に備える半導体装置。 １３０．請求項１２４記載の半導体装置において、前記要求パケット中の前記情 報が、前記半導体装置が応答することを要求する特殊な装置識別番号を含むなら は、その情報に応答する手段を更に備える半導体装置。 １３１．請求項１２４記載の半導体装置において、前記要求パケット中の前記情 報が、前記半導体装置にとって一意であるアドレスを含むならば、その情報に応 答する手段を更に備える半導体装置。 １３２．請求項１２４記載の半導体装置において、前記制御情報を翻訳し、前記 バス上の前記バス・トランザクションが始まる前に待つ時間を復号する手段を更 に備える半導体装置。 １３３．請求項１２４記載の半導体装置において、前記バス上の前記バス・トラ ンザクションの１つの間に転送するために、前記制御情報を翻訳し、データ・ブ ロックのサイズを復号する手段を更に備える半導体装置。 １３４．請求項１２４、１２５、１２６、１２７、１２８、１２９、１３０、１ ３１、１３２または１３３記載の半導体装置において、前記半導体装置は、ほぼ 前記バスだけを接続し、アドレス、データ、制御情報を前記バスを介して送りお よび受けるメモリ装置である半導体装置。 １３５．バスへ並列に接続される複数の半導体装置を含む半導体バス・アーキテ クチャに使用できる半導体装置であって、前記バス・システムは、前記半導体装 置が前記バスへ接続されている他の半導体装置のほぼ全てと通信するために前記 半導体装置が必要とするアドレス、データ、制御情報および装置選択情報のほぼ 全てを伝えるために複数のバス線を含み、かつ、前記バスのバス線は、１つのア ドレス中のビット数より十分に少なく、前記個々の半導体装置へ直結されている 別々の装置選択線を必要とすることなしに、前記半導体装置のために装置選択情 報を伝え前記アドレスと、前記データと、前記制御情報と、前記装置選択制法と は要求パケットおよびバス・トランザクションの態様で前記パスにより伝えられ る、半導体装置バス・アーキテクチャにおいて使用できる半導体装置において、 この半導体装置は、 前記半導体装置を前記パスへ接続するようにされた接続手段と、前記要求パケッ ト中のアドレスおよび制御情報を符号化する手段と、前記要求パケットを前記パ スを介して送る手段と、を備える半導体装置。 １３８．請求項１３５記載の半導体装置において、パス・トランザクションを要 求スピンドル手段を更に備え、各前記パス・トランザクションは前記要求された パケットの１つ中の前記アドレスおよび前記制御情報に応答して実行され、前記 要求パケット中の情報を符号化する前記手段は、前記バス上の一連のバイトを前 記要求パケットの１つとして識別し、前記制御情報は、要求されている前記バス ・トランザクションの型と、前記バス上の前記バス・トランザクションが始まる 前に介在する必要があるアドレス時間とについての情報を含み、前記制御情報は 、１つまたは複数の前記半導体装置に、前記アドレスおよび前記制御情報に対し て応答させることを命令する装置一選択情報を含む半導体装置。 １３７．請求項１３５記載の半導体装置において、前記複数の半導体装置の１つ または複数は独特な装置識別番号を有し、前記半導体装置は、前記要求パケット 中に選択された前記装置識別番号を含ませることにより、前記複数の半導体装置 の特定の１つへ制御情報を送る手段を更に備える半導体装置。 １３８．請求項１３５記載の半導体装置において、各前記複数の半導体装置は特 殊な装置識別番号に応答させられ、前記半導体装置は、前記要求パケット中に前 記特殊な装置識別番号を含ませることにより、各前記複数の半導体装置へ制御情 報を送る手段を更に備える半導体装置。 １３９．請求項１３５記載の半導体装置において、前記複数の半導体装置の１つ または複数のものは複数のアドレスを有するメモリ装置であり、前記半導体装置 は、前記要求パケット内の特殊なアドレスまたはアドレス範囲を含むことにより 、前記複数の半導体装置の１つ内の特殊なアドレスまたはアドレス範囲へ制御情 報を送る手段を更に備える半導体装置。 １４０．請求項１３５記載の半導体装置において、前記要求パケットの少なくと も１つは、前記バス・トランザクションの対応する１つが後に続くバス・トラン ザクションを要求する要求パケットであり、前記半導体装置は、バス・トランザ クションを要求する前記要求パケットの終わりと前記バス上の前記対応するバス ・トランザクションとの間の時間を直接に、または間接的に指定する半導体装置 。 １４１．請求項１４０記載の半導体装置において、前記バス・トランザクション の１つの型はデータ・ブロックの転送であり、前記半導体装置は、前記データ・ ブロックのサイズを転送することを指定するために前記制御情報を符号化する手 段を更に備える半導体装置。 １４２．請求項１４０記載の半導体装置において、現在のパス・トランザクショ ンおよび係属中のバス・トランザクションを見失わないようにすることにより、 現在のバス・トランザクションまたは係属中のバス・トランザクションと衝突す るようなバス・トランザクションの開始を前記半導体装置が避けるから、前記バ スにおける衝突が避けられる半導体装置。 １４３．請求項１３５記載の半導体装置において、前記半導体装置は第１のマス タ装置であり、前記複数の半導体装置の１つは第２のマスタ装置であり、前記第 １のマスタ装置は、前記要求パケットの第１の１つを送っている時に、衝突する １つ前記要求するパケットを送る前記第２のマスタ装置を検出できるようにする 衝突検出手段と、 各訳マスタ装置が前記バスを順次横切ることを許されるような優先順位を前記第 １のマスタ装置と前記第２のマスタ装置が選択できるようにする仲裁手段とを更 に備え、前記衝突する要求パケットは前記第１の要求パケットの最初の送りと同 時に、または送りを重れることができる半導体装置。 １４４．請求項１４３記載の半導体装置において、前記半導体装置はマスタ装置 であり、前記複数の半導体装置の少なくともＩつはマスタ装置であり、各前記マ スタ装置はマスタＩＤ番号を有し、各前記要求パケットは、エネルギー要求パケ ット内の所定の位置における所定数のビットであるマスタＩＤ番号を含み、前記 衝突検出手段は、 前記半導体装置に前記要求パケット中のそれのＩＤ番号を送らせる手段と、衝突 を検出し、前記マスタｌＤ位置に任意の別のマスタＩＤ番号があることを検出し たとすると、前記仲裁手段を呼び出す手段と、を備える半導体装置。 １４５．請求項１４４記載の半導体装置において、前記システム・バス・アーキ テクチャは前記サイクル中に前記バス上の情報を伝える手段を含み、前記半導体 装置は、 各前記要求パケットを送っている少なくとも１つの選択されたバス・サイクルの 間に選択されたバス線（単数）またはバス線（複数）をドライブする手段と、別 の前記マスタ装置が前記衝突する要求パケットの１つを送っているかどうかを調 べるために、前記選択されたバス線（単数）またはバス線（複数）をモニタする 手段と、 衝突が起きたことを前記マスタ装置の全てへ知らせて、前記仲裁手段を呼び出す 手段と、 を更に備える半導体装置。 １４８．請求項１４５記載の半導体装置において、要求パケットを送るときに、 少なくとも１つの選択されたバス・サイクル中にある電流で選択されたバス線（ 単数）またはバス線（複数）をドライブする手段と、 別のマスク装置が選択されたバス線（単数）またはバス線（複数）をドライブし ているかどうかを調べるために、正常な電流より大きい前記選択されたバス線（ 単数）またはバス線（複数）をモニタする手段と、正常な電流より大きい前記電 流を検出する手段と、衝突が起きたことを全ての前記マスク装置へ知らせ、前記 仲裁手段を呼び出す手段と、 を含む半導体装置。 １４７．請求項１４３記載の半導体装置において、前記仲裁手段は、仲裁サイク ルを開始する手段と、 前記仲裁サイクルの開始に対して、少なくとも１つの選択されたパス・サイクル 中に、１つのバス線を各マスタ装置へ割り当てる手段と、使用できるバス線より 多くのマスタ装置があるものとすると、前記選択されたバス・サイクルの１つの 間に、各マスタ装置を１つの線へ割り当てる手段と、前記選択されたバス・サイ クルの間に割り当てられた前記バス線をドライブするために衝突するパケットを 送る、各前記マスタ装置の手段と、どのマスタ装置が衝突する要求パケットを送 ったかどうかについての情報を記憶するための少なくとも１つの前記マスタ装置 内の手段と、を備え、それにより、前記マスタ装置は、前記仲裁サイクル中に選 択されたバス線をモニタでき、かつ衝突する要求パケットを送った各前記マスタ 装置を識別する、半導体装置。 １４８．請求項１４３記載の半導体装置において、前記仲裁手段は、衝突する要 求パケットを送った各前記マスタ装置を識別するために衝突する要求パケットを 送った各前記マスク装置の第１の１つに含まれる手段と、衝突する要求パケット を送った各前記マスタ装置へ優先権を割り当てる手段と衝突する要求パケットを 送った各前記マスタ装置がその優先権に従ってパスを順次アクセスする手段と、 を備える半導体装置。 １４９．請求項１４３記載の半導体装置において、前起優先権は名前記マスタ装 置の物理的場所を基にする半導体装置。 １５０．請求項１４３記載の半導体装置において、前記優先権は各前記マスタ装 置の前記マスタＩＤ番号を基にする半導体装置。
JP50805091A 1990-04-18 1991-04-16 半導体メモリ装置 Expired - Lifetime JP3414393B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US51089890A 1990-04-18 1990-04-18
US510,898 1990-04-18
PCT/US1991/002590 WO1991016680A1 (en) 1990-04-18 1991-04-16 Integrated circuit i/o using a high preformance bus interface

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2001031860A Division JP3404383B2 (ja) 1990-04-18 2001-02-08 メモリ装置
JP2003026111A Division JP3550143B2 (ja) 1990-04-18 2003-02-03 半導体メモリ装置

Publications (2)

Publication Number Publication Date
JPH05507374A true JPH05507374A (ja) 1993-10-21
JP3414393B2 JP3414393B2 (ja) 2003-06-09

Family

ID=24032637

Family Applications (3)

Application Number Title Priority Date Filing Date
JP50805091A Expired - Lifetime JP3414393B2 (ja) 1990-04-18 1991-04-16 半導体メモリ装置
JP2001031860A Expired - Fee Related JP3404383B2 (ja) 1990-04-18 2001-02-08 メモリ装置
JP2003026111A Expired - Lifetime JP3550143B2 (ja) 1990-04-18 2003-02-03 半導体メモリ装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2001031860A Expired - Fee Related JP3404383B2 (ja) 1990-04-18 2001-02-08 メモリ装置
JP2003026111A Expired - Lifetime JP3550143B2 (ja) 1990-04-18 2003-02-03 半導体メモリ装置

Country Status (7)

Country Link
US (47) US5606717A (ja)
EP (7) EP1816570A3 (ja)
JP (3) JP3414393B2 (ja)
KR (1) KR100201057B1 (ja)
DE (15) DE69133611D1 (ja)
IL (4) IL96808A (ja)
WO (1) WO1991016680A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6338108B1 (en) 1997-04-15 2002-01-08 Nec Corporation Coprocessor-integrated packet-type memory LSI, packet-type memory/coprocessor bus, and control method thereof
US6459641B2 (en) 1997-06-03 2002-10-01 Fujitsu Limited Semiconductor memory device
US6505276B1 (en) 1998-06-26 2003-01-07 Nec Corporation Processing-function-provided packet-type memory system and method for controlling the same

Families Citing this family (740)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) * 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
US5093807A (en) 1987-12-23 1992-03-03 Texas Instruments Incorporated Video frame storage system
US5587962A (en) * 1987-12-23 1996-12-24 Texas Instruments Incorporated Memory circuit accommodating both serial and random access including an alternate address buffer register
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
USRE40552E1 (en) 1990-04-06 2008-10-28 Mosaid Technologies, Inc. Dynamic random access memory using imperfect isolating transistors
GB9007790D0 (en) * 1990-04-06 1990-06-06 Lines Valerie L Dynamic memory wordline driver scheme
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6324120B2 (en) * 1990-04-18 2001-11-27 Rambus Inc. Memory device having a variable data output length
EP0994420B1 (en) 1990-04-18 2006-01-04 Rambus Inc. DRAM semiconductor device
US6751696B2 (en) * 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
US6249481B1 (en) 1991-10-15 2001-06-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US6223264B1 (en) * 1991-10-24 2001-04-24 Texas Instruments Incorporated Synchronous dynamic random access memory and data processing system using an address select signal
US5498990A (en) * 1991-11-05 1996-03-12 Monolithic System Technology, Inc. Reduced CMOS-swing clamping circuit for bus lines
US5471632A (en) * 1992-01-10 1995-11-28 Digital Equipment Corporation System for transferring data between a processor and a system bus including a device which packs, unpacks, or buffers data blocks being transferred
USRE39879E1 (en) * 1992-03-06 2007-10-09 Rambus, Inc. Method of transferring data by transmitting lower order and upper order memory address bits in separate words with respective op codes and start information
JP3517237B2 (ja) * 1992-03-06 2004-04-12 ラムバス・インコーポレーテッド 同期バス・システムおよびそのためのメモリ装置
US5715407A (en) * 1992-03-06 1998-02-03 Rambus, Inc. Process and apparatus for collision detection on a parallel bus by monitoring a first line of the bus during even bus cycles for indications of overlapping packets
JP2868141B2 (ja) * 1992-03-16 1999-03-10 株式会社日立製作所 ディスクアレイ装置
US5254883A (en) * 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
US5485490A (en) * 1992-05-28 1996-01-16 Rambus, Inc. Method and circuitry for clock synchronization
USRE38482E1 (en) * 1992-05-28 2004-03-30 Rambus Inc. Delay stage circuitry for a ring oscillator
AU4798793A (en) * 1992-08-10 1994-03-03 Monolithic System Technology, Inc. Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration
DE69316955T2 (de) * 1992-09-18 1998-07-30 Hitachi Ltd Rechenanlage mit synchronem, dynamischem Speicher
US6279116B1 (en) 1992-10-02 2001-08-21 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation
US5511024A (en) * 1993-06-02 1996-04-23 Rambus, Inc. Dynamic random access memory system
US5420987A (en) * 1993-07-19 1995-05-30 3 Com Corporation Method and apparatus for configuring a selected adapter unit on a common bus in the presence of other adapter units
JP3579461B2 (ja) 1993-10-15 2004-10-20 株式会社ルネサステクノロジ データ処理システム及びデータ処理装置
US5469435A (en) * 1994-01-25 1995-11-21 Apple Computer, Inc. Bus deadlock avoidance during master split-transactions
US5631734A (en) 1994-02-10 1997-05-20 Affymetrix, Inc. Method and apparatus for detection of fluorescently labeled materials
DE69518778T2 (de) 1994-03-16 2001-02-01 Brooktree Corp Multimedia graphische Systeme mit andauernd hoher Taktrate
GB9406477D0 (en) * 1994-03-31 1994-05-25 D2B Systems Co Ltd Interconnection of local communication bus systems
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5508968A (en) * 1994-08-12 1996-04-16 International Business Machines Corporation Dynamic random access memory persistent page implemented as processor register sets
US5796673A (en) 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
US5568651A (en) * 1994-11-03 1996-10-22 Digital Equipment Corporation Method for detection of configuration types and addressing modes of a dynamic RAM
US5715437A (en) 1994-11-10 1998-02-03 Brooktree Corporation System for, and method of, processing in hardware commands received from software without polling of the hardware by the software
JPH08278916A (ja) * 1994-11-30 1996-10-22 Hitachi Ltd マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路
US5606710A (en) * 1994-12-20 1997-02-25 National Semiconductor Corporation Multiple chip package processor having feed through paths on one die
US5717931A (en) * 1994-12-20 1998-02-10 Motorola, Inc. Method and apparatus for communicating between master and slave electronic devices where the slave device may be hazardous
US5699516A (en) * 1994-12-22 1997-12-16 Motorola, Inc. Method and apparatus for implementing a in-order termination bus protocol within a data processing system
KR100470575B1 (ko) * 1995-01-31 2005-06-27 가부시끼가이샤 히다치 세이사꾸쇼 불휘발성메모리
JP4341043B2 (ja) * 1995-03-06 2009-10-07 真彦 久野 Ｉ／ｏ拡張装置，外部記憶装置，この外部記憶装置へのアクセス方法及び装置
US5592123A (en) * 1995-03-07 1997-01-07 Linfinity Microelectronics, Inc. Frequency stability bootstrapped current mirror
US5737748A (en) * 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory
DE69622079T2 (de) * 1995-03-31 2002-10-31 Sun Microsystems Inc Verfahren und Vorrichtung zur schnellen Einleitung von Speicherzugriffen in einem cachekohärenten Multiprozessorsystem
US5822341A (en) * 1995-04-06 1998-10-13 Advanced Hardware Architectures, Inc. Multiport RAM for use within a viterbi decoder
US5608312A (en) * 1995-04-17 1997-03-04 Linfinity Microelectronics, Inc. Source and sink voltage regulator for terminators
US5635852A (en) * 1995-04-17 1997-06-03 Linfinity Microelectronics, Inc. Controllable actice terminator for a computer bus
US5787267A (en) * 1995-06-07 1998-07-28 Monolithic System Technology, Inc. Caching method and circuit for a memory system with circuit module architecture
JP2630311B2 (ja) * 1995-06-15 1997-07-16 日本電気株式会社 半導体集積回路装置
US5748920A (en) * 1995-06-23 1998-05-05 Cirrus Logic, Inc. Transaction queue in a graphics controller chip
EP0752666A3 (en) * 1995-07-06 2004-04-28 Sun Microsystems, Inc. Method and apparatus for fast-forwarding slave requests in a packet-switched computer system
US5742840A (en) * 1995-08-16 1998-04-21 Microunity Systems Engineering, Inc. General purpose, multiple precision parallel operation, programmable media processor
US5537353A (en) * 1995-08-31 1996-07-16 Cirrus Logic, Inc. Low pin count-wide memory devices and systems and methods using the same
US5752076A (en) * 1995-08-31 1998-05-12 Intel Corporation Dynamic programming of bus master channels by intelligent peripheral devices using communication packets
US6025840A (en) * 1995-09-27 2000-02-15 Cirrus Logic, Inc. Circuits, systems and methods for memory mapping and display control systems using the same
US5895480A (en) * 1995-10-10 1999-04-20 Holtek Microelectronics, Inc. Method of and means for accessing an address by respectively substracting base addresses of memory integrated circuits from an access address
US6470405B2 (en) * 1995-10-19 2002-10-22 Rambus Inc. Protocol for communication with dynamic memory
US6810449B1 (en) 1995-10-19 2004-10-26 Rambus, Inc. Protocol for communication with dynamic memory
US5748914A (en) * 1995-10-19 1998-05-05 Rambus, Inc. Protocol for communication with dynamic memory
US6035369A (en) 1995-10-19 2000-03-07 Rambus Inc. Method and apparatus for providing a memory with write enable information
US5636174A (en) * 1996-01-11 1997-06-03 Cirrus Logic, Inc. Fast cycle time-low latency dynamic random access memories and systems and methods using the same
US5944807A (en) 1996-02-06 1999-08-31 Opti Inc. Compact ISA-bus interface
US5815673A (en) * 1996-03-01 1998-09-29 Samsung Electronics Co., Ltd. Method and apparatus for reducing latency time on an interface by overlapping transmitted packets
EP0797209B1 (en) * 1996-03-20 2002-12-11 STMicroelectronics S.r.l. Timesharing internal bus, particularly for non-volatile memories
US6317803B1 (en) 1996-03-29 2001-11-13 Intel Corporation High-throughput interconnect having pipelined and non-pipelined bus transaction modes
US5911051A (en) * 1996-03-29 1999-06-08 Intel Corporation High-throughput interconnect allowing bus transactions based on partial access requests
US5872940A (en) * 1996-04-01 1999-02-16 Motorola, Inc. Programmable read/write access signal and method therefor
US5906003A (en) * 1996-04-17 1999-05-18 Cirrus Logic, Inc. Memory device with an externally selectable-width I/O port and systems and methods using the same
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US5829016A (en) * 1996-04-24 1998-10-27 Cirrus Logic, Inc. Memory system with multiplexed input-output port and systems and methods using the same
US5835965A (en) * 1996-04-24 1998-11-10 Cirrus Logic, Inc. Memory system with multiplexed input-output port and memory mapping capability
US6209071B1 (en) 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
US6009487A (en) * 1996-05-31 1999-12-28 Rambus Inc. Method and apparatus for setting a current of an output driver for the high speed bus
US5857083A (en) * 1996-06-07 1999-01-05 Yamaha Corporation Bus interfacing device for interfacing a secondary peripheral bus with a system having a host CPU and a primary peripheral bus
US5815456A (en) * 1996-06-19 1998-09-29 Cirrus Logic, Inc. Multibank -- multiport memories and systems and methods using the same
US5845098A (en) * 1996-06-24 1998-12-01 Motorola Inc. Address lines load reduction
US5901293A (en) * 1996-06-25 1999-05-04 Claxton; Daniel Dean Bus interface controller for serially-accessed variable-access-time memory device
US5734661A (en) * 1996-09-20 1998-03-31 Micron Technology, Inc. Method and apparatus for providing external access to internal integrated circuit test circuits
US5870616A (en) * 1996-10-04 1999-02-09 International Business Machines Corporation System and method for reducing power consumption in an electronic circuit
DE19758674B4 (de) * 1996-10-09 2007-07-05 Fujitsu Ltd., Kawasaki Signalübertragungssystem zur Übertragung von Signalen zwischen LSI-Chips, Empfängerschaltung zur Verwendung in dem Signalübertragungssystem und Halbleiter-Speichervorrichtung, die das Signalübertragungssystem verwendet
US5872736A (en) * 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5774135A (en) * 1996-11-05 1998-06-30 Vlsi, Technology, Inc. Non-contiguous memory location addressing scheme
US5915102A (en) * 1996-11-06 1999-06-22 International Business Machines Corporation Common arbiter interface device with arbitration configuration for centralized common bus arbitration
US6076127A (en) * 1996-11-06 2000-06-13 International Business Machines Corporation Configuration of a single point bus arbitration scheme using on-chip arbiters
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
JP3177464B2 (ja) * 1996-12-12 2001-06-18 株式会社日立製作所 入出力回路セル及び半導体集積回路装置
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US5894586A (en) * 1997-01-23 1999-04-13 Xionics Document Technologies, Inc. System for providing access to memory in which a second processing unit is allowed to access memory during a time slot assigned to a first processing unit
US6125157A (en) 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
US5953263A (en) * 1997-02-10 1999-09-14 Rambus Inc. Synchronous memory device having a programmable register and method of controlling same
US6230245B1 (en) 1997-02-11 2001-05-08 Micron Technology, Inc. Method and apparatus for generating a variable sequence of memory device command signals
US6104209A (en) 1998-08-27 2000-08-15 Micron Technology, Inc. Low skew differential receiver with disable feature
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US5940608A (en) * 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5987576A (en) * 1997-02-27 1999-11-16 Hewlett-Packard Company Method and apparatus for generating and distributing clock signals with minimal skew
US5977798A (en) * 1997-02-28 1999-11-02 Rambus Incorporated Low-latency small-swing clocked receiver
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US6175894B1 (en) 1997-03-05 2001-01-16 Micron Technology, Inc. Memory device command buffer apparatus and method and memory devices and computer systems using same
US5956502A (en) * 1997-03-05 1999-09-21 Micron Technology, Inc. Method and circuit for producing high-speed counts
US5870347A (en) 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
US5898638A (en) * 1997-03-11 1999-04-27 Micron Technology, Inc. Latching wordline driver for multi-bank memory
US6088761A (en) * 1997-03-31 2000-07-11 Sun Microsystems, Inc. Reduced pin system interface
US5831929A (en) * 1997-04-04 1998-11-03 Micron Technology, Inc. Memory device with staggered data paths
US5896404A (en) * 1997-04-04 1999-04-20 International Business Machines Corporation Programmable burst length DRAM
JP2002501654A (ja) 1997-05-30 2002-01-15 ミクロン テクノロジー，インコーポレイテッド ２５６Ｍｅｇダイナミックランダムアクセスメモリ
US6215192B1 (en) 1997-06-12 2001-04-10 Matsushita Electric Industrial Co., Ltd. Integrated circuit package and integrated circuit package control system
US6014759A (en) * 1997-06-13 2000-01-11 Micron Technology, Inc. Method and apparatus for transferring test data from a memory array
US5996043A (en) 1997-06-13 1999-11-30 Micron Technology, Inc. Two step memory device command buffer apparatus and method and memory devices and computer systems using same
US5987614A (en) * 1997-06-17 1999-11-16 Vadem Distributed power management system and method for computer
US6484244B1 (en) 1997-06-17 2002-11-19 Micron Technology, Inc. Method and system for storing and processing multiple memory commands
US6115823A (en) 1997-06-17 2000-09-05 Amphus, Inc. System and method for task performance based dynamic distributed power management in a computer system and design method therefor
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6266379B1 (en) 1997-06-20 2001-07-24 Massachusetts Institute Of Technology Digital transmitter with equalization
KR100213241B1 (ko) * 1997-06-23 1999-08-02 윤종용 데이터 입출력 회로 및 데이터 입출력 방법
US6286062B1 (en) 1997-07-01 2001-09-04 Micron Technology, Inc. Pipelined packet-oriented memory system having a unidirectional command and address bus and a bidirectional data bus
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6044429A (en) 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
US5978869A (en) * 1997-07-21 1999-11-02 International Business Machines Corporation Enhanced dual speed bus computer system
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US6044413A (en) * 1997-08-22 2000-03-28 Hewlett-Packard Company Method of concurrent bus operation for bus controlled devices operating in different contexts
US5940609A (en) * 1997-08-29 1999-08-17 Micorn Technology, Inc. Synchronous clock generator including a false lock detector
US5926047A (en) * 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6101197A (en) * 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US6131127A (en) * 1997-09-24 2000-10-10 Intel Corporation I/O transactions on a low pin count bus
US6119189A (en) * 1997-09-24 2000-09-12 Intel Corporation Bus master transactions on a low pin count bus
US5991841A (en) * 1997-09-24 1999-11-23 Intel Corporation Memory transactions on a low pin count bus
US6157970A (en) * 1997-09-24 2000-12-05 Intel Corporation Direct memory access system using time-multiplexing for transferring address, data, and control and a separate control line for serially transmitting encoded DMA channel number
US6067594A (en) * 1997-09-26 2000-05-23 Rambus, Inc. High frequency bus system
US9092595B2 (en) 1997-10-08 2015-07-28 Pact Xpp Technologies Ag Multiprocessor having associated RAM units
KR100618242B1 (ko) * 1997-10-10 2006-09-04 람버스 인코포레이티드 소자 타이밍 보정용 소자 및 방법
US6133773A (en) * 1997-10-10 2000-10-17 Rambus Inc Variable delay element
US6401167B1 (en) * 1997-10-10 2002-06-04 Rambus Incorporated High performance cost optimized memory
EP2105841A1 (en) * 1997-10-10 2009-09-30 Rambus Inc. Apparatus and method for pipelined memory operations with write mask
US6513103B1 (en) * 1997-10-10 2003-01-28 Rambus Inc. Method and apparatus for adjusting the performance of a synchronous memory system
US6347354B1 (en) * 1997-10-10 2002-02-12 Rambus Incorporated Apparatus and method for maximizing information transfers over limited interconnect resources
AU9604698A (en) 1997-10-10 1999-05-03 Rambus Incorporated Method and apparatus for two step memory write operations
KR100278650B1 (ko) * 1997-11-07 2001-03-02 윤종용 패킷방식의명령을사용하는반도체메모리장치
US6009488A (en) * 1997-11-07 1999-12-28 Microlinc, Llc Computer having packet-based interconnect channel
US6138176A (en) * 1997-11-14 2000-10-24 3Ware Disk array controller with automated processor which routes I/O data according to addresses and commands received from disk drive controllers
US6134630A (en) * 1997-11-14 2000-10-17 3Ware High-performance bus architecture for disk array system
US6965974B1 (en) * 1997-11-14 2005-11-15 Agere Systems Inc. Dynamic partitioning of memory banks among multiple agents
US6098114A (en) 1997-11-14 2000-08-01 3Ware Disk array system for processing and tracking the completion of I/O requests
US6078891A (en) 1997-11-24 2000-06-20 Riordan; John Method and system for collecting and processing marketing data
CA2223119A1 (en) * 1997-11-28 1999-05-28 Mosaid Technologies Incorporated Address counter cell
KR100261218B1 (ko) * 1997-12-08 2000-07-01 윤종용 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로 하는 반도체 메모리장치
US6202119B1 (en) 1997-12-19 2001-03-13 Micron Technology, Inc. Method and system for processing pipelined memory commands
KR100252057B1 (ko) * 1997-12-30 2000-05-01 윤종용 단일 및 이중 데이터 율 겸용 반도체 메모리 장치
GB9801654D0 (en) * 1998-01-26 1998-03-25 Memory Corp Plc Memory system
KR100272503B1 (ko) 1998-01-26 2000-11-15 김영환 고속테스트기능의램버스주문형집적회로및그를이용한테스트방법
US6047346A (en) * 1998-02-02 2000-04-04 Rambus Inc. System for adjusting slew rate on an output of a drive circuit by enabling a plurality of pre-drivers and a plurality of output drivers
US5936877A (en) 1998-02-13 1999-08-10 Micron Technology, Inc. Die architecture accommodating high-speed semiconductor devices
US5923594A (en) * 1998-02-17 1999-07-13 Micron Technology, Inc. Method and apparatus for coupling data from a memory device using a single ended read data path
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
JP2001522501A (ja) * 1998-02-25 2001-11-13 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ スレーブ群インターフェース装置を介して周辺機器をバスにインターフェースする方法
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6314527B1 (en) 1998-03-05 2001-11-06 Micron Technology, Inc. Recovery of useful areas of partially defective synchronous memory components
US6212482B1 (en) 1998-03-06 2001-04-03 Micron Technology, Inc. Circuit and method for specifying performance parameters in integrated circuits
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
US6160423A (en) * 1998-03-16 2000-12-12 Jazio, Inc. High speed source synchronous signaling for interfacing VLSI CMOS circuits to transmission lines
PL343258A1 (en) 1998-03-16 2001-07-30 Jazio High speed signaling for interfacing vlsi cmos circuits
US6327205B1 (en) 1998-03-16 2001-12-04 Jazio, Inc. Signal latching of high bandwidth DRAM arrays when skew between different components is higher than signal rate
JP3259679B2 (ja) * 1998-03-23 2002-02-25 日本電気株式会社 半導体メモリバーンインテスト回路
US6122698A (en) * 1998-04-16 2000-09-19 Samsung Electronics Co., Ltd Data bus having conducting lines driven at multiple adjustable current levels to transfer multiple-bit data on each conducting line
US6456628B1 (en) * 1998-04-17 2002-09-24 Intelect Communications, Inc. DSP intercommunication network
US6381707B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. System for decoding addresses for a defective memory array
US6381708B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. Method for decoding addresses for a defective memory array
JPH11316617A (ja) 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
US6345330B2 (en) 1998-05-01 2002-02-05 Acqis Technology, Inc. Communication channel and interface devices for bridging computer interface buses
US6216185B1 (en) 1998-05-01 2001-04-10 Acqis Technology, Inc. Personal computer peripheral console with attached computer module
US6275782B1 (en) * 1998-05-05 2001-08-14 Advanced Micro Devices, Inc. Non-intrusive performance monitoring
JP3727778B2 (ja) 1998-05-07 2005-12-14 株式会社東芝 データ高速転送同期システム及びデータ高速転送同期方法
JP4226686B2 (ja) 1998-05-07 2009-02-18 株式会社東芝 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6496945B2 (en) * 1998-06-04 2002-12-17 Compaq Information Technologies Group, L.P. Computer system implementing fault detection and isolation using unique identification codes stored in non-volatile memory
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6453377B1 (en) 1998-06-16 2002-09-17 Micron Technology, Inc. Computer including optical interconnect, memory unit, and method of assembling a computer
US6615189B1 (en) * 1998-06-22 2003-09-02 Bank One, Delaware, National Association Debit purchasing of stored value card for use by and/or delivery to others
KR100292625B1 (ko) * 1998-06-29 2001-07-12 박종섭 고속인터페이스장치
US20010026533A1 (en) * 1998-07-06 2001-10-04 Andreas Schwager Method to perform a scheduled action of network devices
US6510503B2 (en) * 1998-07-27 2003-01-21 Mosaid Technologies Incorporated High bandwidth memory interface
US6175905B1 (en) 1998-07-30 2001-01-16 Micron Technology, Inc. Method and system for bypassing pipelines in a pipelined memory command generator
KR100306965B1 (ko) * 1998-08-07 2001-11-30 윤종용 동기형반도체메모리장치의데이터전송회로
US6282210B1 (en) 1998-08-12 2001-08-28 Staktek Group L.P. Clock driver with instantaneously selectable phase and method for use in data communication systems
KR100295051B1 (ko) * 1998-08-20 2001-07-12 윤종용 반도체메모리장치의입력버퍼및입력버퍼링방법
US6285962B1 (en) * 1998-08-26 2001-09-04 Tanisys Technology, Inc. Method and system for testing rambus memory modules
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6392296B1 (en) 1998-08-31 2002-05-21 Micron Technology, Inc. Silicon interposer with optical connections
US6219237B1 (en) 1998-08-31 2001-04-17 Micron Technology, Inc. Structure and method for an electronic assembly
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6586835B1 (en) 1998-08-31 2003-07-01 Micron Technology, Inc. Compact system module with built-in thermoelectric cooling
US6424034B1 (en) 1998-08-31 2002-07-23 Micron Technology, Inc. High performance packaging for microprocessors and DRAM chips which minimizes timing skews
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6374376B1 (en) * 1998-09-03 2002-04-16 Micron Technology, Inc. Circuit, system and method for arranging data output by semiconductor testers to packet-based devices under test
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6633947B1 (en) * 1998-09-16 2003-10-14 Intel Corporation Memory expansion channel for propagation of control and request packets
US6587912B2 (en) * 1998-09-30 2003-07-01 Intel Corporation Method and apparatus for implementing multiple memory buses on a memory module
US6321335B1 (en) 1998-10-30 2001-11-20 Acqis Technology, Inc. Password protected modular computer method and device
KR100275751B1 (ko) * 1998-11-09 2000-12-15 윤종용 구조가 간단한 반도체 메모리 장치
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6041016A (en) * 1998-12-04 2000-03-21 Intel Corporation Optimizing page size in mixed memory array using address multiplexing
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
KR100327330B1 (ko) 1998-12-17 2002-05-09 윤종용 램버스디램반도체장치
US6496876B1 (en) 1998-12-21 2002-12-17 Micron Technology, Inc. System and method for storing a tag to identify a functional storage location in a memory device
US6347350B1 (en) 1998-12-22 2002-02-12 Intel Corporation Driving the last inbound signal on a line in a bus with a termination
US6738844B2 (en) * 1998-12-23 2004-05-18 Intel Corporation Implementing termination with a default signal on a bus line
US6463494B1 (en) * 1998-12-30 2002-10-08 Intel Corporation Method and system for implementing control signals on a low pin count bus
US6457094B2 (en) * 1999-01-22 2002-09-24 Winbond Electronics Corporation Memory array architecture supporting block write operation
US6078532A (en) * 1999-02-01 2000-06-20 Cisco Technology Inc. Method and apparatus for improving performance of DRAM subsystems with SRAM overlays
US6255852B1 (en) 1999-02-09 2001-07-03 Micron Technology, Inc. Current mode signal interconnects and CMOS amplifier
GB2346990B (en) 1999-02-20 2003-07-09 Ibm Client/server transaction data processing system with automatic distributed coordinator set up into a linear chain for use of linear commit optimization
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
US6334163B1 (en) 1999-03-05 2001-12-25 International Business Machines Corp. Elastic interface apparatus and method therefor
US6330635B1 (en) 1999-04-16 2001-12-11 Intel Corporation Multiple user interfaces for an integrated flash device
US6381684B1 (en) 1999-04-26 2002-04-30 Integrated Device Technology, Inc. Quad data rate RAM
JP3959966B2 (ja) * 1999-04-27 2007-08-15 セイコーエプソン株式会社 半導体集積回路
US6426984B1 (en) * 1999-05-07 2002-07-30 Rambus Incorporated Apparatus and method for reducing clock signal phase skew in a master-slave system with multiple latent clock cycles
US6643777B1 (en) 1999-05-14 2003-11-04 Acquis Technology, Inc. Data security method and device for computer modules
KR100594198B1 (ko) * 1999-05-14 2006-07-03 삼성전자주식회사 다중채널 램버스 시스템
US6718415B1 (en) 1999-05-14 2004-04-06 Acqis Technology, Inc. Computer system and method including console housing multiple computer modules having independent processing units, mass storage devices, and graphics controllers
GB9912129D0 (en) * 1999-05-26 1999-07-28 3Com Corp Communication device with forwarding database having having a trie search facility
US6150845A (en) * 1999-06-01 2000-11-21 Fairchild Semiconductor Corp. Bus hold circuit with overvoltage tolerance
JP2003505753A (ja) 1999-06-10 2003-02-12 ペーアーツェーテー インフォルマツィオーンステヒノロギー ゲゼルシャフト ミット ベシュレンクテル ハフツング セル構造におけるシーケンス分割方法
US6433786B1 (en) * 1999-06-10 2002-08-13 Intel Corporation Memory architecture for video graphics environment
US6211698B1 (en) 1999-06-29 2001-04-03 Hyundai Electronics Industries Co., Ltd. High speed interface apparatus
US7069406B2 (en) 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
US6442636B1 (en) * 1999-07-09 2002-08-27 Princeton Technology Corporation Parallel bus system capable of expanding peripheral devices
KR100304707B1 (ko) 1999-07-13 2001-11-01 윤종용 기준전압의 전압강하를 보상할 수 있는 기준전압 레귤레이터 및 이를 구비하는 반도체 메모리장치
KR100297735B1 (ko) 1999-07-13 2001-11-01 윤종용 기능블록들의 효율적인 배치를 갖는 반도체 메모리장치
US6839393B1 (en) * 1999-07-14 2005-01-04 Rambus Inc. Apparatus and method for controlling a master/slave system via master device synchronization
US6370668B1 (en) * 1999-07-23 2002-04-09 Rambus Inc High speed memory system capable of selectively operating in non-chip-kill and chip-kill modes
US6813251B1 (en) 1999-07-27 2004-11-02 Intel Corporation Split Transaction protocol for a bus system
US7554829B2 (en) 1999-07-30 2009-06-30 Micron Technology, Inc. Transmission lines for CMOS integrated circuits
US6477592B1 (en) 1999-08-06 2002-11-05 Integrated Memory Logic, Inc. System for I/O interfacing for semiconductor chip utilizing addition of reference element to each data element in first data stream and interpret to recover data elements of second data stream
US6467013B1 (en) 1999-09-30 2002-10-15 Intel Corporation Memory transceiver to couple an additional memory channel to an existing memory channel
US6851047B1 (en) 1999-10-15 2005-02-01 Xilinx, Inc. Configuration in a configurable system on a chip
US7269212B1 (en) 2000-09-05 2007-09-11 Rambus Inc. Low-latency equalization in multi-level, multi-line communication systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6396329B1 (en) * 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
US7161513B2 (en) * 1999-10-19 2007-01-09 Rambus Inc. Apparatus and method for improving resolution of a current mode driver
US6646953B1 (en) * 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
US6643787B1 (en) 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
US6842789B1 (en) * 1999-10-21 2005-01-11 Sun Microsystems, Inc. Method and apparatus for assigning unique device identifiers across a distributed computing system
US7039047B1 (en) * 1999-11-03 2006-05-02 Intel Corporation Virtual wire signaling
US6643752B1 (en) * 1999-12-09 2003-11-04 Rambus Inc. Transceiver with latency alignment circuitry
US6557065B1 (en) 1999-12-20 2003-04-29 Intel Corporation CPU expandability bus
US6404660B1 (en) 1999-12-23 2002-06-11 Rambus, Inc. Semiconductor package with a controlled impedance bus and method of forming same
KR100316719B1 (ko) * 1999-12-29 2001-12-13 윤종용 채널 버스 라인의 특성 열화를 방지하는 출력 드라이버 및이를 내장한 반도체 메모리 장치들을 장착하는 메모리 모듈
US6516384B1 (en) * 1999-12-30 2003-02-04 Intel Corporation Method and apparatus to perform a round robin and locking cache replacement scheme
US6647507B1 (en) 1999-12-31 2003-11-11 Intel Corporation Method for improving a timing margin in an integrated circuit by setting a relative phase of receive/transmit and distributed clock signals
US6910146B2 (en) * 1999-12-31 2005-06-21 Intel Corporation Method and apparatus for improving timing margin in an integrated circuit as determined from recorded pass/fail indications for relative phase settings
US7363422B2 (en) * 2000-01-05 2008-04-22 Rambus Inc. Configurable width buffered module
US7266634B2 (en) * 2000-01-05 2007-09-04 Rambus Inc. Configurable width buffered module having flyby elements
US7356639B2 (en) * 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US20050010737A1 (en) * 2000-01-05 2005-01-13 Fred Ware Configurable width buffered module having splitter elements
US7404032B2 (en) * 2000-01-05 2008-07-22 Rambus Inc. Configurable width buffered module having switch elements
US6502161B1 (en) 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US7010642B2 (en) * 2000-01-05 2006-03-07 Rambus Inc. System featuring a controller device and a memory module that includes an integrated circuit buffer device and a plurality of integrated circuit memory devices
DE10002130A1 (de) * 2000-01-19 2001-08-02 Infineon Technologies Ag Verfahren und Vorrichtung zum wechselweisen Betreiben eines Schreib-Lese-Speichers im Ein-Speicher-Betriebsmodus und im verschränkten Mehr-Speicher-Betriebsmodus
US6600959B1 (en) * 2000-02-04 2003-07-29 International Business Machines Corporation Method and apparatus for implementing microprocessor control logic using dynamic programmable logic arrays
US6987823B1 (en) * 2000-02-07 2006-01-17 Rambus Inc. System and method for aligning internal transmit and receive clocks
US7006525B1 (en) 2000-02-23 2006-02-28 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6847644B1 (en) 2000-02-23 2005-01-25 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6999479B1 (en) 2000-02-23 2006-02-14 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6778561B1 (en) 2000-02-23 2004-08-17 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6973084B1 (en) 2000-02-23 2005-12-06 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
JP3663106B2 (ja) * 2000-02-28 2005-06-22 東芝機械株式会社 データ入出力装置
US6198666B1 (en) * 2000-02-29 2001-03-06 International Business Machines Corporation Control input timing-independent dynamic multiplexer circuit
EP1130516A1 (en) 2000-03-01 2001-09-05 Hewlett-Packard Company, A Delaware Corporation Address mapping in solid state storage device
US6578157B1 (en) 2000-03-06 2003-06-10 Micron Technology, Inc. Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
US6980314B1 (en) * 2000-04-03 2005-12-27 Hewlett-Packard Development Company, L.P. Method and device for improving utilization of a bus
US7269765B1 (en) 2000-04-13 2007-09-11 Micron Technology, Inc. Method and apparatus for storing failing part locations in a module
US6556952B1 (en) 2000-05-04 2003-04-29 Advanced Micro Devices, Inc. Performance monitoring and optimizing of controller parameters
US6606041B1 (en) 2000-05-10 2003-08-12 Micron Technology, Inc. Predictive timing calibration for memory devices
US6889357B1 (en) 2000-05-10 2005-05-03 Micron Technology, Inc. Timing calibration pattern for SLDRAM
US6434081B1 (en) 2000-05-12 2002-08-13 Micron Technology, Inc. Calibration technique for memory devices
US6369652B1 (en) 2000-05-15 2002-04-09 Rambus Inc. Differential amplifiers with current and resistance compensation elements for balanced output
US6535966B1 (en) 2000-05-17 2003-03-18 Sun Microsystems, Inc. System and method for using a page tracking buffer to reduce main memory latency in a computer system
US6791555B1 (en) * 2000-06-23 2004-09-14 Micron Technology, Inc. Apparatus and method for distributed memory control in a graphics processing system
US6937664B1 (en) 2000-07-18 2005-08-30 Integrated Memory Logic, Inc. System and method for multi-symbol interfacing
DE10036643B4 (de) 2000-07-26 2005-12-22 Robert Bosch Gmbh Verfahren und Vorrichtung zur Auswahl von Peripherieelementen
US6587804B1 (en) 2000-08-14 2003-07-01 Micron Technology, Inc. Method and apparatus providing improved data path calibration for memory devices
US6535450B1 (en) 2000-08-18 2003-03-18 Micron Technology, Inc. Method for selecting one or a bank of memory devices
KR100389916B1 (ko) * 2000-08-28 2003-07-04 삼성전자주식회사 메모리 모듈 및 메모리 컨트롤러
US6704881B1 (en) * 2000-08-31 2004-03-09 Micron Technology, Inc. Method and apparatus for providing symmetrical output data for a double data rate DRAM
US6862653B1 (en) 2000-09-18 2005-03-01 Intel Corporation System and method for controlling data flow direction in a memory system
US6530006B1 (en) 2000-09-18 2003-03-04 Intel Corporation System and method for providing reliable transmission in a buffered memory system
US6625685B1 (en) 2000-09-20 2003-09-23 Broadcom Corporation Memory controller with programmable configuration
US6772352B1 (en) 2000-09-29 2004-08-03 Intel Corporation Method and apparatus for reducing the rate of commands being issued if the rate exceeds a threshold which is based upon a temperature curve
US6553449B1 (en) 2000-09-29 2003-04-22 Intel Corporation System and method for providing concurrent row and column commands
US6385094B1 (en) 2000-09-29 2002-05-07 Intel Corporation Method and apparatus for achieving efficient memory subsystem write-to-read turnaround through read posting
US6735709B1 (en) * 2000-11-09 2004-05-11 Micron Technology, Inc. Method of timing calibration using slower data rate pattern
US20020107943A1 (en) * 2000-11-10 2002-08-08 Heath Chester A. Reset control in modular network computers
US6628528B2 (en) 2000-11-30 2003-09-30 Theodore Zale Schoenborn Current sharing in memory packages
US6580619B2 (en) 2000-11-30 2003-06-17 Intel Corporation Multilayer reference plane in package devices
WO2002050910A1 (fr) * 2000-12-01 2002-06-27 Hitachi, Ltd Procede d'identification de dispositif de circuit integre semi-conducteur, procede de production de dispositif de circuit integre semi-conducteur et dispositif correspondant
US6925086B2 (en) * 2000-12-12 2005-08-02 International Business Machines Corporation Packet memory system
FR2818774B1 (fr) * 2000-12-22 2003-03-21 Wany Engineering Sas Architecture electronique parallele comportant une pluralite d'unites de traitement connectees a un bus de communication, et adressables par leurs fonctionnalites
GB2382898B (en) * 2000-12-29 2005-06-29 Zarlink Semiconductor Ltd A method of managing data
US6889336B2 (en) * 2001-01-05 2005-05-03 Micron Technology, Inc. Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal
DE10101553C1 (de) * 2001-01-15 2002-07-25 Infineon Technologies Ag Halbleiterspeicher mit Verzögerungsregelkreis
US6700827B2 (en) 2001-02-08 2004-03-02 Integrated Device Technology, Inc. Cam circuit with error correction
US6587936B1 (en) 2001-02-21 2003-07-01 Cisco Technology, Inc. Multi-bank memory access method and apparatus
US7123660B2 (en) * 2001-02-27 2006-10-17 Jazio, Inc. Method and system for deskewing parallel bus channels to increase data transfer rates
US7610447B2 (en) 2001-02-28 2009-10-27 Rambus Inc. Upgradable memory system with reconfigurable interconnect
US6788593B2 (en) 2001-02-28 2004-09-07 Rambus, Inc. Asynchronous, high-bandwidth memory component using calibrated timing elements
US6889304B2 (en) 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
US9436631B2 (en) 2001-03-05 2016-09-06 Pact Xpp Technologies Ag Chip including memory element storing higher level memory data on a page by page basis
US9552047B2 (en) 2001-03-05 2017-01-24 Pact Xpp Technologies Ag Multiprocessor having runtime adjustable clock and clock dependent power supply
US9250908B2 (en) 2001-03-05 2016-02-02 Pact Xpp Technologies Ag Multi-processor bus and cache interconnection system
US9141390B2 (en) 2001-03-05 2015-09-22 Pact Xpp Technologies Ag Method of processing data with an array of data processors according to application ID
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
CA2442004A1 (en) * 2001-03-23 2002-10-03 David J. Kyle Microbial feeds for aquaculture and agriculture
US6934823B2 (en) * 2001-03-29 2005-08-23 Intel Corporation Method and apparatus for handling memory read return data from different time domains
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US7263148B2 (en) * 2001-04-20 2007-08-28 Mastek International Source synchronous CDMA bus interface
US8391039B2 (en) * 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
KR100412130B1 (ko) 2001-05-25 2003-12-31 주식회사 하이닉스반도체 램버스 디램의 출력전류 제어회로
US6532162B2 (en) 2001-05-26 2003-03-11 Intel Corporation Reference plane of integrated circuit packages
ITMI20011150A1 (it) * 2001-05-30 2002-11-30 St Microelectronics Srl Multiplatore di colonna per memorie a semiconduttore
KR100434270B1 (ko) * 2001-05-30 2004-06-04 엘지전자 주식회사 가전기기 네트워크 제어시스템
DE10126610B4 (de) * 2001-05-31 2007-11-29 Infineon Technologies Ag Speichermodul und Verfahren zum Testen eines Halbleiterchips
US20020194363A1 (en) * 2001-06-14 2002-12-19 Cypress Semiconductor Corp. Programmable protocol processing engine for network packet devices
US20020191621A1 (en) * 2001-06-14 2002-12-19 Cypress Semiconductor Corp. Programmable protocol processing engine for network packet devices
US20030023492A1 (en) * 2001-06-20 2003-01-30 John Riordan Method and system for collecting and processing marketing data
US10031733B2 (en) 2001-06-20 2018-07-24 Scientia Sol Mentis Ag Method for processing data
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6710616B1 (en) * 2001-07-30 2004-03-23 Lsi Logic Corporation Wafer level dynamic burn-in
KR100422585B1 (ko) * 2001-08-08 2004-03-12 주식회사 하이닉스반도체 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법
US6806728B2 (en) * 2001-08-15 2004-10-19 Rambus, Inc. Circuit and method for interfacing to a bus channel
US7941056B2 (en) 2001-08-30 2011-05-10 Micron Technology, Inc. Optical interconnect in high-speed memory systems
US6724665B2 (en) * 2001-08-31 2004-04-20 Matrix Semiconductor, Inc. Memory device and method for selectable sub-array activation
US6735546B2 (en) 2001-08-31 2004-05-11 Matrix Semiconductor, Inc. Memory device and method for temperature-based control over write and/or read operations
US7107374B1 (en) 2001-09-05 2006-09-12 Xilinx, Inc. Method for bus mastering for devices resident in configurable system logic
JP4000028B2 (ja) * 2001-09-18 2007-10-31 株式会社東芝 同期型半導体記憶装置
DE10147138B4 (de) * 2001-09-25 2009-01-22 Qimonda Ag Verfahren zur Integration von imperfekten Halbleiterspeichereinrichtungen in Datenverarbeitungsvorrichtungen
JP3959264B2 (ja) * 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
JP4308461B2 (ja) * 2001-10-05 2009-08-05 ラムバス・インコーポレーテッド 半導体記憶装置
US20030074434A1 (en) * 2001-10-11 2003-04-17 Jason James L. Determination of message source in network communications
EP1446910B1 (en) 2001-10-22 2010-08-11 Rambus Inc. Phase adjustment apparatus and method for a memory device signaling system
US6542416B1 (en) 2001-11-02 2003-04-01 Rambus Inc. Methods and arrangements for conditionally enforcing CAS latencies in memory devices
US20030101312A1 (en) * 2001-11-26 2003-05-29 Doan Trung T. Machine state storage apparatus and method
US6838712B2 (en) * 2001-11-26 2005-01-04 Micron Technology, Inc. Per-bit set-up and hold time adjustment for double-data rate synchronous DRAM
KR100557550B1 (ko) 2001-12-21 2006-03-03 주식회사 하이닉스반도체 클럭 동기 회로
JP4204226B2 (ja) * 2001-12-28 2009-01-07 日本テキサス・インスツルメンツ株式会社 デバイス識別方法、データ伝送方法、デバイス識別子付与装置、並びにデバイス
US7099922B2 (en) * 2002-01-23 2006-08-29 International Business Machines Corporation Method and system for simultaneous management of multiple tokens on a communication ring
US7101770B2 (en) 2002-01-30 2006-09-05 Micron Technology, Inc. Capacitive techniques to reduce noise in high speed interconnections
US7698230B1 (en) * 2002-02-15 2010-04-13 ContractPal, Inc. Transaction architecture utilizing transaction policy statements
KR100412142B1 (ko) * 2002-02-26 2003-12-31 주식회사 하이닉스반도체 패킷 전송 방식의 반도체 메모리 장치에서 스페셜 모드를구현하는 회로
US7174401B2 (en) 2002-02-28 2007-02-06 Lsi Logic Corporation Look ahead split release for a data bus
TWI235919B (en) * 2002-03-05 2005-07-11 Via Tech Inc Data-transmission control method
US6751113B2 (en) 2002-03-07 2004-06-15 Netlist, Inc. Arrangement of integrated circuits in a memory module
US7235457B2 (en) 2002-03-13 2007-06-26 Micron Technology, Inc. High permeability layered films to reduce noise in high speed interconnects
DE60332406D1 (de) * 2002-03-15 2010-06-17 Affymetrix Inc System und Verfahren zur Abtastung von biologischen Materialien
US9170812B2 (en) 2002-03-21 2015-10-27 Pact Xpp Technologies Ag Data processing system having integrated pipelined array data processor
US6922091B2 (en) 2002-09-03 2005-07-26 Rambus Inc. Locked loop circuit with clock hold function
US6759881B2 (en) 2002-03-22 2004-07-06 Rambus Inc. System with phase jumping locked loop circuit
US6911853B2 (en) * 2002-03-22 2005-06-28 Rambus Inc. Locked loop with dual rail regulation
US6952123B2 (en) 2002-03-22 2005-10-04 Rambus Inc. System with dual rail regulated locked loop
US7135903B2 (en) * 2002-09-03 2006-11-14 Rambus Inc. Phase jumping locked loop circuit
FR2838006B1 (fr) * 2002-04-02 2004-11-12 St Microelectronics Sa Dispositif et procede pour synchroniser un echange de donnees avec un organe distant
US6563730B1 (en) 2002-04-09 2003-05-13 National Semiconductor Corporation Low power static RAM architecture
US6762961B2 (en) * 2002-04-16 2004-07-13 Sun Microsystems, Inc. Variable delay compensation for data-dependent mismatch in characteristic of opposing devices of a sense amplifier
US7231306B1 (en) * 2002-04-30 2007-06-12 Rambus Inc. Method and apparatus for calibrating static timing offsets across multiple outputs
US6948019B2 (en) * 2002-04-30 2005-09-20 Lsi Logic Corporation Apparatus for arbitrating non-queued split master devices on a data bus
US7020208B1 (en) 2002-05-03 2006-03-28 Pericom Semiconductor Corp. Differential clock signals encoded with data
US7133972B2 (en) * 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
KR100437467B1 (ko) * 2002-07-03 2004-06-23 삼성전자주식회사 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템
US6944091B2 (en) * 2002-07-10 2005-09-13 Samsung Electronics Co., Ltd. Latency control circuit and method of latency control
KR100486250B1 (ko) * 2002-07-10 2005-05-03 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어 회로 및 그 방법
US7298667B2 (en) * 2002-07-10 2007-11-20 Samsung Electronic Co., Ltd. Latency control circuit and method of latency control
US7149824B2 (en) 2002-07-10 2006-12-12 Micron Technology, Inc. Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction
US7362800B1 (en) 2002-07-12 2008-04-22 Rambus Inc. Auto-configured equalizer
US7292629B2 (en) 2002-07-12 2007-11-06 Rambus Inc. Selectable-tap equalizer
US8861667B1 (en) 2002-07-12 2014-10-14 Rambus Inc. Clock data recovery circuit with equalizer clock calibration
US7200024B2 (en) * 2002-08-02 2007-04-03 Micron Technology, Inc. System and method for optically interconnecting memory devices
US7117316B2 (en) * 2002-08-05 2006-10-03 Micron Technology, Inc. Memory hub and access method having internal row caching
US7254331B2 (en) * 2002-08-09 2007-08-07 Micron Technology, Inc. System and method for multiple bit optical data transmission in memory systems
US7149874B2 (en) * 2002-08-16 2006-12-12 Micron Technology, Inc. Memory hub bypass circuit and method
US7124260B2 (en) * 2002-08-26 2006-10-17 Micron Technology, Inc. Modified persistent auto precharge command protocol system and method for memory devices
US7081896B1 (en) * 2002-08-27 2006-07-25 Nvidia Corporation Memory request timing randomizer
US6820181B2 (en) 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
US7836252B2 (en) * 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US6711051B1 (en) 2002-09-05 2004-03-23 National Semiconductor Corporation Static RAM architecture with bit line partitioning
JP4388895B2 (ja) 2002-09-06 2009-12-24 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト リコンフィギュアラブルなシーケンサ構造
US7102907B2 (en) * 2002-09-09 2006-09-05 Micron Technology, Inc. Wavelength division multiplexed memory module, memory system and method
US20040054864A1 (en) * 2002-09-13 2004-03-18 Jameson Neil Andrew Memory controller
US20040064686A1 (en) * 2002-09-30 2004-04-01 Miller Gregory L. Method and apparatus for marking current memory configuration
US6859434B2 (en) 2002-10-01 2005-02-22 Comsys Communication & Signal Processing Ltd. Data transfer scheme in a communications system incorporating multiple processing elements
US6982926B2 (en) * 2002-10-04 2006-01-03 Pgs Americas, Inc. Apparatus and method for bubble shielding towed marine cable
US20040081179A1 (en) * 2002-10-23 2004-04-29 Gregorcyk Arthur J. Method and system for selecting between serial storage buses using data signals of the buses
JP3773195B2 (ja) * 2002-10-25 2006-05-10 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリモジュール、情報処理装置、メモリモジュールに関する初期設定方法、並びにプログラム
US7415565B2 (en) * 2002-10-31 2008-08-19 Ring Technology Enterprises, Llc Methods and systems for a storage system with a program-controlled switch for routing data
US7707351B2 (en) * 2002-10-31 2010-04-27 Ring Technology Enterprises Of Texas, Llc Methods and systems for an identifier-based memory section
US7197662B2 (en) * 2002-10-31 2007-03-27 Ring Technology Enterprises, Llc Methods and systems for a storage system
US6879526B2 (en) * 2002-10-31 2005-04-12 Ring Technology Enterprises Llc Methods and apparatus for improved memory access
US6954394B2 (en) * 2002-11-27 2005-10-11 Matrix Semiconductor, Inc. Integrated circuit and method for selecting a set of memory-cell-layer-dependent or temperature-dependent operating conditions
US7051229B2 (en) * 2002-12-03 2006-05-23 Alcatel Canada Inc. Logical bus overlay for increasing the existing system bus data rate
KR100506062B1 (ko) * 2002-12-18 2005-08-05 주식회사 하이닉스반도체 복합형 메모리 장치
KR100506448B1 (ko) * 2002-12-27 2005-08-08 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 이용한 인터리브 제어 장치
US7362697B2 (en) * 2003-01-09 2008-04-22 International Business Machines Corporation Self-healing chip-to-chip interface
US6826663B2 (en) * 2003-01-13 2004-11-30 Rambus Inc. Coded write masking
GB2424105B (en) * 2003-01-13 2007-03-07 Rambus Inc Coded write masking
DE10302128B3 (de) * 2003-01-21 2004-09-09 Infineon Technologies Ag Pufferverstärkeranordnung
KR100507367B1 (ko) * 2003-01-24 2005-08-05 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 이용한 직렬 버스 제어 장치
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
DE10307548A1 (de) * 2003-02-21 2004-09-09 Infineon Technologies Ag Synchrones Speichersystem sowie Verfahren und Protokoll zur Kommunikation in einem synchronen Speichersystem
JP2004259318A (ja) * 2003-02-24 2004-09-16 Renesas Technology Corp 同期型半導体記憶装置
JP2004265265A (ja) * 2003-03-04 2004-09-24 Matsushita Electric Ind Co Ltd データ転送制御装置
CN100337269C (zh) * 2003-04-08 2007-09-12 华为技术有限公司 一种语音包汇聚转发实体和编解码实体配合的方法
US20050044174A1 (en) * 2003-04-11 2005-02-24 Sun Microsystems, Inc. Multi-node computer system where active devices selectively initiate certain transactions using remote-type address packets
US7234099B2 (en) * 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
US6741111B1 (en) 2003-04-21 2004-05-25 Pericom Semiconductor Corp. Data register for buffering double-data-rate DRAMs with reduced data-input-path power consumption
US7028155B2 (en) * 2003-04-22 2006-04-11 Hewlett-Packard Development Company, L.P. Master-slave data management system and method
US6996785B1 (en) 2003-04-25 2006-02-07 Universal Network Machines, Inc . On-chip packet-based interconnections using repeaters/routers
US7287143B2 (en) * 2003-04-30 2007-10-23 Hynix Semiconductor Inc. Synchronous memory device having advanced data align circuit
US7266679B2 (en) * 2003-05-01 2007-09-04 Dell Products L.P. System and method for reducing instability in an information handling system
US20040225944A1 (en) * 2003-05-09 2004-11-11 Brueggen Christopher M. Systems and methods for processing an error correction code word for storage in memory components
US7392347B2 (en) * 2003-05-10 2008-06-24 Hewlett-Packard Development Company, L.P. Systems and methods for buffering data between a coherency cache controller and memory
US7016213B2 (en) * 2003-05-13 2006-03-21 Advanced Micro Devices, Inc. Method for initializing a system including a host and plurality of memory modules connected via a serial memory interconnect
US20040232956A1 (en) * 2003-05-22 2004-11-25 Rambus Inc Synchronized clocking
DE10323415A1 (de) * 2003-05-23 2004-12-30 Infineon Technologies Ag Speicheranordnung
US6838902B1 (en) * 2003-05-28 2005-01-04 Actel Corporation Synchronous first-in/first-out block memory for a field programmable gate array
US7200787B2 (en) * 2003-06-03 2007-04-03 Intel Corporation Memory channel utilizing permuting status patterns
US7127629B2 (en) * 2003-06-03 2006-10-24 Intel Corporation Redriving a data signal responsive to either a sampling clock signal or stable clock signal dependent on a mode signal
US7194581B2 (en) * 2003-06-03 2007-03-20 Intel Corporation Memory channel with hot add/remove
US8171331B2 (en) * 2003-06-04 2012-05-01 Intel Corporation Memory channel having deskew separate from redrive
US7340537B2 (en) * 2003-06-04 2008-03-04 Intel Corporation Memory channel with redundant presence detect
US7165153B2 (en) 2003-06-04 2007-01-16 Intel Corporation Memory channel with unidirectional links
US7386768B2 (en) * 2003-06-05 2008-06-10 Intel Corporation Memory channel with bit lane fail-over
US7245145B2 (en) * 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US7047385B1 (en) * 2003-06-16 2006-05-16 Cisco Technology, Inc. High-speed memory for use in networking systems
US7120727B2 (en) * 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7428644B2 (en) * 2003-06-20 2008-09-23 Micron Technology, Inc. System and method for selective memory module power management
US7260685B2 (en) * 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
US7107415B2 (en) * 2003-06-20 2006-09-12 Micron Technology, Inc. Posted write buffers and methods of posting write requests in memory modules
DE10328658A1 (de) 2003-06-26 2005-02-10 Infineon Technologies Ag Hub-Baustein für ein oder mehrere Speichermodule
DE10330593B4 (de) * 2003-07-07 2010-11-04 Qimonda Ag Integrierter Taktversorgungsbaustein für ein Speichermodul, Speichermodul, welches den integrierten Taktversorgungsbaustein umfasst, sowie Verfahren zum Betreiben des Speichermoduls unter Testbedingungen
US7356627B2 (en) * 2003-07-10 2008-04-08 Nokia Corporation Device identification
US6987684B1 (en) 2003-07-15 2006-01-17 Integrated Device Technology, Inc. Content addressable memory (CAM) devices having multi-block error detection logic and entry selective error correction logic therein
US7193876B1 (en) 2003-07-15 2007-03-20 Kee Park Content addressable memory (CAM) arrays having memory cells therein with different susceptibilities to soft errors
US6870749B1 (en) 2003-07-15 2005-03-22 Integrated Device Technology, Inc. Content addressable memory (CAM) devices with dual-function check bit cells that support column redundancy and check bit cells with reduced susceptibility to soft errors
US7389364B2 (en) 2003-07-22 2008-06-17 Micron Technology, Inc. Apparatus and method for direct memory access in a hub-based memory system
US7428245B1 (en) * 2003-08-01 2008-09-23 Staccato Communications, Inc. Split medium access and control layer communications system
US6861884B1 (en) * 2003-08-04 2005-03-01 Rambus Inc. Phase synchronization for wide area integrated circuits
US7317415B2 (en) 2003-08-08 2008-01-08 Affymetrix, Inc. System, method, and product for scanning of biological materials employing dual analog integrators
US7210059B2 (en) 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US7133991B2 (en) * 2003-08-20 2006-11-07 Micron Technology, Inc. Method and system for capturing and bypassing memory transactions in a hub-based memory system
US7136958B2 (en) * 2003-08-28 2006-11-14 Micron Technology, Inc. Multiple processor system and method including multiple memory hub modules
US20050050237A1 (en) * 2003-08-28 2005-03-03 Jeddeloh Joseph M. Memory module and method having on-board data search capabilities and processor-based system using such memory modules
US7084894B2 (en) * 2003-09-12 2006-08-01 Hewlett-Packard Development Company, L.P. Optical disc drive focusing apparatus
US7310752B2 (en) * 2003-09-12 2007-12-18 Micron Technology, Inc. System and method for on-board timing margin testing of memory modules
US6961276B2 (en) * 2003-09-17 2005-11-01 International Business Machines Corporation Random access memory having an adaptable latency
US7177201B1 (en) 2003-09-17 2007-02-13 Sun Microsystems, Inc. Negative bias temperature instability (NBTI) preconditioning of matched devices
US7194593B2 (en) * 2003-09-18 2007-03-20 Micron Technology, Inc. Memory hub with integrated non-volatile memory
US20050063506A1 (en) * 2003-09-23 2005-03-24 Sony Corporation Method and system for jitter correction
US7057958B2 (en) * 2003-09-30 2006-06-06 Sandisk Corporation Method and system for temperature compensation for memory cells with temperature-dependent behavior
US7020035B1 (en) 2003-10-10 2006-03-28 Sun Microsystems, Inc. Measuring and correcting sense amplifier and memory mismatches using NBTI
US7164612B1 (en) 2003-10-10 2007-01-16 Sun Microsystems, Inc. Test circuit for measuring sense amplifier and memory mismatches
US7120743B2 (en) * 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7234070B2 (en) * 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US7237042B2 (en) * 2003-10-29 2007-06-26 Intel Corporation Mechanism for generating a virtual identifier
US7177211B2 (en) * 2003-11-13 2007-02-13 Intel Corporation Memory channel test fixture and method
US7065666B2 (en) * 2003-11-13 2006-06-20 Micron Technology, Inc. Apparatus and method for generating a delayed clock signal
US7243205B2 (en) * 2003-11-13 2007-07-10 Intel Corporation Buffered memory module with implicit to explicit memory command expansion
US7143207B2 (en) * 2003-11-14 2006-11-28 Intel Corporation Data accumulation between data path having redrive circuit and memory device
US7219294B2 (en) * 2003-11-14 2007-05-15 Intel Corporation Early CRC delivery for partial frame
US7447953B2 (en) 2003-11-14 2008-11-04 Intel Corporation Lane testing with variable mapping
JP2005182872A (ja) * 2003-12-17 2005-07-07 Toshiba Corp 不揮発性半導体記憶装置
US7304875B1 (en) 2003-12-17 2007-12-04 Integrated Device Technology. Inc. Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same
JP4741226B2 (ja) * 2003-12-25 2011-08-03 株式会社日立製作所 半導体メモリモジュール、およびメモリシステム
JP2005190036A (ja) * 2003-12-25 2005-07-14 Hitachi Ltd 記憶制御装置及び記憶制御装置の制御方法
US7330992B2 (en) 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7631138B2 (en) * 2003-12-30 2009-12-08 Sandisk Corporation Adaptive mode switching of flash memory address mapping based on host usage characteristics
US8504798B2 (en) * 2003-12-30 2013-08-06 Sandisk Technologies Inc. Management of non-volatile memory systems having large erase blocks
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
KR100558557B1 (ko) * 2004-01-20 2006-03-10 삼성전자주식회사 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에따른 데이터 샘플링 회로
US7042777B2 (en) * 2004-01-28 2006-05-09 Infineon Technologies Ag Memory device with non-variable write latency
US20050018495A1 (en) * 2004-01-29 2005-01-27 Netlist, Inc. Arrangement of integrated circuits in a memory module
US7188219B2 (en) 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
US7788451B2 (en) * 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7181584B2 (en) * 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
US7412574B2 (en) 2004-02-05 2008-08-12 Micron Technology, Inc. System and method for arbitration of memory responses in a hub-based memory system
KR100604836B1 (ko) 2004-02-26 2006-07-26 삼성전자주식회사 어드레스 버스 라인 상에 동시 양방향 입출력（ｓｂｄｉ／ｏ）회로를 채용하는 메모리 시스템
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7366864B2 (en) 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US7257683B2 (en) 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
US7120723B2 (en) * 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US7213082B2 (en) 2004-03-29 2007-05-01 Micron Technology, Inc. Memory hub and method for providing memory sequencing hints
CN1938897A (zh) 2004-03-29 2007-03-28 日本电气株式会社 数据传输装置、数据传输线和数据传输方法
US7447240B2 (en) * 2004-03-29 2008-11-04 Micron Technology, Inc. Method and system for synchronizing communications links in a hub-based memory system
US6980042B2 (en) * 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7590797B2 (en) 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7142479B2 (en) * 2004-04-19 2006-11-28 Nokia Corporation Addressing data within dynamic random access memory
TWI252409B (en) * 2004-04-26 2006-04-01 Sunplus Technology Co Ltd Enhanced expandable time-sharing bus device
US7162567B2 (en) * 2004-05-14 2007-01-09 Micron Technology, Inc. Memory hub and method for memory sequencing
US7222213B2 (en) * 2004-05-17 2007-05-22 Micron Technology, Inc. System and method for communicating the synchronization status of memory modules during initialization of the memory modules
US20050259692A1 (en) * 2004-05-19 2005-11-24 Zerbe Jared L Crosstalk minimization in serial link systems
DE102004025984A1 (de) * 2004-05-26 2005-12-15 Sms Demag Ag Verfahren und Einrichtung für die Montage und für Funktionsprüfung von Walzarmaturen in Walzgerüsten oder in Walzstraßen, wie bspw. Tandemwalzstraßen
US7363419B2 (en) * 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
US7212423B2 (en) * 2004-05-31 2007-05-01 Intel Corporation Memory agent core clock aligned to lane
US7519788B2 (en) 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
US7310748B2 (en) 2004-06-04 2007-12-18 Micron Technology, Inc. Memory hub tester interface and method for use thereof
JP4610235B2 (ja) * 2004-06-07 2011-01-12 ルネサスエレクトロニクス株式会社 階層型モジュール
DE102004031715B4 (de) * 2004-06-30 2013-05-29 Globalfoundries Inc. Kombinierte On-Chip-Befehls- und Antwortdatenschnittstelle
US20060004953A1 (en) * 2004-06-30 2006-01-05 Vogt Pete D Method and apparatus for increased memory bandwidth
US7383399B2 (en) * 2004-06-30 2008-06-03 Intel Corporation Method and apparatus for memory compression
DE102004032943A1 (de) * 2004-07-07 2006-02-02 Siemens Ag Verfahren zur optimierten Zugriffssteuerung eines Mikro-Controllers auf einen Schaltkreis
US7254659B2 (en) * 2004-07-26 2007-08-07 Motorola, Inc. Method of VMEbus split-read transaction
US7389375B2 (en) 2004-07-30 2008-06-17 International Business Machines Corporation System, method and storage medium for a multi-mode memory buffer device
US20060036826A1 (en) * 2004-07-30 2006-02-16 International Business Machines Corporation System, method and storage medium for providing a bus speed multiplier
US7539800B2 (en) * 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US7296129B2 (en) 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7224595B2 (en) * 2004-07-30 2007-05-29 International Business Machines Corporation 276-Pin buffered memory module with enhanced fault tolerance
US7287235B1 (en) * 2004-08-06 2007-10-23 Calypto Design Systems, Inc. Method of simplifying a circuit for equivalence checking
US7366942B2 (en) 2004-08-12 2008-04-29 Micron Technology, Inc. Method and apparatus for high-speed input sampling
US8190808B2 (en) 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7392331B2 (en) * 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
US7324403B2 (en) * 2004-09-24 2008-01-29 Intel Corporation Latency normalization by balancing early and late clocks
US7254075B2 (en) 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
EP1647989A1 (en) * 2004-10-18 2006-04-19 Dialog Semiconductor GmbH Dynamical adaption of memory sense electronics
US7356737B2 (en) * 2004-10-29 2008-04-08 International Business Machines Corporation System, method and storage medium for testing a memory module
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7277988B2 (en) * 2004-10-29 2007-10-02 International Business Machines Corporation System, method and storage medium for providing data caching and data compression in a memory subsystem
US7305574B2 (en) * 2004-10-29 2007-12-04 International Business Machines Corporation System, method and storage medium for bus calibration in a memory subsystem
US7395476B2 (en) * 2004-10-29 2008-07-01 International Business Machines Corporation System, method and storage medium for providing a high speed test interface to a memory subsystem
US7441060B2 (en) 2004-10-29 2008-10-21 International Business Machines Corporation System, method and storage medium for providing a service interface to a memory system
US7299313B2 (en) * 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7310704B1 (en) * 2004-11-02 2007-12-18 Symantec Operating Corporation System and method for performing online backup and restore of volume configuration information
JP4419074B2 (ja) * 2004-11-15 2010-02-24 エルピーダメモリ株式会社 半導体記憶装置
US7536666B1 (en) * 2004-11-19 2009-05-19 Xilinx, Inc. Integrated circuit and method of routing a clock signal in an integrated circuit
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US7301838B2 (en) 2004-12-13 2007-11-27 Innovative Silicon S.A. Sense amplifier circuitry and architecture to write data into and/or read from memory cells
US7218570B2 (en) * 2004-12-17 2007-05-15 Sandisk 3D Llc Apparatus and method for memory operations using address-dependent conditions
US20060164909A1 (en) * 2005-01-24 2006-07-27 International Business Machines Corporation System, method and storage medium for providing programmable delay chains for a memory system
US20060168407A1 (en) * 2005-01-26 2006-07-27 Micron Technology, Inc. Memory hub system and method having large virtual page size
US20060179191A1 (en) * 2005-02-10 2006-08-10 Young David W Covert channel firewall
JP2006285602A (ja) * 2005-03-31 2006-10-19 Nec Corp メモリシステム、情報処理機器、データ転送方法、プログラム、記録媒体
US7702839B2 (en) 2005-04-12 2010-04-20 Nokia Corporation Memory interface for volatile and non-volatile memory devices
US20060248305A1 (en) * 2005-04-13 2006-11-02 Wayne Fang Memory device having width-dependent output latency
US7184327B2 (en) * 2005-04-14 2007-02-27 Micron Technology, Inc. System and method for enhanced mode register definitions
KR100670656B1 (ko) * 2005-06-09 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 장치
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
KR101318116B1 (ko) * 2005-06-24 2013-11-14 구글 인코포레이티드 집적 메모리 코어 및 메모리 인터페이스 회로
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US20080126690A1 (en) * 2006-02-09 2008-05-29 Rajan Suresh N Memory module with memory stack
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US7590796B2 (en) * 2006-07-31 2009-09-15 Metaram, Inc. System and method for power management in memory systems
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US20080082763A1 (en) * 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US7580312B2 (en) 2006-07-31 2009-08-25 Metaram, Inc. Power saving system and method for use with a plurality of memory circuits
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
KR100674978B1 (ko) * 2005-06-27 2007-01-29 삼성전자주식회사 반도체 장치의 일부 어드레스 핀의 터미네이션 값을조절하는 방법 및 이를 이용한 반도체 장치
US7872892B2 (en) 2005-07-05 2011-01-18 Intel Corporation Identifying and accessing individual memory devices in a memory channel
KR100615580B1 (ko) * 2005-07-05 2006-08-25 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 입출력 방법과이를 구비한 메모리 시스템
US7660183B2 (en) * 2005-08-01 2010-02-09 Rambus Inc. Low power memory device
KR101303518B1 (ko) * 2005-09-02 2013-09-03 구글 인코포레이티드 Ｄｒａｍ 적층 방법 및 장치
US7616036B1 (en) 2005-09-12 2009-11-10 Virage Logic Corporation Programmable strobe and clock generator
US7519888B2 (en) 2005-09-12 2009-04-14 Virage Logic Corporation Input-output device testing
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US7403446B1 (en) * 2005-09-27 2008-07-22 Cypress Semiconductor Corporation Single late-write for standard synchronous SRAMs
EP1932158A4 (en) 2005-09-30 2008-10-15 Mosaid Technologies Inc MEMORY WITH OUTPUT CONTROL
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US7478259B2 (en) * 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
KR100668498B1 (ko) 2005-11-09 2007-01-12 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력장치 및 방법
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7679401B1 (en) * 2005-12-01 2010-03-16 Tabula, Inc. User registers implemented with routing circuits in a configurable IC
JP4799157B2 (ja) 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
WO2007099447A2 (en) * 2006-03-02 2007-09-07 Nokia Corporation Method and system for flexible burst length control
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US7404055B2 (en) 2006-03-28 2008-07-22 Intel Corporation Memory transfer with early access to critical portion
US7681102B2 (en) * 2006-04-03 2010-03-16 Qlogic, Corporation Byte level protection in PCI-Express devices
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
JP5065618B2 (ja) * 2006-05-16 2012-11-07 株式会社日立製作所 メモリモジュール
US7636813B2 (en) 2006-05-22 2009-12-22 International Business Machines Corporation Systems and methods for providing remote pre-fetch buffers
US7283414B1 (en) 2006-05-24 2007-10-16 Sandisk 3D Llc Method for improving the precision of a temperature-sensor circuit
US7594055B2 (en) * 2006-05-24 2009-09-22 International Business Machines Corporation Systems and methods for providing distributed technology independent memory controllers
US7640386B2 (en) 2006-05-24 2009-12-29 International Business Machines Corporation Systems and methods for providing memory modules with multiple hub devices
US7584336B2 (en) 2006-06-08 2009-09-01 International Business Machines Corporation Systems and methods for providing data modification operations in memory subsystems
US20070300077A1 (en) * 2006-06-26 2007-12-27 Seshadri Mani Method and apparatus for biometric verification of secondary authentications
US7617367B2 (en) * 2006-06-27 2009-11-10 International Business Machines Corporation Memory system including a two-on-one link memory subsystem interconnection
US20080025136A1 (en) * 2006-07-31 2008-01-31 Metaram, Inc. System and method for storing at least a portion of information received in association with a first operation for use in performing a second operation
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US20080028135A1 (en) * 2006-07-31 2008-01-31 Metaram, Inc. Multiple-component memory interface system and method
US20080028137A1 (en) * 2006-07-31 2008-01-31 Schakel Keith R Method and Apparatus For Refresh Management of Memory Modules
US7493439B2 (en) 2006-08-01 2009-02-17 International Business Machines Corporation Systems and methods for providing performance monitoring in a memory system
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7581073B2 (en) 2006-08-09 2009-08-25 International Business Machines Corporation Systems and methods for providing distributed autonomous power management in a memory system
US7587559B2 (en) * 2006-08-10 2009-09-08 International Business Machines Corporation Systems and methods for memory module power management
US7539842B2 (en) 2006-08-15 2009-05-26 International Business Machines Corporation Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables
US7490217B2 (en) 2006-08-15 2009-02-10 International Business Machines Corporation Design structure for selecting memory busses according to physical memory organization information stored in virtual address translation tables
US20080059748A1 (en) * 2006-08-31 2008-03-06 Nokia Corporation Method, mobile device, system and software for a write method with burst stop and data masks
US7613265B2 (en) * 2006-09-05 2009-11-03 International Business Machines Corporation Systems, methods and computer program products for high speed data transfer using an external clock signal
US8098784B2 (en) * 2006-09-05 2012-01-17 International Business Machines Corporation Systems, methods and computer program products for high speed data transfer using a plurality of external clock signals
US7757064B2 (en) * 2006-09-07 2010-07-13 Infineon Technologies Ag Method and apparatus for sending data from a memory
JP4328790B2 (ja) * 2006-09-13 2009-09-09 Ｏｋｉセミコンダクタ株式会社 半導体集積回路
US7483334B2 (en) * 2006-09-26 2009-01-27 Micron Technology, Inc. Interleaved input signal path for multiplexed input
JP4823009B2 (ja) * 2006-09-29 2011-11-24 株式会社東芝 メモリカード及びホスト機器
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7477522B2 (en) * 2006-10-23 2009-01-13 International Business Machines Corporation High density high reliability memory module with a fault tolerant address and command bus
US7546397B2 (en) * 2006-10-24 2009-06-09 Intersil Americas Inc. Systems and methods for allowing multiple devices to share the same serial lines
US7715251B2 (en) * 2006-10-25 2010-05-11 Hewlett-Packard Development Company, L.P. Memory access strobe configuration system and process
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8433874B2 (en) * 2006-12-06 2013-04-30 Mosaid Technologies Incorporated Address assignment and type recognition of serially interconnected memory devices of mixed type
US8271758B2 (en) 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US7925854B2 (en) * 2006-12-06 2011-04-12 Mosaid Technologies Incorporated System and method of operating memory devices of mixed type
US8331361B2 (en) 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US7853727B2 (en) * 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
WO2008067658A1 (en) * 2006-12-06 2008-06-12 Mosaid Technologies Incorporated System and method of operating memory devices of mixed type
US20080137470A1 (en) * 2006-12-07 2008-06-12 Josef Schnell Memory with data clock receiver and command/address clock receiver
US7990724B2 (en) 2006-12-19 2011-08-02 Juhasz Paul R Mobile motherboard
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US7606988B2 (en) 2007-01-29 2009-10-20 International Business Machines Corporation Systems and methods for providing a dynamic memory bank page policy
US7603526B2 (en) * 2007-01-29 2009-10-13 International Business Machines Corporation Systems and methods for providing dynamic memory pre-fetch
US7609562B2 (en) * 2007-01-31 2009-10-27 Intel Corporation Configurable device ID in non-volatile memory
US8010710B2 (en) * 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
US7639557B1 (en) 2007-03-05 2009-12-29 Altera Corporation Configurable random-access-memory circuitry
US7778074B2 (en) * 2007-03-23 2010-08-17 Sigmatel, Inc. System and method to control one time programmable memory
EP2143107B1 (en) 2007-04-12 2017-03-22 Rambus Inc. Memory system with point-to-point request interconnect
CN101730918B (zh) 2007-05-08 2013-03-27 斯卡尼梅特里科斯有限公司 超高速信号传送/接收
WO2008154625A2 (en) 2007-06-12 2008-12-18 Rambus Inc. In-dram cycle-based levelization
US20080320192A1 (en) * 2007-06-19 2008-12-25 Sundaram Chinthamani Front side bus performance using an early defer-reply mechanism
JP4890369B2 (ja) * 2007-07-10 2012-03-07 エルピーダメモリ株式会社 デューティ検知回路及びこれを用いたｄｌｌ回路、半導体記憶装置、並びに、データ処理システム
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8259884B2 (en) * 2007-07-20 2012-09-04 Blue Danube Labs, Inc. Method and system for multi-point signal generation with phase synchronized local carriers
US8068357B2 (en) * 2007-09-05 2011-11-29 Rambus Inc. Memory controller with multi-modal reference pad
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US7764533B2 (en) * 2007-09-18 2010-07-27 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US7602631B2 (en) * 2007-09-18 2009-10-13 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US7602632B2 (en) * 2007-09-18 2009-10-13 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US7567473B2 (en) 2007-09-18 2009-07-28 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US8898368B2 (en) * 2007-11-07 2014-11-25 Inphi Corporation Redriven/retimed registered dual inline memory module
US8332932B2 (en) * 2007-12-07 2012-12-11 Scout Analytics, Inc. Keystroke dynamics authentication techniques
US7523379B1 (en) * 2008-03-31 2009-04-21 International Business Machines Corporation Method for time-delayed data protection
TWI373714B (en) * 2008-04-02 2012-10-01 Novatek Microelectronics Corp Electronic device for contention detection of bidirectional bus and related method
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
WO2010064292A1 (ja) * 2008-12-01 2010-06-10 パイオニア株式会社 データ処理装置、そのシステム、その方法、そのプログラム、および、そのプログラムを記録した記録媒体
US8122159B2 (en) 2009-01-16 2012-02-21 Allegro Microsystems, Inc. Determining addresses of electrical components arranged in a daisy chain
US9105323B2 (en) 2009-01-23 2015-08-11 Micron Technology, Inc. Memory device power managers and methods
US8264903B1 (en) 2009-05-05 2012-09-11 Netlist, Inc. Systems and methods for refreshing a memory module
KR101003150B1 (ko) * 2009-05-14 2010-12-21 주식회사 하이닉스반도체 어드레스 시프트 회로 및 방법
JP2010271841A (ja) * 2009-05-20 2010-12-02 Mitsubishi Electric Corp クロック信号同期回路
US9767342B2 (en) 2009-05-22 2017-09-19 Affymetrix, Inc. Methods and devices for reading microarrays
US8375238B2 (en) 2009-05-28 2013-02-12 Panasonic Corporation Memory system
US8046628B2 (en) * 2009-06-05 2011-10-25 Micron Technology, Inc. Failure recovery memory devices and methods
WO2010144624A1 (en) 2009-06-09 2010-12-16 Google Inc. Programming of dimm termination resistance values
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
US20110019760A1 (en) * 2009-07-21 2011-01-27 Rambus Inc. Methods and Systems for Reducing Supply and Termination Noise
US8130016B2 (en) * 2009-08-27 2012-03-06 Altera Corporation Techniques for providing reduced duty cycle distortion
US7893739B1 (en) * 2009-08-27 2011-02-22 Altera Corporation Techniques for providing multiple delay paths in a delay circuit
US8461782B2 (en) * 2009-08-27 2013-06-11 Allegro Microsystems, Llc Linear or rotational motor driver identification
US20110161428A1 (en) * 2009-12-28 2011-06-30 Ezpnp Technologies Corp. Two-way data and resources sharing method
EP2341445B1 (en) * 2009-12-30 2017-09-06 Intel Deutschland GmbH Method for high speed data transfer
US8938589B2 (en) 2010-01-28 2015-01-20 Hewlett-Packard Development Company, L. P. Interface methods and apparatus for memory devices using arbitration
EP2529374A4 (en) 2010-01-28 2014-04-02 Hewlett Packard Development Co MEMORY ACCESS METHODS AND APPARATUS
US8335879B2 (en) * 2010-04-29 2012-12-18 Hewlett-Packard Development Company, L.P. Node differentiation in multi-node electronic systems
US8495327B2 (en) 2010-06-04 2013-07-23 Nvidia Corporation Memory device synchronization
US8582338B1 (en) 2010-08-31 2013-11-12 Netlogic Microsystems, Inc. Ternary content addressable memory cell having single transistor pull-down stack
US8553441B1 (en) 2010-08-31 2013-10-08 Netlogic Microsystems, Inc. Ternary content addressable memory cell having two transistor pull-down stack
US8625320B1 (en) 2010-08-31 2014-01-07 Netlogic Microsystems, Inc. Quaternary content addressable memory cell having one transistor pull-down stack
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8848438B2 (en) * 2010-10-05 2014-09-30 Stec, Inc. Asymmetric log-likelihood ratio for MLC flash channel
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
WO2012061633A2 (en) 2010-11-03 2012-05-10 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
US8837188B1 (en) 2011-06-23 2014-09-16 Netlogic Microsystems, Inc. Content addressable memory row having virtual ground and charge sharing
US8773880B2 (en) 2011-06-23 2014-07-08 Netlogic Microsystems, Inc. Content addressable memory array having virtual ground nodes
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US9146867B2 (en) 2011-10-31 2015-09-29 Hewlett-Packard Development Company, L.P. Methods and apparatus to access memory using runtime characteristics
US9712453B1 (en) * 2012-03-26 2017-07-18 Amazon Technologies, Inc. Adaptive throttling for shared resources
JP2013222364A (ja) 2012-04-18 2013-10-28 Renesas Electronics Corp 信号処理回路
US9129071B2 (en) * 2012-10-24 2015-09-08 Texas Instruments Incorporated Coherence controller slot architecture allowing zero latency write commit
US9582451B2 (en) * 2013-02-01 2017-02-28 Infineon Technologies Ag Receiver architecture
US8723329B1 (en) * 2013-03-15 2014-05-13 Invensas Corporation In-package fly-by signaling
EP3629123B1 (en) 2013-07-27 2021-02-24 Netlist, Inc. Memory module with local synchronization
WO2015048081A1 (en) 2013-09-24 2015-04-02 Andre Lieber Desmoglein 2 (dsg2) binding proteins and uses therefor
KR101816944B1 (ko) * 2013-10-02 2018-01-09 엘에스산전 주식회사 UART Ring 통신의 ID 자동 설정방법
US9172565B2 (en) 2014-02-18 2015-10-27 Allegro Microsystems, Llc Signaling between master and slave components using a shared communication node of the master component
US9787495B2 (en) 2014-02-18 2017-10-10 Allegro Microsystems, Llc Signaling between master and slave components using a shared communication node of the master component
WO2015167449A1 (en) * 2014-04-29 2015-11-05 Hewlett-Packard Development Company, L.P. Switches coupling volatile memory devices to a power source
KR102204391B1 (ko) 2014-08-18 2021-01-18 삼성전자주식회사 공유 가능한 ecc 셀 어레이를 갖는 메모리 장치
GB201603589D0 (en) * 2016-03-01 2016-04-13 Surecore Ltd Memory unit
CN109716312B (zh) * 2016-07-27 2022-12-02 哈贝尔公司 用于数据通信总线上的双线路入站检测的系统、装置和方法
US10402110B2 (en) 2016-08-04 2019-09-03 Rambus Inc. Adjustable access energy and access latency memory system and devices
US10679722B2 (en) 2016-08-26 2020-06-09 Sandisk Technologies Llc Storage system with several integrated components and method for use therewith
US9721675B1 (en) * 2016-11-09 2017-08-01 Winbond Electronics Corporation Memory device having input circuit and operating method of same
FR3061383B1 (fr) 2016-12-26 2019-05-24 Stmicroelectronics (Grenoble 2) Sas Synchronisation d'un reseau de capteurs
US10057523B1 (en) 2017-02-13 2018-08-21 Alexander Krymski Image sensors and methods with multiple phase-locked loops and serializers
US10210918B2 (en) 2017-02-28 2019-02-19 Micron Technology, Inc. Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
US10090026B2 (en) 2017-02-28 2018-10-02 Micron Technology, Inc. Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
KR20180106017A (ko) * 2017-03-17 2018-10-01 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10269397B2 (en) 2017-08-31 2019-04-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals
US10170166B1 (en) * 2017-09-08 2019-01-01 Winbond Electronics Corp. Data transmission apparatus for memory and data transmission method thereof
KR20190030923A (ko) * 2017-09-15 2019-03-25 에스케이하이닉스 주식회사 에러 정정 회로, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
US10747708B2 (en) 2018-03-08 2020-08-18 Allegro Microsystems, Llc Communication system between electronic devices
US10747470B2 (en) * 2018-05-10 2020-08-18 Micron Technology, Inc. Semiconductor device with pseudo flow through scheme for power savings
TWI666638B (zh) * 2018-08-21 2019-07-21 華邦電子股份有限公司 記憶體電路及其資料位元狀態偵測器
US10861564B2 (en) 2018-10-17 2020-12-08 Winbond Electronics Corp. Memory circuit and data bit status detector thereof
JP6894459B2 (ja) 2019-02-25 2021-06-30 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリとその動作方法
JP6748760B1 (ja) 2019-05-13 2020-09-02 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10714163B2 (en) 2019-05-13 2020-07-14 Intel Corporation Methods for mitigating transistor aging to improve timing margins for memory interface signals
DE102019125493A1 (de) * 2019-09-23 2021-03-25 Infineon Technologies Ag Slaveeinrichtung, Bussystem und Verfahren
US11442494B2 (en) 2020-06-08 2022-09-13 Analog Devices, Inc. Apparatus and methods for controlling a clock signal
KR20220086785A (ko) * 2020-12-16 2022-06-24 삼성전자주식회사 트랜잭션 가속기의 동작 방법. 트랜잭션 가속기를 포함하는 컴퓨팅 장치의 동작 방법, 그리고 트랜잭션 가속기를 포함하는 컴퓨팅 장치
US11768060B2 (en) * 2021-02-18 2023-09-26 Kirsch Llc Arrow or bolt having an advanced crossbow pin and pin nock
CN113377438B (zh) * 2021-08-13 2021-11-30 沐曦集成电路(上海)有限公司 一种处理器及其数据读写方法

Family Cites Families (475)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL288210A (ja) * 1962-01-26
US3562432A (en) * 1966-11-16 1971-02-09 Communications Satellite Corp Synchronizer for time division multiple access satellite communication system
GB1262691A (en) * 1968-11-12 1972-02-02 Burroughs Corp Data processing system having current drive for transmission line
FR2044650B1 (ja) * 1969-05-16 1974-06-14 Ibm France
US3713025A (en) * 1969-12-04 1973-01-23 Avco Corp Phase slip corrector means and method for synchronization of pseudorandom generating means in multistation networks
US3691534A (en) * 1970-11-04 1972-09-12 Gen Instrument Corp Read only memory system having increased data rate with alternate data readout
US3721838A (en) * 1970-12-21 1973-03-20 Ibm Repairable semiconductor circuit element and method of manufacture
US3740723A (en) * 1970-12-28 1973-06-19 Ibm Integral hierarchical binary storage element
US3771145B1 (en) * 1971-02-01 1994-11-01 Wiener Patricia P. Integrated circuit read-only memory
US3924241A (en) * 1971-03-15 1975-12-02 Burroughs Corp Memory cycle initiation in response to the presence of the memory address
US3758761A (en) * 1971-08-17 1973-09-11 Texas Instruments Inc Self-interconnecting/self-repairable electronic systems on a slice
US3753244A (en) * 1971-08-18 1973-08-14 Ibm Yield enhancement redundancy technique
US3803562A (en) * 1972-11-21 1974-04-09 Honeywell Inf Systems Semiconductor mass memory
US3821715A (en) 1973-01-22 1974-06-28 Intel Corp Memory system for a multi chip digital computer
GB1461245A (en) * 1973-01-28 1977-01-13 Hawker Siddeley Dynamics Ltd Reliability of random access memory systems
DE2364254B2 (de) * 1973-12-22 1976-03-18 Schaltungsanordnung fuer datenverarbeitende geraete
DE2364408C3 (de) * 1973-12-22 1979-06-07 Olympia Werke Ag, 2940 Wilhelmshaven Schaltungsanordnung zur Adressierung der Speicherplätze eines aus mehreren Chips bestehenden Speichers
US3846763A (en) 1974-01-04 1974-11-05 Honeywell Inf Systems Method and apparatus for automatic selection of translators in a data processing system
US3950735A (en) 1974-01-04 1976-04-13 Honeywell Information Systems, Inc. Method and apparatus for dynamically controlling read/write operations in a peripheral subsystem
US3900837A (en) * 1974-02-04 1975-08-19 Honeywell Inf Systems Variably addressable semiconductor mass memory
US3882470A (en) * 1974-02-04 1975-05-06 Honeywell Inf Systems Multiple register variably addressable semiconductor mass memory
US4038648A (en) * 1974-06-03 1977-07-26 Chesley Gilman D Self-configurable circuit structure for achieving wafer scale integration
US3969706A (en) 1974-10-08 1976-07-13 Mostek Corporation Dynamic random access memory misfet integrated circuit
US4263650B1 (en) * 1974-10-30 1994-11-29 Motorola Inc Digital data processing system with interface adaptor having programmable monitorable control register therein
US4079448A (en) * 1975-04-07 1978-03-14 Compagnie Honeywell Bull Apparatus for synchronizing tasks on peripheral devices
US4084154A (en) 1975-05-01 1978-04-11 Burroughs Corporation Charge coupled device memory system with burst mode
US4007452A (en) * 1975-07-28 1977-02-08 Intel Corporation Wafer scale integration system
US4099231A (en) * 1975-10-01 1978-07-04 Digital Equipment Corporation Memory control system for transferring selected words in a multiple memory word exchange during one memory cycle
US4048673A (en) 1976-02-27 1977-09-13 Data General Corporation Cpu - i/o bus interface for a data processing system
US4206833A (en) 1976-07-15 1980-06-10 Clark Equipment Company Mobile aerial tower
US4250570B1 (en) * 1976-07-15 1996-01-02 Intel Corp Redundant memory circuit
JPS60816B2 (ja) 1976-12-18 1985-01-10 三洋電機株式会社 ラジオ受信機のデジタル値設定装置
GB1574468A (en) * 1976-09-30 1980-09-10 Burroughs Corp Input-output subsystem in a digital data processing system
US4494186A (en) * 1976-11-11 1985-01-15 Honeywell Information Systems Inc. Automatic data steering and data formatting mechanism
US4092665A (en) * 1976-12-29 1978-05-30 Xerox Corporation Method and means for extracting variable length data from fixed length bytes
US4047246A (en) 1977-01-10 1977-09-06 Data General Corporation I/O bus transceiver for a data processing system
US4142069A (en) * 1977-06-20 1979-02-27 The United States Of America As Represented By The Secretary Of The Army Time reference distribution technique
US4255814A (en) * 1977-07-15 1981-03-10 Motorola, Inc. Simulcast transmission system
US4191996A (en) * 1977-07-22 1980-03-04 Chesley Gilman D Self-configurable computer and memory system
US4333142A (en) * 1977-07-22 1982-06-01 Chesley Gilman D Self-configurable computer and memory system
US4398248A (en) * 1980-10-20 1983-08-09 Mcdonnell Douglas Corporation Adaptive WSI/MNOS solid state memory system
JPS5714922Y2 (ja) 1977-09-22 1982-03-27
US4426685A (en) 1978-03-20 1984-01-17 The United States Of America As Represented By The Secretary Of The Navy Solid state delay device
US4375665A (en) * 1978-04-24 1983-03-01 Texas Instruments Incorporated Eight bit standard connector bus for sixteen bit microcomputer using mirrored memory boards
US4231104A (en) 1978-04-26 1980-10-28 Teradyne, Inc. Generating timing signals
US4247817A (en) * 1978-05-15 1981-01-27 Teradyne, Inc. Transmitting electrical signals with a transmission time independent of distance between transmitter and receiver
US4205373A (en) * 1978-05-22 1980-05-27 Ncr Corporation System and method for accessing memory connected to different bus and requesting subsystem
US4183095A (en) * 1978-09-01 1980-01-08 Ncr Corporation High density memory device
US4222122A (en) 1978-11-15 1980-09-16 Everlast World's Boxing Headquarters Corp. Boxing headguard
US4234934A (en) * 1978-11-30 1980-11-18 Sperry Rand Corporation Apparatus for scaling memory addresses
US4257097A (en) 1978-12-11 1981-03-17 Bell Telephone Laboratories, Incorporated Multiprocessor system with demand assignable program paging stores
US4315308A (en) * 1978-12-21 1982-02-09 Intel Corporation Interface between a microprocessor chip and peripheral subsystems
US4249247A (en) * 1979-01-08 1981-02-03 Ncr Corporation Refresh system for dynamic RAM memory
US4222112A (en) * 1979-02-09 1980-09-09 Bell Telephone Laboratories, Incorporated Dynamic RAM organization for reducing peak current
JPS55110355A (en) * 1979-02-16 1980-08-25 Toshiba Corp Memory board and selection system for it
US4253147A (en) 1979-04-09 1981-02-24 Rockwell International Corporation Memory unit with pipelined cycle of operations
DE2915488C2 (de) * 1979-04-17 1982-05-19 Nixdorf Computer Ag, 4790 Paderborn Schaltungsanordnung zur Steuerung der Übertragung von Digital-Signalen, insbesondere PCM-Signalen, zwischen Anschlußstellen eines Zeitmultiplex-Fernmeldenetzes, insbesondere PCM-Zeitmultiplex-Fernmeldenetzes
US4250352A (en) * 1979-05-10 1981-02-10 Workman William S Sr Remote station monitoring system
US4286321A (en) * 1979-06-18 1981-08-25 International Business Machines Corporation Common bus communication system in which the width of the address field is greater than the number of lines on the bus
US4320505A (en) * 1979-07-23 1982-03-16 Bell Telephone Laboratories, Incorporated Processing apparatus for data rate reduction
JPS5634186A (en) * 1979-08-29 1981-04-06 Hitachi Ltd Bipolar memory circuit
JPS5636628A (en) 1979-09-03 1981-04-09 Asahi Optical Co Ltd Memory device in phase synchronizing type automatic exposure control mechanism
US4443864A (en) * 1979-10-09 1984-04-17 Texas Instruments Incorporated Memory system for microprocessor with multiplexed address/data bus
US4306298A (en) * 1979-10-09 1981-12-15 Texas Instruments Incorporated Memory system for microprocessor with multiplexed address/data bus
JPS5669056A (en) 1979-11-08 1981-06-10 Fanuc Ltd Robot-equipped machining center
US4322635A (en) 1979-11-23 1982-03-30 Texas Instruments Incorporated High speed serial shift register for MOS integrated circuit
US4330852A (en) 1979-11-23 1982-05-18 Texas Instruments Incorporated Semiconductor read/write memory array having serial access
DE2948159C2 (de) 1979-11-29 1983-10-27 Siemens AG, 1000 Berlin und 8000 München Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen
JPS5682961U (ja) 1979-12-01 1981-07-04
JPS5682961A (en) 1979-12-11 1981-07-07 Fujitsu Ltd Memory control system
DE2952056C2 (de) * 1979-12-22 1981-11-26 Hewlett-Packard GmbH, 7030 Böblingen Schreib- und Leseschaltung für einen Speicher mit wahlfreiem Zugriff
US4338569A (en) 1980-03-11 1982-07-06 Control Data Corporation Delay lock loop
US4348754A (en) * 1980-05-15 1982-09-07 Ampex Corporation Digital delay for high quality audio use
GB2077468B (en) 1980-06-04 1984-10-24 Hitachi Ltd Multi-computer system with plural serial bus loops
JPS5714922A (en) 1980-07-02 1982-01-26 Hitachi Ltd Storage device
US4385350A (en) * 1980-07-16 1983-05-24 Ford Aerospace & Communications Corporation Multiprocessor system having distributed priority resolution circuitry
US4468738A (en) * 1980-07-16 1984-08-28 Ford Aerospace & Communications Corporation Bus access arbitration using unitary arithmetic resolution logic and unique logical addresses of competing processors
US4360870A (en) * 1980-07-30 1982-11-23 International Business Machines Corporation Programmable I/O device identification
US4373183A (en) * 1980-08-20 1983-02-08 Ibm Corporation Bus interface units sharing a common bus using distributed control for allocation of the bus
US4379222A (en) 1980-08-21 1983-04-05 Ncr Corporation High speed shift register
US4355376A (en) * 1980-09-30 1982-10-19 Burroughs Corporation Apparatus and method for utilizing partially defective memory devices
JPS5764895U (ja) * 1980-10-03 1982-04-17
US4408272A (en) 1980-11-03 1983-10-04 Bell Telephone Laboratories, Incorporated Data control circuit
DE3069679D1 (en) 1980-12-08 1985-01-03 Ibm Method of transmitting information between stations attached to a unidirectional transmission ring
JPS57101957A (en) 1980-12-17 1982-06-24 Hitachi Ltd Storage control device
US4435762A (en) 1981-03-06 1984-03-06 International Business Machines Corporation Buffered peripheral subsystems
US4945471A (en) * 1981-04-01 1990-07-31 Teradata Corporation Message transmission system for selectively transmitting one of two colliding messages based on contents thereof
US4493021A (en) * 1981-04-03 1985-01-08 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Multicomputer communication system
US4417334A (en) * 1981-04-16 1983-11-22 Ncr Corporation Data processing system having dual-channel system bus
US4630193A (en) * 1981-04-27 1986-12-16 Textron, Inc. Time multiplexed processor bus
JPS57186289A (en) * 1981-05-13 1982-11-16 Hitachi Ltd Semiconductor memory
JPS6030898B2 (ja) * 1981-05-15 1985-07-19 テクトロニクス・インコ−ポレイテツド ロジツク・アナライザの入力装置
JPS589285A (ja) 1981-07-08 1983-01-19 Toshiba Corp 半導体装置
US4458357A (en) * 1981-08-17 1984-07-03 Basic Four Corporation Circuit board identity generator
JPS5831637A (ja) 1981-08-20 1983-02-24 Nec Corp 多重処理装置
US4438494A (en) * 1981-08-25 1984-03-20 Intel Corporation Apparatus of fault-handling in a multiprocessing system
US4419747A (en) * 1981-09-14 1983-12-06 Seeq Technology, Inc. Method and device for providing process and test information in semiconductors
US4513374A (en) * 1981-09-25 1985-04-23 Ltv Aerospace And Defense Memory system
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
US4811202A (en) * 1981-10-01 1989-03-07 Texas Instruments Incorporated Quadruply extended time multiplexed information bus for reducing the `pin out` configuration of a semiconductor chip package
US4421996A (en) * 1981-10-09 1983-12-20 Advanced Micro Devices, Inc. Sense amplification scheme for random access memory
US4637365A (en) 1981-10-19 1987-01-20 Motortech, Inc. Fuel conditioning apparatus and method
US4595923A (en) 1981-10-21 1986-06-17 Elxsi Improved terminator for high speed data bus
US4481625A (en) * 1981-10-21 1984-11-06 Elxsi High speed data bus system
US4462088A (en) 1981-11-03 1984-07-24 International Business Machines Corporation Array design using a four state cell for double density
JPS5880193A (ja) 1981-11-06 1983-05-14 Mitsubishi Electric Corp メモリの記憶内容消去方法
US4480307A (en) * 1982-01-04 1984-10-30 Intel Corporation Interface for use between a memory and components of a module switching apparatus
US4488218A (en) * 1982-01-07 1984-12-11 At&T Bell Laboratories Dynamic priority queue occupancy scheme for access to a demand-shared bus
FR2520910B1 (fr) 1982-02-04 1987-07-10 Victor Company Of Japan Dispositif a memoire video
US4470114A (en) * 1982-03-01 1984-09-04 Burroughs Corporation High speed interconnection network for a cluster of processors
JPS58155596A (ja) * 1982-03-10 1983-09-16 Hitachi Ltd ダイナミツク型ｍｏｓｒａｍ
JPS58159360A (ja) * 1982-03-17 1983-09-21 Fujitsu Ltd 半導体装置
JPS58184626A (ja) 1982-04-22 1983-10-28 Toshiba Corp バスクロツク同期方式
US4449207A (en) 1982-04-29 1984-05-15 Intel Corporation Byte-wide dynamic RAM with multiplexed internal buses
FR2526250B1 (fr) * 1982-04-30 1988-05-13 Labo Electronique Physique Procede de calage temporel automatique de stations dans un systeme de transmission par multiplex et de traitement de donnees
JPS58192154A (ja) 1982-05-07 1983-11-09 Casio Comput Co Ltd 自動デ−タ処理機能を有するメモリ装置
US4506348A (en) 1982-06-14 1985-03-19 Allied Corporation Variable digital delay circuit
US4519034A (en) * 1982-06-30 1985-05-21 Elxsi I/O Bus clock
US4667305A (en) 1982-06-30 1987-05-19 International Business Machines Corporation Circuits for accessing a variable width data bus with a variable width data field
JPS595478A (ja) 1982-07-02 1984-01-12 Toshiba Corp 電子計算機のアドレス装置
NO157998C (no) 1982-07-13 1988-06-29 Siemens Ag Synkron taktgenerator for digitalsignal-multipleksapparater.
US4513370A (en) * 1982-07-19 1985-04-23 Amdahl Corporation Data transfer control system and method for a plurality of linked stations
US4608700A (en) * 1982-07-29 1986-08-26 Massachusetts Institute Of Technology Serial multi-drop data link
US4433934A (en) * 1982-08-19 1984-02-28 Rockwell International Corporation Push-pull yoke-power takeoff coupling
US4494021A (en) * 1982-08-30 1985-01-15 Xerox Corporation Self-calibrated clock and timing signal generator for MOS/VLSI circuitry
EP0106121B1 (en) * 1982-09-20 1989-08-23 Kabushiki Kaisha Toshiba Video ram write control apparatus
US4476560A (en) * 1982-09-21 1984-10-09 Advanced Micro Devices, Inc. Diagnostic circuit for digital systems
US4562435A (en) * 1982-09-29 1985-12-31 Texas Instruments Incorporated Video display system using serial/parallel access memories
US4513372A (en) 1982-11-15 1985-04-23 Data General Corporation Universal memory
US4496861A (en) * 1982-12-06 1985-01-29 Intel Corporation Integrated circuit synchronous delay line
US4509142A (en) 1982-12-15 1985-04-02 Texas Instruments Incorporated Semiconductor memory device with pipeline access
JPS59111561A (ja) * 1982-12-17 1984-06-27 Hitachi Ltd 複合プロセツサ・システムのアクセス制御方式
US4586167A (en) * 1983-01-24 1986-04-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US4528661A (en) 1983-02-14 1985-07-09 Prime Computer, Inc. Ring communications system
JPS59165285A (ja) 1983-03-11 1984-09-18 Hitachi Ltd 半導体記憶素子
JPS59172897A (ja) 1983-03-22 1984-09-29 Victor Co Of Japan Ltd カラ−映像信号再生装置におけるクロツクパルス発生回路
DE3375611D1 (en) 1983-03-29 1988-03-10 Ibm Bus interface device for a data processing system
GB2138230B (en) * 1983-04-12 1986-12-03 Sony Corp Dynamic random access memory arrangements
FR2545670B1 (fr) 1983-05-04 1985-07-05 Billy Jean Claude Multiplexeur, demultiplexeur et equipement de multiplexage-demultiplexage a trames reconfigurables
US4520465A (en) * 1983-05-05 1985-05-28 Motorola, Inc. Method and apparatus for selectively precharging column lines of a memory
US4616310A (en) 1983-05-20 1986-10-07 International Business Machines Corporation Communicating random access memory
US4513355A (en) * 1983-06-15 1985-04-23 Motorola, Inc. Metallization and bonding means and method for VLSI packages
JPS603268A (ja) 1983-06-20 1985-01-09 Dainippon Screen Mfg Co Ltd 画像走査記録装置における記憶装置への画像デ−タ書込み読出し方法
US4770640A (en) * 1983-06-24 1988-09-13 Walter Howard F Electrical interconnection device for integrated circuits
JPS6011993A (ja) * 1983-06-30 1985-01-22 シャープ株式会社 電子式キヤツシユレジスタ
US4649511A (en) * 1983-07-25 1987-03-10 General Electric Company Dynamic memory controller for single-chip microprocessor
US4656605A (en) * 1983-09-02 1987-04-07 Wang Laboratories, Inc. Single in-line memory module
JPS6055459A (ja) 1983-09-07 1985-03-30 Hitachi Ltd プロツクデ−タ転送記憶制御方法
US4646270A (en) * 1983-09-15 1987-02-24 Motorola, Inc. Video graphic dynamic RAM
US4763249A (en) 1983-09-22 1988-08-09 Digital Equipment Corporation Bus device for use in a computer system having a synchronous bus
US4628489A (en) 1983-10-03 1986-12-09 Honeywell Information Systems Inc. Dual address RAM
JPS6080193A (ja) 1983-10-07 1985-05-08 Hitachi Micro Comput Eng Ltd メモリシステム
FR2553609B1 (fr) 1983-10-14 1985-12-27 Chomel Denis Systeme de multiplexage numerique temporel asynchrone a bus distribue
GB8329511D0 (en) 1983-11-04 1983-12-07 Inmos Ltd Timing apparatus
US4570220A (en) * 1983-11-25 1986-02-11 Intel Corporation High speed parallel bus and data transfer method
US4882669A (en) * 1983-11-28 1989-11-21 Canon Kabushiki Kaisha Multi computer fail safe control apparatus
US4635192A (en) * 1983-12-06 1987-01-06 Tri Sigma Corporation Self configuring bus structure for computer network
US4660141A (en) * 1983-12-06 1987-04-21 Tri Sigma Corporation Self configuring computer network with automatic bus exchange of module identification numbers and processor assigned module numbers
JPS60136086A (ja) 1983-12-23 1985-07-19 Hitachi Ltd 半導体記憶装置
JPS60140993A (ja) 1983-12-27 1985-07-25 Matsushita Electric Ind Co Ltd 記録再生装置
US4747081A (en) 1983-12-30 1988-05-24 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing serial shift registers selected by column address
US4663735A (en) 1983-12-30 1987-05-05 Texas Instruments Incorporated Random/serial access mode selection circuit for a video memory system
US4639890A (en) 1983-12-30 1987-01-27 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing selectable cascaded serial shift registers
US4688197A (en) 1983-12-30 1987-08-18 Texas Instruments Incorporated Control of data access to memory for improved video system
US4745548A (en) * 1984-02-17 1988-05-17 American Telephone And Telegraph Company, At&T Bell Laboratories Decentralized bus arbitration using distributed arbiters having circuitry for latching lockout signals gated from higher priority arbiters
US4584672A (en) * 1984-02-22 1986-04-22 Intel Corporation CMOS dynamic random-access memory with active cycle one half power supply potential bit line precharge
US4654655A (en) * 1984-03-02 1987-03-31 Motorola, Inc. Multi-user serial data bus
US4631659A (en) 1984-03-08 1986-12-23 Texas Instruments Incorporated Memory interface with automatic delay state
US4766536A (en) * 1984-04-19 1988-08-23 Rational Computer bus apparatus with distributed arbitration
US4775931A (en) * 1984-05-11 1988-10-04 Hewlett-Packard Company Dynamically configured computing device
US4566098A (en) * 1984-05-14 1986-01-21 Northern Telecom Limited Control mechanism for a ring communication system
US4727475A (en) * 1984-05-18 1988-02-23 Frederick Kiremidjian Self-configuring modular computer system with automatic address initialization
US4649516A (en) * 1984-06-01 1987-03-10 International Business Machines Corp. Dynamic row buffer circuit for DRAM
JPS60261095A (ja) 1984-06-06 1985-12-24 Mitsubishi Electric Corp 半導体記憶装置
US4712194A (en) 1984-06-08 1987-12-08 Matsushita Electric Industrial Co., Ltd. Static random access memory
DE3584318D1 (de) 1984-06-29 1991-11-14 Ibm Hochgeschwindigkeitspufferspeicheranordnung fuer schnelle datenuebertragung.
USH696H (en) 1984-07-03 1989-10-03 Cpt Corporation System for accessing shared resource device by intelligent user devices
JPS6154098A (ja) * 1984-08-23 1986-03-18 Fujitsu Ltd パルス発生回路
US4637018A (en) 1984-08-29 1987-01-13 Burroughs Corporation Automatic signal delay adjustment method
JPH0799616B2 (ja) * 1984-08-30 1995-10-25 三菱電機株式会社 半導体記憶装置
US4773005A (en) * 1984-09-07 1988-09-20 Tektronix, Inc. Dynamic address assignment system
JPS6172350A (ja) 1984-09-14 1986-04-14 Fujitsu Ltd デ−タ転送制御方式
US4646269A (en) 1984-09-18 1987-02-24 Monolithic Memories, Inc. Multiple programmable initialize words in a programmable read only memory
JPS6172350U (ja) 1984-10-12 1986-05-16
US4629909A (en) 1984-10-19 1986-12-16 American Microsystems, Inc. Flip-flop for storing data on both leading and trailing edges of clock signal
US4641276A (en) 1984-10-22 1987-02-03 General Electric Company Serial-parallel data transfer system for VLSI data paths
JPS61102333A (ja) * 1984-10-24 1986-05-21 Nippon Denso Co Ltd 自動車の差動装置
JPS61107453A (ja) 1984-10-30 1986-05-26 Nec Corp モジユ−ルアドレス設定回路
US4758993A (en) * 1984-11-19 1988-07-19 Fujitsu Limited Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays
US4625307A (en) 1984-12-13 1986-11-25 United Technologies Corporation Apparatus for interfacing between at least one channel and at least one bus
DE3543911A1 (de) 1984-12-14 1986-06-26 Mitsubishi Denki K.K., Tokio/Tokyo Digitale verzoegerungseinheit
US4633440A (en) 1984-12-31 1986-12-30 International Business Machines Multi-port memory chip in a hierarchical memory
US4675813A (en) * 1985-01-03 1987-06-23 Northern Telecom Limited Program assignable I/O addresses for a computer
DE3588156T2 (de) 1985-01-22 1998-01-08 Texas Instruments Inc Halbleiterspeicher mit Serienzugriff
US4683555A (en) * 1985-01-22 1987-07-28 Texas Instruments Incorporated Serial accessed semiconductor memory with reconfigureable shift registers
US4636986B1 (en) 1985-01-22 1999-12-07 Texas Instruments Inc Separately addressable memory arrays in a multiple array semiconductor chip
US4984217A (en) * 1985-01-23 1991-01-08 Hitachi, Ltd. Semiconductor memory
US4712190A (en) 1985-01-25 1987-12-08 Digital Equipment Corporation Self-timed random access memory chip
JPS61175845A (ja) * 1985-01-31 1986-08-07 Toshiba Corp マイクロプロセツサシステム
US4719602A (en) * 1985-02-07 1988-01-12 Visic, Inc. Memory with improved column access
DE3504992A1 (de) * 1985-02-14 1986-08-14 Brown, Boveri & Cie Ag, 6800 Mannheim Leistungshalbleitermodul mit integriertem waermerohr
US4933835A (en) * 1985-02-22 1990-06-12 Intergraph Corporation Apparatus for maintaining consistency of a cache memory with a primary memory
JPS61195015A (ja) 1985-02-25 1986-08-29 シーメンス、アクチエンゲゼルシヤフト 像信号のデイジタルフイルタリング回路装置
US4740924A (en) 1985-02-25 1988-04-26 Siemens Aktiengesellschaft Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable time delay of digital signals
EP0194939B1 (en) * 1985-03-14 1992-02-05 Fujitsu Limited Semiconductor memory device
US4685088A (en) 1985-04-15 1987-08-04 International Business Machines Corporation High performance memory system utilizing pipelining techniques
US4726021A (en) 1985-04-17 1988-02-16 Hitachi, Ltd. Semiconductor memory having error correcting means
US4744062A (en) 1985-04-23 1988-05-10 Hitachi, Ltd. Semiconductor integrated circuit with nonvolatile memory
DE3578905D1 (de) * 1985-04-23 1990-08-30 Ibm Nebenanschlussanordnung und verfahren zum stationsanschliessen fuer ein ringkommunikationssystem.
JPS61267148A (ja) * 1985-05-22 1986-11-26 Hitachi Ltd 記憶回路
US4644532A (en) * 1985-06-10 1987-02-17 International Business Machines Corporation Automatic update of topology in a hybrid network
US4951251A (en) * 1985-06-17 1990-08-21 Hitachi, Ltd. Semiconductor memory device
US4703418A (en) 1985-06-28 1987-10-27 Hewlett-Packard Company Method and apparatus for performing variable length data read transactions
US4893174A (en) * 1985-07-08 1990-01-09 Hitachi, Ltd. High density integration of semiconductor circuit
JPS6216289A (ja) 1985-07-16 1987-01-24 Nec Corp 読出し専用メモリ
US4680738A (en) * 1985-07-30 1987-07-14 Advanced Micro Devices, Inc. Memory with sequential mode
US4658381A (en) * 1985-08-05 1987-04-14 Motorola, Inc. Bit line precharge on a column address change
US4750839A (en) * 1985-08-07 1988-06-14 Texas Instruments Incorporated Semiconductor memory with static column decode and page mode addressing capability
JPS6238593A (ja) * 1985-08-14 1987-02-19 Fujitsu Ltd ダイナミツク型半導体記憶装置
JPS6240693A (ja) * 1985-08-16 1987-02-21 Fujitsu Ltd ニブル・モ−ド機能を有する半導体記憶装置
JPS6251509A (ja) 1985-08-27 1987-03-06 Nec Home Electronics Ltd 移載装置
JPH0736269B2 (ja) * 1985-08-30 1995-04-19 株式会社日立製作所 半導体記憶装置
JPS6265298A (ja) * 1985-09-17 1987-03-24 Fujitsu Ltd Ｅｐｒｏｍの書き込み方式
JPH0638696B2 (ja) 1985-09-20 1994-05-18 株式会社東芝 電力変換装置
US4835733A (en) 1985-09-30 1989-05-30 Sgs-Thomson Microelectronics, Inc. Programmable access memory
JP2664137B2 (ja) * 1985-10-29 1997-10-15 凸版印刷株式会社 Ｉｃカード
US4920483A (en) * 1985-11-15 1990-04-24 Data General Corporation A computer memory for accessing any word-sized group of contiguous bits
US4740923A (en) * 1985-11-19 1988-04-26 Hitachi, Ltd Memory circuit and method of controlling the same
US4779089A (en) * 1985-11-27 1988-10-18 Tektronix, Inc. Bus arbitration controller
US4792926A (en) * 1985-12-09 1988-12-20 Kabushiki Kaisha Toshiba High speed memory system for use with a control bus bearing contiguous segmentially intermixed data read and data write request signals
US4858112A (en) * 1985-12-17 1989-08-15 General Electric Company Interface comprising message and protocol processors for interfacing digital data with a bus network
US4748617A (en) 1985-12-20 1988-05-31 Network Systems Corporation Very high-speed digital data bus
GB2187367B (en) * 1986-01-09 1990-03-28 Ricoh Kk Control system for local area network
US4785396A (en) * 1986-01-28 1988-11-15 Intel Corporation Push-pull serial bus coupled to a plurality of devices each having collision detection circuit and arbitration circuit
US4755937A (en) 1986-02-14 1988-07-05 Prime Computer, Inc. Method and apparatus for high bandwidth shared memory
DE3604966C1 (de) * 1986-02-17 1987-04-09 Nixdorf Computer Ag Schaltungsanordnung zum Vermitteln von Binaersignalen,insbesondere PCM-Signalen
JPH0754638B2 (ja) * 1986-02-18 1995-06-07 松下電子工業株式会社 シフトレジスタ
JPS62202537A (ja) 1986-02-19 1987-09-07 Hitachi Ltd 半導体集積回路装置
US4719627A (en) * 1986-03-03 1988-01-12 Unisys Corporation Memory system employing a low DC power gate array for error correction
US4949301A (en) 1986-03-06 1990-08-14 Advanced Micro Devices, Inc. Improved pointer FIFO controller for converting a standard RAM into a simulated dual FIFO by controlling the RAM's address inputs
US4870562A (en) 1986-03-20 1989-09-26 Nec Corporation Microcomputer capable of accessing internal memory at a desired variable access time
US4706166A (en) 1986-04-25 1987-11-10 Irvine Sensors Corporation High-density electronic modules--process and product
CA1293565C (en) 1986-04-28 1991-12-24 Norio Ebihara Semiconductor memory
US4979145A (en) 1986-05-01 1990-12-18 Motorola, Inc. Structure and method for improving high speed data rate in a DRAM
US4825416A (en) * 1986-05-07 1989-04-25 Advanced Micro Devices, Inc. Integrated electronic memory circuit with internal timing and operable in both latch-based and register-based systems
JPS62287499A (ja) * 1986-06-06 1987-12-14 Fujitsu Ltd 半導体メモリ装置
JPH081754B2 (ja) * 1986-06-10 1996-01-10 日本電気株式会社 メモリ回路
EP0249962B1 (en) 1986-06-20 1994-05-04 Hitachi, Ltd. Digital video signal processor
JPS634492A (ja) * 1986-06-23 1988-01-09 Mitsubishi Electric Corp 半導体記憶装置
US4803621A (en) * 1986-07-24 1989-02-07 Sun Microsystems, Inc. Memory access system
US4835674A (en) 1986-07-28 1989-05-30 Bull Hn Information Systems Inc. Computer network system for multiple processing elements
JPS6334795A (ja) 1986-07-29 1988-02-15 Mitsubishi Electric Corp 半導体記憶装置
US5031072A (en) * 1986-08-01 1991-07-09 Texas Instruments Incorporated Baseboard for orthogonal chip mount
US4747100A (en) * 1986-08-11 1988-05-24 Allen-Bradley Company, Inc. Token passing network utilizing active node table
JPS6346864A (ja) 1986-08-14 1988-02-27 Nec Corp フアクシミリ装置
US4845664A (en) * 1986-09-15 1989-07-04 International Business Machines Corp. On-chip bit reordering structure
US5276846A (en) 1986-09-15 1994-01-04 International Business Machines Corporation Fast access memory structure
US4754433A (en) 1986-09-16 1988-06-28 Ibm Corporation Dynamic ram having multiplexed twin I/O line pairs
US4799199A (en) * 1986-09-18 1989-01-17 Motorola, Inc. Bus master having burst transfer mode
US4719505A (en) 1986-09-19 1988-01-12 M/A-Com Government Systems, Inc. Color burst regeneration
US4785394A (en) * 1986-09-19 1988-11-15 Datapoint Corporation Fair arbitration technique for a split transaction bus in a multiprocessor computer system
JPS6391766A (ja) 1986-10-06 1988-04-22 Fujitsu Ltd 記憶装置アクセス制御方式
US4922141A (en) 1986-10-07 1990-05-01 Western Digital Corporation Phase-locked loop delay line
GB2197553A (en) 1986-10-07 1988-05-18 Western Digital Corp Phase-locked loop delay line
DE3685114D1 (de) * 1986-10-30 1992-06-04 Ibm "daisy-chain"-konfiguration fuer buszugriff.
US4839801A (en) 1986-11-03 1989-06-13 Saxpy Computer Corporation Architecture for block processing computer system
US5140688A (en) 1986-11-10 1992-08-18 Texas Instruments Incorporated GaAs integrated circuit programmable delay line element
JPH01130240A (ja) * 1987-11-16 1989-05-23 Yokogawa Hewlett Packard Ltd データ列発生装置
CA1258912A (en) * 1986-11-20 1989-08-29 Stephen J. King Interactive real-time video processor with zoom, pan and scroll capability
JPS63132365A (ja) * 1986-11-22 1988-06-04 Nec Corp バス調停制御方式
JPS63142445A (ja) 1986-12-05 1988-06-14 Agency Of Ind Science & Technol メモリ装置
JPS63146298A (ja) 1986-12-10 1988-06-18 Mitsubishi Electric Corp 可変語長シフトレジスタ
JPS63276795A (ja) 1986-12-16 1988-11-15 Mitsubishi Electric Corp 可変長シフトレジスタ
EP0272869B1 (en) * 1986-12-19 1993-07-14 Fujitsu Limited Dual port type semiconductor memory device realizing a high speed read operation
US4764846A (en) * 1987-01-05 1988-08-16 Irvine Sensors Corporation High density electronic package comprising stacked sub-modules
US5018109A (en) 1987-01-16 1991-05-21 Hitachi, Ltd. Memory including address registers for increasing access speed to the memory
JPS63175287A (ja) * 1987-01-16 1988-07-19 Hitachi Ltd 記憶装置
US4789960A (en) 1987-01-30 1988-12-06 Rca Licensing Corporation Dual port video memory system having semi-synchronous data input and data output
US4821226A (en) 1987-01-30 1989-04-11 Rca Licensing Corporation Dual port video memory system having a bit-serial address input port
US4851990A (en) 1987-02-09 1989-07-25 Advanced Micro Devices, Inc. High performance processor interface between a single chip processor and off chip memory means having a dedicated and shared bus structure
US4782439A (en) 1987-02-17 1988-11-01 Intel Corporation Direct memory access system for microcontroller
GB8704315D0 (en) * 1987-02-24 1987-04-01 Int Computers Ltd Data display apparatus
JPS63142445U (ja) 1987-03-10 1988-09-20
US5056060A (en) * 1987-03-13 1991-10-08 Apple Computer, Inc. Printed circuit card with self-configuring memory system for non-contentious allocation of reserved memory space among expansion cards
US5038320A (en) * 1987-03-13 1991-08-06 International Business Machines Corp. Computer system with automatic initialization of pluggable option cards
DE3870680D1 (de) 1987-03-20 1992-06-11 Hitachi Ltd Taktsignal-versorgungssystem.
US5184027A (en) 1987-03-20 1993-02-02 Hitachi, Ltd. Clock signal supply system
US4837682A (en) * 1987-04-07 1989-06-06 Glen Culler & Associates Bus arbitration system and method
US4858113A (en) 1987-04-10 1989-08-15 The United States Of America As Represented By The Director Of The National Security Agency Reconfigurable pipelined processor
KR960009249B1 (ko) * 1987-04-24 1996-07-16 미다 가쓰시게 반도체 메모리
US5133064A (en) 1987-04-27 1992-07-21 Hitachi, Ltd. Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices
JPS63271679A (ja) * 1987-04-30 1988-11-09 Toshiba Corp デ−タ書込み方式
US4937733A (en) * 1987-05-01 1990-06-26 Digital Equipment Corporation Method and apparatus for assuring adequate access to system resources by processors in a multiprocessor computer system
JPS63281519A (ja) * 1987-05-13 1988-11-18 Noboru Yamaguchi 同期クロック信号発生装置
US4805198A (en) * 1987-05-19 1989-02-14 Crystal Semiconductor Corporation Clock multiplier/jitter attenuator
US4761567A (en) 1987-05-20 1988-08-02 Advanced Micro Devices, Inc. Clock scheme for VLSI systems
US4817058A (en) 1987-05-21 1989-03-28 Texas Instruments Incorporated Multiple input/output read/write memory having a multiple-cycle write mask
JPS63296292A (ja) * 1987-05-27 1988-12-02 Mitsubishi Electric Corp 半導体装置
JPS63304491A (ja) * 1987-06-04 1988-12-12 Mitsubishi Electric Corp 半導体メモリ
US4785428A (en) 1987-06-18 1988-11-15 Intel Corporation Programmable memory array control signals
JPS6429951A (en) 1987-07-24 1989-01-31 Hitachi Ltd Storage system
US4807189A (en) * 1987-08-05 1989-02-21 Texas Instruments Incorporated Read/write memory having a multiple column select mode
JP2714944B2 (ja) 1987-08-05 1998-02-16 三菱電機株式会社 半導体記憶装置
JP2590122B2 (ja) * 1987-08-07 1997-03-12 富士通株式会社 半導体メモリ
JP2679994B2 (ja) * 1987-08-14 1997-11-19 株式会社日立製作所 ベクトル処理装置
US4845677A (en) 1987-08-17 1989-07-04 International Business Machines Corporation Pipelined memory chip structure having improved cycle time
JPS6429951U (ja) 1987-08-17 1989-02-22
US4930065A (en) 1987-08-20 1990-05-29 David Computer Corporation Automatic data channels for a computer system
JPH0671241B2 (ja) 1987-09-10 1994-09-07 株式会社ケンウッド スペクトラム拡散通信の初期同期方式
US5179687A (en) * 1987-09-26 1993-01-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device containing a cache and an operation method thereof
JPS6488662A (en) 1987-09-29 1989-04-03 Fujitsu Ltd Semiconductor memory
JP2701030B2 (ja) * 1987-10-09 1998-01-21 株式会社日立製作所 高速記憶装置の書込制御回路
US5040153A (en) * 1987-10-23 1991-08-13 Chips And Technologies, Incorporated Addressing multiple types of memory devices
US5051889A (en) * 1987-10-23 1991-09-24 Chips And Technologies, Incorporated Page interleaved memory access
US4964038A (en) * 1987-10-28 1990-10-16 International Business Machines Corp. Data processing system having automatic address allocation arrangements for addressing interface cards
KR970008786B1 (ko) 1987-11-02 1997-05-29 가부시기가이샤 히다찌세이사꾸쇼 반도체 집적회로
US5226147A (en) * 1987-11-06 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device for simple cache system
US4947484A (en) * 1987-11-10 1990-08-07 Echelon Systems Corporation Protocol for network having a plurality of intelligent cells
US4920486A (en) * 1987-11-23 1990-04-24 Digital Equipment Corporation Distributed arbitration apparatus and method for shared bus
US4855809A (en) * 1987-11-24 1989-08-08 Texas Instruments Incorporated Orthogonal chip mount system module and method
JPH01146187A (ja) 1987-12-02 1989-06-08 Mitsubishi Electric Corp キヤッシュメモリ内蔵半導体記憶装置
US5014242A (en) * 1987-12-10 1991-05-07 Hitachi, Ltd. Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit
JPH01236494A (ja) 1988-03-17 1989-09-21 Hitachi Ltd 半導体集積回路装置
US6112287A (en) 1993-03-01 2000-08-29 Busless Computers Sarl Shared memory multiprocessor system using a set of serial links as processors-memory switch
US4878166A (en) 1987-12-15 1989-10-31 Advanced Micro Devices, Inc. Direct memory access apparatus and methods for transferring data between buses having different performance characteristics
JPH01166545A (ja) * 1987-12-22 1989-06-30 Nec Corp ジグザグ型ｉｃ
US5093807A (en) 1987-12-23 1992-03-03 Texas Instruments Incorporated Video frame storage system
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor
US4959816A (en) * 1987-12-28 1990-09-25 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US5200926A (en) * 1987-12-28 1993-04-06 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US5157776A (en) 1987-12-30 1992-10-20 Zenith Data Systems Corporation High speed memory for microcomputer systems
JPH0821234B2 (ja) * 1988-01-14 1996-03-04 三菱電機株式会社 ダイナミック型半導体記憶装置およびその制御方法
US4873671A (en) 1988-01-28 1989-10-10 National Semiconductor Corporation Sequential read access of serial memories with a user defined starting address
US4916670A (en) * 1988-02-02 1990-04-10 Fujitsu Limited Semiconductor memory device having function of generating write signal internally
IL89120A (en) 1988-02-17 1992-08-18 Mips Computer Systems Inc Circuit synchronization system
US5101117A (en) 1988-02-17 1992-03-31 Mips Computer Systems Variable delay line phase-locked loop circuit synchronization system
JPH0786853B2 (ja) * 1988-02-29 1995-09-20 株式会社ピーエフユー バス転送制御方式
US4975763A (en) * 1988-03-14 1990-12-04 Texas Instruments Incorporated Edge-mounted, surface-mount package for semiconductor integrated circuit devices
JPH021671A (ja) * 1988-03-17 1990-01-05 Toshiba Corp パケット交換機の負荷制御方式
JP2923786B2 (ja) 1988-03-18 1999-07-26 日立マクセル株式会社 半導体ファイルメモリ及びそれを用いる記憶システム
US4811364A (en) * 1988-04-01 1989-03-07 Digital Equipment Corporation Method and apparatus for stabilized data transmission
US5220673A (en) * 1988-04-14 1993-06-15 Zilog, Inc. Device and method for programming critical hardware parameters
US5193199A (en) * 1988-04-14 1993-03-09 Zilog, Inc. Device and method for programming critical hardware parameters
CA1301261C (en) * 1988-04-27 1992-05-19 Wayne D. Grover Method and apparatus for clock distribution and for distributed clock synchronization
US5301278A (en) * 1988-04-29 1994-04-05 International Business Machines Corporation Flexible dynamic memory controller
JPH0212541A (ja) * 1988-04-29 1990-01-17 Internatl Business Mach Corp <Ibm> コンピユーテイング・システム及びその動作方法
US5029124A (en) 1988-05-17 1991-07-02 Digital Equipment Corporation Method and apparatus for providing high speed parallel transfer of bursts of data
JP2818415B2 (ja) * 1988-05-18 1998-10-30 日本電気株式会社 バッファ記憶装置
US5254880A (en) * 1988-05-25 1993-10-19 Hitachi, Ltd. Large scale integrated circuit having low internal operating voltage
US5034917A (en) * 1988-05-26 1991-07-23 Bland Patrick M Computer system including a page mode memory with decreased access time and method of operation thereof
US5134699A (en) 1988-06-24 1992-07-28 Advanced Micro Devices, Inc. Programmable burst data transfer apparatus and technique
DK163397C (da) 1988-06-24 1992-07-13 Nordiske Kabel Traad Fremgangsmaade ved regulering af en taktgenerators fase i forhold til et datasignal
US4870622A (en) 1988-06-24 1989-09-26 Advanced Micro Devices, Inc. DRAM controller cache
US4953130A (en) * 1988-06-27 1990-08-28 Texas Instruments, Incorporated Memory circuit with extended valid data output time
US5210715A (en) * 1988-06-27 1993-05-11 Texas Instruments Incorporated Memory circuit with extended valid data output time
US5404327A (en) * 1988-06-30 1995-04-04 Texas Instruments Incorporated Memory device with end of cycle precharge utilizing write signal and data transition detectors
JP2534757B2 (ja) * 1988-07-06 1996-09-18 株式会社東芝 リフレッシュ回路
US5111423A (en) * 1988-07-21 1992-05-05 Altera Corporation Programmable interface for computer system peripheral circuit card
US5038317A (en) * 1988-07-25 1991-08-06 Allen-Bradley Company, Inc. Programmable controller module rack with a relative rack slot addressing mechanism
US4912630A (en) 1988-07-29 1990-03-27 Ncr Corporation Cache address comparator with sram having burst addressing control
US4939510A (en) * 1988-08-22 1990-07-03 E-Systems, Inc. Broadband communications RF packet collision detection
JP2574474B2 (ja) 1988-08-23 1997-01-22 富士通株式会社 光モジュール
JPH0697614B2 (ja) 1988-08-26 1994-11-30 エヌ・イーケムキャット株式会社 担持白金合金電極触媒
US5247518A (en) * 1988-09-02 1993-09-21 Hitachi, Ltd. High-speed ring lan system
US5206833A (en) * 1988-09-12 1993-04-27 Acer Incorporated Pipelined dual port RAM
JP2633645B2 (ja) * 1988-09-13 1997-07-23 株式会社東芝 半導体メモリ装置
US5193193A (en) 1988-09-14 1993-03-09 Silicon Graphics, Inc. Bus control system for arbitrating requests with predetermined on/off time limitations
US5179667A (en) 1988-09-14 1993-01-12 Silicon Graphics, Inc. Synchronized DRAM control apparatus using two different clock rates
JPH0283891A (ja) * 1988-09-20 1990-03-23 Fujitsu Ltd 半導体メモリ
US4932002A (en) * 1988-09-30 1990-06-05 Texas Instruments, Incorporated Bit line latch sense amp
FI81225C (fi) 1988-09-30 1990-09-10 Kone Oy Foerfarande och anordning foer att saenda meddelande i binaerform i en serietrafikbuss.
US5138434A (en) * 1991-01-22 1992-08-11 Micron Technology, Inc. Packaging for semiconductor logic devices
US4975877A (en) 1988-10-20 1990-12-04 Logic Devices Incorporated Static semiconductor memory with improved write recovery and column address circuitry
US5006982A (en) 1988-10-21 1991-04-09 Siemens Ak. Method of increasing the bandwidth of a packet bus by reordering reply packets
US4956694A (en) * 1988-11-04 1990-09-11 Dense-Pac Microsystems, Inc. Integrated circuit chip stacking
JP2674809B2 (ja) * 1988-11-07 1997-11-12 日本電気株式会社 情報処理装置
US5034964A (en) 1988-11-08 1991-07-23 Tandem Computers Incorporated N:1 time-voltage matrix encoded I/O transmission system
US4975872A (en) * 1988-11-17 1990-12-04 Matsushita Electric Industrial Co., Ltd. Dual port memory device with tag bit marking
US5142637A (en) * 1988-11-29 1992-08-25 Solbourne Computer, Inc. Dynamic video RAM incorporating single clock random port control
US5148523A (en) * 1988-11-29 1992-09-15 Solbourne Computer, Inc. Dynamic video RAM incorporationg on chip line modification
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US5142376A (en) 1988-12-16 1992-08-25 Canon Kabushiki Kaisha Image signal recording and reproducing system with pilot signal phase-locked with a synchronizing signal
US5018111A (en) 1988-12-27 1991-05-21 Intel Corporation Timing circuit for memory employing reset function
US4982400A (en) * 1988-12-29 1991-01-01 Intel Corporation Ring bus hub for a star local area network
US4864563A (en) 1989-01-09 1989-09-05 E-Systems, Inc. Method for establishing and maintaining a nodal network in a communication system
US5123100A (en) 1989-01-13 1992-06-16 Nec Corporation Timing control method in a common bus system having delay and phase correcting circuits for transferring data in synchronization and time division slot among a plurality of transferring units
US5129069A (en) * 1989-01-24 1992-07-07 Zenith Data Systems Corporation Method and apparatus for automatic memory configuration by a computer
JPH02210685A (ja) * 1989-02-10 1990-08-22 Tokyo Electric Co Ltd Ｄｒａｍコントローラ
US4937734A (en) * 1989-02-21 1990-06-26 Sun Microsystems, Inc. High speed bus with virtual memory data transfer and rerun cycle capability
US5099481A (en) 1989-02-28 1992-03-24 Integrated Device Technology, Inc. Registered RAM array with parallel and serial interface
US5111486A (en) 1989-03-15 1992-05-05 Motorola, Inc. Bit synchronizer
JPH02246151A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式
US4998069A (en) * 1989-03-31 1991-03-05 Tandem Computers Incorporated Loopback tester for testing field replaceable units
CA2011935A1 (en) * 1989-04-07 1990-10-07 Desiree A. Awiszio Dual-path computer interconnect system with four-ported packet memory control
US4940909A (en) * 1989-05-12 1990-07-10 Plus Logic, Inc. Configuration control circuit for programmable logic devices
US5114423A (en) * 1989-05-15 1992-05-19 Advanced Cardiovascular Systems, Inc. Dilatation catheter assembly with heated balloon
US5001672A (en) 1989-05-16 1991-03-19 International Business Machines Corporation Video ram with external select of active serial access register
US5175822A (en) * 1989-06-19 1992-12-29 International Business Machines Corporation Apparatus and method for assigning addresses to scsi supported peripheral devices
EP0405411B1 (en) * 1989-06-26 1995-11-15 Nec Corporation Semiconductor memory having improved data readout scheme
US4901036A (en) 1989-06-29 1990-02-13 Motorola, Inc. Frequency synthesizer with an interface controller and buffer memory
US4954987A (en) * 1989-07-17 1990-09-04 Advanced Micro Devices, Inc. Interleaved sensing system for FIFO and burst-mode memories
CA2017458C (en) * 1989-07-24 2000-10-10 Jonathan R. Engdahl Intelligent network interface circuit
KR940008295B1 (ko) * 1989-08-28 1994-09-10 가부시기가이샤 히다찌세이사꾸쇼 반도체메모리
JPH0394350A (ja) * 1989-09-07 1991-04-19 Nec Corp 半導体記憶装置
US5163131A (en) * 1989-09-08 1992-11-10 Auspex Systems, Inc. Parallel i/o network file server architecture
US5107465A (en) 1989-09-13 1992-04-21 Advanced Micro Devices, Inc. Asynchronous/synchronous pipeline dual mode memory access circuit and method
US4970418A (en) * 1989-09-26 1990-11-13 Apple Computer, Inc. Programmable memory state machine for providing variable clocking to a multimode memory
JP2982905B2 (ja) * 1989-10-02 1999-11-29 三菱電機株式会社 ダイナミック型半導体記憶装置
US4998262A (en) * 1989-10-10 1991-03-05 Hewlett-Packard Company Generation of topology independent reference signals
US5121382A (en) * 1989-10-11 1992-06-09 Digital Equipment Corporation Station-to-station full duplex communication in a communications network
US5058132A (en) 1989-10-26 1991-10-15 National Semiconductor Corporation Clock distribution system and technique
US5448744A (en) * 1989-11-06 1995-09-05 Motorola, Inc. Integrated circuit microprocessor with programmable chip select logic
GB8925723D0 (en) 1989-11-14 1990-01-04 Amt Holdings Processor array system
DE69031936T2 (de) * 1989-11-17 1998-06-10 Digital Equipment Corp System und Verfahren zur Speicherung von Firmware in einem adressunabhängigen Format
US5111464A (en) * 1989-12-01 1992-05-05 Mips Computer Systems, Inc. Interrupt reporting for single-bit memory errors
US5179670A (en) * 1989-12-01 1993-01-12 Mips Computer Systems, Inc. Slot determination mechanism using pulse counting
US5278974A (en) * 1989-12-04 1994-01-11 Digital Equipment Corporation Method and apparatus for the dynamic adjustment of data transfer timing to equalize the bandwidths of two buses in a computer system having different bandwidths
US4998222A (en) 1989-12-04 1991-03-05 Nec Electronics Inc. Dynamic random access memory with internally gated RAS
US5175831A (en) * 1989-12-05 1992-12-29 Zilog, Inc. System register initialization technique employing a non-volatile/read only memory
DE69032758T2 (de) * 1989-12-19 1999-06-24 3Com Corp Konfigurationsverfahren für eine Rechnerbus-Adapterkarte ohne Brücken oder Schalter
US5036495A (en) 1989-12-28 1991-07-30 International Business Machines Corp. Multiple mode-set for IC chip
US5175835A (en) * 1990-01-10 1992-12-29 Unisys Corporation Multi-mode DRAM controller
US5021985A (en) 1990-01-19 1991-06-04 Weitek Corporation Variable latency method and apparatus for floating-point coprocessor
US5107491A (en) 1990-02-20 1992-04-21 Advanced Micro Devices, Inc. Collision filter
US5012408A (en) * 1990-03-15 1991-04-30 Digital Equipment Corporation Memory array addressing system for computer systems with multiple memory arrays
US5301155A (en) * 1990-03-20 1994-04-05 Mitsubishi Denki Kabushiki Kaisha Multiblock semiconduction storage device including simultaneous operation of a plurality of block defect determination circuits
US5266848A (en) * 1990-03-28 1993-11-30 Hitachi, Ltd. CMOS circuit with reduced signal swing
EP0449052A3 (en) 1990-03-29 1993-02-24 National Semiconductor Corporation Parity test method and apparatus for a memory chip
JP2938511B2 (ja) * 1990-03-30 1999-08-23 三菱電機株式会社 半導体記憶装置
US5023488A (en) * 1990-03-30 1991-06-11 Xerox Corporation Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines
US5181205A (en) * 1990-04-10 1993-01-19 National Semiconductor Corporation Short circuit detector circuit for memory arrays
US5243703A (en) * 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6324120B2 (en) * 1990-04-18 2001-11-27 Rambus Inc. Memory device having a variable data output length
US5384501A (en) * 1990-06-15 1995-01-24 Kabushiki Kaisha Toshiba Integration circuit including a differential amplifier having a variable transconductance
US5270973A (en) * 1990-08-06 1993-12-14 Texas Instruments Incorporated Video random access memory having a split register and a multiplexer
US5077693A (en) * 1990-08-06 1991-12-31 Motorola, Inc. Dynamic random access memory
US6249481B1 (en) * 1991-10-15 2001-06-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US5198995A (en) * 1990-10-30 1993-03-30 International Business Machines Corporation Trench-capacitor-one-transistor storage cell and array for dynamic random access memories
JP3992757B2 (ja) 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
US5392292A (en) * 1991-06-27 1995-02-21 Cray Research, Inc. Configurable spare memory chips
GB2260631B (en) * 1991-10-17 1995-06-28 Intel Corp Microprocessor 2X core design
US5297091A (en) * 1991-10-31 1994-03-22 International Business Machines Corporation Early row address strobe (RAS) precharge
US5276641A (en) * 1991-12-12 1994-01-04 International Business Machines Corporation Hybrid open folded sense amplifier architecture for a memory device
JP3481263B2 (ja) * 1992-02-19 2003-12-22 株式会社リコー シリアル記憶装置
US5257232A (en) * 1992-03-05 1993-10-26 International Business Machines Corporation Sensing circuit for semiconductor memory with limited bitline voltage swing
US5325516A (en) * 1992-03-09 1994-06-28 Chips And Technologies Inc. Processor system with dual clock
JPH05274879A (ja) * 1992-03-26 1993-10-22 Nec Corp 半導体装置
US5254883A (en) * 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
JP2892216B2 (ja) * 1992-05-22 1999-05-17 株式会社東芝 半導体メモリ
FR2694121B1 (fr) * 1992-07-24 1995-09-22 Sgs Thomson Microelectronics Memoire en circuit integre avec prechaarge prealable en sortie.
KR960001859B1 (ko) * 1993-04-16 1996-02-06 삼성전자주식회사 반도체 메모리장치의 디코딩회로 및 그 방법
US5511024A (en) * 1993-06-02 1996-04-23 Rambus, Inc. Dynamic random access memory system
KR960006271B1 (ko) * 1993-08-14 1996-05-13 삼성전자주식회사 고속동작을 위한 입출력라인구동방식을 가지는 반도체메모리장치
US5497347A (en) * 1994-06-21 1996-03-05 Motorola Inc. BICMOS cache TAG comparator having redundancy and separate read an compare paths
US5594937A (en) * 1994-09-02 1997-01-14 Ghz Equipment Company System for the transmission and reception of directional radio signals utilizing a gigahertz implosion concept
JP2630277B2 (ja) * 1994-10-24 1997-07-16 日本電気株式会社 半導体記憶装置
JP3739104B2 (ja) * 1995-02-27 2006-01-25 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US5636173A (en) * 1995-06-07 1997-06-03 Micron Technology, Inc. Auto-precharge during bank selection
US5873114A (en) * 1995-08-18 1999-02-16 Advanced Micro Devices, Inc. Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles
US5604705A (en) * 1995-08-22 1997-02-18 Lucent Technologies Inc. Static random access memory sense amplifier
JPH09171486A (ja) * 1995-10-16 1997-06-30 Seiko Epson Corp Ｐｃカード
US5860125A (en) * 1995-11-08 1999-01-12 Advanced Micro Devices, Inc. Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset
US5841707A (en) * 1995-11-29 1998-11-24 Texas Instruments Incorporated Apparatus and method for a programmable interval timing generator in a semiconductor memory
US5712882A (en) * 1996-01-03 1998-01-27 Credence Systems Corporation Signal distribution system
US5657841A (en) * 1996-03-04 1997-08-19 Morvan; Jacques Extension cord reel assembly with ground fault interrupt outlets
US5742798A (en) * 1996-08-09 1998-04-21 International Business Machines Corporation Compensation of chip to chip clock skew
KR100204810B1 (ko) * 1996-09-13 1999-06-15 윤종용 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치
US5953263A (en) * 1997-02-10 1999-09-14 Rambus Inc. Synchronous memory device having a programmable register and method of controlling same
US5825710A (en) * 1997-02-26 1998-10-20 Powerchip Semiconductor Corp. Synchronous semiconductor memory device
JP3504104B2 (ja) * 1997-04-03 2004-03-08 富士通株式会社 シンクロナスｄｒａｍ
US5881016A (en) * 1997-06-13 1999-03-09 Cirrus Logic, Inc. Method and apparatus for optimizing power consumption and memory bandwidth in a video controller using SGRAM and SDRAM power reduction modes
JP3247639B2 (ja) * 1997-08-07 2002-01-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体メモリ、半導体メモリのデータ読み出し方法及び書き込み方法
KR100281898B1 (ko) * 1998-07-21 2001-02-15 윤종용 데이터의 듀티 사이클을 보정하는 듀티 사이클 보정회로 및 그방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6338108B1 (en) 1997-04-15 2002-01-08 Nec Corporation Coprocessor-integrated packet-type memory LSI, packet-type memory/coprocessor bus, and control method thereof
US6459641B2 (en) 1997-06-03 2002-10-01 Fujitsu Limited Semiconductor memory device
US6505276B1 (en) 1998-06-26 2003-01-07 Nec Corporation Processing-function-provided packet-type memory system and method for controlling the same

Also Published As

Publication number Publication date
US6546446B2 (en) 2003-04-08
US5983320A (en) 1999-11-09
US5809263A (en) 1998-09-15
US20020141281A1 (en) 2002-10-03
EP1816569B1 (en) 2009-01-07
US20010030904A1 (en) 2001-10-18
US7110322B2 (en) 2006-09-19
US5928343A (en) 1999-07-27
DE69132501T2 (de) 2001-08-23
DE69133550T2 (de) 2007-01-11
US20020016876A1 (en) 2002-02-07
DE06125958T1 (de) 2007-11-22
US6697295B2 (en) 2004-02-24
DE69133500D1 (de) 2006-03-30
US5319755A (en) 1994-06-07
US6032215A (en) 2000-02-29
DE00100018T1 (de) 2005-12-29
DE69133611D1 (de) 2009-02-26
US6570814B2 (en) 2003-05-27
IL110650A0 (en) 1994-11-11
DE69132501D1 (de) 2001-02-08
US6049846A (en) 2000-04-11
US6304937B1 (en) 2001-10-16
DE69132721T2 (de) 2002-05-29
US5915105A (en) 1999-06-22
IL96808A0 (en) 1991-09-16
US6266285B1 (en) 2001-07-24
JP2003203008A (ja) 2003-07-18
US6185644B1 (en) 2001-02-06
US5513327A (en) 1996-04-30
DE69133598D1 (de) 2008-08-07
EP1816569A3 (en) 2007-09-26
US6128696A (en) 2000-10-03
US6085284A (en) 2000-07-04
DE1022642T1 (de) 2001-01-11
IL110648A0 (en) 1994-11-11
IL96808A (en) 1996-03-31
US6070222A (en) 2000-05-30
US6378020B2 (en) 2002-04-23
EP1197830A2 (en) 2002-04-17
EP1640847B1 (en) 2007-06-13
EP1816569A2 (en) 2007-08-08
US6101152A (en) 2000-08-08
US6044426A (en) 2000-03-28
EP0525068A1 (en) 1993-02-03
DE69132121D1 (de) 2000-05-25
US5954804A (en) 1999-09-21
DE69133572T2 (de) 2008-02-14
DE69133565D1 (de) 2007-04-19
DE69132721D1 (de) 2001-10-11
US20020004867A1 (en) 2002-01-10
DE69133565T2 (de) 2007-07-05
US6038195A (en) 2000-03-14
JP3414393B2 (ja) 2003-06-09
EP1022642A1 (en) 2000-07-26
EP1816570A3 (en) 2007-08-15
IL110649A0 (en) 1994-11-11
EP1022642B1 (en) 2001-09-05
JP3404383B2 (ja) 2003-05-06
US6584037B2 (en) 2003-06-24
US6067592A (en) 2000-05-23
US20020091890A1 (en) 2002-07-11
EP0525068B1 (en) 2000-04-19
US6452863B2 (en) 2002-09-17
EP1830241A1 (en) 2007-09-05
US6975558B2 (en) 2005-12-13
US6034918A (en) 2000-03-07
US6035365A (en) 2000-03-07
US20020046314A1 (en) 2002-04-18
DE69133500T2 (de) 2006-07-27
DE69132501T3 (de) 2009-09-03
EP1197830A3 (en) 2005-09-21
US6032214A (en) 2000-02-29
JP2001273765A (ja) 2001-10-05
US6513081B2 (en) 2003-01-28
EP0525068A4 (en) 1995-09-20
KR100201057B1 (ko) 1999-06-15
DE06125954T1 (de) 2007-11-22
US20020001253A1 (en) 2002-01-03
DE69133550D1 (de) 2006-11-16
US5473575A (en) 1995-12-05
US5499385A (en) 1996-03-12
US6314051B1 (en) 2001-11-06
WO1991016680A1 (en) 1991-10-31
US5606717A (en) 1997-02-25
EP1830241B1 (en) 2008-06-25
EP1816570A2 (en) 2007-08-08
US20020015351A1 (en) 2002-02-07
US20050141332A1 (en) 2005-06-30
US5408129A (en) 1995-04-18
DE69132121T2 (de) 2000-09-21
DE06125946T1 (de) 2007-11-22
US6564281B2 (en) 2003-05-13
US20050033903A1 (en) 2005-02-10
EP1640847A2 (en) 2006-03-29
DE02000378T1 (de) 2005-12-29
US6598171B1 (en) 2003-07-22
US5657481A (en) 1997-08-12
US6415339B1 (en) 2002-07-02
EP1197830B1 (en) 2006-10-04
US20050030802A1 (en) 2005-02-10
US5638334A (en) 1997-06-10
EP1640847A3 (en) 2006-05-31
US5841580A (en) 1998-11-24
US6182184B1 (en) 2001-01-30
US20040114454A1 (en) 2004-06-17
US5841715A (en) 1998-11-24
US6260097B1 (en) 2001-07-10
JP3550143B2 (ja) 2004-08-04
DE69133565T3 (de) 2015-10-08
DE69133572D1 (de) 2007-07-26

Similar Documents

Publication Publication Date Title
JPH05507374A (ja) 半導体メモリ装置
US6426916B2 (en) Memory device having a variable data output length and a programmable register
US6751696B2 (en) Memory device having a programmable register
EP1004956B2 (en) Method of operating a synchronous memory having a variable data output length

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D04

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090404

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090404

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100404

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120404

Year of fee payment: 9

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120404

Year of fee payment: 9