JPS6391766A - 記憶装置アクセス制御方式 - Google Patents
記憶装置アクセス制御方式Info
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- JPS6391766A JPS6391766A JP23755286A JP23755286A JPS6391766A JP S6391766 A JPS6391766 A JP S6391766A JP 23755286 A JP23755286 A JP 23755286A JP 23755286 A JP23755286 A JP 23755286A JP S6391766 A JPS6391766 A JP S6391766A
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- common bus
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- 230000005540 biological transmission Effects 0.000 claims abstract description 32
- 230000002457 bidirectional effect Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 10
- 230000005764 inhibitory process Effects 0.000 claims description 7
- 230000001629 suppression Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
双方向性の共通バスを用いたデータ処理システムにおい
て、該共通バスに接続されている記憶装置をＮ個に分割
し、該Ｎ個の記憶装置のそれぞれに、中央処理装置から
のコマンドにより、読み出しデータ、又は書き込みデー
タの送受信タイミングを設定する回路と、該Ｎ個の記憶
装置のそれぞれに対するアクセスを抑止する指示を設定
する回路とを設けることにより、該Ｎ個の記憶装置の内
、上記抑止指示を設定する回路にアクセスの抑止を指示
された記憶装置を除いた複数個の記憶装置に対して、上
記設定した送受信タイミングでアクセスするようにした
ものである。
て、該共通バスに接続されている記憶装置をＮ個に分割
し、該Ｎ個の記憶装置のそれぞれに、中央処理装置から
のコマンドにより、読み出しデータ、又は書き込みデー
タの送受信タイミングを設定する回路と、該Ｎ個の記憶
装置のそれぞれに対するアクセスを抑止する指示を設定
する回路とを設けることにより、該Ｎ個の記憶装置の内
、上記抑止指示を設定する回路にアクセスの抑止を指示
された記憶装置を除いた複数個の記憶装置に対して、上
記設定した送受信タイミングでアクセスするようにした
ものである。
本発明は、双方向性の共通バスを用いたデータ処理シス
テムにおいて、該共通バスに接続されている複数個の記
憶装置に対するアクセス制御方式通常の中型以下の計算
機システムにおけるデータバスの幅は、１〜４バイトで
あり、超大型の計算機システムになると、該データ幅も
８バイトに拡張されているのが一般的である。
テムにおいて、該共通バスに接続されている複数個の記
憶装置に対するアクセス制御方式通常の中型以下の計算
機システムにおけるデータバスの幅は、１〜４バイトで
あり、超大型の計算機システムになると、該データ幅も
８バイトに拡張されているのが一般的である。
然して、双方向の共通バスを備えた計算機システムは、
経済性指向から、中型以下の計算機システムに用いられ
ることが多く、前述のようにデータ幅も１〜４バイトに
なっている。
経済性指向から、中型以下の計算機システムに用いられ
ることが多く、前述のようにデータ幅も１〜４バイトに
なっている。
所が、このような双方向の共通バスを備えた中型以下の
計算機システムにおいても、実際に処理されるデータ幅
は、８バイト以上であるこが多く、該８バイト幅以上の
データを効率良くアクセスできることが必要とされる。
計算機システムにおいても、実際に処理されるデータ幅
は、８バイト以上であるこが多く、該８バイト幅以上の
データを効率良くアクセスできることが必要とされる。
〔従来の技術と発明が解決しようとする問題点〕第３図
は従来の記憶装置アクセス制御方式を説明する図であり
、（ａ）は構成例を示し、（ｂ）は動作タイムチャート
を示している。
は従来の記憶装置アクセス制御方式を説明する図であり
、（ａ）は構成例を示し、（ｂ）は動作タイムチャート
を示している。
今、中央処理装置（ＣＰＵ） １が双方向の共通バス３
を介して、記憶装置（ＭＥＭ） ２から該共通バス３の
データ幅を越えるデータをアクセスして読み出す場合、
（ｂ）図のタイムチャートで示したように、複数回のア
クセスを必要とする。
を介して、記憶装置（ＭＥＭ） ２から該共通バス３の
データ幅を越えるデータをアクセスして読み出す場合、
（ｂ）図のタイムチャートで示したように、複数回のア
クセスを必要とする。
該記憶装置（肝Ｍ） ２に対するアクセスタイムを、例
えば、４τとすると、該共通バス３のデータ幅（Ｍビッ
ト）のデータをＮ回、中央処理装置（ＣＰＵ）１に転送
するのに必要とするクロック数は、図示の如り７：４
τとなり、該共通バス３のバス幅以上のデータを転送す
る場合には、転送時間が多くなり、当該計算機システム
の処理能力を著しく低下させる問題があった。
えば、４τとすると、該共通バス３のデータ幅（Ｍビッ
ト）のデータをＮ回、中央処理装置（ＣＰＵ）１に転送
するのに必要とするクロック数は、図示の如り７：４
τとなり、該共通バス３のバス幅以上のデータを転送す
る場合には、転送時間が多くなり、当該計算機システム
の処理能力を著しく低下させる問題があった。
本発明は上記従来の欠点に鑑み、共通バス方式の計算機
システムにおいて、該共通バスのデータ幅を越えるデー
タをアクセスする場合にも、高速にアクセスできる方法
を提供することを目的とするものである。
システムにおいて、該共通バスのデータ幅を越えるデー
タをアクセスする場合にも、高速にアクセスできる方法
を提供することを目的とするものである。
第１図は本発明の記憶装置アクセス制御方式の構成例を
示した図である。
示した図である。
本発明においては、
双方向性の共通バス３を用いたデータ処理システムにお
いて、 該共通バス３に接続されている記憶装置２をＮ個に分割
し、 該Ｎ個の記憶装置（２１〜２Ｎ）のそれぞれに、中央処
理装置１からのコマンドにより、読み出しデータ、又は
書き込みデータの送受信タイミングを設定する手段２１
０と、 ３ｉＮ個の記憶装置（２１〜２Ｎ）のそれぞれに対する
アクセスを抑止する指示を設定する回路２１１とを設け
、 該Ｎ個の記憶装置（２１〜２Ｎ）の内、上記抑止指示を
設定する回路２１１にアクセスの抑止を指示された記ｊ
Ｑ装置（２１〜２Ｎ）を除いた複数個の記憶装置（２１
〜２Ｎ）に対して、上記設定した送受信タイミングでア
クセスするように制御する。
いて、 該共通バス３に接続されている記憶装置２をＮ個に分割
し、 該Ｎ個の記憶装置（２１〜２Ｎ）のそれぞれに、中央処
理装置１からのコマンドにより、読み出しデータ、又は
書き込みデータの送受信タイミングを設定する手段２１
０と、 ３ｉＮ個の記憶装置（２１〜２Ｎ）のそれぞれに対する
アクセスを抑止する指示を設定する回路２１１とを設け
、 該Ｎ個の記憶装置（２１〜２Ｎ）の内、上記抑止指示を
設定する回路２１１にアクセスの抑止を指示された記ｊ
Ｑ装置（２１〜２Ｎ）を除いた複数個の記憶装置（２１
〜２Ｎ）に対して、上記設定した送受信タイミングでア
クセスするように制御する。
即ち、本発明によれば、双方向性の共通バスを用いたデ
ータ処理システムにおいて、該共通バスに接続されてい
る記憶装置をＮ個に分割し、該Ｎ個の記憶装置のそれぞ
れに、中央処理装置からのコマンドにより、読み出しデ
ータ、又は書き込みデータの送受信タイミングを設定す
る手段と、該Ｎ個の記憶装置のそれぞれに対するアクセ
スを抑止する指示を設定する回路とを設けることにより
、該Ｎ個の記憶装置の内、上記抑止指示を設定する回路
にアクセスの抑止を指示された記憶装置を除いた複数個
の記憶装置に対して、上記設定した送受信タイミングで
アクセスするようにしたものであるので、アクセスした
いデータ長に比較して、１回のアクセスでアクセスでき
るデータ幅の短い双方向性の共通バスを備えた計算機シ
ステムにおいても、記憶装置に対する効率の良いデータ
アクセスができると云う効果がある。
ータ処理システムにおいて、該共通バスに接続されてい
る記憶装置をＮ個に分割し、該Ｎ個の記憶装置のそれぞ
れに、中央処理装置からのコマンドにより、読み出しデ
ータ、又は書き込みデータの送受信タイミングを設定す
る手段と、該Ｎ個の記憶装置のそれぞれに対するアクセ
スを抑止する指示を設定する回路とを設けることにより
、該Ｎ個の記憶装置の内、上記抑止指示を設定する回路
にアクセスの抑止を指示された記憶装置を除いた複数個
の記憶装置に対して、上記設定した送受信タイミングで
アクセスするようにしたものであるので、アクセスした
いデータ長に比較して、１回のアクセスでアクセスでき
るデータ幅の短い双方向性の共通バスを備えた計算機シ
ステムにおいても、記憶装置に対する効率の良いデータ
アクセスができると云う効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図は、本発明の記憶装置アクセス制御方式の
構成例を示した図であり、第２図は本発明による記憶装
置アクセス動作の例をタイムチャートで示した図であり
、第１図における送受信タイミング設定回路２１０．メ
モリアクセス抑止回路２１１が本発明を実施するのに必
要な手段である。尚、全図を通して同じ符号は同じ対象
物を示している。
構成例を示した図であり、第２図は本発明による記憶装
置アクセス動作の例をタイムチャートで示した図であり
、第１図における送受信タイミング設定回路２１０．メ
モリアクセス抑止回路２１１が本発明を実施するのに必
要な手段である。尚、全図を通して同じ符号は同じ対象
物を示している。
以下、第１図を参照しながら第２図によって本発明の記
憶装置アクセス制御方式を説明する。
憶装置アクセス制御方式を説明する。
先ず、第２図（ａ）によって、Ｎ個の記憶装置（２１〜
２Ｎ）から連続したＮ個のデータを読み出す場合の動作
について説明する。
２Ｎ）から連続したＮ個のデータを読み出す場合の動作
について説明する。
中央処理装置（ＣＰＵ） １から、特定のコマンドを発
行して、該Ｎ個の記憶装置（Ｆ■１〜旺Ｍ Ｎ） ２１
〜２Ｎのそれぞれに設けられている送受信タイミング設
定回路２１０に、共通バス３を介して、互いに競合しな
い連続した送信タイミングを設定した後、中央処理Ｗ［
（ＣＰＵ） １から特定の読み出し命令を発行■すると
、次のタイミングにおいて、各記憶装置（ＭＥＭ １〜
ＭＥＭ Ｎ） ２１〜２Ｎに該命令が命令レジスタ２１
３に設定され、例えば、Ｍバイト幅のデータが、該記憶
装置（ＭＥＭ １〜ＭＥＭ Ｎ） ２１〜２Ｎのアクセ
スタイム（本例では、４τ）■後において、該送受信タ
イミング設定回路２１０に設定されたタイミングに従っ
て、順次共通バス３に送出■され、中央処理装置（ＣＰ
Ｕ） １に読み取られる。
行して、該Ｎ個の記憶装置（Ｆ■１〜旺Ｍ Ｎ） ２１
〜２Ｎのそれぞれに設けられている送受信タイミング設
定回路２１０に、共通バス３を介して、互いに競合しな
い連続した送信タイミングを設定した後、中央処理Ｗ［
（ＣＰＵ） １から特定の読み出し命令を発行■すると
、次のタイミングにおいて、各記憶装置（ＭＥＭ １〜
ＭＥＭ Ｎ） ２１〜２Ｎに該命令が命令レジスタ２１
３に設定され、例えば、Ｍバイト幅のデータが、該記憶
装置（ＭＥＭ １〜ＭＥＭ Ｎ） ２１〜２Ｎのアクセ
スタイム（本例では、４τ）■後において、該送受信タ
イミング設定回路２１０に設定されたタイミングに従っ
て、順次共通バス３に送出■され、中央処理装置（ＣＰ
Ｕ） １に読み取られる。
次に、第２図（ｂ）に示したように、中央処理袋ｇ（Ｃ
ＰＵ） １から、特定のコマンドを発行して、該Ｎ個の
記憶装置（閃ＥＭ １〜ｌ’ｌＥＭ Ｎ） ２１〜２Ｎ
のそれぞれに設けられている送受信タイミング設定回路
２１０に、共通バス３を介して、互いに競合しないで。
ＰＵ） １から、特定のコマンドを発行して、該Ｎ個の
記憶装置（閃ＥＭ １〜ｌ’ｌＥＭ Ｎ） ２１〜２Ｎ
のそれぞれに設けられている送受信タイミング設定回路
２１０に、共通バス３を介して、互いに競合しないで。
且つ連続していない任意の送信タイミングを設定した後
、中央処理装置（ＣＰＵ） １から特定の読み出し命令
を発行■すると、次のタイミングにおいて、各記憶装置
（ＭＥＭ １〜ＭＥＭ Ｎ） ２１〜２Ｎに該命令が命
令レジスタ２１３に設定され、例えば、Ｍバイト幅のデ
ータが、該記憶装置（ＭＥＭ １〜門ＥＭ Ｎ） ２１
〜２Ｎのアクセスタイム（本例では、４τ）■以後にお
いて、該送受信タイミング設定回路２１０に設定された
、図示のタイミングに従って、任意に共通バス３に送出
■され、中央処理袋Ｕ（ＣＰＵ） １に読み取られる。
、中央処理装置（ＣＰＵ） １から特定の読み出し命令
を発行■すると、次のタイミングにおいて、各記憶装置
（ＭＥＭ １〜ＭＥＭ Ｎ） ２１〜２Ｎに該命令が命
令レジスタ２１３に設定され、例えば、Ｍバイト幅のデ
ータが、該記憶装置（ＭＥＭ １〜門ＥＭ Ｎ） ２１
〜２Ｎのアクセスタイム（本例では、４τ）■以後にお
いて、該送受信タイミング設定回路２１０に設定された
、図示のタイミングに従って、任意に共通バス３に送出
■され、中央処理袋Ｕ（ＣＰＵ） １に読み取られる。
次に、第２図（ｃ）に示したように、中央処理装置（Ｃ
ＰＵ） １から、特定のコマンドを発行して、該Ｎ個の
記憶装置（？’ｌＥＭ １〜ＭＥＭ Ｎ） ２１〜２Ｎ
のそれぞれに設けられている送受信タイミング設定回路
２１０に、共通バスを介して、互いに競合しないで。
ＰＵ） １から、特定のコマンドを発行して、該Ｎ個の
記憶装置（？’ｌＥＭ １〜ＭＥＭ Ｎ） ２１〜２Ｎ
のそれぞれに設けられている送受信タイミング設定回路
２１０に、共通バスを介して、互いに競合しないで。
且つ連続していない任意の送信タイミングを設定し、更
に、メモリアクセス抑止回路２１１に、メモリアクセス
を抑止する指示を、例えば、記憶装置肝Ｍ５〜に設定し
た後、中央処理装置（ＣＰＵ） １から特定の読み出し
命令を発行■すると−、次のタイミングにおいて、各記
憶装置（ＭＥＭ １〜１Ｍ Ｎ） ２１〜２Ｎに該命令
が命令レジスタ２１３に設定され、その中で、記憶装置
（肝Ｍ１〜ＭＥＭ ４） ２１〜２４のみが起動され、
例えば、Ｍバイト幅のデータが、該記憶装置（ＭＥＭ
１〜？’１Ｅ）Ｉ Ｎ） ２１〜２Ｎのアクセスタイム
（本例では、４τ）■以後において、該送受信タイミン
グ設定回路２１０に設定された図示のタイミングに従っ
て、任意に共通バス３に送出■され、中央処理装置（Ｃ
ＰＵ） １に読み取られ、必要とするデータ（例えば、
４Ｍバイト）のみを最少のバス使用率（本例では、４τ
）で読み取ることができることが分かる。
に、メモリアクセス抑止回路２１１に、メモリアクセス
を抑止する指示を、例えば、記憶装置肝Ｍ５〜に設定し
た後、中央処理装置（ＣＰＵ） １から特定の読み出し
命令を発行■すると−、次のタイミングにおいて、各記
憶装置（ＭＥＭ １〜１Ｍ Ｎ） ２１〜２Ｎに該命令
が命令レジスタ２１３に設定され、その中で、記憶装置
（肝Ｍ１〜ＭＥＭ ４） ２１〜２４のみが起動され、
例えば、Ｍバイト幅のデータが、該記憶装置（ＭＥＭ
１〜？’１Ｅ）Ｉ Ｎ） ２１〜２Ｎのアクセスタイム
（本例では、４τ）■以後において、該送受信タイミン
グ設定回路２１０に設定された図示のタイミングに従っ
て、任意に共通バス３に送出■され、中央処理装置（Ｃ
ＰＵ） １に読み取られ、必要とするデータ（例えば、
４Ｍバイト）のみを最少のバス使用率（本例では、４τ
）で読み取ることができることが分かる。
尚、上記の実施例においては、読み出しの例で説明した
が、該記憶装置（ＭＥ？ｌ １〜ＭＥ４Ｎ）２１〜２Ｎ
に対する書き込みの場合についても、同様にして適用で
きることは云う迄もないことである。
が、該記憶装置（ＭＥ？ｌ １〜ＭＥ４Ｎ）２１〜２Ｎ
に対する書き込みの場合についても、同様にして適用で
きることは云う迄もないことである。
このように、本発明は、双方向性の共通バスを用いたデ
ータ処理システムにおいて、該共通バスに接続される記
憶装置をＮ個に分割し、該Ｎ個の記憶装置のそれぞれに
、中央処理装置（ＣＰＵ）からのコマンドにより、読み
出し、又は書き込みデータの送受信タイミングを設定す
る回路と、メモリアクセスを抑止する指示を設定する回
路とを設けて、該記ｔα装置に対するアクセスに先立っ
て、連続した送受信タイミング、或いは任意の、互いに
競合しない送受信タイミングと、特定の記憶装置にメモ
リアクセスを抑止する指示を設定した後、例えば、読み
出し命令を発行すると、該命令が全ての記憶装置（ＭＥ
Ｍ １〜ＨＥＭ Ｎ）に設定された後、抑止指示を設定
されなかった記憶装置からのみ、上記コマンドで設定さ
れた送受信タイミングに従って、共通バスにデータが送
出され、中央処理装置（ＣＰＵ）に読み取られるように
したところに特徴がある。
ータ処理システムにおいて、該共通バスに接続される記
憶装置をＮ個に分割し、該Ｎ個の記憶装置のそれぞれに
、中央処理装置（ＣＰＵ）からのコマンドにより、読み
出し、又は書き込みデータの送受信タイミングを設定す
る回路と、メモリアクセスを抑止する指示を設定する回
路とを設けて、該記ｔα装置に対するアクセスに先立っ
て、連続した送受信タイミング、或いは任意の、互いに
競合しない送受信タイミングと、特定の記憶装置にメモ
リアクセスを抑止する指示を設定した後、例えば、読み
出し命令を発行すると、該命令が全ての記憶装置（ＭＥ
Ｍ １〜ＨＥＭ Ｎ）に設定された後、抑止指示を設定
されなかった記憶装置からのみ、上記コマンドで設定さ
れた送受信タイミングに従って、共通バスにデータが送
出され、中央処理装置（ＣＰＵ）に読み取られるように
したところに特徴がある。
以上、詳細に説明したように、本発明の記憶装置アクセ
ス制御方式は、双方向性の共通バスを用いたデータ処理
システムにおいて、該共通バスに接続されている記憶装
置をＮ個に分割し、該Ｎ個の記憶装置のそれぞれに、中
央処理装置からのコマンドにより、読み出しデータ、又
は書き込みデータの送受信タイミングを設定する手段と
、該Ｎ個の記憶装置のそれぞれに対するアクセスを抑止
する指示を設定する回路とを設けることにより、該Ｎ個
の記憶装置の内、上記抑止指示を設定する回路にアクセ
スの抑止を指示された記憶装置を除いた複数個の記憶装
置に対して、上記設定した送受信タイミングでアクセス
するようにしたものであるので、アクセスしたいデータ
長に比較して、１回のアクセスでアクセスできるデータ
幅の短い双方向性の共通バスを備えた計算機システムに
おいても、記憶装置に対する効率の良いデータアクセス
ができると云う効果がある。
ス制御方式は、双方向性の共通バスを用いたデータ処理
システムにおいて、該共通バスに接続されている記憶装
置をＮ個に分割し、該Ｎ個の記憶装置のそれぞれに、中
央処理装置からのコマンドにより、読み出しデータ、又
は書き込みデータの送受信タイミングを設定する手段と
、該Ｎ個の記憶装置のそれぞれに対するアクセスを抑止
する指示を設定する回路とを設けることにより、該Ｎ個
の記憶装置の内、上記抑止指示を設定する回路にアクセ
スの抑止を指示された記憶装置を除いた複数個の記憶装
置に対して、上記設定した送受信タイミングでアクセス
するようにしたものであるので、アクセスしたいデータ
長に比較して、１回のアクセスでアクセスできるデータ
幅の短い双方向性の共通バスを備えた計算機システムに
おいても、記憶装置に対する効率の良いデータアクセス
ができると云う効果がある。
第１図は本発明の記ｊｆＪ装置アクセス制御方式の構成
例を示した図。 第２図は本発明による記憶装置アクセス動作の例をタイ
ムチャートで示した図。 第３図は従来の記憶装置アクセス制御方式を説明する図
。 である。 図面において、 １は中央処理装置（ＣＰＵ）、２は記憶装置（ＭＥＭ）
。 ２１〜２Ｎは記憶装置（ＭＥＭ １〜肝ＭＮ）。 ２１０は送受信タイミング設定回路。 ２１１はメモリアクセス抑止回路。 ２１３は命令レジスタ。 ■〜■はアクセス動作。 をそれぞれ示す。 （ｃＬ） 早 ２ 日 （モｌ７１１） 、ｌＥＭｏ）ｉ４イ也りイミ／ ’）” ４’＜ ｅ
＠浅５４フイ＆モ設グぐヨ Ｃｂ） 果 ２ 図 （４の７） ＣＣ） ） ２ 口 （冷の３）
例を示した図。 第２図は本発明による記憶装置アクセス動作の例をタイ
ムチャートで示した図。 第３図は従来の記憶装置アクセス制御方式を説明する図
。 である。 図面において、 １は中央処理装置（ＣＰＵ）、２は記憶装置（ＭＥＭ）
。 ２１〜２Ｎは記憶装置（ＭＥＭ １〜肝ＭＮ）。 ２１０は送受信タイミング設定回路。 ２１１はメモリアクセス抑止回路。 ２１３は命令レジスタ。 ■〜■はアクセス動作。 をそれぞれ示す。 （ｃＬ） 早 ２ 日 （モｌ７１１） 、ｌＥＭｏ）ｉ４イ也りイミ／ ’）” ４’＜ ｅ
＠浅５４フイ＆モ設グぐヨ Ｃｂ） 果 ２ 図 （４の７） ＣＣ） ） ２ 口 （冷の３）
Claims (4)
- （１）双方向性の共通バス（３）を用いたデータ処理シ
ステムにおいて、 該共通バス（３）に接続されている記憶装置（２）をＮ
個に分割し、 該Ｎ個の記憶装置（２１〜２Ｎ）のそれぞれに、中央処
理装置（１）からのコマンドにより、読み出しデータ、
又は書き込みデータの送受信タイミングを設定する手段
（２１０）と、 該Ｎ個の記憶装置（２１〜２Ｎ）のそれぞれに対するア
クセスを抑止する指示を設定する回路（２１１）とを設
け、 該Ｎ個の記憶装置（２１〜２Ｎ）の内、上記抑止指示を
設定する回路（２１１）にアクセスの抑止を指示された
記憶装置（２１〜２Ｎ）を除いた複数個の記憶装置（２
１〜２Ｎ）に対して、上記設定した送受信タイミングで
アクセスすることを特徴とする記憶装置アクセス制御方
式。 - （２）上記Ｎ個の記憶装置（２１〜２Ｎ）の上記送受信
タイミングを設定する回路（２１０）のそれぞれに、連
続した送受信タイミングを設定することにより、中央処
理装置（１）からの単一のコマンドで、上記共通バス（
１）のデータ幅のデータを、Ｎ回連続して転送するよう
に制御することを特徴とする特許請求の範囲第１項に記
載の記憶装置アクセス制御方式。 - （３）上記Ｎ個の記憶装置（２１〜２Ｎ）の上記送受信
タイミングを設定する回路（２１０）のそれぞれに、互
いに競合しない任意の送受信タイミングを設定すること
により、中央処理装置（１）からの単一のコマンドで、
該共通バス（１）上に転送されるＮ個の記憶装置（２１
〜２Ｎ）に対する転送データの順序を任意とするように
制御することを特徴とする特許請求の範囲第１項に記載
の記憶装置アクセス制御方式。 - （４）上記Ｎ個の記憶装置（２１〜２Ｎ）の上記抑止指
示を設定する回路（２１１）に、抑止指示を設定するこ
とにより、中央処理装置（１）からの単一のコマンドで
、該抑止指示を設定されなかった複数個の記憶装置（２
１〜）に対してのみ、アクセスするように制御すること
を特徴とする特許請求の範囲第１項、又は第２項、又は
第３項に記載の記憶装置アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23755286A JPS6391766A (ja) | 1986-10-06 | 1986-10-06 | 記憶装置アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23755286A JPS6391766A (ja) | 1986-10-06 | 1986-10-06 | 記憶装置アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6391766A true JPS6391766A (ja) | 1988-04-22 |
Family
ID=17017021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23755286A Pending JPS6391766A (ja) | 1986-10-06 | 1986-10-06 | 記憶装置アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6391766A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266285B1 (en) | 1990-04-18 | 2001-07-24 | Rambus Inc. | Method of operating a memory device having write latency |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6591353B1 (en) | 1995-10-19 | 2003-07-08 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
-
1986
- 1986-10-06 JP JP23755286A patent/JPS6391766A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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