JPS5979336A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS5979336A JPS5979336A JP19041582A JP19041582A JPS5979336A JP S5979336 A JPS5979336 A JP S5979336A JP 19041582 A JP19041582 A JP 19041582A JP 19041582 A JP19041582 A JP 19041582A JP S5979336 A JPS5979336 A JP S5979336A
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- Japan
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- transfer
- address
- central processing
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）９発明の技術分野
本発明はマイクロ・プロセツサーに於けるＤＭＡ（ダイ
レクト・メモリー・アクセス）転送に関するものである
。
レクト・メモリー・アクセス）転送に関するものである
。
（ｂ）、従来技術と問題点
従来複数個の中央処理装置の間でのＤＭＡ転送は各中央
処理装置に夫々ＤＭＡ制御回路（以下ＤＭＡＣと呼ぶ）
を持ちレジスターを介して交互にＤＭＡＣを動作させる
ことにより行なっていた。
処理装置に夫々ＤＭＡ制御回路（以下ＤＭＡＣと呼ぶ）
を持ちレジスターを介して交互にＤＭＡＣを動作させる
ことにより行なっていた。
第１図は従来の方式の一実施例のブロック図で、図中Ｃ
ＰＵＩ及び２は夫々中央処理装置であり、ＭＥＭＯｌ、
ＭＥＭＯ２は夫々ＣＰＵＩ及び２のメモリー、ＤＭＡＣ
ｌ及び２は夫々ＣＰＵＩ及び２のＤＭＡ制御回路（ＤＭ
ＡＣ）で、Ｃはレジスターである。
ＰＵＩ及び２は夫々中央処理装置であり、ＭＥＭＯｌ、
ＭＥＭＯ２は夫々ＣＰＵＩ及び２のメモリー、ＤＭＡＣ
ｌ及び２は夫々ＣＰＵＩ及び２のＤＭＡ制御回路（ＤＭ
ＡＣ）で、Ｃはレジスターである。
第２図は第１図の動作のシーケンスを示す。
以［第２図のシーケンスを参照しながら第１図の動作を
説明する。
説明する。
つ中央処理装置ＣＰＵ１のメモリーＭＥＭＯ１から中央
処理装置ＣＰＵ２のメモリーＭＥＭＯ２へデータ転送す
る場合、先づ中央処理装置ＣＰＵＩがＩ） ＭΔＣ１を
所定の状態にセント（転送アドレス、ハ・イト数、方向
を設定し、イネーブル信号０１く等）し、レジスターＣ
及び中央処理装置ＣＰＵ２に対して起動をかげる。中央
処理装置ＣＰＩＪ２側では中央処理装置ＣＰＵＩと同様
にＤＭＡＣ２を所定の状態にセットする。レジスターＣ
は起動後Ｉ）ＭΔＣ２に対しＤＭＡリクエスト要求償号
ＲＱを送出する。ＤＭＡＣｌはＲＱを受信して、中央処
理装置ＣＩ） Ｕ １にバス占有要求を出し、受は伺り
られると、バス上に転送アドレスを出力し転送許可信号
ΔＣＫを送出する。此の時中央処理装置ＣＰＵＩのメモ
リーの所定のアドレスがらデータが読め出され、レジス
ターＣに書き込まれる。
処理装置ＣＰＵ２のメモリーＭＥＭＯ２へデータ転送す
る場合、先づ中央処理装置ＣＰＵＩがＩ） ＭΔＣ１を
所定の状態にセント（転送アドレス、ハ・イト数、方向
を設定し、イネーブル信号０１く等）し、レジスターＣ
及び中央処理装置ＣＰＵ２に対して起動をかげる。中央
処理装置ＣＰＩＪ２側では中央処理装置ＣＰＵＩと同様
にＤＭＡＣ２を所定の状態にセットする。レジスターＣ
は起動後Ｉ）ＭΔＣ２に対しＤＭＡリクエスト要求償号
ＲＱを送出する。ＤＭＡＣｌはＲＱを受信して、中央処
理装置ＣＩ） Ｕ １にバス占有要求を出し、受は伺り
られると、バス上に転送アドレスを出力し転送許可信号
ΔＣＫを送出する。此の時中央処理装置ＣＰＵＩのメモ
リーの所定のアドレスがらデータが読め出され、レジス
ターＣに書き込まれる。
次ぎにレジスターＣはＤＭＡＣｌに対しＲＱを送出し、
中央処理装置ＣＰｔＪ １、ＤＭＡＣ２と同様ＣＰＵ２
のメモリーＭＥＭＯ２に書き込む。以上の動作を繰り返
すことによりメモリー間のデータ転送をＣＰＵの介在す
ることなく高速で行うことが出来る。
中央処理装置ＣＰｔＪ １、ＤＭＡＣ２と同様ＣＰＵ２
のメモリーＭＥＭＯ２に書き込む。以上の動作を繰り返
すことによりメモリー間のデータ転送をＣＰＵの介在す
ることなく高速で行うことが出来る。
然し上記の方法では両方の中央処理装置にＤＭＡＣが必
要であり、回路規模が大きく、複雑となると云う欠点が
ある。
要であり、回路規模が大きく、複雑となると云う欠点が
ある。
（Ｃ）９発明の目的
本発明の目的は従来技術の持つ上記の欠点を除去し、よ
り簡単なメモリー間のデータ転送方式を提供することで
ある。
り簡単なメモリー間のデータ転送方式を提供することで
ある。
（ｄ）０発明の構成
」二記の目的は本発明によれば、
１、複数個の中央処理装置の記憶回路間でデータを転送
する方式に於いて、前記再装置の内いずれか一方の装置
にのみＤＭＡ制御回路を設け、他の装置はデータ転送の
際、該ＤＭＡ制御回路の発生ずるアドレス信号の一部又
は全部を一時記憶するアドレス・レジスターと転送され
るデータを記憶するデータ・レジスターとを持ち、該デ
ータ・レジスターにデータ転送が行なわれた後、該アド
レス・レジスターの内容をもとに転送先アドレスを発生
し１．所定のアドレス位置にデータを転送することを特
徴とＪるデータ転送方式、 ２、上記複数個の中央処理装置が同一の仕様を有する場
合、データを転送する二個の該中央処理装置の夫々の動
作りｌ：Ｊ 、、りを同期させ、二個の該中央処理装置
の内のいずれか一つの中央処理装置に属するＤＭＡ制御
回路により該両中央処理装置に属する該記４，１回路間
でＤＭＡ転送を行うことを特徴とする特性請求の範囲第
１項記載によるデータ転送方式を提供することにより達
成される。
する方式に於いて、前記再装置の内いずれか一方の装置
にのみＤＭＡ制御回路を設け、他の装置はデータ転送の
際、該ＤＭＡ制御回路の発生ずるアドレス信号の一部又
は全部を一時記憶するアドレス・レジスターと転送され
るデータを記憶するデータ・レジスターとを持ち、該デ
ータ・レジスターにデータ転送が行なわれた後、該アド
レス・レジスターの内容をもとに転送先アドレスを発生
し１．所定のアドレス位置にデータを転送することを特
徴とＪるデータ転送方式、 ２、上記複数個の中央処理装置が同一の仕様を有する場
合、データを転送する二個の該中央処理装置の夫々の動
作りｌ：Ｊ 、、りを同期させ、二個の該中央処理装置
の内のいずれか一つの中央処理装置に属するＤＭＡ制御
回路により該両中央処理装置に属する該記４，１回路間
でＤＭＡ転送を行うことを特徴とする特性請求の範囲第
１項記載によるデータ転送方式を提供することにより達
成される。
（ｅ）１発明の実施例
第３図は本発明の一実施例を示すブロック図で図中記号
、数字は第１図と同じであり、ＤＲはデータ・レジスタ
ー、ＡＲはアドレス・レジスター、Ｃ０ＮＶは変換回路
である。
、数字は第１図と同じであり、ＤＲはデータ・レジスタ
ー、ＡＲはアドレス・レジスター、Ｃ０ＮＶは変換回路
である。
第４図は第３図の動作のシーケンスを示す。
以下第３図に従い本発明の説明をする。
第３図は第１図のＤＭＡＣ２を取り除き、代わりにアド
レス・レジスターＡＲを挿入（場合によってはアドレス
変換回路Ｃ０ＮＶを追加しても良い）した構成である。
レス・レジスターＡＲを挿入（場合によってはアドレス
変換回路Ｃ０ＮＶを追加しても良い）した構成である。
今中央処理装置ＣＰＵＩのメモリーＭＥＭＯ１から、中
央処理装置ＣＰＵ２のメモリーＭＥＭＯ２ヘデータを転
送する場合を説明する。最初の手順は従来例の場合と同
様であるが、本発明ではＤＭＡＣｌによりメモリーＭＥ
ＭＯ１からデータ・レジスターＤＲにデータが転送され
る時ＤＭＡＣ１の送出するアドレスの全部又は一部をア
ドレス・レジスターＡＲに一時記憶しておき、直ちに中
央処理装置ＣＰＵ２に対しハス占有要求信号を出す。
央処理装置ＣＰＵ２のメモリーＭＥＭＯ２ヘデータを転
送する場合を説明する。最初の手順は従来例の場合と同
様であるが、本発明ではＤＭＡＣｌによりメモリーＭＥ
ＭＯ１からデータ・レジスターＤＲにデータが転送され
る時ＤＭＡＣ１の送出するアドレスの全部又は一部をア
ドレス・レジスターＡＲに一時記憶しておき、直ちに中
央処理装置ＣＰＵ２に対しハス占有要求信号を出す。
許可信号へＣＫが帰って来た時中央処理装置ｃｐＵ２の
ハス上にはアドレス・レジスターＡＲの内容をもとに作
成された転送アドレスが送出されＭＥＭＯ２の所定のア
ドレスにデータが転送される。
ハス上にはアドレス・レジスターＡＲの内容をもとに作
成された転送アドレスが送出されＭＥＭＯ２の所定のア
ドレスにデータが転送される。
此の手順は第４図に明示しである通りで以下此の手順が
繰り返されることにより二個の中央処理装置のメモリー
間でデータの転送が行われる。尚両力の中央処理装置の
メモリーの割当が異なりアドレス間の変更が必要な時は
アドレス変換回路Ｃ０ＮＶを追加使用する。
繰り返されることにより二個の中央処理装置のメモリー
間でデータの転送が行われる。尚両力の中央処理装置の
メモリーの割当が異なりアドレス間の変更が必要な時は
アドレス変換回路Ｃ０ＮＶを追加使用する。
此の様にして中央処理装置ＣＰＵ２のＤＭＡＣを省１１
１３することが出来る。
１３することが出来る。
更に今若し中央処理装置ＣＰＵＩと中央処理装置ＣＩ）
Ｕ ２とが同じ仕様の機器である場合は、両中央処哩
装置の動作クロックを同期させ、中央処理装置間のＩ）
Ｍへ転送の優先度を最も高くして、一つのｌ）ＭΔＣに
よりメモリー間の転送を以下の様に行うことが出来る。
Ｕ ２とが同じ仕様の機器である場合は、両中央処哩
装置の動作クロックを同期させ、中央処理装置間のＩ）
Ｍへ転送の優先度を最も高くして、一つのｌ）ＭΔＣに
よりメモリー間の転送を以下の様に行うことが出来る。
第５図は本発明の一実施例を示す図で、図中ｃｐＵ１及
び２は夫々中央処理装置、ＭＥＭＯ１及び２は夫々中央
処理装置ＣＰＵＩ及び２のメモリー、Ｉ） Ｍ Ａ Ｃ
は共通に使用するＤＭＡ制御回路、ＣＬｌくは外部クロ
ックである。
び２は夫々中央処理装置、ＭＥＭＯ１及び２は夫々中央
処理装置ＣＰＵＩ及び２のメモリー、Ｉ） Ｍ Ａ Ｃ
は共通に使用するＤＭＡ制御回路、ＣＬｌくは外部クロ
ックである。
第６図は第５図の動作のシーケンスを示す。
以下第５図の動作を第６図のシーケンスに従ってｉｉ’
ｒ’ ｆｔ＋１１説明をする。最初外部クロックＣＬＫ
を中央処理装置ＣＩ）Ｕ １及び２に接続し、同期をと
る。
ｒ’ ｆｔ＋１１説明をする。最初外部クロックＣＬＫ
を中央処理装置ＣＩ）Ｕ １及び２に接続し、同期をと
る。
次ぎに中央処理装置ＣＰＵ１によりＤＭＡＣをセットし
、ＤＭＡＣはＤＭＡリクエスト要求信号ＲＱを中央処理
装置ＣＰＵＩに送出する。中央処理装置ＣＰＵＩは転送
許可信号へＣＫをＤＭＡＣ経由で中央処理装置ＣＰＵ２
に送出する。次いでＤＭＡＣは所定のアドレスを中央処
理装置ＣＰＵＩ及び２に伝え、中央処理袋ＨＣＰ Ｕ
ｌのメモリーＭＥＭＯ１より中央処理装置ＣＰＵ２のメ
モリーＭＥＭＯ２へデータが転送される。此の様にして
順次データが転送される。
、ＤＭＡＣはＤＭＡリクエスト要求信号ＲＱを中央処理
装置ＣＰＵＩに送出する。中央処理装置ＣＰＵＩは転送
許可信号へＣＫをＤＭＡＣ経由で中央処理装置ＣＰＵ２
に送出する。次いでＤＭＡＣは所定のアドレスを中央処
理装置ＣＰＵＩ及び２に伝え、中央処理袋ＨＣＰ Ｕ
ｌのメモリーＭＥＭＯ１より中央処理装置ＣＰＵ２のメ
モリーＭＥＭＯ２へデータが転送される。此の様にして
順次データが転送される。
此の場合ザイクル・クロックが共通なので、二つの中央
処理装置のアドレス領域を一致させておけば、ｒｅａｄ
／ｗｒｉｔｅを両者で変えるだけでメモリー間のデータ
転送力月二記の様に出来る。
処理装置のアドレス領域を一致させておけば、ｒｅａｄ
／ｗｒｉｔｅを両者で変えるだけでメモリー間のデータ
転送力月二記の様に出来る。
又第３図に点線で示したアドレス変換回路Ｃ０ＮＶを設
けてもよい。
けてもよい。
（ｆ）０発明の効果
以上詳細に説明した様に本発明によれば、従来の中央処
理装置のメモリー間のデータ転送に比較して、より簡単
にメモリー間のデータ転送が出来ると云う大きい効果が
ある。
理装置のメモリー間のデータ転送に比較して、より簡単
にメモリー間のデータ転送が出来ると云う大きい効果が
ある。
第１図は従来の方式の一実施例のプロ・ツク図で、図中
ＣＰＵＩ及び２は夫々中央処理装置であり、ＭＥＭＯＬ
ＭＥＭＯ２は夫々ＣＰＵ１及び２のメモリー、ＤＭＡ
Ｃ１及び２は夫々ＣＰＵＩ及び２の］）Ｍへ制御回路（
ＤＭＡＣ）で、Ｃはレジスターである。 第２図は第１図の動作のシーケンスを示す。 第３図は本発明の一実施例を示すブロック図であり、図
中記号、数字は第１図と同じであり、ＤＲはデータ・レ
ジスター、ΔＲはアドレス・レジスター、Ｃ０ＮＶは変
換回路である。 第４図は第３図の動作のシーケンスを示す。 第５図は同一仕様の二つの中央処理装置のメモリー間で
のデータ転送に関する本発明の一実施例を示す図で、図
中記号、数字は第１図と同じであり、１） Ｍ Ａ Ｃ
は共通に使用するＤＭＡ制御回路、ＣＬＩ（は外部クロ
ックである。 第６図は第５図の動作のシーケンスを示す。 １ 図 第４図 第５ 図 隠６図
ＣＰＵＩ及び２は夫々中央処理装置であり、ＭＥＭＯＬ
ＭＥＭＯ２は夫々ＣＰＵ１及び２のメモリー、ＤＭＡ
Ｃ１及び２は夫々ＣＰＵＩ及び２の］）Ｍへ制御回路（
ＤＭＡＣ）で、Ｃはレジスターである。 第２図は第１図の動作のシーケンスを示す。 第３図は本発明の一実施例を示すブロック図であり、図
中記号、数字は第１図と同じであり、ＤＲはデータ・レ
ジスター、ΔＲはアドレス・レジスター、Ｃ０ＮＶは変
換回路である。 第４図は第３図の動作のシーケンスを示す。 第５図は同一仕様の二つの中央処理装置のメモリー間で
のデータ転送に関する本発明の一実施例を示す図で、図
中記号、数字は第１図と同じであり、１） Ｍ Ａ Ｃ
は共通に使用するＤＭＡ制御回路、ＣＬＩ（は外部クロ
ックである。 第６図は第５図の動作のシーケンスを示す。 １ 図 第４図 第５ 図 隠６図
Claims (1)
- 【特許請求の範囲】 １、複数個の中央処理装置の記憶回路間でデータを転送
する方式に於いて、前記再装置の内いずれか一力の装置
にのみＤＭＡ制御回路を設け、他の装置はデータ転送の
際、該ＤＭＡ制御回路の発生ずるアドレス信号の一部又
は全部を一時記憶するアドレス・レジスターと転送され
るデータを記憶するデータ・レジスターとを持ち、該デ
ータ・レジスターにデータ転送が行なわれた後、該アド
レス・レジスターの内容をもとに転送先アドレスを発生
し、所定のアドレス位置にデータを転送することを特徴
とするデータ転送方式。 ２、上記複数個の中央処理装置が同一の仕様を有する場
合、データを転送する二個の該中央処理装置の夫々の動
作クロックを同期させ、二個の該中央処理装置の内のい
ずれか一つの中央処理装置に屈するｌ）Ｍへ制御回路に
より該両中央処理装置に属する該記憶回路間でＤＭＡ転
送を行うことを特徴とする特許請求の範囲第１項記載に
よるデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19041582A JPS5979336A (ja) | 1982-10-29 | 1982-10-29 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19041582A JPS5979336A (ja) | 1982-10-29 | 1982-10-29 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979336A true JPS5979336A (ja) | 1984-05-08 |
Family
ID=16257753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19041582A Pending JPS5979336A (ja) | 1982-10-29 | 1982-10-29 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121559A (ja) * | 1984-06-29 | 1986-01-30 | Fujitsu Ltd | メモリ間デ−タ直接転送方式 |
-
1982
- 1982-10-29 JP JP19041582A patent/JPS5979336A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121559A (ja) * | 1984-06-29 | 1986-01-30 | Fujitsu Ltd | メモリ間デ−タ直接転送方式 |
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