JP2001034573A - メモリアクセスシステム及び方法 - Google Patents
メモリアクセスシステム及び方法Info
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- JP2001034573A JP2001034573A JP11208720A JP20872099A JP2001034573A JP 2001034573 A JP2001034573 A JP 2001034573A JP 11208720 A JP11208720 A JP 11208720A JP 20872099 A JP20872099 A JP 20872099A JP 2001034573 A JP2001034573 A JP 2001034573A
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Abstract
(57)【要約】
【課題】 外部メモリ部へのアクセス時間の短縮及
び他の信号処理部への転送スループットを向上させるこ
とによってシステム全体の処理能力を向上させることが
でき、また、システム全体のコスト及び部品点数の低減
並びにシステムが構成される同一基板内の部品占有率を
減少させること。 【解決手段】 先頭にリード／ライト情報が付けられた
アドレスをデータ１０７に多重化して転送し、この転送
毎にフレーム信号１０８を発生し、任意タイミングのフ
レーム信号１０８に同期してアドレスを指定するポイン
タ信号１０６を発生する専用ポートを信号処理プロセッ
サ部１０１に備え、アドレス制御部１０３が、ポインタ
信号１０６に応じてアドレスを保持し、この保持アドレ
スをフレーム信号１０８に同期してインクリメントし、
このアドレスが示す外部メモリ部１０４，１０５の記憶
領域とリード／ライト情報に応じてデータアクセスを行
うように制御する。
び他の信号処理部への転送スループットを向上させるこ
とによってシステム全体の処理能力を向上させることが
でき、また、システム全体のコスト及び部品点数の低減
並びにシステムが構成される同一基板内の部品占有率を
減少させること。 【解決手段】 先頭にリード／ライト情報が付けられた
アドレスをデータ１０７に多重化して転送し、この転送
毎にフレーム信号１０８を発生し、任意タイミングのフ
レーム信号１０８に同期してアドレスを指定するポイン
タ信号１０６を発生する専用ポートを信号処理プロセッ
サ部１０１に備え、アドレス制御部１０３が、ポインタ
信号１０６に応じてアドレスを保持し、この保持アドレ
スをフレーム信号１０８に同期してインクリメントし、
このアドレスが示す外部メモリ部１０４，１０５の記憶
領域とリード／ライト情報に応じてデータアクセスを行
うように制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信システ
ムの無線基地局又は交換局における通信制御システム等
に適用されている各種信号処理プロセッサ間でデータ転
送を行う際に、外部メモリ手段を介して非同期に行うメ
モリアクセスシステム及び方法に関する。
ムの無線基地局又は交換局における通信制御システム等
に適用されている各種信号処理プロセッサ間でデータ転
送を行う際に、外部メモリ手段を介して非同期に行うメ
モリアクセスシステム及び方法に関する。
【０００２】
【従来の技術】従来、非同期メモリアクセスシステム及
び方法としては、特開平７−１７５７８３号公報に記載
されているものがある。
び方法としては、特開平７−１７５７８３号公報に記載
されているものがある。
【０００３】図７は、従来のメモリアクセスシステムの
構成を示すブロック図である。
構成を示すブロック図である。
【０００４】この図７に示すメモリアクセスシステム７
００は、ＤＳＰ(Digital Signal Processor)等を用いた
第１〜第３信号処理プロセッサ部７０１，７０２，７０
３と、第１〜第３外部Ｉ／Ｏ（入出力）部７０４，７０
５，７０６と、ＲＡＭ等のデータ書込／読出可能な第１
及び第２外部メモリ部７０７，７０８とを備えて構成さ
れている。
００は、ＤＳＰ(Digital Signal Processor)等を用いた
第１〜第３信号処理プロセッサ部７０１，７０２，７０
３と、第１〜第３外部Ｉ／Ｏ（入出力）部７０４，７０
５，７０６と、ＲＡＭ等のデータ書込／読出可能な第１
及び第２外部メモリ部７０７，７０８とを備えて構成さ
れている。
【０００５】第１信号処理プロセッサ部７０１と、第１
外部Ｉ／Ｏ部７０４と、第１及び第２外部メモリ部７０
７，７０８とがデータバス及びアドレスバスによって相
互に接続され、第２信号処理プロセッサ部７０２、第２
外部Ｉ／Ｏ部７０５及び第１外部メモリ部７０７がデー
タバス及びアドレスバスによって相互に接続され、第３
信号処理プロセッサ部７０３、第３外部Ｉ／Ｏ部７０６
及び第２外部メモリ部７０８がデータバス及びアドレス
バスによって相互に接続されている。また、第１〜第３
外部Ｉ／Ｏ部７０４〜７０６には、図示せぬ外部装置が
接続されている。
外部Ｉ／Ｏ部７０４と、第１及び第２外部メモリ部７０
７，７０８とがデータバス及びアドレスバスによって相
互に接続され、第２信号処理プロセッサ部７０２、第２
外部Ｉ／Ｏ部７０５及び第１外部メモリ部７０７がデー
タバス及びアドレスバスによって相互に接続され、第３
信号処理プロセッサ部７０３、第３外部Ｉ／Ｏ部７０６
及び第２外部メモリ部７０８がデータバス及びアドレス
バスによって相互に接続されている。また、第１〜第３
外部Ｉ／Ｏ部７０４〜７０６には、図示せぬ外部装置が
接続されている。
【０００６】このような構成において、各信号処理プロ
セッサ部７０１〜７０３は、互いに各外部メモリ部７０
７，７０８を介して処理データの転送を非同期で行うと
共に、各外部Ｉ／Ｏ部７０４〜７０６を介して外部装置
との間でデータ転送を非同期で行う。
セッサ部７０１〜７０３は、互いに各外部メモリ部７０
７，７０８を介して処理データの転送を非同期で行うと
共に、各外部Ｉ／Ｏ部７０４〜７０６を介して外部装置
との間でデータ転送を非同期で行う。
【０００７】この場合、第１信号処理プロセッサ部７０
１は、第１アドレス信号７１０によって第１及び第２外
部メモリ部７０７，７０８の記憶領域のアドレス指定を
行うと共に、第１外部Ｉ／Ｏ部７０４のアドレスを指定
することによって、第１データ７１１のリード／ライト
又は転送を行う。
１は、第１アドレス信号７１０によって第１及び第２外
部メモリ部７０７，７０８の記憶領域のアドレス指定を
行うと共に、第１外部Ｉ／Ｏ部７０４のアドレスを指定
することによって、第１データ７１１のリード／ライト
又は転送を行う。
【０００８】第２信号処理プロセッサ部７０２は、第２
アドレス信号７１２によって第１外部メモリ部７０７の
記憶領域のアドレス指定を行うと共に、第２外部Ｉ／Ｏ
部７０５のアドレスを指定することによって、第２デー
タ７１３のリード／ライト又は転送を行う。
アドレス信号７１２によって第１外部メモリ部７０７の
記憶領域のアドレス指定を行うと共に、第２外部Ｉ／Ｏ
部７０５のアドレスを指定することによって、第２デー
タ７１３のリード／ライト又は転送を行う。
【０００９】第３信号処理プロセッサ部７０３は、第３
アドレス信号７１４によって第２外部メモリ部７０８の
記憶領域のアドレス指定を行うと共に、第３外部Ｉ／Ｏ
部７０６のアドレスを指定することによって、第３デー
タ７１５のリード／ライト又は転送を行う。
アドレス信号７１４によって第２外部メモリ部７０８の
記憶領域のアドレス指定を行うと共に、第３外部Ｉ／Ｏ
部７０６のアドレスを指定することによって、第３デー
タ７１５のリード／ライト又は転送を行う。
【００１０】このようなメモリアクセスシステム７００
においては、各信号処理プロセッサ部７０１〜７０３の
処理能力の向上に伴い、転送スループットを向上するた
め、外部メモリ部７０７，７０８（外部メモリデバイ
ス）の高速化、外部メモリアクセス速度の高速化が要求
されると共に、より一層のコストダウン、部品点数の削
減が望まれている。
においては、各信号処理プロセッサ部７０１〜７０３の
処理能力の向上に伴い、転送スループットを向上するた
め、外部メモリ部７０７，７０８（外部メモリデバイ
ス）の高速化、外部メモリアクセス速度の高速化が要求
されると共に、より一層のコストダウン、部品点数の削
減が望まれている。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
システムにおいては、各信号処理プロセッサ部７０１〜
７０３間のでデータ転送を行う場合に、各信号処理プロ
セッサ部７０１〜７０３間に外部メモリ部７０７，７０
８が必要となる他、各信号処理プロセッサ部７０１〜７
０３が、メモリ以外の外部Ｉ／Ｏ部７０４〜７０６と共
通のアドレス及びデータバスにて接続されるため、メモ
リアクセス時のスループットが向上せず、システム全体
の処理能力が向上しないという問題がある。
システムにおいては、各信号処理プロセッサ部７０１〜
７０３間のでデータ転送を行う場合に、各信号処理プロ
セッサ部７０１〜７０３間に外部メモリ部７０７，７０
８が必要となる他、各信号処理プロセッサ部７０１〜７
０３が、メモリ以外の外部Ｉ／Ｏ部７０４〜７０６と共
通のアドレス及びデータバスにて接続されるため、メモ
リアクセス時のスループットが向上せず、システム全体
の処理能力が向上しないという問題がある。
【００１２】また、システム全体の処理能力を向上させ
るためには、外部メモリ部７０７，７０８として高速品
を使用したり、高速アクセス制御を行う為の制御回路が
必要となり、これによってコスト及び部品点数が増加す
ると共に、システムが構成される同一基板内の部品占有
率が増加するという問題がある。
るためには、外部メモリ部７０７，７０８として高速品
を使用したり、高速アクセス制御を行う為の制御回路が
必要となり、これによってコスト及び部品点数が増加す
ると共に、システムが構成される同一基板内の部品占有
率が増加するという問題がある。
【００１３】本発明はかかる点に鑑みてなされたもので
あり、外部メモリ部へのアクセス時間の短縮及び他の信
号処理部への転送スループットを向上させることによっ
てシステム全体の処理能力を向上させることができ、ま
た、システム全体のコスト及び部品点数の低減並びにシ
ステムが構成される同一基板内の部品占有率を減少させ
ることができるメモリアクセスシステム及び方法を提供
することを目的とする。
あり、外部メモリ部へのアクセス時間の短縮及び他の信
号処理部への転送スループットを向上させることによっ
てシステム全体の処理能力を向上させることができ、ま
た、システム全体のコスト及び部品点数の低減並びにシ
ステムが構成される同一基板内の部品占有率を減少させ
ることができるメモリアクセスシステム及び方法を提供
することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、先頭にリード
／ライト情報が付けられたアドレスをデータに多重化し
て転送し、この転送毎にフレーム信号を発生し、任意タ
イミングのフレーム信号に同期してアドレスを指定する
ポインタ信号を発生する専用ポートを信号処理プロセッ
サに備え、アドレス制御部が、ポインタ信号に応じてア
ドレスを保持し、この保持アドレスをフレーム信号に同
期してインクリメントし、このアドレスが示す外部メモ
リ部の記憶領域とリード／ライト情報に応じてデータア
クセスを行うように制御する。
／ライト情報が付けられたアドレスをデータに多重化し
て転送し、この転送毎にフレーム信号を発生し、任意タ
イミングのフレーム信号に同期してアドレスを指定する
ポインタ信号を発生する専用ポートを信号処理プロセッ
サに備え、アドレス制御部が、ポインタ信号に応じてア
ドレスを保持し、この保持アドレスをフレーム信号に同
期してインクリメントし、このアドレスが示す外部メモ
リ部の記憶領域とリード／ライト情報に応じてデータア
クセスを行うように制御する。
【００１５】
【発明の実施の形態】本発明の第１の態様は、データに
アドレスを多重化して転送し、この転送毎にフレーム信
号を発生すると共に、任意タイミングの前記フレーム信
号に同期して前記アドレスを指定するポインタ信号を発
生する専用ポートを備えたプロセッサと、記憶手段と、
前記ポインタ信号に応じて前記アドレスを保持し、この
保持されたアドレスを前記フレーム信号に同期してイン
クリメントし、このインクリメントされたアドレスが示
す前記記憶手段の記憶領域に、前記フレーム信号に同期
して前記データを格納する制御手段と、を具備する構成
を採る。
アドレスを多重化して転送し、この転送毎にフレーム信
号を発生すると共に、任意タイミングの前記フレーム信
号に同期して前記アドレスを指定するポインタ信号を発
生する専用ポートを備えたプロセッサと、記憶手段と、
前記ポインタ信号に応じて前記アドレスを保持し、この
保持されたアドレスを前記フレーム信号に同期してイン
クリメントし、このインクリメントされたアドレスが示
す前記記憶手段の記憶領域に、前記フレーム信号に同期
して前記データを格納する制御手段と、を具備する構成
を採る。
【００１６】この構成によれば、プロセッサが、スルー
プットを下げることなく記憶手段へデータ転送を行うこ
とができる。
プットを下げることなく記憶手段へデータ転送を行うこ
とができる。
【００１７】本発明の第２の態様は、第１の態様におい
て、専用ポートは、ダイレクトパラレルポートである構
成を採る。
て、専用ポートは、ダイレクトパラレルポートである構
成を採る。
【００１８】この構成によれば、汎用のポートを用いて
第１の態様と同様の作用効果を得ることができる。
第１の態様と同様の作用効果を得ることができる。
【００１９】本発明の第３の態様は、第１の態様又は第
２の態様において、データに多重化されるアドレスの先
頭に、データのリード／ライト情報を挿入し、前記制御
手段が、前記アドレスの保持時に、前記リード／ライト
情報を記憶手段へ出力する構成を採る。
２の態様において、データに多重化されるアドレスの先
頭に、データのリード／ライト情報を挿入し、前記制御
手段が、前記アドレスの保持時に、前記リード／ライト
情報を記憶手段へ出力する構成を採る。
【００２０】この構成によれば、プロセッサが記憶手段
に対するデータのリード／ライトを容易に制御すること
ができる。
に対するデータのリード／ライトを容易に制御すること
ができる。
【００２１】本発明の第４の態様は、第１の態様から第
３の態様いずれかにおいて、記憶手段が複数存在する場
合、制御手段は、アドレスの保持時に、前記複数の記憶
手段の何れかにチップイネーブル信号を出力する構成を
採る。
３の態様いずれかにおいて、記憶手段が複数存在する場
合、制御手段は、アドレスの保持時に、前記複数の記憶
手段の何れかにチップイネーブル信号を出力する構成を
採る。
【００２２】この構成によれば、プロセッサが複数の記
憶手段の何れかへのアクセスを容易に制御することがで
きる。
憶手段の何れかへのアクセスを容易に制御することがで
きる。
【００２３】本発明の第５の態様は、データにアドレス
を多重化して転送し、この転送毎にフレーム信号を発生
すると共に、任意タイミングの前記フレーム信号に同期
して前記アドレスを指定するポインタ信号を発生する専
用ポートと、記憶手段と、前記ポインタ信号に応じて前
記アドレスを保持し、この保持されたアドレスを前記フ
レーム信号に同期してインクリメントし、このインクリ
メントされたアドレスが示す前記記憶手段の記憶領域
に、前記フレーム信号に同期して前記データを格納する
制御手段とを備える複数のプロセッサを具備し、一方の
プロセッサの専用ポートと他方のプロセッサの制御手段
とを接続した構成を採る。
を多重化して転送し、この転送毎にフレーム信号を発生
すると共に、任意タイミングの前記フレーム信号に同期
して前記アドレスを指定するポインタ信号を発生する専
用ポートと、記憶手段と、前記ポインタ信号に応じて前
記アドレスを保持し、この保持されたアドレスを前記フ
レーム信号に同期してインクリメントし、このインクリ
メントされたアドレスが示す前記記憶手段の記憶領域
に、前記フレーム信号に同期して前記データを格納する
制御手段とを備える複数のプロセッサを具備し、一方の
プロセッサの専用ポートと他方のプロセッサの制御手段
とを接続した構成を採る。
【００２４】この構成によれば、プロセッサ間でのデー
タ転送を、スループットを下げることなく記憶手段を介
して行うことができる。
タ転送を、スループットを下げることなく記憶手段を介
して行うことができる。
【００２５】本発明の第６の態様は、第５の態様におい
て、複数のプロセッサは、チップセレクト信号を発生す
る機能を具備し、１つのプロセッサの前記専用ポートに
複数のプロセッサの制御手段を並列に接続し、この並列
接続されたプロセッサの中から、前記１つのプロセッサ
の前記チップセレクト信号で任意のプロセッサを選択
し、この選択されたプロセッサの記憶手段に前記制御手
段を介してデータを転送して格納する構成を採る。
て、複数のプロセッサは、チップセレクト信号を発生す
る機能を具備し、１つのプロセッサの前記専用ポートに
複数のプロセッサの制御手段を並列に接続し、この並列
接続されたプロセッサの中から、前記１つのプロセッサ
の前記チップセレクト信号で任意のプロセッサを選択
し、この選択されたプロセッサの記憶手段に前記制御手
段を介してデータを転送して格納する構成を採る。
【００２６】この構成によれば、１つのプロセッサと複
数のプロセッサ間でのデータ転送を、スループットを下
げることなく記憶手段を介して行うことができる。
数のプロセッサ間でのデータ転送を、スループットを下
げることなく記憶手段を介して行うことができる。
【００２７】本発明の第７の態様は、第５の態様におい
て、複数のプロセッサは、専用ポートから出力されるデ
ータの先頭に複数のプロセッサの個々に対応づけられた
符号を挿入し、この符号をプロセッサ選択のためのアク
ティブ状態とする機能を具備し、１つのプロセッサの前
記専用ポートに複数のプロセッサの制御手段を並列に接
続し、この並列接続されたプロセッサの中から、前記１
つのプロセッサの前記専用ポートから出力される前記ア
クティブ状態の符号に対応するプロセッサを選択し、こ
の選択されたプロセッサの記憶手段に前記制御手段を介
してデータを転送して格納する構成を採る。
て、複数のプロセッサは、専用ポートから出力されるデ
ータの先頭に複数のプロセッサの個々に対応づけられた
符号を挿入し、この符号をプロセッサ選択のためのアク
ティブ状態とする機能を具備し、１つのプロセッサの前
記専用ポートに複数のプロセッサの制御手段を並列に接
続し、この並列接続されたプロセッサの中から、前記１
つのプロセッサの前記専用ポートから出力される前記ア
クティブ状態の符号に対応するプロセッサを選択し、こ
の選択されたプロセッサの記憶手段に前記制御手段を介
してデータを転送して格納する構成を採る。
【００２８】この構成によれば、１つのプロセッサと複
数のプロセッサ間でのデータ転送を、スループットを下
げることなく記憶手段を介して行うことができる。
数のプロセッサ間でのデータ転送を、スループットを下
げることなく記憶手段を介して行うことができる。
【００２９】本発明の第８の態様は、第７の態様におい
て、符号に、前記並列接続された全プロセッサを選択す
る全選択符号を隣接して配置し、前記全選択符号がアク
ティブ状態の場合に前記全プロセッサを選択する構成を
採る。
て、符号に、前記並列接続された全プロセッサを選択す
る全選択符号を隣接して配置し、前記全選択符号がアク
ティブ状態の場合に前記全プロセッサを選択する構成を
採る。
【００３０】この構成によれば、１つのプロセッサで複
数のプロセッサ全てに同報データ転送を行い、これをス
ループットを下げることなく記憶手段を介して行うこと
ができる。
数のプロセッサ全てに同報データ転送を行い、これをス
ループットを下げることなく記憶手段を介して行うこと
ができる。
【００３１】本発明の第９の態様は、第１の態様から第
８の態様いずれかにおいて、プロセッサが、ディジタル
信号処理プロセッサである構成を採る。
８の態様いずれかにおいて、プロセッサが、ディジタル
信号処理プロセッサである構成を採る。
【００３２】この構成によれば、ディジタル信号処理プ
ロセッサを用いた場合でも、第１の態様から第８の態様
いずれかと同様の作用効果を得ることができる。
ロセッサを用いた場合でも、第１の態様から第８の態様
いずれかと同様の作用効果を得ることができる。
【００３３】本発明の第１０の態様は、移動局装置に、
第１の態様から第４の態様いずれかに記載のメモリアク
セスシステムを具備する構成を採る。
第１の態様から第４の態様いずれかに記載のメモリアク
セスシステムを具備する構成を採る。
【００３４】この構成によれば、移動局装置において、
第１の態様から第４の態様いずれかと同様の作用効果を
得ることができる。
第１の態様から第４の態様いずれかと同様の作用効果を
得ることができる。
【００３５】本発明の第１１の態様は、基地局装置に、
第１の態様から第９の態様いずれかに記載のメモリアク
セスシステムを具備する構成を採る。
第１の態様から第９の態様いずれかに記載のメモリアク
セスシステムを具備する構成を採る。
【００３６】この構成によれば、基地局装置において、
第１の態様から第９の態様いずれかと同様の作用効果を
得ることができる。
第１の態様から第９の態様いずれかと同様の作用効果を
得ることができる。
【００３７】本発明の第１２の態様は、交換局装置に、
第１の態様から第９の態様いずれかに記載のメモリアク
セスシステムを具備する構成を採る。
第１の態様から第９の態様いずれかに記載のメモリアク
セスシステムを具備する構成を採る。
【００３８】この構成によれば、交換局装置において、
第１の態様から第９の態様いずれかと同様の作用効果を
得ることができる。
第１の態様から第９の態様いずれかと同様の作用効果を
得ることができる。
【００３９】本発明の第１３の態様は、移動体通信シス
テムに、第１０の態様記載の移動局装置、第１１の態様
記載の基地局装置及び第１２の態様記載の交換局装置を
具備する構成を採る。
テムに、第１０の態様記載の移動局装置、第１１の態様
記載の基地局装置及び第１２の態様記載の交換局装置を
具備する構成を採る。
【００４０】この構成によれば、移動体通信システムに
おいて、第１０の態様から第１２の態様いずれかと同様
の作用効果を得ることができる。
おいて、第１０の態様から第１２の態様いずれかと同様
の作用効果を得ることができる。
【００４１】本発明の第１４の態様は、先頭にリード／
ライト情報が付けられたアドレスをデータに多重化して
転送し、この転送毎にフレーム信号を発生すると共に、
任意タイミングの前記フレーム信号に同期して前記アド
レスを指定するポインタ信号を発生する専用ポートをプ
ロセッサに備え、前記プロセッサと記憶手段との間に接
続された制御手段によって、前記専用ポートから出力さ
れるポインタ信号に応じて前記アドレスを保持し、この
保持時に、前記リード／ライト情報を記憶手段へ出力す
ると共に、前記保持されたアドレスを前記フレーム信号
に同期してインクリメントし、このインクリメントされ
たアドレスが示す前記記憶手段の記憶領域とデータアク
セスを行うように制御するようにした。
ライト情報が付けられたアドレスをデータに多重化して
転送し、この転送毎にフレーム信号を発生すると共に、
任意タイミングの前記フレーム信号に同期して前記アド
レスを指定するポインタ信号を発生する専用ポートをプ
ロセッサに備え、前記プロセッサと記憶手段との間に接
続された制御手段によって、前記専用ポートから出力さ
れるポインタ信号に応じて前記アドレスを保持し、この
保持時に、前記リード／ライト情報を記憶手段へ出力す
ると共に、前記保持されたアドレスを前記フレーム信号
に同期してインクリメントし、このインクリメントされ
たアドレスが示す前記記憶手段の記憶領域とデータアク
セスを行うように制御するようにした。
【００４２】この方法によれば、プロセッサが、スルー
プットを下げることなく記憶手段へデータ転送を行うこ
とができる。
プットを下げることなく記憶手段へデータ転送を行うこ
とができる。
【００４３】本発明の第１５の態様は、先頭にリード／
ライト情報が付けられたアドレスをデータに多重化して
転送し、この転送毎にフレーム信号を発生すると共に、
任意タイミングの前記フレーム信号に同期して前記アド
レスを指定するポインタ信号を発生する専用ポートと、
記憶手段と、前記ポインタ信号に応じて前記アドレスを
保持し、この保持されたアドレスを前記フレーム信号に
同期してインクリメントし、このインクリメントされた
アドレスが示す前記記憶手段の記憶領域と、前記リード
／ライト情報に応じたデータアクセスを行う制御手段と
プロセッサ間のメモリアクセス方法であって、一方のプ
ロセッサの専用ポートと他方のプロセッサの制御手段と
を接続してデータアクセスを行うようにした。
ライト情報が付けられたアドレスをデータに多重化して
転送し、この転送毎にフレーム信号を発生すると共に、
任意タイミングの前記フレーム信号に同期して前記アド
レスを指定するポインタ信号を発生する専用ポートと、
記憶手段と、前記ポインタ信号に応じて前記アドレスを
保持し、この保持されたアドレスを前記フレーム信号に
同期してインクリメントし、このインクリメントされた
アドレスが示す前記記憶手段の記憶領域と、前記リード
／ライト情報に応じたデータアクセスを行う制御手段と
プロセッサ間のメモリアクセス方法であって、一方のプ
ロセッサの専用ポートと他方のプロセッサの制御手段と
を接続してデータアクセスを行うようにした。
【００４４】この方法によれば、プロセッサ間でのデー
タ転送を、スループットを下げることなく記憶手段を介
して行うことができる。
タ転送を、スループットを下げることなく記憶手段を介
して行うことができる。
【００４５】本発明の第１６の態様は、第１５の態様に
おいて、１つのプロセッサの専用ポートに複数のプロセ
ッサの制御手段を並列に接続し、前記１つのプロセッサ
からチップセレクト信号を生成することによって、前記
並列接続されたプロセッサの中から任意のプロセッサを
選択し、この選択されたプロセッサの記憶手段に前記制
御手段を介してデータアクセスを行うようにした。
おいて、１つのプロセッサの専用ポートに複数のプロセ
ッサの制御手段を並列に接続し、前記１つのプロセッサ
からチップセレクト信号を生成することによって、前記
並列接続されたプロセッサの中から任意のプロセッサを
選択し、この選択されたプロセッサの記憶手段に前記制
御手段を介してデータアクセスを行うようにした。
【００４６】この方法によれば、１つのプロセッサと複
数のプロセッサ間でのデータ転送を、スループットを下
げることなく記憶手段を介して行うことができる。
数のプロセッサ間でのデータ転送を、スループットを下
げることなく記憶手段を介して行うことができる。
【００４７】本発明の第１７の態様は、第１５の態様に
おいて、１つのプロセッサの専用ポートに複数のプロセ
ッサの制御手段を並列に接続し、前記１つのプロセッサ
の専用ポートから出力されるデータの先頭に、前記並列
接続されたプロセッサの個々に対応づけられた符号を挿
入し、この符号をプロセッサ選択のためのアクティブ状
態とし、このアクティブ状態の符号に対応するプロセッ
サを前記並列接続されたプロセッサの中から選択し、こ
の選択されたプロセッサの記憶手段に前記制御手段を介
してデータアクセスを行うようにした。
おいて、１つのプロセッサの専用ポートに複数のプロセ
ッサの制御手段を並列に接続し、前記１つのプロセッサ
の専用ポートから出力されるデータの先頭に、前記並列
接続されたプロセッサの個々に対応づけられた符号を挿
入し、この符号をプロセッサ選択のためのアクティブ状
態とし、このアクティブ状態の符号に対応するプロセッ
サを前記並列接続されたプロセッサの中から選択し、こ
の選択されたプロセッサの記憶手段に前記制御手段を介
してデータアクセスを行うようにした。
【００４８】この方法によれば、１つのプロセッサと複
数のプロセッサ間でのデータ転送を、スループットを下
げることなく記憶手段を介して行うことができる。
数のプロセッサ間でのデータ転送を、スループットを下
げることなく記憶手段を介して行うことができる。
【００４９】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００５０】（実施の形態１）図１は、本発明の実施の
形態１に係るメモリアクセスシステムの構成を示すブロ
ック図である。
形態１に係るメモリアクセスシステムの構成を示すブロ
ック図である。
【００５１】この図１に示す実施の形態１のメモリアク
セスシステム１００は、移動体通信システムの移動局、
基地局又は交換局における通信制御システム等に適用さ
れるものであり、ＤＳＰ等を用いた信号処理プロセッサ
部１０１と、外部Ｉ／Ｏ部１０２と、アドレス制御部１
０３と、ＲＡＭ等のデータ書込／読出可能な第１及び第
２外部メモリ部１０４，１０５とを備えて構成されてい
る。
セスシステム１００は、移動体通信システムの移動局、
基地局又は交換局における通信制御システム等に適用さ
れるものであり、ＤＳＰ等を用いた信号処理プロセッサ
部１０１と、外部Ｉ／Ｏ部１０２と、アドレス制御部１
０３と、ＲＡＭ等のデータ書込／読出可能な第１及び第
２外部メモリ部１０４，１０５とを備えて構成されてい
る。
【００５２】信号処理プロセッサ部１０１は、第１及び
第２外部メモリ部１０４，１０５に直接アクセスするた
めのダイレクトパラレルポート（ＤＰＰ）を備えてい
る。
第２外部メモリ部１０４，１０５に直接アクセスするた
めのダイレクトパラレルポート（ＤＰＰ）を備えてい
る。
【００５３】このＤＰＰは、アドレス信号とデータとを
マルチプレクスするポートであり、ＤＰＰからアドレス
制御部１０３へ、第１及び第２外部メモリ部１０４，１
０５の先頭アドレスを指定するためのアドレスポインタ
信号１０６及び、第１及び第２外部メモリ部１０４，１
０５との間でデータ１０７をリード／ライトするための
フレーム信号１０８が出力されるようになっている。
マルチプレクスするポートであり、ＤＰＰからアドレス
制御部１０３へ、第１及び第２外部メモリ部１０４，１
０５の先頭アドレスを指定するためのアドレスポインタ
信号１０６及び、第１及び第２外部メモリ部１０４，１
０５との間でデータ１０７をリード／ライトするための
フレーム信号１０８が出力されるようになっている。
【００５４】即ち、このＤＰＰは、外部Ｉ／Ｏ部１０２
へのデータ１０９及びアドレス信号１１０のアクセスに
関係なく、第１及び第２外部メモリ部１０４，１０５に
アクセスを行うものである。
へのデータ１０９及びアドレス信号１１０のアクセスに
関係なく、第１及び第２外部メモリ部１０４，１０５に
アクセスを行うものである。
【００５５】ここで、図２に示すように、アドレスポイ
ンタ信号１０６はパルス信号、フレーム信号１０８はク
ロック信号であり、データ１０７は先頭の所定数のビッ
ト（ＤＰＰのビット数に対応）が第１及び第２外部メモ
リ部１０４，１０５のアドレス２０１−１となってお
り、その次以降の所定ビット数（ＤＰＰのビット数に対
応）毎にデータ２０１−２〜２０１−ｎが配置されてい
る。
ンタ信号１０６はパルス信号、フレーム信号１０８はク
ロック信号であり、データ１０７は先頭の所定数のビッ
ト（ＤＰＰのビット数に対応）が第１及び第２外部メモ
リ部１０４，１０５のアドレス２０１−１となってお
り、その次以降の所定ビット数（ＤＰＰのビット数に対
応）毎にデータ２０１−２〜２０１−ｎが配置されてい
る。
【００５６】また、先頭アドレス２０１−１の先頭ビッ
トは、データのリード／ライトを示す制御情報となって
おり、例えば、その先頭ビットが「１」の場合にデータ
のリード、「０」の場合にデータのライトを示す。
トは、データのリード／ライトを示す制御情報となって
おり、例えば、その先頭ビットが「１」の場合にデータ
のリード、「０」の場合にデータのライトを示す。
【００５７】アドレス制御部１０３は、図３に示すよう
に、アドレスポインタ回路３０１と、アドレスインクリ
メント回路３０２と、データ保持回路３０３とを備えて
構成され、アドレスポインタ信号１０６及びフレーム信
号１０８と、データ１０７とが入力されるようになって
いる。
に、アドレスポインタ回路３０１と、アドレスインクリ
メント回路３０２と、データ保持回路３０３とを備えて
構成され、アドレスポインタ信号１０６及びフレーム信
号１０８と、データ１０７とが入力されるようになって
いる。
【００５８】アドレスポインタ回路３０１は、アドレス
ポインタ信号１０６の入力時に、データ１０７における
先頭アドレス２０１−１を取り込んで、アドレスインク
リメント回路３０２へ出力するものである。
ポインタ信号１０６の入力時に、データ１０７における
先頭アドレス２０１−１を取り込んで、アドレスインク
リメント回路３０２へ出力するものである。
【００５９】アドレスインクリメント回路３０２は、入
力された先頭アドレス２０１−１から第１及び第２外部
メモリ部１０４，１０５の何れを選択するかを示すチッ
プイネーブル信号３０４と、先頭アドレス２０１−１の
先頭ビットに対応するリード／ライト信号３０５を第１
及び第２外部メモリ部１０４，１０５へ出力すると共
に、フレーム信号１０８が入力される毎に、アドレスを
インクリメントし、これをメモリアドレス信号３０６と
してチップイネーブル信号３０４で選択された第１又は
第２外部メモリ部１０４又は１０５へ出力するものであ
る。
力された先頭アドレス２０１−１から第１及び第２外部
メモリ部１０４，１０５の何れを選択するかを示すチッ
プイネーブル信号３０４と、先頭アドレス２０１−１の
先頭ビットに対応するリード／ライト信号３０５を第１
及び第２外部メモリ部１０４，１０５へ出力すると共
に、フレーム信号１０８が入力される毎に、アドレスを
インクリメントし、これをメモリアドレス信号３０６と
してチップイネーブル信号３０４で選択された第１又は
第２外部メモリ部１０４又は１０５へ出力するものであ
る。
【００６０】データ保持回路３０３は、フレーム信号１
０８が入力される毎に、データ１０７における各データ
２０１−２〜２０１−ｎを順次保持し、この保持された
データ２０１−２〜２０１−ｎを、フレーム信号１０８
でインクリメントされるメモリアドレス信号３０６が示
す第１又は第２外部メモリ部１０４又は１０５のアドレ
スへメモリデータ３０７として出力するものである。
０８が入力される毎に、データ１０７における各データ
２０１−２〜２０１−ｎを順次保持し、この保持された
データ２０１−２〜２０１−ｎを、フレーム信号１０８
でインクリメントされるメモリアドレス信号３０６が示
す第１又は第２外部メモリ部１０４又は１０５のアドレ
スへメモリデータ３０７として出力するものである。
【００６１】このような構成において、信号処理プロセ
ッサ部１０１におけるＤＰＰが１６ビット（１ワード）
である場合のメモリアクセスシステム１００の動作を説
明する。
ッサ部１０１におけるＤＰＰが１６ビット（１ワード）
である場合のメモリアクセスシステム１００の動作を説
明する。
【００６２】但し、データ１０７における１６ビットの
先頭アドレス２０１−１の先頭１ビットが、リード／ラ
イトの制御情報として用いられているものとする。
先頭アドレス２０１−１の先頭１ビットが、リード／ラ
イトの制御情報として用いられているものとする。
【００６３】信号処理プロセッサ部１０１のＤＰＰから
アドレス制御部１０３へ１発目のフレーム信号１０８に
同期してアドレスポインタ信号１０６が入力されると、
ＤＰＰからの先頭アドレス２０１−１がアドレスポイン
タ回路３０１に取り込まれ、アドレスインクリメント回
路３０２へ出力される。
アドレス制御部１０３へ１発目のフレーム信号１０８に
同期してアドレスポインタ信号１０６が入力されると、
ＤＰＰからの先頭アドレス２０１−１がアドレスポイン
タ回路３０１に取り込まれ、アドレスインクリメント回
路３０２へ出力される。
【００６４】ここで、アドレスインクリメント回路３０
２からは、例えば第１外部メモリ部１０４を選択するチ
ップイネーブル信号３０４が出力されると共に、ライト
を示すメモリアドレス信号３０６が第１外部メモリ部１
０４へ出力され、更に例えばＡ番地を示すメモリアドレ
ス信号３０６が第１外部メモリ部１０４へ出力される。
２からは、例えば第１外部メモリ部１０４を選択するチ
ップイネーブル信号３０４が出力されると共に、ライト
を示すメモリアドレス信号３０６が第１外部メモリ部１
０４へ出力され、更に例えばＡ番地を示すメモリアドレ
ス信号３０６が第１外部メモリ部１０４へ出力される。
【００６５】次に、２発目のフレーム信号１０８が入力
されると、データ１０７における最初の１６ビットデー
タ２０１−２がデータ保持回路３０３に保持され、この
保持データ２０１−２がメモリデータ３０７として、第
１外部メモリ部１０４のＡ番地の記憶領域に格納され
る。
されると、データ１０７における最初の１６ビットデー
タ２０１−２がデータ保持回路３０３に保持され、この
保持データ２０１−２がメモリデータ３０７として、第
１外部メモリ部１０４のＡ番地の記憶領域に格納され
る。
【００６６】同時に、２発目のフレーム信号１０８でア
ドレスインクリメント回路３０２においてアドレスがＡ
＋１番地にインクリメントされ、これがメモリアドレス
信号３０６として第１外部メモリ部１０４へ出力され
る。
ドレスインクリメント回路３０２においてアドレスがＡ
＋１番地にインクリメントされ、これがメモリアドレス
信号３０６として第１外部メモリ部１０４へ出力され
る。
【００６７】次に、３発目のフレーム信号１０８が入力
されると、２番目の１６ビットデータ２０１−３がデー
タ保持回路３０３に保持され、この保持データ２０１−
３がメモリデータ３０７として、第１外部メモリ部１０
４のＡ＋１番地の記憶領域に格納され、同時に、アドレ
スインクリメント回路３０２においてアドレスがインク
リメントされ、これがメモリアドレス信号３０６として
第１外部メモリ部１０４へ出力される。
されると、２番目の１６ビットデータ２０１−３がデー
タ保持回路３０３に保持され、この保持データ２０１−
３がメモリデータ３０７として、第１外部メモリ部１０
４のＡ＋１番地の記憶領域に格納され、同時に、アドレ
スインクリメント回路３０２においてアドレスがインク
リメントされ、これがメモリアドレス信号３０６として
第１外部メモリ部１０４へ出力される。
【００６８】そして、ｎ発目のフレーム信号１０８が入
力されると、ｎ−１番目の１６ビットデータ２０１−ｎ
がデータ保持回路３０３に保持され、この保持データ２
０１−ｎがメモリデータ３０７として、第１外部メモリ
部１０４のＡ＋（ｎ−２）番地の記憶領域に格納され、
同時に、アドレスインクリメント回路３０２においてア
ドレスがインクリメントされ、これがメモリアドレス信
号３０６として第１外部メモリ部１０４へ出力される。
力されると、ｎ−１番目の１６ビットデータ２０１−ｎ
がデータ保持回路３０３に保持され、この保持データ２
０１−ｎがメモリデータ３０７として、第１外部メモリ
部１０４のＡ＋（ｎ−２）番地の記憶領域に格納され、
同時に、アドレスインクリメント回路３０２においてア
ドレスがインクリメントされ、これがメモリアドレス信
号３０６として第１外部メモリ部１０４へ出力される。
【００６９】このように、実施の形態１のメモリアクセ
スシステム１００によれば、信号処理プロセッサ部１０
１にＤＰＰを内蔵し、このＤＰＰによって、外部Ｉ／Ｏ
部１０２へのアクセスに関係なく、アドレス制御部１０
３を介して第１及び第２外部メモリ部１０４，１０５と
アクセスすることができるようにしたので、信号処理プ
ロセッサ部１０１が、スループットを下げることなく第
１及び第２外部メモリ部１０４，１０５へデータ転送を
行うことができる。
スシステム１００によれば、信号処理プロセッサ部１０
１にＤＰＰを内蔵し、このＤＰＰによって、外部Ｉ／Ｏ
部１０２へのアクセスに関係なく、アドレス制御部１０
３を介して第１及び第２外部メモリ部１０４，１０５と
アクセスすることができるようにしたので、信号処理プ
ロセッサ部１０１が、スループットを下げることなく第
１及び第２外部メモリ部１０４，１０５へデータ転送を
行うことができる。
【００７０】このことから、従来のように、外部メモリ
部に高速品を用いたり、高速アクセス制御を行う為の制
御回路を用いたりすることが不要となり、また、転送デ
ータの先頭にデータのリード／ライトを示す制御情報を
配置したので、リード／ライト信号を専用線として持つ
必要がないためピン数を削減することができ、これによ
ってシステム全体のコスト及び部品点数の低減並びにシ
ステムが構成される同一基板内の部品占有率を減少させ
ることができる。
部に高速品を用いたり、高速アクセス制御を行う為の制
御回路を用いたりすることが不要となり、また、転送デ
ータの先頭にデータのリード／ライトを示す制御情報を
配置したので、リード／ライト信号を専用線として持つ
必要がないためピン数を削減することができ、これによ
ってシステム全体のコスト及び部品点数の低減並びにシ
ステムが構成される同一基板内の部品占有率を減少させ
ることができる。
【００７１】（実施の形態２）図４は、本発明の実施の
形態２に係るメモリアクセスシステムの構成を示すブロ
ック図である。
形態２に係るメモリアクセスシステムの構成を示すブロ
ック図である。
【００７２】この図４に示す実施の形態２のメモリアク
セスシステム４００は、移動体通信システムの基地局又
は交換局における通信制御システム等に適用されるもの
であり、実施の形態１で説明したＤＰＰを有する第１及
び第２信号処理プロセッサ部４０１，４０２と、第１及
び第２外部Ｉ／Ｏ部４０３，４０４とを備えて構成さ
れ、第１信号処理プロセッサ部４０１は、第１アドレス
制御部４０５及び第１内蔵メモリ部４０６を備え、第２
信号処理プロセッサ部４０２は、第２アドレス制御部４
０７及び第２内蔵メモリ部４０８を備えて構成されてい
る。
セスシステム４００は、移動体通信システムの基地局又
は交換局における通信制御システム等に適用されるもの
であり、実施の形態１で説明したＤＰＰを有する第１及
び第２信号処理プロセッサ部４０１，４０２と、第１及
び第２外部Ｉ／Ｏ部４０３，４０４とを備えて構成さ
れ、第１信号処理プロセッサ部４０１は、第１アドレス
制御部４０５及び第１内蔵メモリ部４０６を備え、第２
信号処理プロセッサ部４０２は、第２アドレス制御部４
０７及び第２内蔵メモリ部４０８を備えて構成されてい
る。
【００７３】これは、近年の信号処理プロセッサ製造プ
ロセスの進歩に伴い、外部メモリ相当のメモリ容量を内
蔵することが可能となってきており、これと合わせて実
施の形態１で説明したアドレス制御部の機能を内蔵した
ものである。
ロセスの進歩に伴い、外部メモリ相当のメモリ容量を内
蔵することが可能となってきており、これと合わせて実
施の形態１で説明したアドレス制御部の機能を内蔵した
ものである。
【００７４】このような構成においては、例えば第１信
号処理プロセッサ部４０１が、第２信号処理プロセッサ
部４０２の第２内蔵メモリ部４０８にアクセスする場
合、実施の形態１で説明したと同様に第２アドレス制御
部４０７を介して行われる。
号処理プロセッサ部４０１が、第２信号処理プロセッサ
部４０２の第２内蔵メモリ部４０８にアクセスする場
合、実施の形態１で説明したと同様に第２アドレス制御
部４０７を介して行われる。
【００７５】この動作を説明するに当たって、第２アド
レス制御部４０７の内部説明は図３を参照して行う。
レス制御部４０７の内部説明は図３を参照して行う。
【００７６】但し、各信号処理プロセッサ部４０１，４
０２におけるＤＰＰが１６ビット（１ワード）であると
する。また、第２内蔵メモリ部４０７は１つなので、第
２アドレス制御部４０７からチップイネーブル信号３０
４は出力されないものとする。
０２におけるＤＰＰが１６ビット（１ワード）であると
する。また、第２内蔵メモリ部４０７は１つなので、第
２アドレス制御部４０７からチップイネーブル信号３０
４は出力されないものとする。
【００７７】まず、第１信号処理プロセッサ部４０１の
ＤＰＰから第２アドレス制御部４０７へ１発目のフレー
ム信号１０８に同期してアドレスポインタ信号１０６が
入力されると、ＤＰＰからの先頭アドレス２０１−１が
アドレスポインタ回路３０１に取り込まれ、アドレスイ
ンクリメント回路３０２へ出力される。
ＤＰＰから第２アドレス制御部４０７へ１発目のフレー
ム信号１０８に同期してアドレスポインタ信号１０６が
入力されると、ＤＰＰからの先頭アドレス２０１−１が
アドレスポインタ回路３０１に取り込まれ、アドレスイ
ンクリメント回路３０２へ出力される。
【００７８】ここで、アドレスインクリメント回路３０
２から、ライトを示すメモリアドレス信号３０６が第２
内蔵メモリ部４０８へ出力され、更に例えばＡ番地を示
すメモリアドレス信号３０６が第２内蔵メモリ部４０８
へ出力される。
２から、ライトを示すメモリアドレス信号３０６が第２
内蔵メモリ部４０８へ出力され、更に例えばＡ番地を示
すメモリアドレス信号３０６が第２内蔵メモリ部４０８
へ出力される。
【００７９】次に、２発目のフレーム信号１０８が入力
されると、データ１０７における最初の１６ビットデー
タ２０１−２がデータ保持回路３０３に保持され、この
保持データ２０１−２がメモリデータ３０７として、第
２内蔵メモリ部４０８のＡ番地の記憶領域に格納され
る。
されると、データ１０７における最初の１６ビットデー
タ２０１−２がデータ保持回路３０３に保持され、この
保持データ２０１−２がメモリデータ３０７として、第
２内蔵メモリ部４０８のＡ番地の記憶領域に格納され
る。
【００８０】同時に、２発目のフレーム信号１０８でア
ドレスインクリメント回路３０２においてアドレスがＡ
＋１番地にインクリメントされ、これがメモリアドレス
信号３０６として第２内蔵メモリ部４０８へ出力され
る。
ドレスインクリメント回路３０２においてアドレスがＡ
＋１番地にインクリメントされ、これがメモリアドレス
信号３０６として第２内蔵メモリ部４０８へ出力され
る。
【００８１】次に、３発目のフレーム信号１０８が入力
されると、２番目の１６ビットデータ２０１−３がデー
タ保持回路３０３に保持され、この保持データ２０１−
３がメモリデータ３０７として、第２内蔵メモリ部４０
８のＡ＋１番地の記憶領域に格納され、同時に、アドレ
スインクリメント回路３０２においてアドレスがインク
リメントされ、これがメモリアドレス信号３０６として
第２内蔵メモリ部４０８へ出力される。
されると、２番目の１６ビットデータ２０１−３がデー
タ保持回路３０３に保持され、この保持データ２０１−
３がメモリデータ３０７として、第２内蔵メモリ部４０
８のＡ＋１番地の記憶領域に格納され、同時に、アドレ
スインクリメント回路３０２においてアドレスがインク
リメントされ、これがメモリアドレス信号３０６として
第２内蔵メモリ部４０８へ出力される。
【００８２】そして、ｎ発目のフレーム信号１０８が入
力されると、ｎ−１番目の１６ビットデータ２０１−ｎ
がデータ保持回路３０３に保持され、この保持データ２
０１−ｎがメモリデータ３０７として、第２内蔵メモリ
部４０８のＡ＋（ｎ−２）番地の記憶領域に格納され、
同時に、アドレスインクリメント回路３０２においてア
ドレスがインクリメントされ、これがメモリアドレス信
号３０６として第２内蔵メモリ部４０８へ出力される。
力されると、ｎ−１番目の１６ビットデータ２０１−ｎ
がデータ保持回路３０３に保持され、この保持データ２
０１−ｎがメモリデータ３０７として、第２内蔵メモリ
部４０８のＡ＋（ｎ−２）番地の記憶領域に格納され、
同時に、アドレスインクリメント回路３０２においてア
ドレスがインクリメントされ、これがメモリアドレス信
号３０６として第２内蔵メモリ部４０８へ出力される。
【００８３】このように、実施の形態２のメモリアクセ
スシステム４００によれば、ＤＰＰを備える第１及び第
２信号処理プロセッサ部４０１，４０２に、メモリ部４
０６，４０８及びアドレス制御部４０５，４０７を内蔵
し、第１信号処理プロセッサ部４０１と第２信号処理プ
ロセッサ部４０２間でデータ転送を行う場合に、実施の
形態１で説明したと同様に、ＤＰＰから出力されたデー
タを、外部Ｉ／Ｏ部４０３へのアクセスに関係なく、ア
ドレス制御部４０７を介してメモリ部４０８に転送する
ようにした。
スシステム４００によれば、ＤＰＰを備える第１及び第
２信号処理プロセッサ部４０１，４０２に、メモリ部４
０６，４０８及びアドレス制御部４０５，４０７を内蔵
し、第１信号処理プロセッサ部４０１と第２信号処理プ
ロセッサ部４０２間でデータ転送を行う場合に、実施の
形態１で説明したと同様に、ＤＰＰから出力されたデー
タを、外部Ｉ／Ｏ部４０３へのアクセスに関係なく、ア
ドレス制御部４０７を介してメモリ部４０８に転送する
ようにした。
【００８４】これによって、信号処理プロセッサ部４０
１，４０２間でのデータ転送を、スループットを下げる
ことなくメモリ部４０８を介して行うことができる。
１，４０２間でのデータ転送を、スループットを下げる
ことなくメモリ部４０８を介して行うことができる。
【００８５】また、アドレス制御部４０５，４０７及び
メモリ部４０６，４０８がプロセッサ４０１，４０２に
内蔵されているので、システム全体のコスト及び部品点
数の低減並びにシステムが構成される同一基板内の部品
占有率を減少させることができる。
メモリ部４０６，４０８がプロセッサ４０１，４０２に
内蔵されているので、システム全体のコスト及び部品点
数の低減並びにシステムが構成される同一基板内の部品
占有率を減少させることができる。
【００８６】また、プロセッサ内部クロックにて動作が
可能のため、より高速のメモリアクセスが可能となる。
可能のため、より高速のメモリアクセスが可能となる。
【００８７】（実施の形態３）図５は、本発明の実施の
形態３に係るメモリアクセスシステムの構成を示すブロ
ック図である。
形態３に係るメモリアクセスシステムの構成を示すブロ
ック図である。
【００８８】この図５に示す実施の形態３のメモリアク
セスシステム５００は、移動体通信システムの基地局又
は交換局における通信制御システム等に適用されるもの
であり、実施の形態１で説明したＤＰＰを有する信号処
理プロセッサ部５０１及び１５個の第１〜第１５信号処
理プロセッサ部５０２，５０３と、外部Ｉ／Ｏ部５０４
及び第１〜第１５外部Ｉ／Ｏ部５０５，５０６とを備え
て構成され、信号処理プロセッサ部５０１は、アドレス
制御部５０７及び内蔵メモリ部５０８を備え、他の第１
〜第１５信号処理プロセッサ部５０２，５０３も同様
に、第１〜第１５アドレス制御部５０９，５１１及び第
１〜第１５内蔵メモリ部５１０，５１２を備えて構成さ
れている。
セスシステム５００は、移動体通信システムの基地局又
は交換局における通信制御システム等に適用されるもの
であり、実施の形態１で説明したＤＰＰを有する信号処
理プロセッサ部５０１及び１５個の第１〜第１５信号処
理プロセッサ部５０２，５０３と、外部Ｉ／Ｏ部５０４
及び第１〜第１５外部Ｉ／Ｏ部５０５，５０６とを備え
て構成され、信号処理プロセッサ部５０１は、アドレス
制御部５０７及び内蔵メモリ部５０８を備え、他の第１
〜第１５信号処理プロセッサ部５０２，５０３も同様
に、第１〜第１５アドレス制御部５０９，５１１及び第
１〜第１５内蔵メモリ部５１０，５１２を備えて構成さ
れている。
【００８９】信号処理プロセッサ部５０１には、第１〜
第１５信号処理プロセッサ部５０２，５０３が並列に接
続されている。これは、信号処理プロセッサ部５０１の
ＤＰＰに第１〜第１５信号処理プロセッサ部５０２，５
０３の第１〜第１５アドレス制御部５０９，５１１を接
続することによって行われている。
第１５信号処理プロセッサ部５０２，５０３が並列に接
続されている。これは、信号処理プロセッサ部５０１の
ＤＰＰに第１〜第１５信号処理プロセッサ部５０２，５
０３の第１〜第１５アドレス制御部５０９，５１１を接
続することによって行われている。
【００９０】このような構成において、信号処理プロセ
ッサ部５０１から第１〜第１５信号処理プロセッサ部５
０２，５０３毎にアクセスをするには、チップセレクト
信号を持たして行えばよい。
ッサ部５０１から第１〜第１５信号処理プロセッサ部５
０２，５０３毎にアクセスをするには、チップセレクト
信号を持たして行えばよい。
【００９１】しかし、各信号処理プロセッサ５０１〜５
０３のピン数増加を防ぐため、転送するデータ１０７の
電文フォーマットを利用し、自由に第１〜第１５信号処
理プロセッサ部５０２，５０３にアクセスするようにし
た。
０３のピン数増加を防ぐため、転送するデータ１０７の
電文フォーマットを利用し、自由に第１〜第１５信号処
理プロセッサ部５０２，５０３にアクセスするようにし
た。
【００９２】これは、図６に符号６０１で示すように、
データ１０７の先頭に上記したリード／ライト制御情報
Ｒ／＊Ｗと共に、自信号処理プロセッサ部５０１以外の
各信号処理プロセッサ番号Ｎｏ１〜Ｎｏ１５を格納す
る。
データ１０７の先頭に上記したリード／ライト制御情報
Ｒ／＊Ｗと共に、自信号処理プロセッサ部５０１以外の
各信号処理プロセッサ番号Ｎｏ１〜Ｎｏ１５を格納す
る。
【００９３】この例では１データ幅が１６ビットなの
で、先頭ビットをリード／ライト制御情報Ｒ／＊Ｗに対
応付け、他の１５ビットを信号処理プロセッサ番号Ｎｏ
１〜Ｎｏ１５に対応づけてある。
で、先頭ビットをリード／ライト制御情報Ｒ／＊Ｗに対
応付け、他の１５ビットを信号処理プロセッサ番号Ｎｏ
１〜Ｎｏ１５に対応づけてある。
【００９４】信号処理プロセッサ番号Ｎｏ１〜Ｎｏ１５
は、予め各信号処理プロセッサ５０１〜５０３におい
て、任意にハードウェア又はソフトウェアで設定できる
仕様となっている。
は、予め各信号処理プロセッサ５０１〜５０３におい
て、任意にハードウェア又はソフトウェアで設定できる
仕様となっている。
【００９５】そして、アドレスポインタ信号１０６の立
ち上がり時に、対象となる信号処理プロセッサ番号（例
えばＮｏ１）が対応づけられたビットがアクティブ（例
えば「１」）ならば、該当する第１信号処理プロセッサ
５０２の第１アドレス制御部５０９が、次のフレーム信
号１０８の立ち上がりにて第１内蔵メモリ部５１０の先
頭アドレス６０２を認識し、実施の形態１で説明したよ
うに、各データ６０３−１〜６０３−ｎを第１内蔵メモ
リ部５１０にアクセスする。
ち上がり時に、対象となる信号処理プロセッサ番号（例
えばＮｏ１）が対応づけられたビットがアクティブ（例
えば「１」）ならば、該当する第１信号処理プロセッサ
５０２の第１アドレス制御部５０９が、次のフレーム信
号１０８の立ち上がりにて第１内蔵メモリ部５１０の先
頭アドレス６０２を認識し、実施の形態１で説明したよ
うに、各データ６０３−１〜６０３−ｎを第１内蔵メモ
リ部５１０にアクセスする。
【００９６】この他、信号処理プロセッサ番号Ｎｏ１〜
Ｎｏ１５の最終ビットを、全信号処理プロセッサ５０
２，５０３の選択をできる仕様にしておけば、同報転送
も可能となる。
Ｎｏ１５の最終ビットを、全信号処理プロセッサ５０
２，５０３の選択をできる仕様にしておけば、同報転送
も可能となる。
【００９７】このように、実施の形態２のメモリアクセ
スシステム４００によれば、ＤＰＰを備える各信号処理
プロセッサ部５０１〜５０３に、メモリ部５０８，５１
０，５１２及びアドレス制御部５０７，５０９，５１１
を内蔵し、信号処理プロセッサ部５０１のＤＰＰに第１
〜第１５信号処理プロセッサ部５０２，５０３の第１〜
第１５アドレス制御部５０９，５１１を接続することに
よって、信号処理プロセッサ部５０１に、第１〜第１５
信号処理プロセッサ部５０２，５０３を並列に接続し、
信号処理プロセッサ部５０１のＤＰＰからチップセレク
ト信号で、何れかの第１〜第１５信号処理プロセッサ部
５０２，５０３を選択した後、外部Ｉ／Ｏ部５０４への
アクセスに関係なく、アドレス制御部５０９又は５１１
を介しててデータをその内蔵メモリ部５１０，５１２に
転送するようにした。
スシステム４００によれば、ＤＰＰを備える各信号処理
プロセッサ部５０１〜５０３に、メモリ部５０８，５１
０，５１２及びアドレス制御部５０７，５０９，５１１
を内蔵し、信号処理プロセッサ部５０１のＤＰＰに第１
〜第１５信号処理プロセッサ部５０２，５０３の第１〜
第１５アドレス制御部５０９，５１１を接続することに
よって、信号処理プロセッサ部５０１に、第１〜第１５
信号処理プロセッサ部５０２，５０３を並列に接続し、
信号処理プロセッサ部５０１のＤＰＰからチップセレク
ト信号で、何れかの第１〜第１５信号処理プロセッサ部
５０２，５０３を選択した後、外部Ｉ／Ｏ部５０４への
アクセスに関係なく、アドレス制御部５０９又は５１１
を介しててデータをその内蔵メモリ部５１０，５１２に
転送するようにした。
【００９８】これによって、１つの信号処理プロセッサ
部５０１と、複数の信号処理プロセッサ部５０２又は５
０３との間でのデータ転送を、スループットを下げるこ
となくメモリ部５０９又は５１１を介して行うことがで
きる。
部５０１と、複数の信号処理プロセッサ部５０２又は５
０３との間でのデータ転送を、スループットを下げるこ
となくメモリ部５０９又は５１１を介して行うことがで
きる。
【００９９】また、メモリ部５０８，５１０，５１２及
びアドレス制御部５０７，５０９，５１１がプロセッサ
５０１〜５０３に内蔵されているので、システム全体の
コスト及び部品点数の低減並びにシステムが構成される
同一基板内の部品占有率を減少させることができる。
びアドレス制御部５０７，５０９，５１１がプロセッサ
５０１〜５０３に内蔵されているので、システム全体の
コスト及び部品点数の低減並びにシステムが構成される
同一基板内の部品占有率を減少させることができる。
【０１００】また、チップセレクト信号を用いる代わり
に、ＤＰＰから出力されるデータ１０７の先頭に、リー
ド／ライト制御情報Ｒ／＊Ｗと信号処理プロセッサ番号
Ｎｏ１〜Ｎｏ１５を格納し、この信号処理プロセッサ番
号Ｎｏ１〜Ｎｏ１５で第１〜第１５信号処理プロセッサ
部５０２，５０３を選択しながらデータの転送を行うよ
うにしたので、チップセレクト信号端子が不要となる
分、各信号処理プロセッサ５０１〜５０３のピン数を減
少させることができる。
に、ＤＰＰから出力されるデータ１０７の先頭に、リー
ド／ライト制御情報Ｒ／＊Ｗと信号処理プロセッサ番号
Ｎｏ１〜Ｎｏ１５を格納し、この信号処理プロセッサ番
号Ｎｏ１〜Ｎｏ１５で第１〜第１５信号処理プロセッサ
部５０２，５０３を選択しながらデータの転送を行うよ
うにしたので、チップセレクト信号端子が不要となる
分、各信号処理プロセッサ５０１〜５０３のピン数を減
少させることができる。
【０１０１】
【発明の効果】以上説明したように、本発明によれば、
外部メモリ部へのアクセス時間の短縮及び他の信号処理
部への転送スループットを向上させることによってシス
テム全体の処理能力を向上させることができ、また、シ
ステム全体のコスト及び部品点数の低減並びにシステム
が構成される同一基板内の部品占有率を減少させること
ができる。
外部メモリ部へのアクセス時間の短縮及び他の信号処理
部への転送スループットを向上させることによってシス
テム全体の処理能力を向上させることができ、また、シ
ステム全体のコスト及び部品点数の低減並びにシステム
が構成される同一基板内の部品占有率を減少させること
ができる。
【図１】本発明の実施の形態１に係るメモリアクセスシ
ステムの構成を示すブロック図
ステムの構成を示すブロック図
【図２】実施の形態１に係るメモリアクセスシステムに
おけるアドレス制御部の構成を示す説明図
おけるアドレス制御部の構成を示す説明図
【図３】実施の形態１に係るメモリアクセスシステムの
におけるダイレクトパラレルポートから出力されるフレ
ーム信号、アドレスポインタ信号及びデータの説明図
におけるダイレクトパラレルポートから出力されるフレ
ーム信号、アドレスポインタ信号及びデータの説明図
【図４】本発明の実施の形態２に係るメモリアクセスシ
ステムの構成を示すブロック図
ステムの構成を示すブロック図
【図５】本発明の実施の形態３に係るメモリアクセスシ
ステムの構成を示すブロック図
ステムの構成を示すブロック図
【図６】実施の形態３に係るメモリアクセスシステムの
におけるダイレクトパラレルポートから出力されるフレ
ーム信号、アドレスポインタ信号及びデータの説明図
におけるダイレクトパラレルポートから出力されるフレ
ーム信号、アドレスポインタ信号及びデータの説明図
【図７】従来のメモリアクセスシステムの構成を示すブ
ロック図
ロック図
１００，４００，５００ メモリアクセスシステム １０１，４０１，４０２，５０１，５０２，５０３ 信
号処理プロセッサ部 １０２，４０３，４０４，５０４，５０５，５０６ 外
部Ｉ／Ｏ部 １０３，４０５，４０７，５０７，５０９，５１１ ア
ドレス制御部 １０４，１０５ 外部メモリ部 １０６ アドレスポインタ信号 １０７ データ １０８ フレーム信号 ３０１ アドレスポインタ回路 ３０２ アドレスインクリメント回路 ３０３ データ保持回路 ３０４ チップイネーブル信号 ３０５ リード／ライト信号 ４０６，４０８，５０８，５１０，５１２ 内蔵メモリ
部
号処理プロセッサ部 １０２，４０３，４０４，５０４，５０５，５０６ 外
部Ｉ／Ｏ部 １０３，４０５，４０７，５０７，５０９，５１１ ア
ドレス制御部 １０４，１０５ 外部メモリ部 １０６ アドレスポインタ信号 １０７ データ １０８ フレーム信号 ３０１ アドレスポインタ回路 ３０２ アドレスインクリメント回路 ３０３ データ保持回路 ３０４ チップイネーブル信号 ３０５ リード／ライト信号 ４０６，４０８，５０８，５１０，５１２ 内蔵メモリ
部
Claims (17)
- 【請求項１】 データにアドレスを多重化して転送し、
この転送毎にフレーム信号を発生すると共に、任意タイ
ミングの前記フレーム信号に同期して前記アドレスを指
定するポインタ信号を発生する専用ポートを備えたプロ
セッサと、記憶手段と、前記ポインタ信号に応じて前記
アドレスを保持し、この保持されたアドレスを前記フレ
ーム信号に同期してインクリメントし、このインクリメ
ントされたアドレスが示す前記記憶手段の記憶領域に、
前記フレーム信号に同期して前記データを格納する制御
手段と、を具備することを特徴とするメモリアクセスシ
ステム。 - 【請求項２】 専用ポートは、ダイレクトパラレルポー
トであることを特徴とする請求項１記載のメモリアクセ
スシステム。 - 【請求項３】 データに多重化されるアドレスの先頭
に、データのリード／ライト情報を挿入し、前記制御手
段が、前記アドレスの保持時に、前記リード／ライト情
報を記憶手段へ出力することを特徴とする請求項１又は
請求項２記載のメモリアクセスシステム。 - 【請求項４】 記憶手段が複数存在する場合、制御手段
は、アドレスの保持時に、前記複数の記憶手段の何れか
にチップイネーブル信号を出力することを特徴とする請
求項１乃至請求項３のいずれかに記載のメモリアクセス
システム。 - 【請求項５】 データにアドレスを多重化して転送し、
この転送毎にフレーム信号を発生すると共に、任意タイ
ミングの前記フレーム信号に同期して前記アドレスを指
定するポインタ信号を発生する専用ポートと、記憶手段
と、前記ポインタ信号に応じて前記アドレスを保持し、
この保持されたアドレスを前記フレーム信号に同期して
インクリメントし、このインクリメントされたアドレス
が示す前記記憶手段の記憶領域に、前記フレーム信号に
同期して前記データを格納する制御手段とを備える複数
のプロセッサを具備し、一方のプロセッサの専用ポート
と他方のプロセッサの制御手段とを接続したことを特徴
とするメモリアクセスシステム。 - 【請求項６】 複数のプロセッサは、チップセレクト信
号を発生する機能を具備し、１つのプロセッサの前記専
用ポートに複数のプロセッサの制御手段を並列に接続
し、この並列接続されたプロセッサの中から、前記１つ
のプロセッサの前記チップセレクト信号で任意のプロセ
ッサを選択し、この選択されたプロセッサの記憶手段に
前記制御手段を介してデータを転送して格納することを
特徴とする請求項５記載のメモリアクセスシステム。 - 【請求項７】 複数のプロセッサは、専用ポートから出
力されるデータの先頭に複数のプロセッサの個々に対応
づけられた符号を挿入し、この符号をプロセッサ選択の
ためのアクティブ状態とする機能を具備し、１つのプロ
セッサの前記専用ポートに複数のプロセッサの制御手段
を並列に接続し、この並列接続されたプロセッサの中か
ら、前記１つのプロセッサの前記専用ポートから出力さ
れる前記アクティブ状態の符号に対応するプロセッサを
選択し、この選択されたプロセッサの記憶手段に前記制
御手段を介してデータを転送して格納することを特徴と
する請求項５記載のメモリアクセスシステム。 - 【請求項８】 符号に、前記並列接続された全プロセッ
サを選択する全選択符号を隣接して配置し、前記全選択
符号がアクティブ状態の場合に前記全プロセッサを選択
することを特徴とする請求項７記載のメモリアクセスシ
ステム。 - 【請求項９】 プロセッサが、ディジタル信号処理プロ
セッサであることを特徴とする請求項１から請求項８い
ずれかに記載のメモリアクセスシステム。 - 【請求項１０】 請求項１から請求項４いずれかに記載
のメモリアクセスシステムを具備することを特徴とする
移動局装置。 - 【請求項１１】 請求項１から請求項９いずれかに記載
のメモリアクセスシステムを具備することを特徴とする
基地局装置。 - 【請求項１２】 請求項１から請求項９いずれかに記載
のメモリアクセスシステムを具備することを特徴とする
交換局装置。 - 【請求項１３】 請求項１０記載の移動局装置、請求項
１１記載の基地局装置及び請求項１２記載の交換局装置
を具備することを特徴とする移動体通信システム。 - 【請求項１４】 先頭にリード／ライト情報が付けられ
たアドレスをデータに多重化して転送し、この転送毎に
フレーム信号を発生すると共に、任意タイミングの前記
フレーム信号に同期して前記アドレスを指定するポイン
タ信号を発生する専用ポートをプロセッサに備え、前記
プロセッサと記憶手段との間に接続された制御手段によ
って、前記専用ポートから出力されるポインタ信号に応
じて前記アドレスを保持し、この保持時に、前記リード
／ライト情報を記憶手段へ出力すると共に、前記保持さ
れたアドレスを前記フレーム信号に同期してインクリメ
ントし、このインクリメントされたアドレスが示す前記
記憶手段の記憶領域とデータアクセスを行うように制御
することを特徴とするメモリアクセス方法。 - 【請求項１５】 先頭にリード／ライト情報が付けられ
たアドレスをデータに多重化して転送し、この転送毎に
フレーム信号を発生すると共に、任意タイミングの前記
フレーム信号に同期して前記アドレスを指定するポイン
タ信号を発生する専用ポートと、記憶手段と、前記ポイ
ンタ信号に応じて前記アドレスを保持し、この保持され
たアドレスを前記フレーム信号に同期してインクリメン
トし、このインクリメントされたアドレスが示す前記記
憶手段の記憶領域と、前記リード／ライト情報に応じた
データアクセスを行う制御手段とプロセッサ間のメモリ
アクセス方法であって、一方のプロセッサの専用ポート
と他方のプロセッサの制御手段とを接続してデータアク
セスを行うことを特徴とするメモリアクセス方法。 - 【請求項１６】 １つのプロセッサの専用ポートに複数
のプロセッサの制御手段を並列に接続し、前記１つのプ
ロセッサからチップセレクト信号を生成することによっ
て、前記並列接続されたプロセッサの中から任意のプロ
セッサを選択し、この選択されたプロセッサの記憶手段
に前記制御手段を介してデータアクセスを行うことを特
徴とする請求項１５記載のメモリアクセス方法。 - 【請求項１７】 １つのプロセッサの専用ポートに複数
のプロセッサの制御手段を並列に接続し、前記１つのプ
ロセッサの専用ポートから出力されるデータの先頭に、
前記並列接続されたプロセッサの個々に対応づけられた
符号を挿入し、この符号をプロセッサ選択のためのアク
ティブ状態とし、このアクティブ状態の符号に対応する
プロセッサを前記並列接続されたプロセッサの中から選
択し、この選択されたプロセッサの記憶手段に前記制御
手段を介してデータアクセスを行うことを特徴とする請
求項１５記載のメモリアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11208720A JP2001034573A (ja) | 1999-07-23 | 1999-07-23 | メモリアクセスシステム及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11208720A JP2001034573A (ja) | 1999-07-23 | 1999-07-23 | メモリアクセスシステム及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001034573A true JP2001034573A (ja) | 2001-02-09 |
Family
ID=16560977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11208720A Pending JP2001034573A (ja) | 1999-07-23 | 1999-07-23 | メモリアクセスシステム及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001034573A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008123531A (ja) * | 2007-11-21 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US7757062B2 (en) | 2006-03-13 | 2010-07-13 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
| US8989242B2 (en) | 2011-02-10 | 2015-03-24 | Nec Corporation | Encoding/decoding processor and wireless communication apparatus |
-
1999
- 1999-07-23 JP JP11208720A patent/JP2001034573A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7757062B2 (en) | 2006-03-13 | 2010-07-13 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
| US8086814B2 (en) | 2006-03-13 | 2011-12-27 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
| JP2008123531A (ja) * | 2007-11-21 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP4667443B2 (ja) * | 2007-11-21 | 2011-04-13 | パナソニック株式会社 | 半導体集積回路装置 |
| US8989242B2 (en) | 2011-02-10 | 2015-03-24 | Nec Corporation | Encoding/decoding processor and wireless communication apparatus |
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