KR100272503B1

KR100272503B1 - 고속테스트기능의램버스주문형집적회로및그를이용한테스트방법

Info

Publication number: KR100272503B1
Application number: KR1019980002330A
Authority: KR
Inventors: 배정환
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-01-26
Filing date: 1998-01-26
Publication date: 2000-11-15
Also published as: US6182254B1; KR19990066413A; JPH11265920A; JP3368219B2

Abstract

본 발명은 램버스 ASIC(Application specific Integrated Circuit)에서 저주파수 테스트 시스템을 이용하여 500MHz 이상의 고속 테스트를 실현한 고속 테스트 기능의 램버스 주문형 집적 회로 및 이를 이용한 테스트 방법에 관한 것으로, 그 고속 테스트 기능의 램버스 주문형 집적 회로는 제 1 의 데이터 입출력 속도를 갖는 RAC을 포함하고 마스타 디바이스로 구성되는 램버스 ASIC 칩과,슬레이브 디바이스로 구성되는 램버스 DRAM과,램버스 ASIC 칩에 각각의 I/O 핀들을 제 1의 데이터 입출력 속도보다 낮은 제 2의 속도로 데이터를 드라이브하거나 비교하는 테스트 컴패레이터와,상기 테스트 컴패레이터의 주파수 제어에 의해 데이터의 라이트 및 리드시에 동작 클럭을 가변하여 상기 램버스 ASIC 칩의 RAC으로 클럭을 공급하는 동작 클럭 공급부와,상기 테스트 컴패레이터에 의해 램버스 DRAM에 최초 데이터를 라이트할 때, 또 이 데이터들을 다시 리드 할 때 이 신호들을 일시 저장 비교하여 데이터의 입출력의 이상 여부에 관한 신호를 상기 테스트 컴패레이터로 출력하는 테스트 로직부를 포함하여 구성된다.

Description

고속 테스트 기능의 램버스 주문형 집적 회로 및 그를 이용한 테스트 방법{RAMBUS ASIC HAVING HIGH SPEED TESTING FUNCTION AND TESTING METHOD THEREOF}

본 발명은 램버스 ASIC(Application specific Integrated Circuit)에 관한 것으로, 특히 저주파수 테스트 시스템을 이용하여 500MHz 이상의 고속 테스트를 실현한 고속 테스트 기능의 램버스 주문형 집적 회로 및 이를 이용한 테스트 방법에 관한 것이다.

이하, 첨부된 도면을 참고하여 종래 기술의 RAC(Rambus ASIC Cell)에 관하여 설명하면 다음과 같다.

도 1은 램버스 메모리의 기본 시스템 구성도 및 동작 타이밍도이고, 도 2는 종래 기술의 램버스 ASIC 칩 및 테스트 회로의 구성도이다.

도 1은 램버스 메모리의 기본 시스템의 구성을 나타낸 것으로 크게 마스타 디바이스,램버스 채널, 슬레이브 디바이스로 구성된다.

즉, 마스타 디바이스로 ASIC 코아(3) 그리고 램버스 인터페이스(4)가 구성되는 ASIC 칩(1)을, 슬레이브 디바이스로 램버스 인터페이스(5) 그리고 DRAM 코아(6)가 구성되는 RDRAM 칩(2)을 채택한 것이다.

여기서, RDRAM 칩(2)과 ASIC 칩(1)의 램버스 인터페이스(4)(5)간의 데이터 입출력은 고속으로 이루어지고, ASIC 칩(1)의 ASIC 코아(3)에서는 데이터 입출력이 저속으로 이루어진다.

마스터 디바이스는 일반적인 ASIC 칩들 즉, RDRAM과 고속의 데이터 입출력을 위하여 램버스 인터페이스부인 램버스 ASIC 셀(RAC)을 갖는다.

이와 같이 마스터 디바이스에 있는 RAC만이 RDRAM에 대하여 트랜스액션 리퀘스트(Transaction Request)를 할 수 있다.

마스터 디바이스로는 일반적인 ASIC 디바이스,메모리 컨트롤러,그래픽 엔진,마이크로프로세서 등이 될 수 있다.

슬레이브 디바이스는 마스터 디바이스의 RAC으로 부터의 리퀘스트에 대하여 항상 응답한다.

이와 같은 기본 구성을 갖는 램버스 메모리 시스템의 동작 테스트에 관하여 설명하면 다음과 같다.

도 2에서와 같이, 램버스 ASIC 칩(10)에 하이 스피드 테스트 이큅먼트 시스템(High Speed Test Equipment System)(20)을 구성하여 램버스 메모리 시스템의 동작 테스트가 이루어진다.

즉, 램버스 ASIC 칩(10)에 각각의 I/O 핀들을 500MHz 이상의 속도로 데이터를 드라이브하거나 비교할 수 있는 하이 스피드 테스트 이큅먼트 시스템(High Speed Test Equipment System)(20)을 구성한 것이다.

상기 하이 스피드 테스트 이큅먼트 시스템(20)의 데이터 드라이버에서 램버스 ASIC 칩(10)의 ASIC 코아(11)를 동작시키기 위한 테스트 패턴을 ASIC 코아 입력핀들을 통하여 인가시키고, ASIC 코아(11)로부터 RAC(Rambus ASIC Cell)(12)을 통하여 500 MHz이상의 속도로 데이터를 출력한다.

RAC(12)을 통하여 출력되는 500MHz 이상의 데이터는 하이 스피드 테스트 이큅먼트 시스템(20)의 비교 채널을 통하여 입력된다. 그리고 입력된 데이터는 하이 스피드 테스트 이큅먼트 시스템(20)의 메모리에 저장된 기대 패턴 데이터(Expected Pattern Data)와 비교되어 테스트된다.

이와 같은 테스트 방법을 통하여 램버스 ASIC 칩(10)이 RAC(12)를 통하여 500MHz 이상의 데이터를 출력할 수 있는지의 여부를 판단하는 하이 스피드 입출력 테스트가 진행된다.

이와 같은 종래 기술의 램버스 ASIC 칩의 테스트에는 다음과 같은 문제점이 있다.

램버스 ASIC 칩의 RAC 동작 속도가 빨라짐에 따라 이에 상응하는 고속의 테스트 시스템이 요구되는데, 이는 램버스 ASIC 칩의 양상 테스트시에 비용 측면에서 불리하여 가격 경쟁력이 저하되는 문제점이 있다.

본 발명은 이와 같은 종래 기술의 램버스 ASIC 칩의 문제점을 해결하기 위한 것으로, 저주파수 테스트 시스템을 이용하여 500MHz 이상의 고속 테스트를 실현한 고속 테스트 기능의 램버스 주문형 집적 회로 및 이를 이용한 테스트 방법을 제공하는데 그 목적이 있다.

도 1은 램버스 메모리의 기본 시스템 구성도 및 동작 타이밍도

도 2는 종래 기술의 램버스 ASIC 칩 및 테스트 회로의 구성도

도 3은 본 발명에 따른 램버스 ASIC 칩 및 테스트 회로의 구성도

도 4는 본 발명의 실시예에 따른 램버스 ASIC 칩의 테스트 로직 구성도

도 5는 본 발명에 따른 램버스 ASIC 칩의 테스트 방법을 나타낸 플로우 차트

도면의 주요부분에 대한 부호의 설명

31. 램버스 ASIC 칩 32. 테스트 컴패레이터

33. 램버스 DRAM 34. 동작 클럭 공급부

35. 테스트 로직부

저주파수 테스트 시스템을 이용하여 500MHz 이상의 고속 테스트를 실현한 본 발명의 고속 테스트 기능의 램버스 주문형 집적 회로는 제 1 의 데이터 입출력 속도를 갖는 RAC을 포함하고 마스타 디바이스로 구성되는 램버스 ASIC 칩과,슬레이브 디바이스로 구성되는 램버스 DRAM과,램버스 ASIC 칩에 각각의 I/O 핀들을 제 1의 데이터 입출력 속도보다 낮은 제 2의 속도로 데이터를 드라이브하거나 비교하는 테스트 컴패레이터와,상기 테스트 컴패레이터의 주파수 제어에 의해 데이터의 라이트 및 리드시에 동작 클럭을 가변하여 상기 램버스 ASIC 칩의 RAC으로 클럭을 공급하는 동작 클럭 공급부와,상기 테스트 컴패레이터에 의해 램버스 DRAM에 최초 데이터를 라이트할 때, 또 이 데이터들을 다시 리드 할 때 이 신호들을 일시 저장 비교하여 데이터의 입출력의 이상 여부에 관한 신호를 상기 테스트 컴패레이터로 출력하는 테스트 로직부를 포함하여 이루어지는 것을 특징으로 하고, 본 발명의 고속 테스트 기능의 램버스 주문형 집적 회로의 테스트 방법은 테스트 컴패레이터의 제어에 의해 동작 클럭을 RAC의 최대 동작 속도에 맞추어 세팅하는 단계와,슬레이브 디바이스에 임의의 데이터를 라이트 하고,라이트되는 데이터를 압축하여 테스트 로직부에 저장하는 단계와,상기 슬레이브 디바이스에 라이트된 데이터를 다시 읽어 내어 이를 압축하여 테스트 로직부에 저장하는 단계와,상기 테스트 로직부에 저장된 라이트 데이터와 읽어낸 데이터를 비교하는 단계와,비교 결과 저장된 두 데이터값이 동일하다면 RAC을 통한 데이터 입출력이 정상적인 것으로 이루어진 것으로 판단하는 단계와,반대로 비교 결과 두 데이터가 동일하지 않다면 RAC의 최소 처리 속도가 세팅된 동작 클럭보다 크거나 같은지를 비교하는 단계와,만약 비교 결과가 같지 않다면 RAC을 통한 데이터 입출력이 비정상적으로 이루어진 것으로 판단하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명의 램버스 메모리에 관하여 상세히 설명하면 다음과 같다.

도 3은 본 발명에 따른 램버스 ASIC 칩 및 테스트 회로의 구성도이고, 도 4는 본 발명의 실시예에 따른 램버스 ASIC 칩의 테스트 로직 구성도이다.

그리고 도 5는 본 발명에 따른 램버스 ASIC 칩의 테스트 방법을 나타낸 플로우 차트이다.

본 발명은 마스타 디바이스와 슬레이브 디바이스 그리고 마스타 디바이스와 슬레이브 디바이스를 연결하는 램버스 채널로 구성되는 램버스 메모리 시스템의 마스타 디바이스들의 고속 데이터 입출력 기능을 효율적으로 테스트하기 위한 것이다.

즉, 본 발명은 램버스 ASIC 칩에 테스트 로직부(35)를 구성하여 동작 테스트를 용이하게 할 수 있도록한 것으로 그 구성은 다음과 같다.

먼저, 테스트 로직부(35)를 포함하고 마스타 디바이스로 구성되는 램버스 ASIC 칩(31)과, 슬레이브 디바이스로 구성되는 램버스 DRAM(33)과, 램버스 ASIC 칩(31)에 각각의 I/O 핀들을 100MHz의 속도로 데이터를 드라이브하거나 비교하는 테스트 컴패레이터(32)로 크게 구성된다.

여기서, 상기 테스트 컴패레이터(32)의 주파수 제어에 의해 동작 클럭을 250Mhz ~ 350Mhz의 사이에서 가변하여 상기 램버스 ASIC 칩(31)의 RAC으로 클럭을 공급하는 동작 클럭 공급부(34)를 포함한다.

상기 테스트 컴패레이터(32)는 100Mhz의 저속 입출력 속도를 갖는 데이터 드라이버 및 비교 채널로 구성되고 램버스 ASIC 칩(31)에 전류를 공급하는 전류 공급원을 포함한다.

램버스 ASIC 칩(31)은 상기한 테스트 로직부(35)이외에 ASIC 코아(38),트랜스미트 FIFO(36),리시브 FIFO(37),RAC(39) 등을 포함한다.

상기 트랜스미트 FIFO(36)는 최초 램버스 DRAM(33)에 데이터를 라이트할 때 RAC(39)을 통하여 데이터를 선입선출하는 동작을 하는 메모리이고, 리시브 FIFO(37)는 상기 램버스 DRAM(33)에 라이트된 데이터를 입출력 동작 속도를 테스트하기 위하여 RAC(39)를 통하여 읽어낸 데이터를 순차적으로 ASIC 코아(38)로 출력하는 메모리이다.

상기 테스트 로직부(35)의 상세 구성은 도 4에서와 같다.

먼저, 램버스 DRAM(33)에 최초 데이터를 라이트하기 위하여 트랜스미트되는 데이터를 압축(Compression)하고 램버스 DRAM(33)에 라이트되었다 읽혀져 리시브된 데이터를 압축하는 데이터 압축 수단(41)과, 상기 데이터 압축 수단(41)에서 압축된 트랜스미트 데이터와 리시브 데이터를 역다중화하여 출력하는 역다중화부(42)와, 상기 역다중화부(42)에서 출력되는 트랜스미트 데이터를 저장하는 트랜스미트 데이터 레지스터(43)와, 상기 역다중화부(42)에서 출력되는 리시브 데이터를 저장하는 리시브 데이터 레지스터(44)와, 상기 트랜스미트 데이터 레지스터(43)와 리시브 데이터 레지스터(44)에서 저장 출력되는 데이터를 비교하여 데이터 입출력 동작에 관한 테스트 신호를 출력하는 비교기(45)와, 상기 비교기(45)의 출력을 래치하여 데이터 입출력 동작 테스트에 관한 판단 신호를 테스트 드라이버(32)로 출력하는 플립 플롭(46)으로 구성된다.

이와 같은 본 발명의 고속 테스트 기능의 램버스 ASIC 셀의 동작 속도 테스트 방법은 다음과 같다.

도 5에서와 같이, 먼저, 테스트 컴패레이터(32)의 제어에 의해 동작 클럭 공급부(34)의 클럭을 RAC(39)의 최대 동작 속도에 맞추어 세팅한다.(clk = RAC Max.Mhz)(501S)

그리고 슬레이브 디바이스 즉, 램버스 DRAM(33)에 임의의 데이터를 라이트 하고(502S),라이트되는 데이터를 압축하여 테스트 로직부(35)의 트랜스미트 데이터 레지스터(43)에 저장한다.(503S)

이어, 상기 램버스 DRAM(33)에 라이트된 데이터를 다시 읽어 낸다.(504S)

그리고 다시 읽어낸 데이터를 압축하여 테스트 로직부(35)의 리시브 데이터 레지스터(44)에 저장한다.(505S)

이어, 상기 저장된 트랜스미트 데이터 레지스터(43),리시브 데이터 레지스터(44)에 저장된 데이터를 비교기(45)에서 비교한다.(506S)

만약, 비교 결과 두 레지스터의 저장값이 동일하다면 RAC(39)을 통한 데이터 입출력이 정상적인 것으로 이루어진 것으로 판단한다.(510S)

반대로 비교 결과 두 레지스터의 저장값이 동일하지 않다면 동작 클럭 공급부(34)의 공급 클럭 주파수를 일정 스텝만큼 낮추어 상기 테스트 과정을 반복한다.(507S)(508S)

최종적으로 두 레지스터의 저장값의 비교 결과가 같지 않다면 이 램버스 ASIC 칩(31)은 RAC(39)의 입출력 기능이 제대로 이루어지지 않는 것으로 판단하여 최종 Fail 처리한다.(511S)

이와 같은 본 발명의 램버스 ASIC 셀의 동작 속도 테스트는 저속의 테스트 드라이버를 이용하여 500Mhz 이상의 고속의 RAC 테스트를 할 수 있게 한다.

본 발명의 고속 테스트 기능의 램버스 주문형 집적 회로 및 이를 이용한 테스트 방법은 저속의 테스트 컴패레이터를 사용하여 고속의 데이터 입출력을 테스트 할수 있도록한 것으로 다음과 같은 효과가 있다.

첫째, 저속의 테스트 컴패레이터를 이용하여 500Mhz 이상의 데이터 입출력 속도를 갖는 램버스 ASIC 칩들을 테스트 할 수 있어 테스트 생산에 따른 비용을 절감시키는 효과가 있다.

둘째, RAC 스피드의 발전에 관계없이 실제의 램버스 메모리 어플리케이션 환경하에서 풀 스피드 테스트(Full Speed Test)가 가능하도록 하여 실제 양산 체제에서 테스트 장비의 적용성을 높이는 효과가 있다.

셋째, RAC 속도에 관계없이 테스트가 가능하여 최종 유저가 효율적으로 ASIC 칩의 RAC 테스트가 가능하도록하는 효과가 있다.

Claims

제 1 의 데이터 입출력 속도를 갖는 RAC을 포함하고 마스타 디바이스로 구성되는 램버스 ASIC칩과,

슬레이브 디바이스로 구성되는 램버스 DRAM과,

램버스 ASIC 칩에 각각의 I/O 핀들을 제 1의 데이터 입출력 속도보다 낮은 제 2의 속도로 데이터를 드라이브하거나 비교하는 테스트 컴패레이터와,

상기 테스터 컴패레이터의 주파수 제어에 의해 데이터의 라이트 및 리드시에 동작 클럭을 가변하여 상기 램버스 ASIC 칩의 RAC으로 클럭을 공급하는 동작 클럭공급부와,

램버스 DRAM에 최초 데이터를 라이트하기 위하여 트랜스미트되는 데이터를 압축(Compression)하고 램버스 DRAM에 라이트되었다 읽혀져 리시브된 데이터를 압축하는 데이터 압축 수단, 상기 데이터 압축 수단에서 압축된 트랜스미트 데이터와 리시브 데이터를 역다중화하여 출력하는 역다중화부, 상기 역다중화부에서 출력되는 트랜스미트 데이터를 저장하는 트랜스미트 데이터 레지스터, 상기 역다중화부에서 출력되는 리시브 데이터를 저장하는 리시브 데이터 레지스터, 상기 트랜스미트 데이터 레지스터와 리시브 데이터 레지스터에서 저장 출력되는 데이터를 비교하여 데이터 입출력 동작에 관한 테스트 신호를 출력하는 비교기, 상기 비교기의 출력을 래치하여 데이터 입출력 동작 테스트에 관한 판단 신호를 테스트 컴패레이터로 출력하는 출력하는 플립 플롭을 포함하는 테스트 로직부를 포함하여 구성되는 것을 특징으로 하는 고속 테스트 기능의 램버스 주문형 집적 회로.
테스트 컴패레이터의 제어에 의해 동작 클럭을 RAC의 최대 동작 속도에 맞추어 세팅하는 단계와,

슬레이브 디바이스에 임의의 데이터를 라이트 하고, 라이트되는 데이터를 압축하여 테스트 로직부에 저장하는 단계와,

상기 슬레이브 디바이스에 라이트된 데이터를 다시 읽어 내어 이를 압축하여 테스트 로직부에 저장하는 단계와,

상기 테스트 로직부에 저장된 라이트 데이터와 읽어낸 데이터를 비교하는 단계와,

비교 결과 저장된 두 데이터값이 동일하다면 RAC을 통한 데이터 입출력이 정상적인 것으로 이루어진 것으로 판단하는 단계와,

반대로 비교 결과 두 데이터가 동일하지 않다면 클럭공급기의 클럭 주파수를 일정 스텝만큼 낮추어 반복 테스트하고 비교 결과가 같지 않다면 RAC을 통한 데이터 입출력이 비정상적으로 이루어진 것으로 판단하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고속 테스트 기능의 램버스 주문형 집적 회로를 이용한 테스트방법.