KR20140082196A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 수신부, 신호 가공부, 먹스부, 래치부 및 클럭 선택부를 포함한다. 수신부는 복수의 패드들을 통해 각각 인가되는 복수의 입력 신호들을 수신한다. 신호 가공부는 상기 수신부를 통해 수신한 상기 복수의 입력 신호들을 각각 가공하여 복수의 내부 신호들로 출력한다. 먹스부는 입출력 선택 신호에 응답하여 상기 복수의 내부 신호들을 복수의 먹스 출력 신호들로 선택하거나, 테스트 입력 데이터 및 복수의 래치 신호들을 상기 복수의 먹스 출력 신호들로 선택한다. 래치부는 래치 클럭에 응답하여 상기 복수의 먹스 출력 신호들을 상기 복수의 래치 신호 및 최종 출력 신호로 출력한다. 클럭 선택부는 테스트 모드 신호에 응답하여 테스트 클럭 및 내부 클럭 중 어느 하나를 상기 래치 클럭으로 출력한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체에 관한 것으로, 더 상세하게는 반도체 장치의 바운더리 스캔 테스트에 관한 것이다.
최근 반도체 집적 회로 기술은 메모리와 컨트롤러를 물리적으로 하나의 칩에 집적함으로써, 메모리와 프로세서 간에 신호 전달 시 발생할 수 있는 노이즈(noise) 및 불확실성(uncertainty)을 줄일 수 있게 되었다. 이질적인 전자 회로 블록들을 단일 칩으로 집적하는 기술로는 SoC(System on a Chip)나 SiP(System in Package) 등이 사용되고 있으며, SoC나 SiP는 칩 면적의 효과적인 축소와 높은 집적이 가능하여 그 시장이 점점 확대 되고 있다.
도 1은 메모리와 프로세서를 집적시킨 일반적인 반도체 메모리 시스템의 구성도이다.
상기 반도체 메모리 시스템은 기판(10) 상에 프로세서(20) 및 메모리(30)를 실장한다. 기판(10), 프로세서(20) 및 메모리(30)는 각각 신호를 송수신하기 위한 패드(PAD)를 구비한다. 반도체 메모리 시스템에 대한 패키지가 완료되면, 반도체 메모리 시스템은 기판(10)에 외부로 노출되는 패드(PAD)를 통해서만 외부와 통신할 수 있다.
즉, 반도체 메모리 시스템이 패키지된 이후에는 외부에서 메모리를 개별적으로 접근할 수 있는 연결 통로가 없다. 따라서, 기존과 같이 메모리에 대한 직접적인 프로브 테스트 수행이 불가능 하다. 따라서 테스트를 위한 회로를 메모리 내부에 삽입하고, 상기 회로에 의한 테스트의 결과물을 기판(10)의 테스트용 패드를 통해 확인하는 테스트 방식이 도입되었다.
테스트 회로의 일 예로 바운더리 스캔 테스트(boundary scan test) 회로가 있다. 바운더리 스캔 테스트 회로는 프로세서(20)와 메모리(30) 사이의 신호 입력 경로를 검증할 수 있도록 고안된 테스트 회로로서, 예컨대 메모리 내부에 삽입될 수 있다. 바운더리 스캔 테스트를 통해 프로세서(20)와 메모리(30)의 접속 상태 불량을 확인할 수 있다. 그러나, 이러한 테스트 회로는 메모리 내에 면적을 크게 차지한다는 단점이 있다.
본 발명은 반도체 장치의 바운더리 스캔 테스트를 효율적으로 수행할 수 있는 방안을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 복수의 패드들을 통해 각각 인가되는 복수의 입력 신호들을 수신하는 수신부; 상기 수신부를 통해 수신한 상기 복수의 입력 신호들을 각각 가공하여 복수의 내부 신호들로 출력하는 신호 가공부; 입출력 선택 신호에 응답하여 상기 복수의 내부 신호들을 복수의 먹스 출력 신호들로 선택하거나, 테스트 입력 데이터 및 복수의 래치 신호들을 상기 복수의 먹스 출력 신호들로 선택하는 먹스부; 래치 클럭에 응답하여 상기 복수의 먹스 출력 신호들을 상기 복수의 래치 신호 및 최종 출력 신호로 출력하는 래치부; 및 테스트 모드 신호에 응답하여 테스트 클럭 및 내부 클럭 중 어느 하나를 상기 래치 클럭으로 출력하는 클럭 선택부를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 복수의 패드들을 통해 각각 인가되는 복수의 입력 신호들을 수신하는 수신부; 입출력 선택 신호에 응답하여 상기 수신부를 통해 수신한 상기 복수의 입력 신호들을 복수의 먹스 출력 신호들로 선택하거나, 테스트 입력 데이터 및 복수의 래치 신호들을 상기 복수의 먹스 출력 신호들로 선택하는 먹스부; 상기 복수의 먹스 출력 신호들을 각각 가공하여 복수의 내부 신호들로 출력하는 신호 가공부; 래치 클럭에 응답하여 상기 복수의 내부 신호들을 상기 복수의 래치 신호 및 최종 출력 신호로 출력하는 래치부; 및 테스트 모드 신호에 응답하여 테스트 클럭 및 내부 클럭 중 어느 하나를 상기 래치 클럭으로 출력하는 클럭 선택부를 포함한다.
본 기술에 의하면 반도체 장치의 효율적인 면적 설계가 가능하다.
도 1은 일반적인 반도체 메모리 시스템의 구성도,
도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 장치를 나타내는 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 반도체 장치의 회로도이다.
도 2는 도 1의 메모리(30) 내에 포함될 수 있는 일 구성을 나타내는 것으로, 도시되는 본 실시예는 바운더리 스캔 테스트를 수행할 수 있는 반도체 장치에 관한 것이다.
도 2의 반도체 장치는 송수신부(10), 신호 가공부(20), 먹스부(30), 래치부(40) 및 클럭 선택부(50)를 포함한다.
송수신부(10)는 테스트 클럭 수신부(11), 테스트 데이터 수신부(12), 수신부(13) 및 테스트 데이터 송신부(14)를 포함한다.
테스트 클럭 수신부(11)는 테스트 모드 신호(TM)에 응답하여 테스트 클럭 입력 패드(미도시)를 통해 테스트 클럭(SCLK)을 수신한다.
테스트 데이터 수신부(12)는 테스트 모드 신호(TM)에 응답하여 테스트 데이터 입력 패드(미도시)를 통해 테스트 입력 데이터(SDI)를 수신한다.
수신부(13)는 복수의 패드들(미도시)을 통해 각각 인가되는 복수의 입력 신호(CA, DQ<0>~DQ<2>)들을 수신한다. 예컨대, 복수의 입력 신호(CA, DQ<0>~DQ<2>)는 커맨드 신호 및 어드레스 신호(CA) 또는 입력 데이터들(DQ<0>~DQ<2>)일 수 있다.
테스트 데이터 송신부(14)는 테스트 모드 신호(TM)에 응답하여 최종 출력 신호(FO<3>)를 테스트 출력 데이터(SDO)로서 테스트 데이터 출력 패드(미도시)로 출력한다.
상기 테스트 클럭 수신부(11), 테스트 데이터 수신부(12), 수신부(13) 및 테스트 데이터 송신부(14)는 각각의 신호들을 수신하는 버퍼들(BUF1~BUF7)로 구성된다.
신호 가공부(20)는 상기 수신부(10)를 통해 수신한 상기 복수의 입력 신호들(CA, DQ<0>~DQ<2>)을 각각 가공하여 복수의 내부 신호(CO<0~>~CO<3>)로 출력한다.
신호 가공부(20)는 구체적으로 복수의 제어부(CONTROL1~CONTROL4)를 포함한다. 일 실시예로 도시된 제 1 및 제 4 제어부(CONTROL1~CONTROL4)는 대응하는 입력 신호들(CA, DQ<0>~DQ<2>)을 수신하여 미리 설정된 방식으로 가공한 후 각각 제 1 및 제 4 내부 신호(CO<0>~CO<3>)로 출력한다. 만약, 입력 신호(CA, DQ<0>~DQ<2>)가 커맨드 신호라면 제어부(CONTROL1~CONTROL4)는 커맨드 디코더(미도시)를 포함할 수 있고, 입력 신호(CA, DQ<0>~DQ<2>)가 어드레스 신호라면 제어부(CONTROL1~CONTROL4)는 어드레스 디코더(미도시)를 포함할 수 있다. 그리고, 입력 신호(CA, DQ<0>~DQ<2>)가 입력 데이터(DQ<0>~DQ<2>)라면 제어부(CONTROL1~CONTROL4)는 데이터 정렬부(미도시) 등을 포함할 수 있다.
먹스부(30)는 입출력 선택 신호(SEL)에 응답하여 복수의 내부 신호들(CO<0>~CO<3>)을 복수의 먹스 출력 신호들(MO<0>~MO<3>)로 선택하거나, 테스트 입력 데이터(SDI) 및 복수의 래치 신호들(FO<0>~FO<2>)을 복수의 먹스 출력 신호들(MO<0>~MO<3>)로 선택한다.
입출력 선택 신호(SEL)는 신호를 수신하는 모드로 동작할 것인지, 신호를 출력하는 모드로 동작할 것인지를 선택하는 신호이다. 바운더리 스캔 테스트는 먼저 병렬 입력 모드(parallel in mode) 를 거친 후, 직렬 출력 모드(serial out mode)를 수행한다. 병렬 입력 모드에서는 반도체 장치의 복수의 패드를 이용하여 일괄적으로 입력 신호를 수신하여 래치하는 동작을 수행하고, 직렬 출력 모드에서는 래치된 신호를 테스트 출력 패드를 통해 직렬로 출력하는 동작을 수행한다.
테스트 모드 신호(TM)가 비활성화 상태일 경우, 즉 반도체 장치가 노멀 동작을 수행하는 경우에 입출력 선택 신호(SEL)가 제 1 레벨을 갖는다고 가정하자. 테스트 모드 신호(TM)가 활성화된 상태, 즉 반도체 장치가 바운더리 스캔 테스트를 수행하는 경우, 우선 병렬 입력 모드 동작을 수행하기 위해 입출력 선택 신호(SEL)는 제 1 레벨을 유지한다. 이후 소정의 시간이 경과하여 입력 신호의 래치 동작이 완료된 경우, 입출력 선택 신호(SEL)가 제 2 레벨로 천이하여 직렬 출력 모드로 돌입한다.
구체적으로 먹스부(30)는 복수의 먹스들(MUX1~MUX4)을 포함한다.
제 1 먹스(MUX1)는 입출력 선택 신호(SEL)에 응답하여 테스트 입력 데이터(SDI) 및 제 1 내부 신호(CO<0>) 중 어느 하나를 제 1 먹스 출력 신호(MO<0>)로 출력한다. 즉, 제 1 레벨의 입출력 선택 신호(SEL)가 인가되면 제 1 내부 신호(CO<0>)를 제 1 먹스 출력 신호(MO<0>)로 출력하고, 제 2 레벨의 입출력 선택 신호(SEL)가 인가되면 테스트 입력 데이터(SDI)를 제 1 먹스 출력 신호(MO<0>)로 출력한다.
제 2 먹스(MUX2)는 입출력 선택 신호(SEL)에 응답하여 제 1 래치 신호(FO<0>) 및 제 2 내부 신호(CO<1>) 중 어느 하나를 제 2 먹스 출력 신호(MO<1>)로 출력한다. 즉, 제 1 레벨의 입출력 선택 신호(SEL)가 인가되면 제 2 내부 신호(CO<1>)를 제 2 먹스 출력 신호(MO<1>)로 출력하고, 제 2 레벨의 입출력 선택 신호(SEL)가 인가되면 제 1 래치 신호(FO<0>)를 제 2 먹스 출력 신호(MO<1>)로 출력한다.
제 3 먹스(MUX3)는 입출력 선택 신호(SEL)에 응답하여 제 2 래치 신호(FO<1>) 및 제 3 내부 신호(CO<2>) 중 어느 하나를 제 3 먹스 출력 신호(MO<2>)로 출력한다. 즉, 제 1 레벨의 입출력 선택 신호(SEL)가 인가되면 제 3 내부 신호(CO<2>)를 제 3 먹스 출력 신호(MO<2>)로 출력하고, 제 2 레벨의 입출력 선택 신호(SEL)가 인가되면 제 2 래치 신호(FO<1>)를 제 3 먹스 출력 신호(MO<2>)로 출력한다.
제 4 먹스(MUX4)는 입출력 선택 신호(SEL)에 응답하여 제 3 래치 신호(FO<2>) 및 제 4 내부 신호(CO<3>) 중 어느 하나를 제 4 먹스 출력 신호(MO<3>)로 출력한다. 즉, 제 1 레벨의 입출력 선택 신호(SEL)가 인가되면 제 4 내부 신호(CO<3>)를 제 4 먹스 출력 신호(MO<3>)로 출력하고, 제 2 레벨의 입출력 선택 신호(SEL)가 인가되면 제 3 래치 신호(FO<2>)를 제 4 먹스 출력 신호(MO<3>)로 출력한다.
래치부(40)는 래치 클럭(LATCLK)에 응답하여 상기 복수의 먹스 출력 신호(MO<0>~MO<3>)들을 상기 복수의 래치 신호(FO<0>~FO<2>) 및 최종 출력 신호(F0<3>)로 출력한다.
구체적으로 래치부(40)는 복수의 플립플롭들(F/F1~F/F4)을 포함한다.
제 1 플립플롭(F/F1)은 래치 클럭(LATCLK)에 동기하여 제 1 먹스 출력 신호(MO<0>)를 제 1 래치 신호(FO<0>)로 출력한다.
제 2 플립플롭(F/F2)은 래치 클럭(LATCLK)에 동기하여 제 2 먹스 출력 신호(MO<1>)를 제 2 래치 신호(FO<1>)로 출력한다.
제 3 플립플롭(F/F3)은 래치 클럭(LATCLK)에 동기하여 제 3 먹스 출력 신호(MO<2>)를 제 3 래치 신호(FO<2>)로 출력한다.
제 4 플립플롭(F/F4)은 래치 클럭(LATCLK)에 동기하여 제 4 먹스 출력 신호(MO<3>)를 최종 출력 신호(FO<3>)로 출력한다.
따라서, 노멀 모드 시에는 제 1 내지 제 4 플립플롭(F/F1~F/F4)은 복수의 패드들(미도시)을 통해 입력되는 입력 신호(CA, DQ<0>~DQ<2>)을 각각 래치한다. 반면 테스트 모드 시, 우선 병렬 입력 모드에서는 동일하게 복수의 패드들(미도시)을 통해 입력되는 입력 신호(CA, DQ<0>~DQ<2>)을 각각 래치하고, 이후 직렬 출력 모드에서는 각각 앞단에 위치한 플립플롭의 출력을 인가받아 래치한다. 예컨대, n개의 플립플롭으로 구성되는 경우 n번째에 위치한 플립플롭의 출력이 최종 출력 신호(FO<3>)가 된다. 최종 출력 신호(FO<3>)를 테스트 출력 데이터(SDO)로서 외부에서 확인함으로써, 즉, 병렬 입력 모드에서 입력했던 데이터가 정확히 테스트 출력 데이터(SDO)로서 순차적으로 출력되고 있는지 여부를 판단함으로써 반도체 장치의 접속 상태를 검증할 수 있다.
클럭 선택부(50)는 테스트 모드 신호(TM)에 응답하여 테스트 클럭(SCLK) 및 내부 클럭(CLKIN) 중 어느 하나를 래치 클럭(LATCLK)으로 출력한다. 즉, 노멀 동작 시에는 내부 클럭(CLKIN)을 래치 클럭(LATCLK)으로 제공하고, 테스트 동작 시에는 테스트 클럭(SCLK)을 래치 클럭(LATCLK)으로 제공한다.
한편, 노멀 동작 시 래치 클럭(LATCLK)에 의해 래치된 신호들은 각각 데이터 라인(INCA, GIO<0>~GIO<3>)를 통해 내부로 인가된다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 3에 도시된 반도체 장치는, 도 2에 도시된 송수신부(10), 신호 가공부(20), 먹스부(30), 래치부(40) 및 클럭 선택부(50)를 포함한다. 구체적인 특징도 동일하다.
도 3의 반도체 장치는 이에 선택부(60)를 더 포함한다.
선택부(60)는 테스트 모드 시 제 1 및 제 3 래치 신호(FO<0>~FO<2>)를 버퍼링하여 제 2 내지 제 4 먹스(MUX2~MUX4)로 제공하는 제 8 내지 제 10 버퍼(BUF8~BUF10) 및 최종 출력 신호(FO<3>)를 버퍼링하여 테스트 데이터 송신부(140)로 제공하는 제 11 버퍼(BUF11)를 포함한다. 또한, 노멀 동작 시 제 1 및 제 3 래치 신호(FO<0>~FO<2>) 및 최종 출력 신호(FO<3>)를 버퍼링하여 데이터 라인(INCA, GIO<0>~GIO<3>)으로 제공하는 제 12 내지 제 15 버퍼(BUF12~BUF15)를 포함한다.
구체적으로, 상기 제 8 내지 제 11 버퍼(BUF8~BUF11)는 테스트 모드 신호(TM)에 응답하여 활성화되고, 상기 제 12 내지 제 15 버퍼(BUF12~BUF15)는 제 1 인버터(IV1)에 의해 반전된 테스트 모드 신호(TM)에 응답하여 활성화된다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 4에 도시된 반도체 장치는 도 2에 도시된 반도체 장치와 구성 및 동작이 유사하다. 다만, 구체적인 구성 배치에 차이가 있다.
도 4의 반도체 장치는 송수신부(100), 신호 가공부(200), 먹스부(300), 래치부(400) 및 클럭 선택부(500)를 포함한다.
송수신부(100)는 테스트 클럭 수신부(110), 테스트 데이터 수신부(120), 수신부(130) 및 테스트 데이터 송신부(140)를 포함한다.
테스트 클럭 수신부(110)는 테스트 모드 신호(TM)에 응답하여 테스트 클럭 입력 패드(미도시)를 통해 테스트 클럭(SCLK)을 수신한다.
테스트 데이터 수신부(120)는 테스트 모드 신호(TM)에 응답하여 테스트 데이터 입력 패드(미도시)를 통해 테스트 입력 데이터(SDI)를 수신한다.
수신부(130)는 복수의 패드들(미도시)을 통해 각각 인가되는 복수의 입력 신호(CA, DQ<0>~DQ<2>)들을 수신한다. 예컨대, 복수의 입력 신호(CA, DQ<0>~DQ<2>)는 커맨드 신호 및 어드레스 신호(CA) 또는 입력 데이터들(DQ<0>~DQ<2>)일 수 있다.
테스트 데이터 송신부(140)는 테스트 모드 신호(TM)에 응답하여 최종 출력 신호(FO<3>)를 테스트 출력 데이터(SDO)로서 테스트 데이터 출력 패드(미도시)로 출력한다.
상기 테스트 클럭 수신부(110), 테스트 데이터 수신부(120), 수신부(130) 및 테스트 데이터 송신부(140)는 각각의 신호들을 수신하는 버퍼들(BUF1~BUF7)로 구성된다.
먹스부(300)는 입출력 선택 신호(SEL)에 응답하여 복수의 입력 신호들(CA, DQ<0>~DQ<2>)을 복수의 먹스 출력 신호들(MO<0>~MO<3>)로 선택하거나, 테스트 입력 데이터(SDI) 및 복수의 래치 신호들(FO<0>~FO<2>)을 복수의 먹스 출력 신호들(MO<0>~MO<3>)로 선택한다.
구체적으로 먹스부(300)는 복수의 먹스들(MUX1~MUX4)을 포함한다.
제 1 먹스(MUX1)는 입출력 선택 신호(SEL)에 응답하여 테스트 입력 데이터(SDI) 및 제 1 입력 신호(CA) 중 어느 하나를 제 1 먹스 출력 신호(MO<0>)로 출력한다. 즉, 제 1 레벨의 입출력 선택 신호(SEL)가 인가되면 제 1 입력 신호(CA)를 제 1 먹스 출력 신호(MO<0>)로 출력하고, 제 2 레벨의 입출력 선택 신호(SEL)가 인가되면 테스트 입력 데이터(SDI)를 제 1 먹스 출력 신호(MO<0>)로 출력한다.
제 2 먹스(MUX2)는 입출력 선택 신호(SEL)에 응답하여 제 1 래치 신호(FO<0>) 및 제 2 입력 신호(DQ<0>) 중 어느 하나를 제 2 먹스 출력 신호(MO<1>)로 출력한다. 즉, 제 1 레벨의 입출력 선택 신호(SEL)가 인가되면 제 2 입력 신호(DQ<0>)를 제 2 먹스 출력 신호(MO<1>)로 출력하고, 제 2 레벨의 입출력 선택 신호(SEL)가 인가되면 제 1 래치 신호(FO<0>)를 제 2 먹스 출력 신호(MO<1>)로 출력한다.
제 3 먹스(MUX3)는 입출력 선택 신호(SEL)에 응답하여 제 2 래치 신호(FO<1>) 및 제 3 입력 신호(DQ<1>) 중 어느 하나를 제 3 먹스 출력 신호(MO<2>)로 출력한다. 즉, 제 1 레벨의 입출력 선택 신호(SEL)가 인가되면 제 3 입력 신호(DQ<1>)를 제 3 먹스 출력 신호(MO<2>)로 출력하고, 제 2 레벨의 입출력 선택 신호(SEL)가 인가되면 제 2 래치 신호(FO<1>)를 제 3 먹스 출력 신호(MO<2>)로 출력한다.
제 4 먹스(MUX4)는 입출력 선택 신호(SEL)에 응답하여 제 3 래치 신호(FO<2>) 및 제 4 입력 신호(DQ<2>) 중 어느 하나를 제 4 먹스 출력 신호(MO<3>)로 출력한다. 즉, 제 1 레벨의 입출력 선택 신호(SEL)가 인가되면 제 4 입력 신호(DQ<2>)를 제 4 먹스 출력 신호(MO<3>)로 출력하고, 제 2 레벨의 입출력 선택 신호(SEL)가 인가되면 제 3 래치 신호(FO<2>)를 제 4 먹스 출력 신호(MO<3>)로 출력한다.
입출력 선택 신호(SEL)는 신호를 수신하는 모드로 동작할 것인지, 신호를 출력하는 모드로 동작할 것인지를 선택하는 신호이다. 바운더리 스캔 테스트는 먼저 병렬 입력 모드(parallel in mode) 를 거친 후, 직렬 출력 모드(serial out mode)를 수행한다. 병렬 입력 모드에서는 반도체 장치의 복수의 패드를 이용하여 일괄적으로 입력 신호를 수신하여 래치하는 동작을 수행하고, 직렬 출력 모드에서는 래치된 신호를 테스트 출력 패드를 통해 직렬로 출력하는 동작을 수행한다.
테스트 모드 신호(TM)가 비활성화 상태일 경우, 즉 반도체 장치가 노멀 동작을 수행하는 경우에 입출력 선택 신호(SEL)가 제 1 레벨을 갖는다고 가정하자. 테스트 모드 신호(TM)가 활성화된 상태, 즉 반도체 장치가 바운더리 스캔 테스트를 수행하는 경우, 우선 병렬 입력 모드 동작을 수행하기 위해 입출력 선택 신호(SEL)는 제 1 레벨을 유지한다. 이후 소정의 시간이 경과하여 입력 신호의 래치 동작이 완료된 경우, 입출력 선택 신호(SEL)가 제 2 레벨로 천이하여 직렬 출력 모드로 돌입한다.
신호 가공부(200) 복수의 먹스 출력 신호들(MO<0>~MO<3>)을 각각 가공하여 복수의 내부 신호(CO<0~>~CO<3>)로 출력한다.
신호 가공부(200)는 구체적으로 복수의 제어부(CONTROL1~CONTROL4)를 포함한다. 일 실시예로 도시된 제 1 및 제 4 제어부(CONTROL1~CONTROL4)는 대응하는 먹스 출력 신호들(MO<0>~MO<3>)을 수신하여 미리 설정된 방식으로 가공한 후 각각 제 1 및 제 4 내부 신호(CO<0>~CO<3>)로 출력한다.
만약, 입력 신호(CA, DQ<0>~DQ<2>)가 커맨드 신호라면 제어부(CONTROL1~CONTROL4)는 커맨드 디코더(미도시)를 포함할 수 있고, 입력 신호(CA, DQ<0>~DQ<2>)가 어드레스 신호라면 제어부(CONTROL1~CONTROL4)는 어드레스 디코더(미도시)를 포함할 수 있다. 그리고, 입력 신호(CA, DQ<0>~DQ<2>)가 입력 데이터(DQ<0>~DQ<2>)라면 제어부(CONTROL1~CONTROL4)는 데이터 정렬부(미도시) 등을 포함할 수 있다.
래치부(400)는 래치 클럭(LATCLK)에 응답하여 상기 복수의 내부 신호(CO<0~>~CO<3>)들을 상기 복수의 래치 신호(FO<0>~FO<2>) 및 최종 출력 신호(F0<3>)로 출력한다.
구체적으로 래치부(400)는 복수의 플립플롭들(F/F1~F/F4)을 포함한다.
제 1 플립플롭(F/F1)은 래치 클럭(LATCLK)에 동기하여 제 1 내부 신호(CO<0>)를 제 1 래치 신호(FO<0>)로 출력한다.
제 2 플립플롭(F/F2)은 래치 클럭(LATCLK)에 동기하여 제 2 내부 신호(ㅡCO<1>)를 제 2 래치 신호(FO<1>)로 출력한다.
제 3 플립플롭(F/F3)은 래치 클럭(LATCLK)에 동기하여 제 3 내부 신호(CO<2>)를 제 3 래치 신호(FO<2>)로 출력한다.
제 4 플립플롭(F/F4)은 래치 클럭(LATCLK)에 동기하여 제 4 내부 신호(CO<3>)를 최종 출력 신호(FO<3>)로 출력한다.
따라서, 노멀 모드 시에는 제 1 내지 제 4 플립플롭(F/F1~F/F4)은 복수의 패드들(미도시)을 통해 입력되는 입력 신호(CA, DQ<0>~DQ<2>)을 각각 래치한다. 반면 테스트 모드 시, 우선 병렬 입력 모드에서는 동일하게 복수의 패드들(미도시)을 통해 입력되는 입력 신호(CA, DQ<0>~DQ<2>)을 각각 래치하고, 이후 직렬 출력 모드에서는 각각 앞단에 위치한 플립플롭의 출력을 인가받아 래치한다. 예컨대, n개의 플립플롭으로 구성되는 경우 n번째에 위치한 플립플롭의 출력이 최종 출력 신호(FO<3>)가 된다. 최종 출력 신호(FO<3>)를 테스트 출력 데이터(SDO)로서 외부에서 확인함으로써, 즉, 병렬 입력 모드에서 입력했던 데이터가 정확히 테스트 출력 데이터(SDO)로서 순차적으로 출력되고 있는지 여부를 판단함으로써 반도체 장치의 접속 상태를 검증할 수 있다.
클럭 선택부(500)는 테스트 모드 신호(TM)에 응답하여 테스트 클럭(SCLK) 및 내부 클럭(CLKIN) 중 어느 하나를 래치 클럭(LATCLK)으로 출력한다. 즉, 노멀 동작 시에는 내부 클럭(CLKIN)을 래치 클럭(LATCLK)으로 제공하고, 테스트 동작 시에는 테스트 클럭(SCLK)을 래치 클럭(LATCLK)으로 제공한다.
한편, 도시되지는 않았으나 본 실시예의 경우에도 도 3에 도시된 선택부(60)와 같이, 데이터 라인(INCA, GIO<0>~GIO<3>)과 먹스들(MUX1~MUX4) 사이에 테스트 모드 여부에 따라 제 1 및 제 3 래치 신호(FO<0>~FO<2>) 및 최종 출력 신호(FO<3>)의 전달을 컨트롤하는 선택부(미도시)가 더 포함될 수 있다.
노멀 동작 시 래치 클럭(LATCLK)에 의해 래치된 신호들은 각각 데이터 라인(INCA, GIO<0>~GIO<3>)를 통해 내부로 인가된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1000 : 기판 2000 : 프로세서
3000 : 메모리 10 : 송수신부
11 : 테스트 클럭 수신부 12 : 테스트 데이트 수신부
13 : 수신부 14 : 테스트 데이터 송신부
20 : 신호 가공부 30 : 먹스부
40 : 래치부 50 : 클럭 선택부
60 : 선택부 100 : 송수신부
110 : 테스트 클럭 수신부 120 : 테스트 데이트 수신부
130 : 수신부 140 : 테스트 데이터 송신부
200 : 신호 가공부 300 : 먹스부
400 : 래치부 500 : 클럭 선택부

Claims (20)

  1. 복수의 패드들을 통해 각각 인가되는 복수의 입력 신호들을 수신하는 수신부;
    상기 수신부를 통해 수신한 상기 복수의 입력 신호들을 각각 가공하여 복수의 내부 신호들로 출력하는 신호 가공부;
    입출력 선택 신호에 응답하여 상기 복수의 내부 신호들을 복수의 먹스 출력 신호들로 선택하거나, 테스트 입력 데이터 및 복수의 래치 신호들을 상기 복수의 먹스 출력 신호들로 선택하는 먹스부;
    래치 클럭에 응답하여 상기 복수의 먹스 출력 신호들을 상기 복수의 래치 신호 및 최종 출력 신호로 출력하는 래치부; 및
    테스트 모드 신호에 응답하여 테스트 클럭 및 내부 클럭 중 어느 하나를 상기 래치 클럭으로 출력하는 클럭 선택부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 테스트 모드 신호에 응답하여 테스트 클럭 입력 패드를 통해 상기 테스트 클럭을 수신하는 테스트 클럭 수신부; 및
    상기 테스트 모드 신호에 응답하여 테스트 데이터 입력 패드를 통해 상기 테스트 입력 데이터를 수신하는 테스트 데이터 수신부를 더 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 테스트 모드 신호에 응답하여 상기 최종 출력 신호를 테스트 출력 데이터로 출력하는 테스트 데이터 송신부를 더 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 복수의 입력 신호들은 커맨드 신호, 어드레스 신호 및 입력 데이터들을 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 신호 가공부는,
    각각의 입력 신호를 가공하는 복수의 제어부를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    각각의 제어부는,
    커맨드 디코더, 어드레스 디코더 또는 데이터 정렬부를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 테스트 모드 신호가 비활성화 상태일 경우, 상기 입출력 선택 신호를 제 1 레벨을 유지하고,
    상기 테스트 모드 신호가 활성화되면, 상기 입출력 선택 신호는 상기 제 1 레벨을 유지하다가 제 2 레벨로 천이하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 먹스부는 복수의 먹스들을 포함하고,
    상기 복수의 먹스들 중 제 1 먹스는 상기 입출력 선택 신호에 응답하여 제 1 내부 신호 및 상기 테스트 입력 데이터 중 어느 하나를 선택하여 제 1 먹스 출력 신호로 출력하며;
    상기 래치부는 복수의 플립플롭들을 포함하고,
    상기 복수의 플립플롭들 중 제 1 플립 플롭은 상기 래치 클럭에 동기하여 상기 제 1 먹스 출력 신호를 제 1 래치 신호로 출력하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 먹스는,
    상기 입출력 선택 신호가 상기 제 1 레벨이면 상기 제 1 내부 신호를 상기 제 1 먹스 출력 신호로 출력하고, 상기 입출력 선택 신호가 상기 제 2 레벨이면 상기 테스트 입력 데이터를 상기 제 1 먹스 출력 신호로 출력하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 복수의 먹스들 중 제 2 먹스는 상기 입출력 선택 신호에 응답하여 상기 제 2 내부 신호 및 상기 제 1 래치 신호 중 어느 하나를 선택하여 제 2 먹스 출력 신호로 출력하며,
    상기 복수의 플립플롭들 중 상기 제 2 플립플롭은 상기 래치 클럭에 동기하여 상기 제 2 먹스 출력 신호를 제 2 래치 신호로 출력하는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 래치부는,
    상기 복수의 플립플롭들 중 제 n 플립 플롭의 출력을 상기 최종 출력 신호로 출력하는 반도체 장치.
  12. 제 3 항에 있어서,
    상기 테스트 모드 신호가 활성화 상태인 경우 상기 복수의 래치 신호를 상기 먹스부로 제공하고 상기 최종 출력 신호를 상기 테스트 데이터 송신부로 제공하는 복수의 제 1 버퍼들; 및
    상기 테스트 모드 신호가 비활성화 상태인 경우 상기 복수의 래치 신호 및 상기 최종 출력 신호를 각각 대응하는 데이터 라인으로 제공하는 복수의 제 2 버퍼들을 포함하는 선택부를 더 포함하는 반도체 장치.
  13. 복수의 패드들을 통해 각각 인가되는 복수의 입력 신호들을 수신하는 수신부;
    입출력 선택 신호에 응답하여 상기 수신부를 통해 수신한 상기 복수의 입력 신호들을 복수의 먹스 출력 신호들로 선택하거나, 테스트 입력 데이터 및 복수의 래치 신호들을 상기 복수의 먹스 출력 신호들로 선택하는 먹스부;
    상기 복수의 먹스 출력 신호들을 각각 가공하여 복수의 내부 신호들로 출력하는 신호 가공부;
    래치 클럭에 응답하여 상기 복수의 내부 신호들을 상기 복수의 래치 신호 및 최종 출력 신호로 출력하는 래치부; 및
    테스트 모드 신호에 응답하여 테스트 클럭 및 내부 클럭 중 어느 하나를 상기 래치 클럭으로 출력하는 클럭 선택부를 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 테스트 모드 신호에 응답하여 테스트 클럭 입력 패드를 통해 상기 테스트 클럭을 수신하는 테스트 클럭 수신부;
    상기 테스트 모드 신호에 응답하여 테스트 데이터 입력 패드를 통해 상기 테스트 입력 데이터를 수신하는 테스트 데이터 수신부; 및
    상기 테스트 모드 신호에 응답하여 상기 최종 출력 신호를 테스트 출력 데이터로 출력하는 테스트 데이터 송신부를 더 포함하는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 테스트 모드 신호가 비활성화 상태일 경우, 상기 입출력 선택 신호를 제 1 레벨을 유지하고,
    상기 테스트 모드 신호가 활성화되면, 상기 입출력 선택 신호는 상기 제 1 레벨을 유지하다가 제 2 레벨로 천이하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 먹스부는 복수의 먹스들을 포함하고,
    상기 복수의 먹스들 중 제 1 먹스는 상기 입출력 선택 신호에 응답하여 제 1 입력 신호 및 상기 테스트 입력 데이터 중 어느 하나를 선택하여 제 1 먹스 출력 신호로 출력하며;
    상기 신호 가공부는 복수의 제어부들을 포함하고,
    상기 복수의 제어부들 중 제 1 제어부는 상기 제 1 먹스 출력 신호를 가공하여 제 1 내부 신호로 출력하며;
    상기 래치부는 복수의 플립플롭들을 포함하고,
    상기 복수의 플립플롭들 중 제 1 플립 플롭은 상기 래치 클럭에 동기하여 상기 제 1 내부 신호를 제 1 래치 신호로 출력하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 먹스는,
    상기 입출력 선택 신호가 상기 제 1 레벨이면 상기 제 1 입력 신호를 상기 제 1 먹스 출력 신호로 출력하고, 상기 입출력 선택 신호가 상기 제 2 레벨이면 상기 테스트 입력 데이터를 상기 제 1 먹스 출력 신호로 출력하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 복수의 먹스들 중 제 2 먹스는 상기 입출력 선택 신호에 응답하여 상기 제 2 입력 신호 및 상기 제 1 래치 신호 중 어느 하나를 선택하여 제 2 먹스 출력 신호로 출력하고,
    상기 복수의 제어부들 중 제 2 제어부는 상기 제 2 먹스 출력 신호를 가공하여 제 2 내부 신호로 출력하며,
    상기 복수의 플립플롭들 중 상기 제 2 플립플롭은 상기 래치 클럭에 동기하여 상기 제 2 내부 신호를 제 2 래치 신호로 출력하는 반도체 장치.
  19. 제 16 항에 있어서,
    상기 래치부는,
    상기 복수의 플립플롭들 중 제 n 플립 플롭의 출력을 상기 최종 출력 신호로 출력하는 반도체 장치.
  20. 제 14 항에 있어서,
    상기 테스트 모드 신호가 활성화 상태인 경우 상기 복수의 래치 신호를 상기 먹스부로 제공하고 상기 최종 출력 신호를 상기 테스트 데이터 송신부로 제공하는 복수의 제 1 버퍼들; 및
    상기 테스트 모드 신호가 비활성화 상태인 경우 상기 복수의 래치 신호 및 상기 최종 출력 신호를 각각 대응하는 데이터 라인으로 제공하는 복수의 제 2 버퍼들을 포함하는 선택부를 더 포함하는 반도체 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8645777B2 (en) * 2011-12-29 2014-02-04 Intel Corporation Boundary scan chain for stacked memory
KR20160034698A (ko) * 2014-09-22 2016-03-30 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
CN104410362B (zh) * 2014-11-06 2017-04-19 北京清芸阳光能源科技有限公司 基于模拟边界扫描的光伏电池板检测系统和方法
KR102641515B1 (ko) * 2016-09-19 2024-02-28 삼성전자주식회사 메모리 장치 및 그것의 클록 분배 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980087078A (ko) * 1997-05-26 1998-12-05 가나이 츠토무 반도체 기억장치
US7487419B2 (en) * 2005-06-15 2009-02-03 Nilanjan Mukherjee Reduced-pin-count-testing architectures for applying test patterns

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4875003A (en) * 1989-02-21 1989-10-17 Silicon Connections Corporation Non-contact I/O signal pad scan testing of VLSI circuits
US6304099B1 (en) * 1998-05-21 2001-10-16 Lattice Semiconductor Corporation Method and structure for dynamic in-system programming
US6314539B1 (en) * 1998-10-21 2001-11-06 Xilinx, Inc. Boundary-scan register cell with bypass circuit
US6266793B1 (en) * 1999-02-26 2001-07-24 Intel Corporation JTAG boundary scan cell with enhanced testability feature
US6430718B1 (en) * 1999-08-30 2002-08-06 Cypress Semiconductor Corp. Architecture, circuitry and method for testing one or more integrated circuits and/or receiving test information therefrom
KR100394575B1 (ko) 2001-04-11 2003-08-14 삼성전자주식회사 반도체 메모리의 테스트용 핀을 통한 내부정보 선택적출력방법 및 그에 따른 출력회로
KR20070055850A (ko) 2005-11-28 2007-05-31 엘지전자 주식회사 바운더리 스캔 테스트 셀 및 바운더리 스캔 테스트 장치
US7352169B2 (en) * 2006-05-26 2008-04-01 Texas Instruments Incorporated Testing components of I/O paths of an integrated circuit
US8671326B1 (en) * 2011-05-16 2014-03-11 Sk Hynix Memory Solutions Inc. Concatenated codes for recovering stored data
US8645777B2 (en) * 2011-12-29 2014-02-04 Intel Corporation Boundary scan chain for stacked memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980087078A (ko) * 1997-05-26 1998-12-05 가나이 츠토무 반도체 기억장치
US7487419B2 (en) * 2005-06-15 2009-02-03 Nilanjan Mukherjee Reduced-pin-count-testing architectures for applying test patterns

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