KR19980087078A - 반도체 기억장치 - Google Patents

Abstract

반도체 기억장치에 관한 것으로서, 적은 수의 퓨즈에 의해 효율좋게 불량어드레스의 기억과 비교를 가능하게 한 결함구제회로를 구비해서 이루어지는 반도체 기억장치를 제공하기 위해, 여러개의 워드선과 예비워드선 및 그것과 교차하도록 배치된 여러개의 비트선과 예비비트선의 교점에 마련된 여러개의 메모리셀로 이루어지는 메모리매트를 구비한 반도체 기억장치에 있어서, 불량메모리매트를 지시하는 어드레스에 대해 부호화된 기억정보에 따라 절단되는 여러개로 이루어지는 퓨즈수단을 사용하고, 그것에 대응한 상보신호에 의해 게이트수단을 제어해서 각각에 대응한 메모리매트를 선택하는 선택신호를 전달해서 일치/불일치신호를 형성하는 구성으로 하였다.

이와 같은 구성으로 하는 것에 의해, 적은 수의 퓨즈수단에 의해 결함어드레스의 기억과 비교를 실행할 수 있다는 효과가 얻어진다.

Description

반도체 기억장치

본 발명은 반도체 기억장치에 관한 것으로서, 주로 다이나믹형 RAM (Random Access Memory)에 있어서의 결함구제기술에 이용해서 유효한 기술에 관한 것이다.

64M비트나 256M비트와 같은 대기억용량화를 도모한 반도체 기억장치에서는 이미 불량비트가 0이라는 칩을 형성하는 것이 불가능하게 되어 불량워드선이나 불량비트선을 예비 워드선이나 비트선으로 전환한다는 용장회로를 마련하는 것이 불가결하게 된다. 이 경우, 퓨즈를 사용해서 불량어드레스를 기억시키는 것이지만, 종래와 같이 트루(True)와 바(Bar)로 이루어지는 상보의 어드레스신호에 대해 1대1로 대응시켜 퓨즈를 마련해서 한쪽을 절단하여 불량어드레스를 기억시킨다는 구성을 취하면 팽대한 수의 퓨즈가 필요로 되어 칩사이즈를 대형화해 버린다. 이 칩사이즈의 대형화를 회피하기 위해 퓨즈의 수를 제한하면, 구제효율이 희생으로 되어 버린다는 문제가 발생한다.

퓨즈를 사용한 용장회로에 대해서는 일본국 특허공개공보 평성6-295592호, 일본국 특허공개공보 평성9-7389호, 일본국 특허공개공보 평성8-77791호에 기재되어 있다.

본 발명의 목적은 적은 수의 퓨즈에 의해 효율좋게 불량어드레스의 기억과 그 비교를 가능하게 한 결함구제회로를 구비해서 이루어지는 반도체 기억장치를 제공하는 것이다.

본 발명의 다른 목적은 동작속도를 희생으로 하는 일 없이 적은 수의 퓨즈에 의해 효율좋게 불량어드레스의 기억과 비교를 가능하게 한 결함구제회로를 구비해서 이루어지는 반도체 기억장치를 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.

도 1은 본 발명에 관한 반도체 기억장치의 1실시예를 도시한 개략블럭도,

도 2는 본 발명에 관한 결함구제회로가 탑재된 다이나믹형 RAM의 1실시예를 도시한 개략레이아웃도,

도 3은 도 2의 용장회로와 각 메모리매트의 관계를 설명하기 위한 블럭도,

도 4는 도 3의 메모리매트의 메인워드선과 서브워드선의 관계를 설명하기 위한 주요부 블럭도,

도 5는 도 4의 메인워드선과 센스앰프의 관계를 설명하기 위한 주요부 블럭도,

도 6은 도 2의 SDRAM의 용장계의 어드레스 선택회로를 설명하기 위한 개략블럭도,

도 7은 도 6의 컬럼용장부의 상세블럭도,

도 8은 도 7의 컬럼용장부의 일부의 상세한 일부회로도,

도 9는 도 7의 컬럼용장부의 나머지 일부의 상세한 일부회로도,

도 10은 본 발명에 관한 SDRAM의 1예를 설명하기 위한 타이밍도,

도 11은 본 발명에 관한 SDRAM의 센스앰프부의 1실시예를 도시한 주요부 회로도,

도 12는 본 발명에 관한 SDRAM에 있어서의 결함구제방법을 설명하기 위한 구성도,

도 13은 도 7의 컬럼용장부의 일부의 다른 1실시예를 도시한 회로도,

도 14는 도 7의 컬럼용장부의 일부의 또 다른 1실시예를 도시한 회로도,

도 15는 본 발명에 관한 반도체 기억장치에 있어서의 컬럼용장부에 마련되는 퓨즈의 1실시예를 도시한 레이아웃도,

도 16은 본 발명에 관한 반도체 기억장치의 다른 1실시예를 도시한 개략블럭도.

본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 여러개의 워드선과 예비 워드선 및 그것과 교차하도록 배치된 여러개의 비트선과 예비 비트선의 교점에 마련된 여러개의 메모리셀로 이루어지는 메모리매트를 구비한 반도체 기억장치에 있어서, 불량메모리매트를 지시하는 어드레스에 대해 부호화(encode)된 기억정보에 따라 절단되는 여러개로 이루어지는 퓨즈수단을 사용하고, 그것에 대응한 상보신호에 의해 게이트수단을 제어해서 각각에 대응한 메모리매트를 선택하는 선택신호를 전달해서 일치/불일치신호를 형성하도록 한다.

도 1에는 본 발명에 관한 반도체 기억장치의 1실시예의 개략블럭도가 도시되어 있다. 이 실시예의 반도체 기억장치는 SDRAM(동기화DRAM : Synchronous Dynamic Random Access Memory)을 지향하고 있고, 공지의 반도체 집적회로의 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체기판상에 형성된다.

이 실시예의 SDRAM은 메모리뱅크(BANK)0∼메모리뱅크3을 구성하는 메모리셀 어레이MARY를 4조(×4)를 구비하고 있다. 상기 메모리셀 어레이MARY는 매트릭스 배치된 다이나믹형 메모리셀을 구비하고 있고, 도면에 따르면 종방향으로 배치된 메모리셀의 선택단자는 각 열마다의 워드선(도시하지 않음)에 결합되고, 횡방향의 동일행에 배치된 메모리셀의 데이타 입출력단자는 행마다 상보비트선에 결합된다.

메모리셀 어레이MARY의 도시하지 않은 워드선은 X디코더XD에 의한 X어드레스신호의 디코드결과, 도시하지 않은 로우계 타이밍신호에 따라 워드드라이버WD에 의해 실질적으로 1개가 선택레벨로 구동된다. 메모리셀 어레이MARY의 도시하지 않은 상보비트선은 센스앰프SA에 결합된다. 센스앰프SA에는 후술하는 바와 같이 컬럼선택회로가 마련되어 있고, 워드선선택에 의한 메모리셀로부터의 데이타리드에 의해 각각의 상보비트선에 나타나는 미소전위차를 센스앰프에 의해 검출해서 증폭하고, 그것에 있어서의 컬럼스위치회로는 상보비트선을 개별적으로 선택해서 상보공통입출력선에 도통시킨다. 컬럼스위치회로는 Y디코더YDEC에 의한 컬럼어드레스신호의 디코드결과에 따라 선택동작된다. 상기 4조로 이루어지는 메모리셀 어레이MARY에 대해 각각에 상기와 같은 X디코더XD 및 워드드라이버WD와 Y디코더YDEC가 마련되는 것이다.

상기 소자공통입출력선은 데이타출력제어회로DOC의 입력과 라이트제어회로WCC의 출력단자에 접속된다. 상기 데이타출력제어회로DOC의 출력신호는 데이타출력버퍼DOB를 통해서 도시하지 않은 외부단자로 출력된다. 도시하지 않은 외부단자에서 입력된 라이트신호는 데이타입력버퍼DIB의 입력단자에 공급되고, 이 데이타입력버퍼DIB의 출력신호가 상기 라이트제어회로WCC의 입력단자에 공급된다. 상기 리드신호를 송출시키는 외부단자와 라이트신호가 입력되는 외부단자는 공통화되어 있고, 예를 들면 16비트와 같은 여러개 비트의 단위에서의 입출력이 실행된다.

도시하지 않은 어드레스 입력단자에서 공급된 어드레스신호는 로우어드레스버퍼회로RADB와 컬럼어드레스버퍼CADB에 어드레스 멀티플렉스형식으로 페치된다. 공급된 어드레스신호는 각각의 어드레스버퍼RADB와 CADB가 유지한다. 예를 들면, 로우어드레스버퍼RADB와 컬럼어드레스버퍼CADB는 1개의 메모리사이클기간에 걸쳐서 상기 페치된 어드레스신호를 각각 유지한다.

상기 로우어드레스버퍼RADB는 리프레시(재생)동작모드에 있어서는 리프레시제어회로RFC에서 출력되는 리프레시어드레스신호를 로우어드레스신호로서 페치한다. 이 실시예에서는 클럭발생회로CKG를 거쳐 상기 리프레시어드레스신호를 로우어드레스신호로서 페치하도록 되어 있다. 컬럼어드레스버퍼CADB에 페치된 어드레스신호는 제어회로CONT에 포함되는 컬럼어드레스카운터에 프리세트데이타로서 공급된다. 상기 컬럼어드레스카운터는 후술하는 코맨드 등에 의해 지정되는 동작모드에 따라 상기 프리세트데이타로서의 컬럼어드레스신호 또는 그 컬럼어드레스신호를 순차 증가시킨(인크리먼트) 값을 Y디코더YDEC를 향해서 출력한다.

제어회로CONT는 클럭신호CLK, 클럭인에이블신호CKE, 칩선택신호/CS, 컬럼어드레스스트로브신호/CAS(「/」는 이것이 붙혀진 신호가 로우인에이블신호인 것을 의미한다), 로우어드레스스트로브신호/RAS, 라이트인에이블신호/WE, 데이타입출력 마스크제어신호DQM 등의 외부제어신호와 메모리뱅크에 대응된 어드레스신호가 공급되고, 그들 신호의 레벨의 변화나 타이밍 등에 따라 SDRAM의 동작모드 등의 각종 제어신호와 그것에 대응한 각종 타이밍신호를 형성하고 그것을 위한 제어로직과 모드레지스터를 구비한다. 상기 칩선택신호/CS가 하이레벨일 때(칩비선택상태)나 그 밖의 입력은 의미를 갖지 않는다. 단, 후술하는 메모리뱅크의 선택상태나 버스트동작 등의 내부동작은 칩비선택상태로의 변화에 의해 영향받지 않는다. /RAS, /CAS, /WE의 각 신호는 통상의 DRAM에 있어서의 대응신호와는 기능이 상이하고 후술하는 코맨드사이클을 정의할 때 유의의 신호로 된다.

클럭신호CLK는 SDRAM의 마스터클럭으로 되고 그 밖의 외부입력신호는 상기 내부클럭신호의 상승에지와 동기해서 유의로 된다. 칩선택신호/CS는 그의 로우레벨에 따라 코맨드입력사이클의 개시를 지시한다. 클럭발생회로CKG는 외부단자에서 공급된 클럭신호와 동기한 내부클럭신호를 발생시키는 것으로서, PLL회로나 DLL회로 또는 외부단자에서 공급된 클럭신호를 2주기 지연시켜 동기화시키는 것과 같은 동기화회로로 구성된다.

클럭인에이블신호CKE는 다음의 클럭신호의 유효성을 지시하는 신호로서, 상기 신호CKE가 하이레벨이면 다음의 클럭신호CLK의 상승에지가 유효로 되고 로우레벨일 때에는 무효로 된다. 또, 리드모드에 있어서 데이타출력버퍼DOB에 대한 출력인에이블의 제어를 실행하는 외부제어신호DQM도 제어회로CONT에 공급되고, 그 신호DQM이 예를 들면 하이레벨일 때에는 데이타출력버퍼DOB는 고출력 임피던스상태로 된다. 테스트회로TSTC는 테스트모드가 지정되었을 때 활성화되어 일괄라이트나 일괄리드 비교판정 등의 테스트동작을 실행한다.

상기 로우어드레스신호는 클럭신호CLK(내부클럭신호)의 상승에지와 동기하는 후술하는 로우어드레스스트로브, 뱅크액티브 코맨드사이클에 있어서의 어드레스신호의 레벨에 따라 정의된다. 최상위의 2비트의 입력은 상기 로우어드레스스트로브 뱅크액티브 코맨드사이클에 있어서 뱅크선택신호로 간주한다. 즉, 상기 2비트의 조합에 의해 상기 4개의 메모리뱅크0∼3중의 1개가 선택된다. 메모리뱅크의 선택제어는 선택메모리벵크측의 로우디코더만의 활성화, 비선택메모리뱅크측의 컬럼스위치회로의 전체 비선택, 선택메모리뱅크측만의 데이타입력버퍼DIB 및 데이타 출력버퍼DOB로의 접속 등의 처리에 의해 실행할 수 있다.

후술하는 프리차지 코맨드사이클에 있어서의 특정의 어드레스신호의 입력은 상보비트선 등에 대한 프리차지동작의 형태를 지시하고, 그의 하이레벨은 프리차지의 대상이 쌍방의 메모리뱅크인 것을 지시하고, 그의 로우레벨은 상기 메모리뱅크를 지정하는 어드레스신호에 의해 지시되어 있는 1개의 메모리뱅크가 프리차지의 대상인 것을 지시한다. 상기 컬럼어드레스신호는 클럭신호CLK(내부클럭)의 상승에지와 동기하는 리드 또는 라이트코맨드(후술하는 컬럼어드레스 리드코맨드, 컬럼어드레스 라이트코맨드) 사이클에 있어서의 어드레스신호의 레벨에 따라 정의된다. 그리고, 이와 같이 해서 정의된 컬럼어드레스는 버스트액세스의 개시어드레스로 된다.

다음에, 코맨드에 의해 지시되는 SDRAM의 주된 동작모드를 설명한다.

[1] 모드레지스터세트코맨드(Mo)

모드레지스터를 세트하기 위한 코맨드로서 /CS, /RAS, /CAS, /WE = 로우레벨에 의해 상기 코맨드가 지정되고, 세트할 데이타(레지스터세트데이타)는 어드레스단자를 거쳐 인가된다. 레지스터세트데이타는 특히 제한되지는 않지만 버스트길이(length), CAS회전지연(latency), 라이트모드 등으로 된다. 특히 제한되지는 않지만, 설정가능한 버스트길이는 1, 2, 4, 8, 풀(full)페이지로 되고, 설정가능한 CAS회전지연은 1, 2, 3으로 되고 설정가능한 라이트모드는 버스트라이트와 싱글라이트로 된다.

상기 CAS회전지연은 후술하는 컬럼어드레스 리드코맨드에 의해 지시되는 리드동작에 있어서 /CAS의 하강에서 데이타출력버퍼DOB의 출력동작까지 내부클럭신호의 몇 사이클분을 소비할지를 지시하는 것이다. 리드데이타가 확정될 때까지는 데이타리드를 위한 내부동작시간이 필요하게 되고 그것을 내부클럭신호의 사용주파수에 따라 설정하기 위한 것이다. 바꿔 말하면, 주파수가 높은 내부클럭신호를 사용하는 경우에는 CAS회전지연을 상대적으로 큰 값으로 설정하고, 주파수가 낮은 내부클럭신호를 사용하는 경우에는 CAS회전지연을 상대적으로 작은 값으로 설정한다. 특히 제한되지는 않지만, 후술하는 바와 같은 화상처리동작에 있어서 필요하다면 워드선의 전환시간을 확보하기 위해 CAS회전지연을 큰 값으로 설정하도록 사용할 수 있다.

[2] 로우어드레스스트로브 뱅크액티브코맨드(Ac)

이것은 로우어드레스스트로브의 지시와 어드레스신호에 의한 메모리뱅크의 선택을 유효하게 하는 코맨드로서, /CS, /RAS=로우레벨, /CAS, /WE=하이레벨에 의해 지시되고, 이 때 최상위의 2비트를 제외한 어드레스단자에 공급되는 어드레스가 로우어드레스신호로서 페치되고, 상기 최상위의 2비트의 어드레스단자에 공급되는 신호가 메모리뱅크의 선택신호로서 페치된다. 페치동작은 상술한 바와 같이 내부클럭신호의 상승에지와 동기해서 실행된다. 예를 들면, 상기 코맨드가 지정되면 그것에 의해 지정되는 메모리뱅크에 있어서의 워드선이 선택되고, 이 워드선에 접속된 메모리셀이 각각 대응하는 상보비트선에 도통된다.

[3] 컬럼어드레스 리드코맨드(Re)

이 코맨드는 버스트리드동작을 개시하기 위해 필요한 코맨드임과 동시에 컬럼어드레스스트로브의 지시를 부가하는 코맨드로서, /CS, /CAS=로우레벨, /RAS, /WE=하이레벨에 의해 지시되고, 이 때 Y어드레스에 할당된 소정의 어드레스단자에서 입력된 어드레스신호에 공급되는 컬럼어드레스가 컬럼어드레스신호로서 페치된다. 이것에 의해 페치된 컬럼어드레스신호는 버스트개시어드레스로서 컬럼어드레스카운터에 공급된다. 이것에 의해 지시된 버스트리드동작에 있어서는 그 전에 로우어드레스스트로브 뱅크액티브코맨드사이클에서 메모리뱅크와 그것에 있어서의 워드선의 선택이 실행되어 있고, 이 선택워드선의 메모리셀은 내부클럭신호와 동기해서 컬럼어드레스카운터에서 출력되는 어드레스신호에 따라 순차 선택되어 연속적으로 리드된다. 연속적으로 리드되는 데이타수는 상기 버스트길이에 의해 지정된 개수로 된다. 또, 데이타출력버퍼DOB로부터의 데이타리드개시는 상기 CAS회전지연에서 규정되는 내부클럭신호의 사이클수를 대기해서 실행된다.

[4] 컬럼어드레스 라이트코맨드(Wr)

라이트동작의 형태로서 모드레지스터에 버스트라이트가 설정되어 있을 때는 이 버스트라이트동작을 개시하기 위해 필요한 코맨드로 되고, 라이트동작의 형태로서 모드레지스터에 싱글라이트가 설정되어 있을 때는 이 싱글라이트동작을 개시하기 위해 필요한 코맨드로 된다. 또, 이 코맨드는 싱글라이트 및 버스트라이트에 있어서의 컬럼어드레스스트로브의 지시를 부가한다. 이 코맨드는 /CS, /CAS, /WE=로우레벨, /RAS=하이레벨에 의해 지시되고, 이 때 상기 Y어드레스에 할당된 어드레스신호가 컬럼어드레스신호로서 페치된다. 이것에 의해 페치된 컬럼어드레스신호는 버스트라이트에 있어서는 버스트개시어드레스로서 컬럼어드레스카운터에 공급된다. 이것에 의해 지시된 버스트라이트동작의 수순도 버스트리드동작과 마찬가지로 실행된다. 단, 라이트동작에는 CAS회전지연은 없고 라이트데이타의 페치는 상기 컬럼어드레스 라이트코맨드사이클에서 개시된다.

[5] 프리차지코맨드(Pr)

이것은 A10, A11에 의해 선택된 메모리뱅크에 대한 프리차지동작의 개시코맨드로 되고, /CS, /RAS, /WE=로우레벨, /CAS=하이레벨에 의해 지시된다.

[6] 오토리프레시(자동재생)코맨드

이 코맨드는 오토리프레시를 개시하기 위해 필요하게 되는 코맨드로서, /CS, /RAS, /CAS=로우레벨, /WE, /CKE=하이레벨에 의해 지시된다.

[7] 버스트 스톱 인 풀페이지코맨드

풀페이지에 대한 버스트동작을 모든 메모리뱅크에 대해 정지시키기 위해 필요한 코맨드로서, 풀페이지 이외의 버스트동작에서는 무시된다. 이 코맨드는 /CS, /WE=로우레벨, /RAS, /CAS=하이레벨에 의해 지시된다.

[8] 노오퍼레이션(비동작)코맨드(Nop)

이것은 실질적인 동작을 실행하지 않는 것을 지시하는 코맨드로서, /CS=로우레벨, /RAS, /CAS, /WE의 하이레벨에 의해 지시된다.

SDRAM에 있어서는 1개의 메모리뱅크에서 버스트동작이 실행되고 있을 때 그 도중에 다른 메모리뱅크를 지정해서 로우어드레스스트로브 뱅크액티브코맨드가 공급되면, 이 실행중인 한쪽의 메모리뱅크에서의 동작에는 아무런 영향을 주는 일 없이 상기 다른 메모리뱅크에 있어서의 로우어드레스계의 동작이 가능하게 된다.

따라서, 데이타입출력단자에 있어서 데이타가 충돌하지 않는 한 처리가 종료하고 있지 않는 코맨드실행중에, 이 실행중의 코맨드가 처리대상으로 하는 메모리뱅크와는 다른 메모리뱅크에 대한 프리차지코맨드, 로우어드레스스트로브 뱅크액티브코맨드를 발행해서 내부동작을 미리 개시시키는 것이 가능하다.

SDRAM은 클럭신호CLK(내부클럭신호)와 동기해서 데이타, 어드레스, 제어신호를 입출력할 수 있으므로, DRAM과 마찬가지의 대용량메모리를 SRAM에 필적하는 고속동작시키는 것이 가능하고, 또 선택된 1개의 워드선에 대해 몇개의 데이타를 액세스할지를 버스트길이에 의해 지정하는 것에 의해 내장컬럼어드레스카운터에 의해 순차 컬럼계의 선택상태를 전환하고 있어 여러개의 데이타를 연속적으로 리드 또는 라이트할 수 있는 것이 이해될 것이다.

이 실시예에서는 대표로서 컬럼계의 결함구제회로가 예시적으로 도시되어 있다. 메모리셀 어레이부에는 예비비트선YR이 마련되고, Y디코더YDEC에는 상기 예비비트선YR을 선택하는 선택회로YRS가 마련된다. 또, 상기 정규회로인 메모리셀 어레이의 불량비트선을 기억시키기 위해, 상기 메모리셀 어레이MARY에 포함되는 매트선택신호를 기억하고 선택되는 메모리매트와의 비교를 실행하는 제1 컬럼구제회로YR1 및 1개의 메모리매트내의 불량비트의 어드레스를 기억하고 그것을 프리디코드한 신호와 컬럼프리디코더YPD에 의해 형성된 비트선선택을 위한 프리디코드신호와의 비교를 실행하는 제2 컬럼구제회로YR2가 마련된다.

상기 제1과 제2 컬럼구제회로YR1, YR2에 의해 불량비트선에 대한 메모리액세스라고 판정하면, 예비비트선 선택신호SLB를 발생시켜 상기 선택회로YRS를 제어해서 예비비트선의 선택을 실행하도록 된다. 이 때, 상기 신호SLB에 의해 정규회로인 Y디코더YDEC의 출력이 무효로 되고, 바꿔 말하면 Y선택선은 전체가 비선택상태로 되어 불량비트선이 선택되지 않도록 제어한다.

도 2에는 본 발명에 관한 결함구제회로(용장회로)가 탑재된 다이나믹형 RAM의 1실시예의 개략레이아웃도가 도시되어 있다. 동일 도면에 있어서는 상기 도 1의 실시예에 대응해서 4개의 메모리뱅크를 갖게 된다. 그리고, 동일 도면에서는 주로 다이나믹형 RAM의 메모리매트의 구성을 알 수 있도록 도시되어 있고, 그의 주변회로는 대강의 구성이 간략화해서 도시되어 있다.

이 실시예에서는 특히 제한되지는 않지만, 메모리어레이는 뱅크0∼3에 대응해서 전체로서 4개로 나누어져 있다. 반도체칩의 긴쪽방향에 대해 4개의 메모리셀 어레이가 배열하도록 배치된다. 상기와 같이 1개의 메모리뱅크가 4개의 메모리셀 어레이를 가지므로, 칩 전체로는 16개의 메모리셀 어레이가 구성된다. 상기 뱅크2와 뱅크1 사이의 중앙부분은 간접회로영역으로 되어 세로로 배열된 □로 나타낸 본딩패드 및 용장회로가 대표로서 예시적으로 도시되어 있다. 상기 간접회로영역에는 상기 본딩패드에 대응해서 어드레스버퍼회로나 데이타입력버퍼, 데이타출력버퍼, 클럭발생회로 등이 적절하게 형성된다.

상술한 바와 같이 반도체칩의 긴쪽방향에 대해 좌우에 2개씩 합계 4개와 상하방향으로 4개씩으로 나누어진 합계 16개로 이루어지는 각 메모리어레이에 있어서, 긴쪽방향에 대해 상하중앙부에서 2로 나누어지고 2개씩으로 나누어진 중앙부분에 있어서 메인워드선택회로MWL이 마련된다. 이 메인워드선택회로MWL의 각 메모리셀 어레이에 인접한 상하에는 도시하지 않은 메인워드드라이버가 형성되어 상기 상하로 나누어진 메모리어레이의 메인워드선을 각각이 구동하도록 된다. 상기 뱅크0과 1 및 뱅크2와 3으로 할당된 메모리셀 어레이 사이에는 Y선택회로YD가 마련된다.

상기 메모리셀 어레이는 상기 긴쪽방향과 그것에 대해 직각방향으로 여러개의 메모리매트가 배열된다. 즉, 1개의 메모리셀은 긴쪽방향으로 8분할되어 8개의 메모리매트가 마련되고, 상기 직각방향으로 16분할되어 16개의 메모리매트가 마련된다. 바꿔 말하면, 워드선이 8분할되고 비트선이 16분할된다. 이것에 의해, 1개의 메모리매트에 마련되는 메모리셀의 수가 상기 8분할과 16분할되고, 메모리액세스의 고속화를 도모하게 된다. 상기 메모리매트는 후술하는 바와 같이 그것을 사이에 두고 동일 도면에서는 센스앰프영역이 좌우에 배치되고 서브워드드라이버영역이 상하에 배치되는 것이다. 상기 센스앰프영역에 마련되는 센스앰프는 공유센스방식에 의해 구성되고, 메모리셀 어레이의 양끝에 배치되는 센스앰프를 제외하여 센스앰프를 중심으로 해서 좌우에 상보비트선이 마련되고 좌우중의 어느 한쪽의 메모리매트의 상보비트선에 선택적으로 접속된다.

상술한 바와 같이 2개씩 조로 되어 배치된 2개의 메모리 어레이는 그의 중앙부분에 메인워드선택회로MWL과 메인워드드라이버가 배치된다. 이 메인워드선택회로MWL은 그것을 중심으로 해서 상하로 분할된 2개의 메모리 어레이에 대응해서 공통으로 마련된다. 메인워드드라이버는 상기 1개의 메모리 어레이를 관통하도록 연장되는 메인워드선의 선택신호를 형성한다. 또, 상기 메인워드드라이버에 서브워드선택용 드라이버도 마련되고, 후술하는 바와 같이 상기 메인워드선과 평행하게 연장되어 서브워드선택선의 선택신호를 형성한다.

1개의 메모리매트는 도시하지는 않지만 서브워드선이 256개로 되고 그것과 직교하는 상보비트선(또는 데이타선)이 512쌍으로 된다. 상기 1개의 메모리어레이에 있어서 상기 메모리매트가 비트선방향으로 16개 마련되므로, 전체로서의 상기 서브워드선은 약 8K분 마련되고 칩전체로는 16K분 마련된다. 또, 상기 1개의 메모리 어레이에 있어서 상기 메모리매트가 워드선방향으로 8개 마련되므로 상보비트선은 전체로서 약 4K분 마련된다. 이와 같은 메모리 어레이가 전체 4개 마련되므로 전체로는 16K분의 상보데이타선이 마련되고 전체로서의 기억용량은 16K×16K=256M비트와 같은 대기억용량을 갖게 된다.

상기 1개의 메모리셀 어레이는 메인워드선방향에 대해 8개로 분할된다. 이와 같이 분할된 메모리셀 어레이마다 서브워드드라이버(서브워드선 구동회로)가 마련된다. 서브워드드라이버는 메인워드선에 대해 1/8의 길이로 분할되고 그것과 평행하게 연장되는 서브워드선의 선택신호를 형성한다. 이 실시예에서는 메인워드선의 수를 감소하기 위해, 바꿔 말하면 메인워드선의 배선피치를 완만하게 하기 위해 특히 제한되지는 않지만 1개의 메인워드선에 대해 상보비트선방향으로 4개로 이루어지는 서브워드선을 배치시킨다. 이와 같이 메인워드선방향으로는 8개로 분할되고 또 상보비트선방향에 대해 4개씩이 할당된 서브워드선 중에서 1개의 서브워드선을 선택하기 위해 서브워드선택드라이버가 배치된다. 이 서브워드선택드라이버는 상기 서브워드드라이버의 배열방향으로 연장되는 4개의 서브워드선택선중에서 1개를 선택하는 선택신호를 형성한다.

상기 1개의 메모리셀 어레이에 주목하면, 1개의 메인워드선에 할당되는 8개의 메모리셀 어레이 중 선택할 메모리셀이 포함되는 1개의 메모리매트에 대응한 서브워드드라이버에 있어서, 1개의 서브워드선택선이 선택되는 결과 1개의 메인워드선에 속하는 8×4=32개의 서브워드선중에서 1개의 서브워드선이 선택된다. 상기와 같이 메인워드선방향으로 4K(4096)의 메모리셀이 마련되므로, 1개의 서브워드선에는 4096/8=512개의 메모리셀이 접속되게 된다. 특히 제한되지는 않지만, 리프레시동작(예를 들면 셀프리프레시(자기재생)모드)에 있어서는 1개의 메인워드선에 대응하는 8개의 서브워드선이 선택상태로 된다.

상기와 같이 1개의 메모리 어레이는 상보비트선방향에 대해 4K비트의 기억용량을 갖는다. 그러나, 1개의 상보비트선에 대해 4K나 되는 메모리셀을 접속하면 상보비트선의 기생용량이 증대하고 미세한 정보기억용 캐패시터와의 용량비에 의해 리드되는 신호레벨이 얻어지지 않게 버리므로, 상보비트선방향에 대해서도 16분할된다. 즉, 메모리매트간에 배치된 센스앰프에 의해 상보비트선이 16분할로 분할된다. 센스앰프는 상기와 같이 공유센스방식에 의해 구성되고, 메모리셀 어레이의 양끝에 배치되는 센스앰프를 제외해서 센스앰프(16)을 중심으로 하여 좌우에 상보비트선이 마련되고 좌우중의 어느 한쪽의 상보비트선에 선택적으로 접속된다.

용장회로는 2개의 메모리뱅크0과 1 및 2와 3에 대해 공통으로 마련된다. 즉, 각 메모리뱅크는 상기와 같은 메모리셀 어레이가 4개 긴쪽방향으로 나란히 배열되어 있고, 상기 간접회로영역의 좌우에 상기 메모리뱅크0과 1 및 2와 3에 대응해서 4개씩의 용장회로가 마련된다.

도 3에는 상기 용장회로와 각 메모리매트의 관계를 설명하기 위한 블럭도가 도시되어 있다. 동일 도면에서는 뱅크1과 뱅크0에 대응한 10개의 메모리매트가 예시적으로 도시되어 있다. 각 뱅크는 상기와 같이 비트선방향으로 16분할되는 것이지만 그 중의 5개분의 메모리매트가 예시적으로 도시되고, 워드선방향으로는 8분할되는 것이지만 그 중의 2개분의 메모리매트가 예시적으로 도시되어 있다. 메모리매트의 좌우에는 센스앰프SA가 배치되어 상기 상보비트선을 분할하는 것이고, 상하에는 서브워드드라이버SWD가 마련되어 워드선을 분할하는 것이다.

메모리매트에 있어서 512쌍의 상보비트선에 대응해서 128개의 컬럼선택선YS가 마련된다. 또, 예비상보비트선에 대응해서 2개의 용장용 컬럼선택선YS가 마련된다. 즉, 1개의 컬럼선택선YS에 의해 2쌍씩 4쌍의 상보비트선이 선택된다. 상기 뱅크0과 뱅크1을 나누는 메모리셀 어레이의 중앙부분에는 컬럼디코더YD가 마련된다. 이 컬럼디코더YD에는 프리디코더YPD에서 형성된 프리디코드신호가 공급되고 그 디코드결과에 대응해서 뱅크0과 뱅크1에 마련되고, 상기와 같이 16개로 분할되어 배치되는 메모리매트에 대해 공통으로 마련되는 상기 컬럼선택선YS를 구동하는 컬럼드라이버YSD가 마련된다.

용장회로는 뱅크1용과 뱅크0용이 상기 2단의 메모리매트에 대해 4회로분이 마련되고, 상기 뱅크0과 뱅크1 사이에 마련되는 상기 컬럼선택선YS를 구동하는 컬럼드라이버YSD에 대응해서 상기 용장회로에 의해 형성된 뱅크1 및 뱅크0용의 예비상보비트선을 선택하는 용장용 컬럼선택신호가 상기 뱅크1의 메모리매트상을 관통해서 전달되는 것이다.

도 4에는 상기 메모리매트의 메인워드선과 서브워드선의 관계를 설명하기 위한 주요부 블럭도가 도시되어 있다. 동일 도면에 있어서는 대표로서 2개의 메인워드선MWL0과 MWL1이 도시되어 있다. 이들 메인워드선MWL0은 메인워드드라이버MWD0에 의해 선택된다. 마찬가지의 메인워드드라이버에 의해 메인워드선MWL1도 선택된다.

상기 1개의 메인워드선MWL0에는 그것의 연장방향에 대해 8조의 서브워드선이 마련된다. 동일 도면에는 그 중의 2조의 서브워드선이 대표로서 예시적으로 도시되어 있다. 서브워드선SWL은 우수0∼6과 기수1∼7의 합계8개의 서브워드선이 1개의 메모리매트에 교대로 배치된다. 메인워드드라이버에 인접하는 우수0∼6과 메인워드선의 먼쪽끝측(워드드라이버의 반대측)에 배치되는 기수1∼7을 제외해서 메모리매트간에 배치되는 서브워드드라이버SWD는 그것을 중심으로 한 좌우의 메모리매트의 서브워드선의 선택신호를 형성한다.

상기와 같이 메모리매트로서는 메인워드선방향으로 8개로 나누어지지만, 상기와 같이 실질적으로 서브워드드라이버SWD에 의해 2개의 메모리매트에 대응한 서브워드선이 동시에 선택되므로 실질적으로는 4개로 나누어지게 된다. 상기와 같이 서브워드선을 우수0∼6과 기수1∼7로 나누고 각각 메모리매트의 양측에 서브워드드라이버SWD를 배치하는 구성에서는 메모리셀의 배치에 맞춰 고밀도로 배치되는 서브워드선SWL의 실질적인 피치를 서브워드드라이버SWD중에서 2배로 완화할 수 있어 서브워드드라이버SWD와 서브워드선SWL0 등을 효율좋게 배치할 수 있다.

상기 메인워드드라이버MWD는 4개의 서브워드선0∼6(1∼7)에 대해 공통으로 선택신호로서의 메인워드선을 구동한다. 상기 4개의 서브워드선중에서 1개의 서브워드선을 선택하기 위한 서브워드선택선FX가 마련된다. 서브워드선택선FX는 FX0∼FX7과 같은 8개로 구성되고, 그 중의 우수서브워드선택선FX0∼FX6이 상기 우수열의 서브워드드라이버0∼6에 공급되고, 그 중의 기수서브워드선택선FX1∼FX7이 상기 기수열의 서브워드드라이버1∼7에 공급된다. 특히 제한되지는 않지만, 서브워드선택선FX0∼FX7은 어레이의 주변부에서는 제2층째의 금속배선층M2에 의해 형성되고, 마찬가지로 제2층째의 금속배선층M2에 의해 구성되는 메인워드선MWL0∼MWLn이 교차하는 부분에서는 제3층째의 금속배선층M3에 의해 구성된다.

도 5에는 상기 메인워드선과 센스앰프의 관계를 설명하기 위한 주요부 블럭도가 도시되어 있다. 동일 도면에 있어서는 대표로서 1개의 메인워드선MWL이 도시되어 있다. 이 메인워드선MWL은 메인워드드라이버MWD에 의해 선택된다. 상기 메인워드드라이버에 인접해서 상기 우수서브워드선에 대응한 서브워드드라이버SWD가 마련된다.

동일 도면에서는 생략되어 있지만 상기 메인워드선MWL과 평행하게 배치되는 서브워드선과 직교하도록 상보비트선(Pair Bit Line)이 마련된다. 이 실시예에서는 특히 제한되지는 않지만 상보비트선도 우수열과 기수열로 나누어지고, 각각에 대응해서 메모리매트를 중심으로 해서 좌우에 센스앰프SA가 분할된다. 센스앰프SA는 공유센스방식으로 되지만, 끝부의 센스앰프SA에서는 실질적으로 한쪽에만 상보비트선이 마련되지 않는다.

상기와 같이 메모리매트의 양측에 센스앰프SA를 분산해서 배치하는 구성에서는 기수열과 우수열로 상보비트선이 분할되므로 센스앰프열의 피치를 완만하게 할 수 있다. 반대로 말하면, 고밀도로 상보비트선을 배치하면서 센스앰프SA를 형성하는 소자영역을 확보할 수 있는 것으로 된다. 상기 양측의 센스앰프SA의 배열을 따라 로컬입출력선이 배치되고 각각이 2쌍의 로컬입출력선을 갖는다. 상기와 같이 1개의 컬럼선택선YS에 의해 스위치 제어되는 컬럼스위치MOSFET에 의해, 메모리매트의 양측에 배치되는 센스앰프에 대응해서 2쌍씩의 상보비트선이 선택되어 상기 2쌍씩의 로컬입출력선에 접속된다.

상기 합계 4쌍의 로컬입출력선은 매트선택신호에 의해 스위치 제어되는 메인스위치회로를 거쳐 4쌍으로 이루어지는 메인입출력선에 접속된다. 상기 컬럼스위치MOSFET의 게이트는 컬럼디코더(COLUMN DECODER)의 선택신호가 전달되는 상기 대응하는 1개의 컬럼선택선YS에 접속된다. 이 컬럼선택선YS는 상기 도 2와 같이 16개로 분할되어 이루어지는 메모리매트를 관통하여 연장하도록 마련되고, 각 메모리매트의 대응하는 컬럼스위치MOSFET의 게이트에 공통으로 접속된다.

도 6에는 상기 SDRAM의 용장계의 어드레스 선택회로를 설명하기 위한 개략블럭도가 도시되어 있다. 어드레스단자는 A0∼A13과 같은 14개의 본딩패드에 대응해서 마련된다. 로우어드레스버퍼는 상기 14개의 본딩패드A0∼A13에 대응한 버퍼회로RADB0∼RADB13으로 구성된다. 최상위의 2비트의 본딩패드A12와 A13에 대응된 어드레스신호는 뱅크선택신호로 되어 뱅크선택회로BSDEC에 공급된다. 이 뱅크선택회로BSDEC에 의해 상기 4개의 메모리뱅크B0∼B3중의 1개의 메모리뱅크를 선택하는 뱅크선택신호BS0∼BS3이 형성된다. 동일 도면에서는 용장계회로를 주로 도시하고 있으므로, 상기 뱅크선택신호는 로우용장회로 중의 각 뱅크에 대응한 용장회로B0∼B3을 선택하는 신호로서 도시되어 있다.

나머지의 본딩패드A0∼A11에 대응된 어드레스신호는 상기 각 뱅크0∼3에 있어서, 상위 4비트에 대응한 어드레스신호A8∼A11에 의해 상기 16개로 분할된 메모리매트 중의 1개의 메모리매트를 선택하기 위해 사용된다. 이들 4비트의 어드레스신호A8∼A11은 매트선택회로MSDEC에 공급되어 16가지의 매트선택신호MSiB가 형성된다. 즉, 상기 16가지의 매트선택신호MSiB에서는 칩의 긴쪽방향에 배치된 8×4=32개의 메모리매트가 각각 선택된다. 그리고, 나머지 8비트로 이루어지는 어드레스신호A0∼A7에 의해 상기 메모리매트중에 마련된 256개 중의 1개의 워드선(서브워드선)을 선택하기 위해 사용된다. 즉, 상기 어드레스신호A0∼A7은 로우계 프리디코더XPD에 입력되고, 여기에서 프리디코드되어 메인워드드라이버MWD와 상기 서브워드선 선택신호FX가 형성되고 서브워드드라이버에 의해 메모리셀 어레이MARY에 마련된 메모리매트의 상기 1개의 서브워드선SWLi가 선택된다.

상기 로우계 용장회로는 상기 뱅크선택신호BS0∼BS3 및 어드레스신호A0∼A11을 받고 기억된 불량어드레스와 일치했으면 상기 서브워드선SWLi의 선택동작을 정지시키고, 도시하지 않은 용장워드선의 선택동작으로 전환한다. 이와 같은 용장워드선의 선택동작은 특히 제한되지는 않지만 메인워드선마다 대응해서 용장회로가 마련된다. 즉, 1개의 메모리매트에 있어서 1개의 메인워드선에 대응한 여러개의 서브워드선중의 1개라도 불량이 있으면, 그 메인워드선 및 그것에 대응한 여러개의 서브워드선의 전부가 예비 워드선으로 전환된다.

컬럼어드레스버퍼는 상기 14개의 본딩패드A0∼A13 중 상기 뱅크를 지정하는 본딩패드A12와 A13을 제외한 A0∼A11에 대응해서 버퍼회로CADB0∼CADB11로 구성된다. 이 중 하위7비트에 대응한 어드레스신호A0∼A6에 의해 상기 128개의 컬럼선택신호YS가 형성된다. 상기 칩의 긴쪽방향으로 적층된 합계32개의 메모리매트에 있어서 각각이 1개씩의 컬럼선택선YS가 선택상태로 된다.

상기 로우계의 어드레스신호에 의해 상기 16개로 분할된 메모리매트중의 1개의 메모리매트의 워드선이 선택상태로 되어 있고, 그 메모리매트를 사이에 두는 2개의 센스앰프가 활성화되어 상보비트선의 리드신호를 증폭해서 래치하고 있다. 나머지 15개의 메모리매트에서는 워드선은 비선택상태이고 그것에 대응해서 센스앰프도 비동작상태이다. 그 때문에, 이들 비선택매트의 상보비트선의 전위와 상기 센스앰프의 입출력노드는 모두 플로팅상태에서 동일한 하프프리차지전위이다. 따라서, 상기 16개의 메모리매트에 공통의 컬럼선택선YS가 선택상태로 되면, 각 메모리매트에 있어서 상보비트선과 센스앰프의 입출력노드가 접속되고 또한 그것이 플로팅상태의 로컬입출력선에 접속될 뿐이다.

선택된 메모리매트에서는 상기 4쌍의 상보비트선이 4쌍의 로컬입출력선에 접속되고, 상기 매트선택신호에 의해 상기 4쌍의 로컬입출력선이 메인입출력선에 접속된다. 상기 메인입출력선은 메인앰프의 입력단자에 접속된다. 상기의 구성에서는 각 메모리매트에서 4비트씩의 리드신호가 메인앰프의 입력까지 보내진다. 특히 제한되지는 않지만 메인앰프는 뱅크0과 1 및 뱅크2와 3에 각각 공통으로 마련된다. 즉, 뱅크0과 1은 동일한 메인앰프를 공통으로 사용하도록 하는 것이다. 상기의 컬럼어드레스A0∼A6에 의해 각 메모리매트에서 4비트씩 그것이 긴쪽방향으로 8×4=32개 마련되므로, 상기 뱅크0과 1에 대해 전체 128개의 메인앰프가 마련되게 된다.

상위비트5비트로 이루어지는 A7∼A11에 대응한 어드레스신호는 상기 메인앰프의 선택신호를 형성하는 것으로서 32가지의 선택신호를 형성한다. 즉, 16개의 메인앰프를 선택해서 16비트의 단위에서의 리드가 가능하게 된다. 라이트동작도 상기 16비트에 대응해서 라이트회로가 마련되는 것이다. 상기의 컬럼계의 어드레스신호A0∼A11은 컬럼어드레스카운터CAC에 입력되고, 이 컬럼어드레스카운터CAC를 거쳐 컬럼계 어드레스신호가 뱅크B0∼B3의 각 Y계 선택회로에 공급된다.

컬럼프리디코더YPD에는 상기 컬럼어드레스카운터CAC에 의해 유지되거나 또는 그것을 증가해서 형성된 어드레스신호가 공급된다. 상기 컬럼용장회로YRS에는 상기 매트선택신호MSiB가 공급된다. 이것에 의해, 매트단위에서의 불량비트선의 구제를 실행하게 된다. 컬럼프리디코더YPD에 의해 형성된 프리디코드신호CFGL/CFGH/CFGM이 컬럼용장회로YRS에 공급된다. 컬럼용장회로YRS는 매트어드레스가 기억되고 상기 매트선택신호MSiB와 비교 판정되고, 선택된 메모리매트에 불량비트선이 존재한다고 판명되었으면 상기 프리디코드신호CFGL/CFGH/CFGM과 기억된 불량비트선의 대응하는 기억정보가 비교 판정되고, 일치했으면 일치신호SRB가 발생되어 컬럼프리디코더YPD의 출력을 무효로 하고 그 대신에 용장YS선을 선택상태로 한다.

도 7에는 상기 컬럼용장부의 상세블럭도가 도시되어 있다. 컬럼용장회로YRS는 2개의 부호화퓨즈FUSE1과 FUSE2를 갖는다. 제1 부호화퓨즈FUSE1에는 부호화된 매트어드레스정보가 기억된다. 기억되는 매트어드레스정보는 상기 도 6의 로우계의 매트어드레스신호A8∼A11에 대응한 2진의 하중을 갖게 된다. 불량비트선이 존재하는 매트어드레스정보에 대응해서 상기 부호화퓨즈FUSE1은 4개의 퓨즈로 구성된다.

이 부호화퓨즈FUSE1에서 리드된 기억정보는 각각의 하중에 대응한 스위치트리(switch tree)를 제어하도록 사용되고, 이와 같은 스위치트리에 대해 상기 복호화된 16개(0-15)로 이루어지는 매트선택신호MSiB가 공급된다. 이 스위치트리에 의해 상기 기억된 불량매트정보와 지정된 매트선택신호가 일치신호에 의해 스위치회로SW가 온상태로 된다. 이 스위치회로SW는 제2 부호화퓨즈FUSE2에 기억된 불량비트정보를 선택해서 비교기COMP의 한쪽의 입력에 전달한다. 특히 제한되지는 않지만, 이 불량비트정보는 상기 도 6의 어드레스단자A0∼A6에 대응한 2진의 하중에 대응한 신호로 된다. 그 때문에, 제2 부호화퓨즈FUSE2는 7개의 퓨즈로 구성된다.

상기 비교기COMP에는 상기 불량비트정보를 프리디코드하는 디코더회로가 마련된다. 상기 비교기의 다른쪽의 입력에는 상기 컬럼어드레스카운터CAC를 거쳐 공급되고 또는 이와 같은 컬럼어드레스카운터CAC에서 생성된 어드레스신호를 받는 프리디코더YPD의 프리디코드신호CFGL, CFGM 및 CFGH가 공급된다. 즉, 상기 비교기COMP는 상기 불량비트선에 대응한 프리디코드신호와 메모리액세스된 프리디코드신호를 비교하여 그 일치/불일치를 판정한다. 상기 비교결과가 일치했으면 신호SLB를 로우레벨로 해서 상기 프리디코더YPD의 출력을 무효로 하고, 대신 컬럼용장드라이버YRD에 의해 메모리매트의 Y디코더YDEC에 컬럼용장선 선택신호를 공급시킨다.

상기의 구성에서는 불량비트선은 2진정보로서의 매트어드레스정보 및 비트어드레스정보로서 기억되는 것으로서, 제1 및 제2 부호화퓨즈FUSE1과 FUSE2에 의해 전부 11개의 적은 수로 구성할 수 있다. 그리고, 메모리매트마다 불량비트선을 구제하는 것이므로 동일한 용장비트선을 매트어드레스가 다른 것을 조건으로 하여 다른 어드레스의 불량비트선의 구제에 공용할 수 있어 용장회로에 의한 구제효율을 높게 할 수 있는 것이다. 또한, 상기 11비트에 의해 지정되는 불량비트선을 상보어드레스신호의 트루신호와 바신호에 대응시켜 마련하는 경우에는 22개와 같이 2배나 되는 수가 필요하게 되는 것이다.

도 8과 도 9에는 상기 컬럼용장부의 상세한 회로도가 도시되어 있다. 도 8과 도 9의 관계를 알기 쉽게 하기 위해 스위치회로SW의 부분이 양 도면에 있어서 중복해서 도시되어 있다. 도 8에 있어서, 제1 부호화퓨즈FUSE1은 상기와 같이 4개의 퓨즈F1∼F4로 구성된다. 즉, 퓨즈F1의 한쪽끝은 전원단자에 접속되고 다른쪽끝과 회로의 접지전위 사이에는 전원투입시에 일시적으로 하이레벨로 되는 신호VUP에 의해 온상태로 되는 MOSFET Q20이 마련된다. 상기 퓨즈F1의 다른쪽끝의 전압은 인버터회로N2의 입력에 공급되고, 그의 출력신호는 상기 MOSFET Q20과 병렬로 마련된 MOSFET Q21의 게이트에 공급되어 퓨즈F1이 절단되었을 때의 로우레벨을 래치하는 래치회로가 구성된다. 상기 인버터회로N2는 상기와 같은 래치회로를 형성함과 동시에 그의 입력과 출력에서 상보의 어드레스신호를 형성하기 위해 사용된다. 다른 퓨즈F2∼F4에 상기 인버터회로와 MOSFET가 마련된다.

상기 퓨즈FUSE1을 구성하는 4개의 퓨즈F1∼F4의 절단의 유무에 대응해서 형성된 상보의 리드신호는 MOSFET로 이루어지는 스위치트리로 이루어지는 비교기MSDEC에 공급된다. 퓨즈F1∼F4는 그것이 절단되었을 때에는 대응하는 어드레스신호A8∼A11에 대응되고 어드레스신호의 로우레벨에 대응한 것이 절단된다. 예를 들면, 퓨즈F1∼F4의 전체가 절단된 상태는 어드레스신호A8∼A11이 로우레벨에 상당하고 매트선택신호MS0B의 로우레벨이 상기 스위치트리를 통해서 전달된다. 매트선택신호MS0B∼MS15B는 선택된 메모리매트에 대응한 것이 로우레벨로 되고 이외에는 하이레벨이다.

따라서, 상기 퓨즈F1∼F4의 전체가 절단된 상태에서 매트선택신호MS0B가 로우레벨이면 실질적으로 비교기로서 작용하는 스위치트리MSDEC의 출력out은 로우레벨로 된다. 메모리 액세스에 앞서 상기 출력out은 신호RPRE의 로우레벨에 의해 온상태로 되는 P채널형 MOSFET Q22에 의해 하이레벨로 프리차지되어 있고, 이 프리차지전위는 인버터회로N3과 P채널형 MOSFET Q23에 의해 래치되어 있다. 따라서, 상기 비교기로서의 스위치트리의 전달경로에 의해 비선택의 메모리매트신호의 하이레벨이 전달되면, 상기 출력out은 하이레벨의 불일치신호에 대응한 비선택레벨로 된다. 상기와 같이 스위치트리의 전달경로에 의해 매트선택신호의 로우레벨이 전달되면 상기 출력out은 일치신호에 대응한 로우레벨로 된다.

상기 출력부out에는 컬럼선택신호YS에 불량이 존재한 경우에는 각 메모리매트의 동일한 비트선 어드레스가 모두 불량으로 되어 버린다. 이 때문에, 상기 16개나 되는 매트어드레스를 순차 기억시키면 그것만으로 16조의 퓨즈가 필요하게 되어 버린다. 그래서, 퓨즈회로FUSE3이 마련된다. 퓨즈F5는 상기 전체 메모리매트를 불량으로 하기 위한 퓨즈로서, 그것을 절단시키면 상기 출력out에 직렬로 삽입된 스위치MOSFET Q24를 오프상태로 하고 출력신호를 로우레벨로 하는 스위치MOSFET Q25를 온상태로 한다. 이것에 의해, 상기 퓨즈F1∼F4에 관계없이 16개의 메모리매트에 대응한 불량어드레스를 기억시킬 수 있다.

퓨즈F6은 퓨즈F1∼F4 또는 F5에 유효한 기억정보가 라이트되어 있는지 아닌지를 기억시키는 것으로서, 이 퓨즈F6을 절단시키지 않는 경우에는 로우레벨의 신호가 형성되어 상기 MOSFET Q24에 직렬로 마련된 MOSFET Q26을 오프상태로 해서 상기 스위치트리로부터의 출력신호의 전달을 무효로 한다. 상기 퓨즈F6을 절단시킨 경우에는 하이레벨의 신호가 형성되어 상기 MOSFET Q24에 직렬로 마련된 MOSFET Q26이 온상태로 되고, 스위치트리 또는 상기 퓨즈F5의 절단에 대응한 구제매트일치신호MSEB가 출력된다.

상기 구제매트일치신호MSEB는 스위치회로SW의 스위치 제어신호로서 사용된다. 즉, 상기 신호MSEB는 일치일 때에는 로우레벨로 되어 스위치회로SW의 P채널형 MOSFET를 온상태로 한다. 그것과 병렬접속된 N채널형 MOSFET는 상기 구제매트일치신호MSEB를 받는 인버터회로에 의해 반전된 신호에 의해서 온상태로 된다. 이와 같이 스위치회로SW는 CMOS스위치회로로 구성되어 있고, 퓨즈회로FUSE2를 구성하는 상기 컬럼계의 어드레스신호Y0∼Y6에 대응한 불량비트 어드레스신호를 출력시킨다.

도 9에 있어서, 스위치회로SW의 출력측은 상기와 마찬가지인 여러개의 퓨즈회로로부터의 스위치회로를 통과한 출력이 공통접속된다. 즉, 배선(wired) OR논리구성으로 된다. 상기 여러개로 이루어지는 스위치회로SW는 불량비트선이 존재하는 메모리매트에 대해 메모리액세스가 실행된 경우에 1개가 온상태로 되고, 불량비트선이 존재하지 않는 경우에는 모두 오프상태이므로 상기와 같은 배선OR논리를 사용할 수 있다. 메모리매트는 상기와 같이 16개 마련되므로, 16개의 메모리매트의 각각에 있어서의 불량비트선을 구제시키기 위해서는 16조의 퓨즈회로FUSE1∼FUSE3이 필요하게 된다. 이 실시예에서는 불량이 존재하지 않는 비트선을 갖는 메모리매트가 존재하는 것을 고려해서 9조의 퓨즈회로가 마련되고, 상기 스위치회로SW의 출력측에서 배선OR논리를 취하도록 된다.

비교기COMP에는 상기 배선OR신호OR0∼OR6을 프리디코드하는 프리디코더회로가 마련된다. 즉, 하위2비트의 OR0과 OR1이 조합되어 4가지의 프리디코드신호가 형성되고, 중위3비트의 OR2∼OR4가 조합되어 8가지의 프리디코드신호가 형성되고, 상위2비트의 OR5와 OR6이 조합되어 4가지의 프리디코드신호가 형성된다. 이들 각 프리디코드신호는 상기와 마찬가지의 CMOS스위치회로의 제어신호로서 사용된다.

상기 CMOS스위치회로의 입력에는 상기 메모리 액세스를 위해 입력된 컬럼어드레스를 프리디코드한 프리디코드신호CFGL, CFGM 및 CFGH를 전달시키기 위해 사용된다. 이 경우에는 CMOS스위치회로가 선택된 것이 온상태로 되고 하이레벨의 선택신호가 일치신호로서 전달된다. 상기 3조의 프리디코드신호 전체가 일치하면 출력부에 마련된 NAND게이트회로G1이 로우레벨의 일치신호SLB를 형성한다.

이 실시예에서는 비교기COMP는 2조 마련된다. 즉, 상기 횡방향으로 16개와 종방향으로 8개로 이루어지는 메모리매트로 구성되는 1개의 메모리블럭에 대응해서 2조의 비교기COMP가 마련되고 각각의 비교기COMP에 대해 9조의 퓨즈회로가 마련되므로 전체로는 18조의 퓨즈회로가 마련된다. 그리고, 도 2와 같이 용장회로는 2개의 뱅크0과 1 또는 2와 3의 각각의 메모리셀 어레이에 대응해서 좌우에 4조씩 마련되는 것이므로, 칩 전체로는 18×8=144조와 같이 다수의 퓨즈회로가 마련되는 것이다.

상기와 같이 2개의 뱅크0과 1 또는 2와 3과 같이 용장회로가 공통으로 마련되고 각각의 뱅크에 상기 2회로분의 용장회로가 마련된다. 메모리매트에 대해 각각 2개의 용장컬럼선택선YS가 마련되므로, 이와 같은 용장컬럼선택선YS에 불량이 발생한 경우에는 다른쪽의 용장컬럼선택선을 사용해서 구제가 실행된다. 또, 한쪽의 뱅크에 불량비트선이 존재하지 않으면 상기 2조의 비교기를 1개의 메모리뱅크에 있어서 사용할 수 있다. 또, 2개의 메모리뱅크에 있어서 동일한 어드레스의 메모리매트내의 동일 어드레스의 비트선에 불량이 발생했으면 상기 1개의 회로에서 양쪽 모두 구제할 수 있다.

도 10에는 본 발명에 관한 SDRAM의 1예를 설명하기 위한 타이밍도가 도시되어 있다. 메모리 액세스 이전에 프리차지신호PREF가 로우레벨로 되어 있고, 상기 도 8에 도시한 스위치트리(매트선택신호의 비교기)MSDEC의 출력out을 하이레벨로 프리차지시킨다. 메모리 액세스에 의해 상기 신호PREF가 하이레벨로 되고 상기 프리차지용 P채널형 MOSFET Q22는 오프상태로 된다. 출력out은 상기의 래치회로에 의해 하이레벨로 유지된다.

상기와 같은 SDRAM의 동작에 의해 로우계의 선택동작이 실행되고 그것에 의해 1개의 매트선택신호MSiB가 로우레벨로 된다. 그리고, 선택된 메모리매트에 불량비트가 존재하면 구제매트일치신호MSEB가 로우레벨로 된다. 즉, 컬럼계 선택동작에 선행해서 상기 구제매트일치신호MSEB가 이미 로우레벨로 되고, 그 결과로서 불량비트선에 대응한 상기 어드레스Y0∼Y6은 리드되어 상기 비교기COMP의 스위치제어가 실행되는 것이다. 따라서, 상기와 같은 매트선택신호와의 비교를 실행하는 비교기로서 스위치트리와 같은 신호전달에 시간이 걸리는 회로를 사용해도 컬럼선택동작이 지연되어 버리는 일은 없다.

상기 외부단자에서 공급된 컬럼어드레스(개시어드레스)신호Ai는 컬럼어드레스버퍼를 통과해서 컬럼어드레스카운터에 페치되고, 이와 같은 컬럼어드레스카운터의 출력신호가 프리디코드되고 상기 비교기COMP에 의해 비교 판정이 실행된다. 비구제어드레스일 때에는 컬럼용장선택신호SLB가 하이레벨로 되고 통상 YS선이 선택된다. 버스트리드의 4사이클째와 같이 구제어드레스일 때에는 상기 컬럼용장선택신호SLB가 로우레벨로 되어 통상 YS선이 비선택상태로 되고, 그 대신에 용장YS선이 하이레벨의 선택상태로 된다. 그리고, 5사이클째 이후가 비구제어드레스일 때에는 컬럼용장선택신호SLB가 하이레벨로 되어 통상 YS선이 선택된다.

도 11에는 본 발명에 관한 SDRAM의 센스앰프부의 1실시예의 주요부 회로도가 도시되어 있다. 동일 도면에 있어서는 센스앰프와 그것에 관련된 한쪽의 메모리매트(메모리 어레이)가 예시적으로 도시되어 있다. 상기 센스앰프의 좌측에 배치되는 메모리매트는 생략되고, 그것의 상보비트선과 접속되는 공유스위치MOSFET (Q1, Q2) 등이 예시적으로 도시되어 있다.

다이나믹형 메모리셀은 우측의 메모리매트에 마련된 서브워드선SWL0과 1에 대응해서 통상회로의 4개와 용장회로의 4회로분이 대표로서 예시적으로 도시되어 있다. 다이나믹형 메모리셀은 어드레스 선택용MOSFET Qm과 정보기억용 캐패시터Cs로 구성된다. 어드레스선택용 MOSFET Qm의 게이트는 서브워드선SWL0에 접속되고, 이 MOSFET Qm의 드레인이 상보비트선BLT와 BLB 중의 한쪽의 BLT에 접속되고 소오스에 정보기억 캐패시터Cs가 접속된다. 정보기억용 캐패시터Cs의 다른쪽의 전극은 공통화되어 플레이트전압이 인가된다.

1쌍의 상보비트선BLT, BLB는 동일 도면에 도시한 바와 같이 평행하게 배치되고, 비트선의 용량밸런스 등을 취하기 위해 필요에 따라 적절하게 교차된다. 이와 같은 상보비트선BLB와 BLT는 공유스위치MOSFET Q3과 Q4에 의해 센스앰프의 단위회로의 입출력노드와 접속된다. 센스앰프의 단위회로는 게이트와 드레인이 교차접속되어 래치형태로 된 N채널형 MOSFET Q5, Q6 및 P채널형 MOSFET Q7, Q8로 구성된다. N채널형 MOSFET Q5와 Q6의 소오스는 공통소오스선SAN에 접속된다. P채널형 MOSFET Q7과 Q8의 소오스는 공통소오스선SAP에 접속된다. 상기 공통소오스선SAN과 SAP에는 N채널형 MOSFET와 P채널형 MOSFET의 파워스위치MOSFET가 각각 마련되어 센스앰프의 활성화신호에 의해 상기 파워스위치MOSFET가 온상태로 되고 센스앰프의 동작에 필요한 전압공급을 실행하게 된다.

상기 센스앰프의 단위회로의 입출력노드에는 상보비트선을 단락시키는 MOSFET Q11 및 상보비트선에 하프프리차지전압HVC를 공급하는 스위치MOSFET Q9와 Q10으로 이루어지는 프리차지회로가 마련된다. 이들 MOSFET Q9∼Q11의 게이트에는 공통으로 프리차지신호PC가 공급된다.

MOSFET Q12와 Q13은 컬럼선택신호YS에 의해 스위치 제어되는 컬럼스위치를 구성한다. 이 실시예에서는 1개의 컬럼선택신호YS에 의해 2쌍의 비트선을 선택할 수 있게 된다. 우측의 메모리매트의 서브워드선SWL0이 선택된 경우에는 메모리매트를 중심으로 해서 우측에도 마찬가지로 배치되는 센스앰프도 활성화된다. 이와 같은 도시하지 않은 우측의 센스앰프에도 상기와 마찬가지의 컬럼스위치MOSFET가 마련되어 있고 2쌍의 비트선이 선택된다. 그 때문에, 1개의 메모리매트에 주목하면 합계 4쌍의 상보비트선이 선택되게 된다.

즉, 상기의 메모리매트에 주목하면 2개의 센스앰프가 비트선의 양측에 배치되고, 2쌍씩이 교대로 2개의 센스앰프에 대응해서 접속되는 것이다. 상기 컬럼선택신호YS는 센스앰프에서 예시적으로 도시되어 있는 2쌍의 비트선BLT, BLB 등과 도시하지 않은 센스앰프에 마련되는 도시하지 않은 나머지 2쌍의 비트선에 대응한 합계 4쌍의 상보비트선을 선택할 수 있게 된다. 이들 2쌍씩의 상보비트선쌍은 로컬입출력선SIO0B, SIO0T 및 SIO1B, SIO1T에 접속되고, 상기 도시하지 않은 센스앰프에 있어서도 로컬입출력선SIO2B, SIO2T 및 SIO3B, SIO3T에 접속시키고, 매트선택신호에 의해 합계 4쌍으로 이루어지는 메인입출력선에 접속된다. 용장용 컬럼선택선RYS에 대해서도 상기와 마찬가지로 센스앰프와 용장비트선RBLT, RBLB 등이 마련된다.

도 12에는 본 발명에 관한 SDRAM에 있어서의 결함구제방법을 설명하기 위한 구성도가 도시되어 있다. 동일 도면에는 비트선방향으로 3개의 메모리매트와 워드선방향으로 2개의 메모리매트의 합계 6개의 메모리매트가 예시적으로 도시되어 있다. 이 실시예에서는 매트MS0B에 대응해서 상측의 메모리매트에 있어서 실선으로 표시한 불량비트선은 비트선 단선 등와 같이 전체가 불량인 것을 0계의 용장회로로 전환하고, 점선으로 표시한 비트선과 같이 그것에 접속된 메모리셀에 불량이 있는 것은 상기 0계를 사용했으므로 1계의 용장회로로 전환하는 예가 도시되어 있다. 매트MS0B에 대응해서 하측의 메모리매트에 있어서는 상기와는 다른 실선으로 표시한 불량비트선을 1계의 용장회로로 전환하고, 점선으로 표시한 불량비트선을 0계의 용장회로로 전환하고 있다. 그 밖의 예시적으로 도시되어 있는 메모리매트MS1B나 MS2B 등에 있어서도 마찬가지이다. 뱅크0과 뱅크1에 있어서 구제할 수 있는 불량의 합계수는 용장디코더수에 의해 결정된다. 예를 들면, 상기 0계와 1계에 접속되어 있는 용장디코더수가 19개이면, 1개의 메모리매트에 있어서 최대2개까지의 불량비트선인 것을 조건으로 해서 전체 19개까지의 불량비트선을 구제할 수 있다.

도 13에는 상기 컬럼용장부의 다른 1실시예의 회로도가 도시되어 있다. 이 실시예는 상기 실시예의 부호화퓨즈FUSE1에 대응된 매트선택신호와의 비교기부가 도시되어 있다. 상기 퓨즈FUSE1을 구성하는 4개의 퓨즈F1∼F4의 절단의 유무에 대응해서 형성된 상보의 리드신호는 16가지의 조합에 대응한 4입력의 NAND게이트회로에 각각 공급되어 16가지로 복호화된다. 이들 16가지의 복호화신호는 16개로 이루어지는 CMOS스위치회로의 스위치제어신호로 되고, 이와 같은 CMOS스위치를 통과해서 그것에 1대1로 대응된 상기 매트선택신호MS0B∼MS15B를 전달시키도록 하는 것이다. 상기와 같이 매트선택신호MS0B∼MS15B는 선택된 것이 로우레벨로 되고 그 외에는 모두 하이레벨이다. 따라서, 상기 퓨즈F1∼F4에 의해 지정된 불량비트선이 존재하는 메모리매트에 대응한 메모리매트가 선택되면, 출력신호out는 로우레벨로 되고 그 이외는 상기와 마찬가지로 하이레벨로 되는 것이다.

도 14에는 상기 컬럼용장부의 또 다른 1실시예의 회로도가 도시되어 있다. 이 실시예에서는 상기 실시예의 부호화퓨즈FUSE1에 대응된 매트선택신호와의 비교기부가 도시되어 있다. 상기 퓨즈FUSE1을 구성하는 4개의 퓨즈F1∼F4의 절단의 유무에 대응해서 형성된 상보의 리드신호는 그대로 그것과 대응하는 2진의 매트선택신호BX8B, BX8T∼BX11B, BX11T와 비교된다. 즉, 16가지의 매트선택신호MS0B∼MS15B를 형성하는 디코더회로의 전단의 신호, 바꿔 말하면 로우어드레스버퍼RADB8∼RADB11을 통과한 상보어드레스신호가 그대로 공급되고 대응하는 비트와의 비교가 실행된다. 이들 각 비트의 비교신호는 각각의 어드레스신호에 대응한 것끼리가 NAND게이트회로에 의해 비교되고, 모든 비트에서 일치한 것을 출력단의 NAND게이트회로에 의해 비교한다.

이 구성에서는 NAND게이트회로에 의해 비교기가 구성되고 일치/불일치의 로우레벨/하이레벨이 형성되므로, 상기와 같은 메모리 액세스마다 출력out을 프리차지시키는 프리차지회로가 불필요하게 된다. 상기 출력out에는 전체 메모리매트의 불량을 나타내는 퓨즈F5와 상기 퓨즈F1∼F5에 유효한 정보가 기억되어 있는 것을 나타내는 퓨즈F6과의 기억정보에 의해 제어되는 상기와 마찬가지의 스위치MOSFET Q24∼Q26이 마련되어 구제매트일치신호MSEB가 형성된다. 이 구성에서는 게이트회로의 수를 상기 도 13의 회로에 비해 작게 할 수 있다.

도 15에는 상기 컬럼용장부에 마련되는 퓨즈의 1실시예의 레이아웃도가 도시되어 있다. 퓨즈는 메모리셀의 플레이트전극을 구성하는 재료를 이용해서 형성된다. 그 때문에, 퓨즈는 3층의 금속층 중의 제1층째의 금속층M1과 제2층째의 금속층M2 사이에 형성된다. 퓨즈의 한쪽끝측은 공통화되어 도시하지 않은 배선에서 전원전압이 공급되고, 다른쪽끝측은 그 위의 금속층M2를 거쳐 M3층에 접속되어 상기와 같은 MOSFET회로에 접속된다. 퓨즈가 형성되는 반도체기판 표면에는 그것이 형성되는 부분을 둘러싸도록 가이드링이 마련된다. 그리고, 가이드링을 따라 상기 M1과 M2를 접속하기 위해 형성되는 스루홀TH1과 동일한 스루홀TH1이 홈형상으로 형성된다. 단, 상기 스루홀TH1에 의한 홈은 상기 퓨즈가 형성되는 부분은 제외한다. 이것에 반해, M2와 M3을 접속하는 스루홀TH2와 동일한 스루홀TH2가 상기 가이드링을 따라 형성된다. 이것에 의해 퓨즈가 형성되는 개구부로부터의 물 등의 침입을 방지하는 역할을 한다.

도 16에는 본 발명에 관한 반도체 기억장치의 다른 1실시예의 개략블럭도가 도시되어 있다. 특히 제한되지는 않지만 이 실시예의 반도체 기억장치는 다이나믹형 RAM을 지향하고 있고, 공지의 반도체 집적회로의 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체기판상에 형성된다.

이 실시예의 다이나믹형 RAM은 그의 입출력 인터페이스와 메모리셀 어레이가 여러개의 뱅크로 나누어져 있지 않다는 것만이 상기 동기화DRAM과 다를뿐이다. 즉, RAS클럭제어회로RSASG는 로우어드레스스트로브신호/RAS를 받아 로우어드레스의 페치타이밍신호, 로우계의 프리디코더나 디코더의 동작타이밍신호, 워드선 선택타이밍신호 또는 센스앰프의 활성화신호 등을 발생시킨다.

제어회로CONT는 컬럼어드레스스트로브신호/CAS, 라이트인에이블신호/WE, 출력인에이블신호/OE 등을 받고, 동작모드의 판정과 그것에 대응한 컬럼계의 선택타이밍신호를 발생시킨다. 리프레시제어회로RFC는 상기 RAS클럭제어회로RASGC를 통과해서 리프레시어드레스를 로우어드레스버퍼RASB에 공급한다. 상기와 같이 메모리셀 어레이가 메모리뱅크로 나누어져 있지 않으므로, Y계의 용장회로YR1과 YR2는 상기 도 1의 실시예와 같이 메모리뱅크에 대응해서 동일한 것이 4가지 마련되지 않지만, 메모리셀 어레이의 구성 그 자체는 상기 실시예와 마찬가지이므로 뱅크에 대응한 어드레스가 메모리블럭어드레스 등으로 치환되어 선택되는 것으로서, 상기 메모리뱅크에 대응한 메모리셀 어레이의 선택방식이 다를 뿐이고 용장회로 그 자체는 상기 실시예와 유사한 구성에 의해 실현되는 것이다.

상기 실시예에서 얻어지는 작용효과는 다음과 같다. 즉,

[1] 여러개의 워드선과 예비 워드선 및 그것과 교차하도록 배치된 여러개의 비트선과 예비 비트선의 교점에 마련된 여러개의 메모리셀로 이루어지는 메모리매트를 구비한 반도체 기억장치에 있어서, 불량워드선 또는 불량비트선을 지시하는 어드레스에 대해 부호화된 기억정보에 따라 절단되는 여러개로 이루어지는 퓨즈수단을 사용하고, 그것에 대응한 상보신호에 의해 게이트수단을 제어해서 각각에 대응한 워드선 또는 비트선을 선택하는 선택신호를 전달해서 일치/불일치신호를 형성하는 것에 의해 적은 수의 퓨즈수단에 의해서, 결함어드레스의 기억과 비교를 실행할 수 있다는 효과가 얻어진다.

[2] 상기 부호화된 기억정보로서 2진의 하중을 갖고 형성함과 동시에 상기 게이트수단을 상기 2진의 하중에 대응한 상보신호에 의해 스위치제어되는 전송게이트MOSFET를 트리형상으로 구성하고, 이와 같은 트리형상의 전송게이트MOSFET를 통과해서 워드선 또는 비트선을 선택하는 선택신호를 전달시키는 것에 의해서 적은 회로소자수에 의해 비교회로를 구성할 수 있다는 효과가 얻어진다.

[3] 상기 부호화된 기억정보로서 2진의 하중을 갖고 형성함과 동시에 상기 게이트수단을 상기 2진의 하중에 대응한 상보신호와 그것에 대응해서 2진의 하중을 갖는 상기 워드선 또는 비트선을 선택하기 위한 선택신호를 받는 논리게이트회로의 조합에 의해서 구성하는 것에 의해, 적은 수의 논리회로에 의해 비교회로를 구성할 수 있다는 효과가 얻어진다.

[4] 상기 부호화된 기억정보로서 2진의 하중을 갖고 형성함과 동시에 상기 게이트수단을 상기 2진의 하중에 대응한 상보신호를 논리회로에 의해 복호화해서 스위치제어를 형성하고, 대응하는 워드선 또는 비트선을 선택하는 선택신호를 전달시키는 것에 의해, 비교적 고속인 비교판정결과가 얻어지는 비교회로를 구성할 수 있다는 효과가 얻어진다.

[5] 상기 메모리셀을 다이나믹형 메모리셀로 하고, 상기 비트선을 선택하기 위한 어드레스신호를 상기 워드선을 선택하기 위한 어드레스신호에 대해 시간차를 갖고 지연되어 입력된다는 어드레스멀티플렉스방식으로 하고, 상기 메모리매트를 상기 워드선 및 상기 비트선방향으로 각각 여러개를 매트릭스상태로 배치하고, 상기 비트선의 선택신호는 상기 비트선방향으로 배열된 여러개의 메모리매트의 비트선을 선택하는 컬럼스위치회로에 대응한 어드레스선택회로에 의해 각각 발생시킴과 동시에, 상기 불량비트선을 지시하는 어드레스에 대해 부호화된 기억정보를 상기 메모리매트중의 워드선방향으로 배열된 여러개의 메모리매트를 선택하는 매트선택신호로 하는 것에 의해 상기 이전에 입력되는 어드레스신호에 의해 구제매트의 유무를 판정할 수 있으므로, 결함구제를 실행하면서 메모리액세스를 고속으로 할 수 있다는 효과가 얻어진다.

[6] 상기 게이트수단의 출력부에 상기 퓨즈수단에 불량정보가 기억된 것을 나타내는 인에이블퓨즈에 의해서 그의 출력신호를 유효로 하는 게이트수단 및 상기 비트선방향으로 배열된 여러개로 이루어지는 모든 메모리매트를 불량으로 하는 퓨즈에 의해 상기 게이트수단의 출력을 무효로 해서 강제적으로 일치신호를 발생하는 회로를 마련하는 것에 의해 결함구제효율을 높게 할 수 있다는 효과가 얻어진다.

[7] 상기 각 메모리매트에 대응된 일치신호에 의해 스위치회로를 제어해서 대응하는 메모리매트중의 불량비트선을 나타내는 2진화된 어드레스신호를 기억하는 퓨즈수단에서 리드된 불량어드레스신호를 출력시키고, 상기 여러개의 메모리매트에 대응해서 마련된 상기 여러개로 이루어지는 스위치회로의 출력을 배선OR접속하고, 상기 배선OR접속되어 형성된 불량어드레스신호를 분할해서 프리디코드하고 메모리액세스를 위해 입력된 비트선선택을 위한 어드레스신호의 대응하는 프리디코드신호를 각각 비교하는 것에 의해, 간단한 회로구성에 의해 구제비트선을 판정할 수 있다는 효과가 얻어진다.

[8] 상기 여러개로 이루어지는 메모리매트에 의해 1개의 메모리뱅크를 구성하고 이와 같은 메모리뱅크를 여러개 구비하고 각각의 메모리뱅크에 대해 독립해서 메모리액세스를 실행하도록 하는 것에 의해, 사용상 편리한 반도체 기억장치를 얻을 수 있다는 효과가 얻어진다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것이 아니라 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, 도 2에 있어서 메모리뱅크는 간접회로영역을 사이에 두고 양측에 뱅크0과 뱅크1을 마련하는 바와 같이 2뱅크구성으로 해도 좋다. 반도체기판상의 레이아웃구성은 도 2의 구성에 한정되지 않고 여러가지의 실시예를 취할 수 있다. 본 발명은 상기 다이나믹형 RAM이나 동기화DRAM 이외에 정보기억 캐패시터로서 강유전체막을 채용한 FRAM 또는 스태틱형 RAM 등 각종 반도체 기억장치의 결함구제회로에 널리 이용할 수 있는 것이다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다. 즉, 여러개의 워드선과 예비워드선 및 그것과 교차하도록 배치된 여러개의 비트선과 예비비트선의 교점에 마련된 여러개의 메모리셀로 이루어지는 메모리매트를 구비한 반도체 기억장치에 있어서, 불량워드선 또는 불량비트선을 지시하는 어드레스에 대해 부호화된 기억정보에 따라 절단되는 여러개로 이루어지는 퓨즈수단을 사용하고, 그것에 대응한 상보신호에 의해 게이트수단을 제어해서 각각에 대응한 워드선 또는 비트선을 선택하는 선택신호를 전달해서 일치/불일치신호를 형성하는 것에 의해, 적은 수의 퓨즈수단에 의해 결함어드레스의 기억과 비교를 실행할 수 있다.

Claims (19)

1. 여러개의 워드선과 예비워드선 및 그것과 교차하도록 배치된 여러개의 비트선과 예비비트선의 교점에 마련된 여러개의 메모리셀로 이루어지는 메모리매트, 불량워드선 또는 불량비트선을 지시하기 위한 어드레스에 대해 부호화된 기억정보에 따라 절단 또는 비절단상태로 되는 여러개의 퓨즈, 상기 여러개의 퓨즈의 절단의 유무에 대응해서 각각 형성된 여러개로 이루어지는 상보신호를 받고, 워드선 또는 비트선을 선택하기 위한 선택신호를 전달해서 일치신호 및 불일치신호의 한쪽을 형성하는 여러개로 이루어지는 게이트회로 및 상기 게이트회로를 통과해서 형성된 일치신호에 의해 상기 불량워드선 또는 불량비트선 대신에 예비워드선 또는 예비비트선의 선택으로 전환하는 결함구제회로를 구비하고, 상기 부호화된 기억정보는 2진의 하중을 갖고 형성되는 것이고, 상기 게이트회로는 상기 2진의 하중에 대응한 상보신호에 의해 스위치제어되는 전송게이트MOSFET가 트리형상으로 구성됨과 동시에 이와 같은 트리형상의 전송게이트MOSFET를 통해서 상기 선택신호가 전달되는 것인 반도체 기억장치.
2. 제1항에 있어서, 외부에서 공급된 어드레스신호를 복호화해서 그의 출력신호선중의 1개를 선택상태로 하는 디코더를 더 포함하고, 상기 디코더의 출력신호선은 상기 게이트회로에 접속되고, 상기 외부에서 공급된 어드레스신호의 정보가 상기 부호화된 기억정보와 일치하고 있는 경우에는 상기 게이트회로에서 상기 일치신호가 얻어지는 반도체 기억장치.
3. 그의 각각이 여러개의 워드선과 예비워드선 및 그것과 교차하도록 배치된 여러개의 비트선과 예비비트선의 교점에 마련된 여러개의 메모리셀을 포함하는 여러개의 메모리매트, 상기 여러개의 메모리매트 중 불량이 존재하는 메모리매트를 지시하기 위한 제1 어드레스에 대해 부호화된 기억정보에 따라 절단 또는 비절단상태로 되는 여러개의 퓨즈, 상기 여러개의 퓨즈의 절단의 유무에 대응해서 각각 형성된 신호와 외부에서 공급되는 제2 어드레스에 따라 형성된 신호를 받고, 상기 제1 어드레스와 상기 제2 어드레스가 일치하고 있는 경우에 일치신호를 출력하는 게이트회로 및 상기 일치신호에 따라 상기 메모리매트내의 불량비트선 대신에 예비비트선의 선택으로 전환하는 결함구제회로를 포함하는 반도체 기억장치.
4. 제3항에 있어서, 상기 제1 어드레스는 로우어드레스이고 상기 제2 어드레스는 컬럼어드레스이고, 상기 로우어드레스와 컬럼어드레스는 시계열로 상기 반도체장치에 공급되는 반도체 기억장치.
5. 제4항에 있어서, 상기 부호화된 기억정보는 2진의 하중을 갖고 형성되는 것이고, 상기 게이트회로는 상기 2진의 하중에 대응한 상보신호에 의해 스위치제어되는 전송게이트MOSFET가 트리형상으로 구성됨과 동시에, 이와 같은 트리형상의 전송게이트MOSFET를 통과해서 상기 일치신호가 출력되는 반도체 기억장치.
6. 제4항 또는 제5항에 있어서, 상기 메모리셀은 다이나믹형 메모리셀로 구성되는 것이고, 상기 메모리매트는 상기 워드선 및 상기 비트선방향으로 각각 여러개가 배치되고, 상기 비트선의 선택신호는 상기 비트선방향으로 배열된 여러개의 메모리매트에 대응한 컬럼디코더에 의해 형성되는 것이고, 상기 제1 어드레스는 상기 메모리매트중의 워드선방향으로 배열된 여러개의 메모리매트를 선택하는 반도체 기억장치.
7. 제6항에 있어서, 상기 여러개의 퓨즈에 대해서 불량정보가 기억된 것을 나타내는 인에이블정보가 라이트되는 퓨즈를 더 포함하고, 상기 인에이블정보가 라이트되는 퓨즈의 기억정보에 의해 상기 게이트회로의 출력부가 제어되는 반도체 기억장치.
8. 제7항에 있어서, 상기 비트선방향으로 배열된 여러개의 메모리매트를 불량으로 인식하기 위한퓨즈를 더 포함하고, 상기 퓨즈의 기억정보에 의해 상기 게이트회로의 출력을 무효로 해서 강제적으로 일치신호가 형성되는 반도체 기억장치.
9. 그의 각각이 여러개의 워드선과 예비워드선 및 그것과 교차하도록 배치된 여러개의 비트선과 예비비트선의 교점에 마련된 여러개의 메모리셀을 포함하는 여러개의 메모리매트, 상기 여러개의 메모리매트 중 불량이 존재하는 메모리매트를 지시하기 위한 제1 어드레스에 대해 부호화된 제1 기억정보에 따라 절단 또는 비절단상태로 되는 여러개의 제1 퓨즈, 상기 여러개의 제1 퓨즈의 절단의 유무에 대응해서 각각 형성된 신호와 외부에서 공급되는 제2 어드레스에 따라 형성된 신호를 받고, 상기 제1 어드레스와 상기 제2 어드레스가 일치하고 있는 경우에 제1 일치신호를 출력하는 제1 게이트회로, 소정의 메모리매트내의 결함비트선을 지시하기 위한 제3 어드레스에 대해 부호화된 제2 기억정보에 따라 절단 또는 비절단상태로 되는 여러개의 제2 퓨즈, 상기 제2 퓨즈의 절단의 유무에 대응해서 형성된 신호와 외부에서 공급되는 제4 어드레스에 따라 형성되는 신호를 받고, 상기 제3 어드레스와 상기 제4 어드레스가 일치하고 또한 상기 제1 일치신호가 출력되어 있는 경우에 제2 일치신호를 출력하는 제2 게이트회로 및 상기 제2 일치신호에 따라 상기 소정의 메모리매트내의 불량비트선 대신에 예비비트선을 선택하는 결함구제회로를 포함하는 반도체 기억장치.
10. 제9항에 있어서, 상기 부호화된 제1 기억정보는 2진의 하중을 갖고 형성되는 것이고, 상기 제1 게이트회로는 상기 2진의 하중에 대응한 상보신호에 의해 스위치제어되는 전송게이트MOSFET가 트리형상으로 구성됨과 동시에, 이와 같은 트리형상의 전송게이트MOSFET를 통과해서 상기 제1 일치신호가 출력되는 반도체 기억장치.
11. 제10항에 있어서, 상기 제2 어드레스는 로우어드레스이고 상기 제4 어드레스는 컬럼어드레스이고, 상기 로우어드레스와 컬럼어드레스는 시계열로 상기 반도체장치에 공급되는 반도체 기억장치.
12. 여러개의 워드선과 예비워드선 및 그것과 교차하도록 배치된 여러개의 비트선과 예비비트선의 교점에 마련된 여러개의 메모리셀로 이루어지는 메모리매트, 불량워드선 또는 불량비트선을 지시하는 어드레스에 대해서 부호화된 기억정보에 따라 절단되는 여러개로 이루어지는 퓨즈수단, 상기 여러개로 이루어지는 퓨즈수단의 절단의 유무에 대응해서 각각 형성된 여러개로 이루어지는 상보신호를 받고, 각각에 대응한 워드선 또는 비트선을 선택하는 선택신호를 전달해서 일치/불일치신호를 형성하는 여러개로 이루어지는 게이트수단 및 상기 게이트수단을 통과해서 형성된 일치신호에 의해 상기 불량워드선 또는 불량비트선 대신에 예비워드선 또는 예비비트선의 선택으로 전환하는 결함구제회로를 구비해서 이루어지는 반도체 기억장치.
13. 제12항에 있어서, 상기 부호화된 기억정보는 2진의 하중을 갖고 형성되는 것이고, 상기 게이트수단은 상기 2진의 하중에 대응한 상보신호에 의해 스위치제어되는 전송게이트MOSFET가 트리형상으로 구성됨과 동시에, 이와 같은 트리형상의 전송게이트MOSFET를 통해서 워드선 또는 비트선을 선택하는 선택신호가 전달되는 것인 반도체 기억장치.
14. 제12항에 있어서, 상기 부호화된 기억정보는 2진의 하중을 갖고 형성되는 것이고, 상기 게이트수단은 상기 2진의 하중에 대응한 상보신호와 그것에 대응해서 2진의 하중을 갖는 상기 워드선 또는 비트선을 선택하기 위한 선택신호를 받는 논리게이트회로의 조합에 의해 구성되어 이루어지는 것인 반도체 기억장치.
15. 제12항에 있어서, 상기 부호화된 기억정보는 2진의 하중을 갖고 형성되는 것이고, 상기 게이트수단은 상기 2진의 하중에 대응한 상보신호를 복호화하는 논리회로와 이와 같은 논리회로의 출력신호에 의해 스위치제어되고, 대응하는 워드선 또는 비트선을 선택하는 선택신호가 전달되는 것인 반도체 기억장치.
16. 제12항∼제15항중의 어느 한 항에 있어서, 상기 메모리셀은 다이나믹형 메모리셀로 구성되는 것이고, 상기 비트선을 선택하기 위한 어드레스신호는 상기 워드선을 선택하기 위한 어드레스신호에 대해 시간차를 갖고 지연되어 입력되는 것이고, 상기 메모리매트는 상기 워드선 및 상기 비트선방향으로 각각 여러개가 배치되고, 상기 비트선의 선택신호는 상기 비트선방향으로 배열된 여러개의 메모리매트의 비트선을 선택하는 컬럼스위치회로에 대응한 어드레스선택회로에 의해 각각 발생되는 것이고, 상기 불량비트선을 지시하는 어드레스에 대해 부호화된 기억정보는 상기 메모리매트중의 워드선방향으로 배열된 여러개의 메모리매트를 선택하는 매트선택신호인 반도체 기억장치.
17. 제16항에 있어서, 상기 게이트수단의 출력부에는 상기 여러개로 이루어지는 퓨즈수단에 불량정보가 기억된 것을 나타내는 인에이블정보가 라이트된 퓨즈수단의 기억정보에서 그의 출력신호를 유효로 하는 게이트수단과 상기 비트선방향으로 배열된 여러개로 이루어지는 모든 메모리매트를 불량으로 하는 퓨즈수단의 기억정보에 의해 게이트수단의 출력을 무효로 해서 강제적으로 일치신호를 발생하는 회로가 마련되는 것인 반도체 기억장치.
18. 제17항에 있어서, 상기 각 메모리매트에 대응된 일치신호는 그것에 대응한 스위치회로를 제어하는 것이고, 상기 스위치회로는 대응하는 메모리매트중의 불량비트선을 나타내는 2진화된 어드레스신호를 기억하는 퓨즈수단에서 리드된 불량어드레스신호를 출력시키는 것이고, 상기 여러개의 메모리매트에 대응해서 마련된 상기 여러개로 이루어지는 스위치회로의 출력은 배선OR접속되고, 상기 배선OR접속되어 형성된 불량어드레스신호는 분할되어 프리디코드되고 메모리액세스를 위해 입력된 비트선선택을 위한 어드레스신호의 대응하는 프리디코드신호가 각각 비교되어 불량비트선에 대해 메모리액세스인지의 여부의 신호가 형성되는 것인 반도체 기억장치.
19. 제16항∼제18항중의 어느 한 항에 있어서,상기 여러개로 이루어지는 메모리매트는 1개의 메모리뱅크를 구성하는 것이고, 상기의 메모리뱅크를 여러개 구비하고 있고 각각의 메모리뱅크에 대해 독립해서 메모리액세스를 실행하도록 해서 이루어지는 반도체 기억장치.