JPH06295592A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】ヒューズの本数を削減した冗長回路を有する半
導体記憶装置を提供する。 【構成】冗長回路を冗長プログラム回路を使わずにアド
レスプログラム回路（プログラム回路とトランスミッシ
ョンゲ−ト）とデコーダだけで構成する。アドレスプロ
グラム回路の全てのヒューズが切断されていない時に最
下位アドレスが入力されると、冗長メモリセルが選択さ
れ正規メモリセルは選択されない。アドレスプログラム
回路に救済すべきアドレスがプログラムされている時は
救済すべきアドレスの正規メモリセルは選択されず、冗
長メモリセルが選択される。プログラム回路のヒューズ
が１本でも切断されている場合に最下位アドレスが入力
されると、正規メモリセルの最下位アドレスのメモリセ
ルが選択される。 【効果】少ないヒューズ数で冗長回路が実現できるため
ヒューズ部の面積を削減することができ、高集積化に寄
与できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係わる
もので、特に正規メモリセルを冗長メモリセルで置き換
える冗長選択回路に関するものである。

【０００２】

【従来の技術】半導体記憶装置では正規メモリセル群中
のたとえ１つのメモリセルでも正確な動作をしないもの
があると不良品となるため、予備のメモリセル（冗長メ
モリセル）群を作っておき、正規メモリセル群中の欠陥
メモリセルの替わりとして使用することにより歩留まり
の向上を計っている。そして冗長メモリセルを正規メモ
リセルと置き換えるために、正規メモリセル群中の欠陥
メモリセルのアドレスが選択された時に正規メモリセル
は選択されず、冗長メモリセルを選択するようにアドレ
スをプログラムできる冗長選択回路が用いられている。

【０００３】図４に半導体記憶装置のメモリセルとメモ
リセル選択回路の関係を簡単なブロック図で示す。図４
では冗長メモリセルをビット線単位で使用するカラム切
り替え方式のものを例に挙げてある。図４中のアドレス
信号はロウアドレス信号とカラムアドレス信号となって
デコーダと冗長回路に入力される。図４中のロウデコー
ダはワード線を選択する回路で、ワード線は正規メモリ
セルと冗長メモリセルの双方で共通である。正規ロウデ
コーダ（図４中では正規デコーダ）は正規メモリセルの
カラムゲートを選択／非選択する回路であり、冗長回路
は冗長メモリセルのカラムデコーダを選択／非選択する
回路である。又、冗長回路が使用されるときには正規メ
モリセルが選択されないよう正規デコーダを非活性化す
る禁止信号が、冗長回路から正規デコーダに入力され
る。

【０００４】図５は正規デコーダと冗長回路の関係を示
した図で図４の正規ロウデコーダと冗長回路の部分を少
し詳しく示してある。アドレス信号（カラムアドレス信
号）が正規デコーダと冗長回路に入力されると、アドレ
ス信号で選択されたビット線が接続されるカラムゲート
を導通させ、そのビット線を共通データ線に接続する。
共通データ線にはセンスアンプを通してデータの入出力
が行なわれるので、共通データ線に接続されているビッ
ト線にもデータの入出力が行なわれ、そのビット線に接
続されていてかつワード線で選択されているメモリセル
がデータ入出力可能となる。冗長メモリセルが選択され
ない場合は、アドレス信号の如何を問わず冗長回路の出
力には非選択信号（この場合はＬｏｗレベル信号）が出
力される。そしてこの非選択信号はインバータを通して
正規メモリセルに入力される。冗長回路から非選択信号
が出力されているときの禁止信号はＨｉｇｈレベル信号
であり、よって正規メモリセルはアドレス信号の変化に
従って動作する。冗長メモリセルが使用される場合は冗
長回路から選択信号（この場合はＨｉｇｈレベル信号）
が出力され、冗長メモリセルの接続されるカラムゲート
を導通させるとともに、その選択信号は禁止信号として
インバータを通してＬｏｗレベル信号を正規デコーダに
入力する。そのため正規デコーダは非活性化され、アド
レス信号の如何を問わず非選択信号を出力して正規メモ
リセルは選択されない。

【０００５】図２は従来使用されている冗長回路例を示
す回路図である。図２中のアドレス正信号線Ａ０，Ａ１
及びその補信号線Ａ０ｂ，Ａ１ｂにそれぞれ接続されて
いる回路Ｑはプログラム回路１とインバ−タ２とトラン
スミッションゲ−ト３とＰチャンネルトランジスタ４で
構成されている。回路Ｑの出力は、ヒューズ１１を切断
しないときはＰチャンネルトランジスタ４がＯＮ状態に
なってＨｉｇｈレベルを出力し、ヒューズ１１を切断し
たときはアドレス信号を出力する。ＮＡＮＤゲ−ト５は
回路Ｑの出力信号をデコードするデコーダであり、回路
６は冗長使用の有無を決定する冗長プログラム回路であ
る。冗長プログラム回路６及びプログラム回路１ではプ
ログラム手段としてヒューズを使用している。回路Ｑで
はヒューズ１１を切断／非切断することでプログラム／
非プログラムを決定し、冗長プログラム回路６ではヒュ
ーズの切断／非切断で冗長の使用／非使用を決定する。
冗長回路のプログラム手段はヒューズだけではないが、
現在ではヒューズをレーザーで切断する方式が主流であ
る。

【０００６】図３（ａ）に従来例として冗長を使用しな
い場合と使用する場合のメモリセル使用状態を示す。図
３はビット線単位で冗長メモリセルと正規メモリセルを
切り換えるカラム切り替え方式を示している。冗長を使
用しない場合には図２中の冗長プログラム回路６のヒュ
ーズを切断しないでおく。冗長プログラム回路６のヒュ
ーズを切断しないと冗長プログラム回路６の出力はＬｏ
ｗレベルになるので、ＮＡＮＤゲ−ト５の出力は他の入
力信号の如何を問わず冗長メモリセルを使用しない非選
択状態であるＨｉｇｈレベルに固定される。回路Ｑのヒ
ューズも切断の必要はないので切断せず、そのためＰチ
ャンネルトランジスタ４がＯＮ状態となって回路Ｑの出
力はＨｉｇｈレベルに固定される。よって冗長回路の出
力が非選択状態であるので冗長メモリセルは使用されな
い（図３（ａ）の上図）。正規メモリセルに欠陥があっ
た場合（図３（ａ）の上図に１で示されるカラムアドレ
スのメモリセルに欠陥があったとする）は、回路Ｑと冗
長プログラム回路６のヒューズも切断する。冗長プログ
ラム回路６のヒューズを切断すると冗長プログラム回路
６の出力はＨｉｇｈレベルになって、ＮＡＮＤゲ−ト５
の出力は他の信号入力の状態によって変化する活性化状
態となる。よって回路Ｑの出力信号の状態によってＮＡ
ＮＤゲ−ト５の出力は選択／非選択状態に決定される。
そこで救済したいアドレス信号が入力されたときだけ全
ての回路Ｑの出力がＨｉｇｈレベルになるようにプログ
ラムする。例えば図３（ａ）図の上図の１で示されるメ
モリセルを選択するカラムアドレス信号が０２Ｈ（１６
進数）であったとすると、アドレス信号線Ａ０ｂに接続
される回路Ｑ及びアドレス信号線Ａ１に接続される回路
Ｑのヒューズを切断し、他の回路Ｑのヒューズは切断し
ないでおく。そうするとアドレス入力が０２Ｈの時はア
ドレス信号線Ａ０ｂ及びアドレス信号線Ａ１が共にＨｉ
ｇｈレベルになり、アドレス信号Ａ０及びアドレス信号
Ａ１ｂに接続される回路Ｑの出力もＨｉｇｈレベルにな
るのでＮＡＮＤゲ−ト５の出力は選択状態であるＬｏｗ
レベルになる。アドレス信号が０２Ｈ以外であった場
合、アドレス信号線Ａ０ｂとアドレス信号線Ａ１が共に
ＨｉｇｈレベルになることはないためＮＡＮＤゲ−ト５
の入力の１つに必ずＬｏｗレベルが入力されることにな
って、ＮＡＮＤゲ−ト５の出力は非選択状態になる。よ
って冗長メモリセルは選択されず正規メモリセルが選択
される。

【０００７】

【発明が解決しようとする課題】ヒューズをレーザーで
切断する方式では、レーザーによる制限のために半導体
記憶装置が高集積化してもヒューズ部の高集積化ができ
ないという問題がある。

【０００８】ヒューズをレーザーで切断する方式におい
て、ヒューズとヒューズの間隔であるヒューズピッチを
決める配置ルール（デザインルール）はレーザーのビー
ムスポット径によって決まる。レーザー装置が照射する
レーザービームのスポット径は２〜５μｍあり、しかも
レーザー装置のアライメント精度が一般に１μｍ以上〜
数μｍである。よってレーザー装置のアライメントずれ
の最悪値とレーザー光の直径を足した距離のずれを生じ
ても隣のヒューズが溶断されないヒューズピッチが最低
でも必要で、通常はマージンを含めて最低でも５μｍ以
上最悪１０数μｍが必要である。このようにレーザービ
ームのスポット径による制限のためにヒューズ部のデザ
インルール縮小には限界があり、ヒューズの本数が多く
なるとチップ面積の増加につながるという問題点があっ
た。

【０００９】そこで本発明の目的は、ヒューズの本数を
削減した冗長回路を有する半導体記憶装置を提供するこ
とにある。

【００１０】

【課題を解決するための手段】本発明の半導体記憶装置
は、正規メモリセル群と冗長メモリセル群、及び前記正
規メモリセル群中の欠陥メモリセルを冗長メモリセルで
置き換える冗長回路を有し、前記冗長回路がアドレスプ
ログラム手段とアドレス信号の伝達を制御する手段とデ
コード手段で構成されることを特徴とする。

【００１１】

【作用】アドレスをプログラムしない時は、最下位アド
レスが入力されると冗長回路出力が選択状態になる。こ
の時正規メモリセルの最下位アドレスは非選択状態にな
っており、冗長回路が接続される冗長メモリセルが選択
状態になってデ−タの入出力を行う。最下位アドレス以
外のアドレス入力時には冗長回路出力は非選択状態にな
っている。アドレスプログラムをした場合には、プログ
ラムしたアドレスが入力された時にのみ冗長回路出力が
選択状態になる。その他のアドレスが入力された時には
冗長回路出力が非選択状態になっている。最下位アドレ
スが入力された場合も正規メモリセルの最下位アドレス
が選択される。

【００１２】

【実施例】図１は、本発明の実施例を示す回路図であ
る。図１ではアドレスプログラム手段であるプログラム
回路１１０とアドレス信号の伝達を制御する手段である
トランスミッションゲ−ト回路１２０、及びインバ−タ
１３０によって構成される回路Ｐが示してあるが、以下
この回路Ｐをアドレスプログラム回路Ｐとする。図１中
のＮＡＮＤゲ−ト１４０はアドレスプログラム回路の出
力となるアドレス信号をデコードするデコーダである。

【００１３】図１の動作を説明する。アドレスをプログ
ラムしない時にはプログラム回路のヒューズは切断せず
におく。例えばアドレス信号線Ａ０が接続されるアドレ
スプログラム回路Ｐのヒューズ１１１を切断せずにお
く。そうするとインバ−タ１１２の出力はＬｏｗレベル
になって、インバ−タ１３０に入力されると同時にＮチ
ャンネルトランジスタ１１３のゲ−トに印加される。よ
ってＮチャンネルトランジスタ１１３はＯＦＦ状態にな
るのでインバ−タ１１２の入力はＨｉｇｈレベルを保持
し、インバ−タ１１２の出力はＬｏｗレベルを保持す
る。プログラム回路１１０の出力はトランスミッション
ゲ−ト回路１２０のＮチャンネルトランジスタ１２２と
Ｐチャンネルトランジスタ１２３のゲ−トに入力される
と共に、インバ−タ１３０を通してＨｉｇｈレベルに反
転した信号がトランスミッションゲ−ト回路１２０のＮ
チャンネルトランジスタ１２１とＰチャンネルトランジ
スタ１２４のゲ−トに印加される。このため、トランス
ミッションゲ−ト回路１２０のアドレス信号線Ａ０ｂが
接続されるトランスミッションゲ−トが導通し、アドレ
ス信号線Ａ０が接続されるトランスミッションゲ−トは
非導通となる。よってアドレスプログラム回路Ｐの出力
にはアドレス信号線Ａ０ｂの信号が伝達され、ＮＡＮＤ
ゲ−ト１４０に入力される。同様にして他のアドレスプ
ログラム回路Ｐの出力にはアドレス信号線Ａ１ｂ，Ａ２
ｂ，Ａ３ｂの信号がそれぞれ伝達されてＮＡＮＤゲ−ト
１４０に入力される。ＮＡＮＤゲ−ト１４０の出力が選
択状態になるのはＮＡＮＤゲ−ト１４０の入力全てがＨ
ｉｇｈレベルになった時であるので、全てのアドレスプ
ログラム回路Ｐの出力がＨｉｇｈレベルになる最下位ア
ドレスが入力された時だけＮＡＮＤゲ−ト１４０の出力
が選択状態になる。冗長回路のこの時のメモリセル選択
状態を示したのが図３（ｂ）の上図である。正規メモリ
セル群の最下位アドレスのメモリセル（図３（ｂ）では
０で示される）が未使用とあるのは、０を示すアドレス
が入力された時に正規メモリセルの替わりに冗長メモリ
セルが使用されるためである。冗長を使用する半導体記
憶装置では一般的に冗長回路の出力を正規メモリセルを
選択する正規デコーダに入力する構成になっている。正
規デコーダがＮＡＮＤゲ−トで構成されていると仮定す
ると、冗長回路の出力が選択状態でＬｏｗレベルになる
ようにしておくことで正規デコーダの出力が非選択状態
に固定でき、冗長メモリセルを使用するときは正規メモ
リセルが選択されないようにできる。冗長メモリセルを
使用しないときは冗長回路の出力が選択状態の時とは反
対にＨｉｇｈレベルになるので正規デコーダの出力はア
ドレス信号の状態によって選択／非選択状態に変化可能
となり、正規メモリセルが使用される。今、最下位アド
レスが入力されると冗長回路の出力は選択状態になるか
ら、上述のように正規デコーダは非選択状態に固定され
て正規メモリセルは選択されないのと同時に、冗長メモ
リセルが冗長回路によって選択される。つまり本発明の
冗長回路を使用すると、正規メモリセルに欠陥が無い場
合でも冗長メモリセルが使用されることになる。

【００１４】救済すべき正規メモリセルのアドレスをア
ドレスプログラム回路Ｐにプログラムした場合は、救済
すべきアドレスが入力された時にだけ全てのアドレスプ
ログラム回路Ｐの出力がＨｉｇｈレベルになりＮＡＮＤ
ゲ−ト１４０の出力が選択状態になる。例えば今、図３
（ｂ）の上図に示すように２の正規メモリセル（アドレ
ス０２Ｈとする）に欠陥が発生してそれを救済しようと
する。この場合アドレス信号線Ａ１が接続されるアドレ
スプログラム回路Ｐのヒューズを切断する。そうすると
アドレス信号線Ａ１が接続されるトランスミッションゲ
−トが導通し、アドレス信号線Ａ１ｂが接続されるトラ
ンスミッションゲ−トは非導通になって、アドレスプロ
グラム回路Ｐの出力としてはアドレス信号線Ａ１の信号
が出力されることになる。その他のアドレスプログラム
回路Ｐのヒューズは切断せずにおき、補信号線の信号を
アドレスプログラム回路Ｐの出力とする。アドレス０２
Ｈが入力されるとアドレス信号線Ａ１がＨｉｇｈレベル
になりアドレス信号線Ａ１ｂはＬｏｗレベルになる。そ
の他のアドレス信号線は全て正信号線がＬｏｗレベルで
補信号線がＨｉｇｈレベルになる。よってアドレス信号
線Ａ１が接続されるアドレスプログラム回路Ｐの出力に
はＨｉｇｈレベルが出力され、その他のアドレスプログ
ラム回路Ｐの出力も全てＨｉｇｈレベルになって、ＮＡ
ＮＤゲ−ト１４０の出力は選択状態になる。又、このよ
うに何れかのアドレスプログラム回路Ｐのヒューズが切
断されている場合に最下位アドレス例えば図３（ｂ）の
０を選択するアドレスが入力されたとすると、全てのア
ドレス信号線の正信号線はＬｏｗレベルで補信号線はＨ
ｉｇｈレベルになるので、アドレス信号線Ａ１が接続さ
れるアドレスプログラム回路Ｐの出力にはアドレス信号
線Ａ１の信号であるＬｏｗレベルが出力され、その他の
アドレスプログラム回路Ｐの出力には補信号線が接続さ
れるためＨｉｇｈレベルになる。ＮＡＮＤゲ−トは入力
の１つでもＬｏｗレベルであると出力は非選択状態にな
るので、冗長メモリセルは選択されず正規メモリセル群
の最下位アドレスのメモリセルである図３（ｂ）下図の
０の正規メモリセルが選択される。

【００１５】本発明による具体的な効果を２５６行の正
規メモリセルと２行の冗長メモリセルがある場合を例に
挙げて考えてみる。２５６行分の任意の１行を選択する
ために８ｂｉｔのアドレス信号を必要とするが、この８
ｂｉｔのアドレス信号は半導体記憶装置の内部で正，補
の信号にして扱われるため半導体記憶装置内部のアドレ
ス信号線は１６本必要である。従来の冗長回路ではアド
レス信号線１本につき１個のヒューズ及び冗長プログラ
ム回路用のヒューズ１本が必要であり、この場合は冗長
回路で使用されるヒューズが１６＋１＝１７本必要とな
る。２行の冗長メモリセルを使用する場合、冗長回路が
２つ必要となるので従来の冗長回路ではヒューズ数の総
計は１７×２＝３４本になる。しかし本発明の冗長回路
ならば冗長プログラム回路を必要とせず、アドレス信号
線の正，補信号線１組に１本のヒューズがあればよいの
で、この場合の使用するヒューズ数は総計８×２＝１６
本である。よって従来の冗長回路を使用した場合に比べ
てヒューズの本数を約１／２にすることができヒューズ
部の面積も約１／２に削減することができる。面積で考
えるなら、ヒューズ１本に必要となる面積が今１０μｍ
×１０μｍ必要であると仮定すると、従来の冗長回路で
は３４００μｍ²のヒューズ領域を必要とするのに対し
本発明の冗長回路では１６００μｍ²で良いことにな
る。

【００１６】上記の実施例ではアドレスプログラム回路
Ｐの出力にプログラムしない状態で正信号線の信号を伝
達し、プログラムした状態のときは補信号線の信号を伝
達するようにしているが、この構成に限らずプログラム
しない状態では補信号線の信号をアドレスプログラム回
路の出力に伝達し、プログラムした状態では正信号線の
信号を伝達するような構成でもよい。この場合にはアド
レスプログラムしない状態では冗長回路が選択できる最
上位アドレスのメモリセルが未使用となり、アドレスプ
ログラムした時は上記実施例と同じになる。更に、プロ
グラム手段がヒューズでなくてもプログラム回路の出力
でアドレス信号の伝達を制御できる構成のものであれは
本発明を適応できる。

【００１７】

【発明の効果】以上に述べたように、本発明は少ないヒ
ューズ数で冗長回路が実現できるためヒューズ部の面積
を削減することができ、高集積化に寄与できる。

【図面の簡単な説明】

【図１】 本発明の冗長回路の実施例を示す回路図。

【図２】 従来の冗長回路の一例を示す回路図。

【図３】 従来の冗長回路と本発明の冗長回路の動作を
示す図。

【図４】 メモリセル群とメモリセル選択回路との関係
を示す図。

【図５】 メモリセルと正規カラムデコーダ、冗長回路
との関係を示す回路図。

【符号の説明】

１１０ ・・・ プログラム回路 １１１ ・・・ ヒューズ １１２ ・・・ インバ−タ １１３ ・・・ Ｎチャンネルトランジスタ １２０ ・・・ トランスミッションゲ−ト回路 １２１ ・・・ Ｐチャンネルトランジスタ １２２ ・・・ Ｎチャンネルトランジスタ １２３ ・・・ Ｐチャンネルトランジスタ １２４ ・・・ Ｎチャンネルトランジスタ １３０ ・・・ インバ−タ １４０ ・・・ ＮＡＮＤゲ−ト Ａ０，Ａ１，Ａ２，Ａ３ ・・・ アドレス正
信号線 Ａ０ｂ，Ａ１ｂ，Ａ２ｂ，Ａ３ｂ ・・・ アドレス補
信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】正規メモリセル群と冗長メモリセル群、及
   び前記正規メモリセル群中の欠陥メモリセルが選択され
   た場合に冗長メモリセルで置き換えるための冗長選択回
   路を有し、前記冗長選択回路がアドレスプログラム手段
   と、前記アドレスプログラム手段の出力でアドレス信号
   の正，補信号のどちらか一方だけを伝達するアドレス信
   号の伝達を制御する手段と、前記アドレス信号の伝達を
   制御する手段の出力信号をデコードする手段で構成され
   ることを特徴とする半導体記憶装置。