JPH11177063A

JPH11177063A - 半導体メモリ装置

Info

Publication number: JPH11177063A
Application number: JP10160937A
Authority: JP
Inventors: Jong-Hyeon Choi; 崔鍾賢; Jun-Young Jeon; 全峻永
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-11-27
Filing date: 1998-06-09
Publication date: 1999-07-02
Anticipated expiration: 2018-06-09
Also published as: JP3524384B2; KR19990042561A; KR100278723B1; US6094382A

Abstract

(57)【要約】【課題】改善したレイアウトを有する半導体メモリ装
置を提供する。【解決手段】データの読み出し、書き込みのためのメモ
リセルを有するセル領域と周辺回路領域とを備える半導
体メモリ装置において、前記セル領域の周辺に配置さ
れ、印加されるローアドレスをデコーディングして多数
のワードラインのうち、いずれか一つを指定するための
選択信号を出力するローデコーダと、それぞれ複数の前
記メモリセルを含む複数のサブアレーブロックを制御し
てデータの入出力を可能にするサブアレーブロック制御
回路と、前記ローデコーダと前記サブアレーブロック制
御回路との間に配置され、欠陥のあるワードラインをス
ペアワードラインによって置換するための切断可能なフ
ューズからなるフューズボックスを有するローリダンダ
ンシ回路とを備える。これにより、メモリチップのサイ
ズを最小にすると共にラインローディングを低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）などのような半導体メ
モリ装置に係り、特にチップのサイズを縮小し、ライン
ローディングを低減するように改善した配置構造（Layo
ut）を有する半導体メモリ装置に関する。

【０００２】

【従来の技術】半導体製造メーカーは、需要者の様々な
要求を満足させるために、半導体メモリ装置の製造コス
トの削減、メモリセルの高集積化、動作速度の高速化の
ための研究を行っている。例えば、メモリセルのサイズ
を最小にして、制限されたチップ面積により多数のメモ
リセルを配置する研究や、チップのセル領域以外の領域
である周辺回路領域の回路配置を最適にする研究が活発
に行われている。周辺回路領域の回路配置の効率化は、
チップの全体面積中のセル面積の占有比率を高める高集
積化のスキームと密接に関係する。

【０００３】図１は、従来の１６ＭビットＤＲＡＭなど
のような半導体メモリ装置の平面配置図である。図１に
示すように、従来の半導体メモリ装置においては、半導
体チップのセル領域に多数のサブアレーブロック７ａ，
７ｂ，．．，７ｔが、所定の数のサブアレイブロック毎
に４ブロックに分割されている。周辺回路領域は、チッ
プの全体領域からセル領域を除いた領域である。

【０００４】ここで、周辺回路領域には、チップの中央
に横方向に配置されたパッド層１ａ，１ｂと、パッド層
１ａ，１ｂを中心として上下対称に配置されたサブアレ
ーブロック制御回路６ａ，６ｃ並びに６ｂ，６ｄと、パ
ッド層１ａ，１ｂを中心としてサブアレーブロック制御
回路６ａ，６ｃ並びに６ｂ，６ｄより遠くに対称に配置
されたローデコーダ（Row Decoder）５ａ，５ｃ並びに
５ｂ，５ｄと、パッド層１ａ，１ｂの内側の端部を基に
して縦方向に対称に配置されたカラムデコーダ（Column
Decoder）９ａ，９ｃ並びに９ｂ，９ｄと、カラムデコ
ーダ９ａと９ｂとの間並びにカラムデコーダ９ｃと９ｄ
との間にそれぞれ配置されたバッファ・コントロール部
２ａ，２ｂ並びに２ｃ，２ｄと、バッファ及びコントロ
ール部２ａと２ｂとの間に配置されたカラムリダンダン
シ回路（Column Redundancy circuit）４ａ及びローリ
ダンダンシ回路３ａと、バッファ・コントロール部２ｃ
と２ｄとの間に配置されたカラムリダンダンシ回路４ｂ
及びローリダンダンシ回路３ｂとが配置されている。

【０００５】参照符号８０の領域には、それぞれ選択さ
れたメモリセルに連結されているビットラインと基準ビ
ットラインとの間の電位差を感知増幅するビットライン
センスアンプと、該センスアンプが隣接するサブアレー
ブロックにより共有されるように該隣接するサブアレー
ブロックのうちいずれか一つのサブアレーブロックが活
性化するとき、もう一つのブロックを非活性化させるア
レー選択スイッチング部と、データの入／出力を行うた
めの入／出力ゲート部とが配置されている。

【０００６】パッド層１ａ，１ｂは、リードフレームと
ワイヤボンディングされる多数のパッドを備え、該パッ
ドは、それぞれ外部から印加される電源及び読み出し／
書き込み動作のための各種の信号をチップの内部に供給
したり、読み出されたデータを外部に出力する役割を果
たす。この各種の信号は、アドレス信号、ローアドレス
ストロ−ブ信号（ＲＡＳ：Row Address Strobe Signa
l）及びカラムアドレスストロ−ブ信号（ＣＡＳ：Colum
n Address Strobe Signal）を含む。また、この各種の
信号は、パッド層１ａ，１ｂを通してバッファ・コント
ロール部２ａ，２ｂ，２ｃ，２ｄに印加される。バッフ
ァ・コントロール部２ａ，２ｂ，２ｃ，２ｄは、入／出
力バッファ、コントロールバッファ及びアドレスバッフ
ァを備える。また、バッファ・コントロール部２ａ，２
ｂ，２ｃ，２ｄは、印加されるアドレス信号をマルチプ
レクシングしてロー及びカラムアドレスとして前記アド
レスバッファにラッチし、前記入／出力バッファに貯蔵
されている読み出しデータを外部に出力する。

【０００７】カラムリダンダンシ回路４ａ及び４ｂ並び
にローリダンダンシ回路３ａ及び３ｂは、それぞれカラ
ム及びローリダンダンシ動作のためにレーザーや電流に
より切断可能な多数のポリシリコンフューズを有するロ
ー及びカラム用のフューズボックスを内部に備える。

【０００８】ここで、ローリダンダンシ動作とは、ロー
アドレス信号をデコーディングすることにより選択され
たノーマルワードラインを非活性化させ、これに対応す
るスペアワードラインを活性化させることをいう。ノー
マルワードラインは、一つのワードラインに連結されて
いる多数のメモリセルのうち、少なくとも一つのメモリ
セルにテスト段階で欠陥が発見された場合に、これをリ
ダンダンシメモリセルで置換するためにスペアワードラ
インに取り替えられる。このために前記フューズはトリ
ミング（trim）される。

【０００９】カラムリダンダンシ動作とは、カラムアド
レス信号をデコーディングすることにより選択されたノ
ーマルビットラインを非活性化させ、これに対応するス
ペアビットラインを活性化させることをいう。カラムリ
ダンダンシ回路４ａ，４ｂも、それぞれカラムフューズ
ボックスを備える。このカラムフューズボックスの全体
サイズは、通常のローフューズボックスの全体サイズの
１／４程度に過ぎない。

【００１０】ローデコーダ５ａ及び５ｃ並びに５ｂ及び
５ｄは、セル領域の周辺に隣接して配置されており、印
加されるローアドレスをデコーディングして、多数のワ
ードラインのうちいずれか一つを指定するための選択信
号を出力する機能を有している。ここで、印加されるロ
ーアドレスは、例えば、バッファ・コントロール部２
ａ，２ｂ，２ｃ，２ｄ内に設けられたローアドレスバッ
ファと、ローアドレス中の一部をプリデコーディングす
るロープリデコーダとから出力される。各ワードライン
には、同一の行に属する複数のメモリセルが連結されて
いる。

【００１１】サブアレーブロック制御回路６ａ，６ｃ，
６ｂ，６ｄは、複数のサブアレーブロック７ａ，７
ｂ，．．，７ｔを制御して、メモリセルからデータを読
み出したり、メモリセルにデータを書き込んだりする。
より具体的には、サブアレーブロック制御回路６ａ，６
ｂ，６ｃ，６ｄは、ロー及びカラムアドレスを受信し
て、読み出し動作モードでは、ビットライン及びデータ
バスラインにあるセンスアンプの動作を制御し、書き込
み動作モードでは、書き込みドライバを制御する。

【００１２】サブアレーブロック７ａ，７ｂ，．．，７
ｔは、それぞれ一つのアクセストランジスタと一つのス
トレージキャパシタからなる多数のデータ貯蔵用のメモ
リセルを備える。該メモリセルは、多数の行と列により
マトリックスが構成されるように配列される。また、ア
クセストランジスタのゲートはワードラインと連結さ
れ、そのドレインはビットラインと連結されている。

【００１３】図２は、図１のローリダンダンシ回路３ａ
及び３ｂの配置関係をより詳しく示す配置図であり、図
１のレイアウトの約半分を示したものである。なお、図
１を反時計方向に９０°回転させて見ると、ローリダン
ダンシ回路３ａ及び３ｂ内のフューズボックス３ａｉ及
び３ｂｉの配置関係がより容易に理解される。

【００１４】図２においては、図１のパッド層１ａ，１
ｂのうち、一つのパッド層１ａが図面の中央に示されて
いる。図１に示すサブアレーブロック制御回路６ａは、
図２に示すように、パッド層１ａの左側に、二つの回路
６ａｉ及び６ａｊに分割して配置されている。また、図
１に示すサブアレーブロック制御回路６ｃは、図２に示
すように、パッド層１ａの右側に、二つの回路６cｉ及
び６cｊに分割して配置されている。

【００１５】図１に示す三つのサブアレーブロック７
ｅ，７ｄ，７ｃを一例として説明すると、図２に示すよ
うに、ローデコーダ５ａは、ローデコーダ５ａｉ，５ａ
ｊ，５ａｋに分割して配置され、ローデコーダ５ｃは、
ローデコーダ５cｉ，５ｃｊ，５cｋに分割して配置され
ている。図２に示すレイアウトは、パッド層１ａを挟ん
で左右対称の構造を有するので、以下では、パッド層１
ａの左側のレイアウトに関してのみ説明する。

【００１６】カラムデコーダ９ａ並びにサブアレーブロ
ック７ｅ，７ｄ，７ｃは、図１に示すものと同一であ
る。各サブアレーブロック７ｅ，７ｄ，７ｃには、複数
のリダンダンシメモリセルを有するリダンダンシセルブ
ロック７ｓｐが存在し、サブアレーブロック７ｅと７ｄ
との間の領域（図１に示す領域８０）内には、アレー選
択スイッチング部８０ａ、センスアンプ８０ｂ、入出力
ゲート部８０ｃ及びアレー選択スイッチング部８０ｄが
配置されている。また、サブアレーブロック７ｄと７ｃ
との間の領域（図１に示す領域８０）内には、アレー選
択スイッチング部８０ｅ、センスアンプ８０ｆ、入出力
ゲート部８０ｇ及びアレー選択スイッチング部８０ｈが
配置されている。

【００１７】図１に示すローリダンダンシ回路３ａ内に
配置される図２に示すフューズボックス３ａｉは、多数
のポリシリコンフューズをその内部に備え、カラムフュ
ーズボックスのサイズの約４倍の大きさを有する。

【００１８】フューズボックス３ａｉの出力バスを通し
て出力されるリダンダンシイネーブル信号ＲＥＤｉ〜Ｒ
ＥＤｎは、それぞれ一つずつローデコーダ５ａｉ，５ａ
ｊ，５ａｋの内部に印加され、パッド層１ａを通して入
力されるアドレス信号Ａ０〜Ａ１１は、ロープリデコー
ダ２１ａに印加される。ロープリデコーダ２１ａの出力
バスを通して出力されるプリデコーディングローアドレ
スＤＲＡｉ〜ＤＲＡｎは、ローデコーダ５ａｉ，５ａ
ｊ，５ａｋ並びにフューズボックス３ａｉに印加され
る。

【００１９】ここで、リダンダンシイネーブル信号ＲＥ
Ｄｉ〜ＲＥＤｎを伝達するバスと、プリデコーディング
ローアドレスＤＲＡｉ−ＤＲＡｎを伝達するバスとは、
図２に示すＡ領域で交差する。両バスを通常のワードラ
イン層の上部で互いに電気的に隔離されるように交差さ
せるためには、両バスを相異なる層に配置する必要があ
る。したがって、設計時に、Ａ領域のサイズを十分に考
慮に入れるべきである。また、図２に示すＢ領域にリダ
ンダンシイネーブル信号ＲＥＤｉ〜ＲＥＤｎを伝達する
バスが位置するので、該バスのライン数と幅に相当する
だけチップのサイズは増加する。さらに、リダンダンシ
イネーブル信号ＲＥＤｉ〜ＲＥＤｎを伝達するバスの一
部は、図２において、最も遠いローデコーダ５ａｋまで
配線されるので、装置の動作時におけるラインローディ
ング（line loading）が増加する。したがって、電力の
消耗が増える。そして、さらに、ロープリデコーダ２１
ａから出力されるプリデコーディングローアドレスＤＲ
Ａｉ〜ＤＲＡｎは、ローデコーダには直接的に印加され
るが、フューズボックス３ａｉには他のバスを通して印
加される。これにより、チップ内の占有面積が増加す
る。

【００２０】以上のように、上述した従来のレイアウト
においては、カラムデコーダとローデコーダとの間にフ
ューズボックスが配置されるているため、チップのサイ
ズが大きく、バスのラインローディングも大きいという
問題点がある。したがって、半導体メモリチップのサイ
ズを最小化し、ラインローディングを低減することがで
きる配置構造を有する半導体メモリ装置が強く求められ
ている。

【００２１】

【発明が解決しようとする課題】従って、本発明の目的
は、メモリチップのサイズを小さくし、ラインローディ
ングを低減することができる、改善した周辺回路領域の
レイアウトを有する半導体メモリ装置を提供することに
ある。

【００２２】本発明の他の目的は、ローリダンダンシ用
のフューズボックスを周辺回路領域内に最適に配置し
た、改善したレイアウトを有する半導体メモリ装置を提
供することにある。

【００２３】本発明のさらに他の目的は、ローデコーダ
に信号を印加するためのバスが互いに交差せず、リダン
ダンシイネーブル信号を伝えるバスのライン数と幅に依
存することがなく、チップのサイズを縮小させることが
できる周辺回路領域を有する半導体メモリ装置を提供す
ることにある。

【００２４】本発明のさらに他の目的は、ローリダンダ
ンシ用のフューズボックスが、ロープリデコーダの出力
バスを該ローデコーダと共有した配置構造を有するＤＲ
ＡＭを提供することにある。

【００２５】

【課題が解決するための手段】前記目的を達成するた
め、本発明に係る半導体メモリ装置は、データの読み出
し、書き込みのためのメモリセルを有するセル領域と周
辺回路領域とを備える半導体メモリ装置において、前記
セル領域の周辺に配置され、印加されるローアドレスを
デコーディングして多数のワードラインのうち、いずれ
か一つを指定するための選択信号を出力するローデコー
ダと、それぞれ複数の前記メモリセルを含む複数のサブ
アレーブロックを制御してデータの入出力を可能にする
サブアレーブロック制御回路と、前記ローデコーダと前
記サブアレーブロック制御回路との間に配置され、欠陥
のあるワードラインをスペアワードラインによって置換
するための切断可能なフューズを含むフューズボックス
を有するローリダンダンシ回路とを備えることを特徴と
する半導体メモリ装置を提供する。

【００２６】

【発明の実施の形態】メモリチップのサイズを最小化
し、ラインローディングを低減することのできる半導体
メモリ装置の周辺回路領域のレイアウトに関する本発明
の好適な実施の形態を添付図面を参照して詳しく説明す
る。なお、図面において、同一の構成要素又は類似の構
成要素に対しては、可能な限り同一又は類似の符号を使
用する。以下の説明では、具体的な特定の事項を示す
が、本発明は、これらによって限定されるものでなく、
各種の変形が当技術分野で通常の知識を有する者により
可能なのは明らかである。また、関連する周知技術につ
いては適宜説明を省略する。

【００２７】図３は、本発明の好適な実施の形態に係る
半導体メモリ装置の平面配置図である。図３において、
半導体チップのセル領域には、図１と同様に、多数のサ
ブアレーブロック７ａ，７ｂ，．．，７ｔが、所定の数
のサブアレイブロック毎に４ブロックに分割されてい
る。周辺回路領域内のパッド層１ａ，１ｂ、サブアレー
ブロック制御回路６ａ，６ｃ並びに６ｂ，６ｄ、ローデ
コーダ５ａ，５ｃ並びに５ｂ，５ｄ、カラムデコーダ９
ａ，９ｃ並びに９ｂ，９ｄは、図１に示す配置と同様で
ある。

【００２８】しかしながら、図３におけるローリダンダ
ンシ回路３ａは、ローデコーダ５ａとサブアレーブロッ
ク制御回路６ａとの間に配置され、ローリダンダンシ回
路３ｂは、ローデコーダ５ｂとサブアレーブロック制御
回路６ｂとの間に配置されている。同様に、ローリダン
ダンシ回路３ｃ及び３ｄは、それぞれ対応するローデコ
ーダとサブアレーブロック制御回路との間に配置され
る。このようにローリダンダンシ回路を配置することに
よりチップのサイズを最小化し、ラインローディングを
低減することができる。図示の便宜上、図１に示すバッ
ファ・コントロール部２ａ及び２ｂ並びにカラムリダン
ダンシ回路４ａは、一括して参照符号２４ａで示してい
る。参照符号８０の領域の配置は図１と同一である。ま
た、図３における各ブロックの機能及び動作は図１に示
すものと同一である。

【００２９】図４は、図３に示すローリダンダンシ回路
３ａ及び３ｃ内のフューズボックス及びそれらの周辺部
分のレイアウトの詳細図である。なお、図３と図４との
関係は、図１と図２との関係と同一である。

【００３０】図４においては、図３に示すパッド層１ａ
が図面の中央に示されている。サブアレーブロック制御
回路６ａｉ，６ａｊ，６ｃｉ，６ｃｊと、ローデコーダ
５ａｉ，５ａｊ，５ａｋ，５ｃｉ，５ｃｊ，５ｃｋは、
図２の場合と同様に配置されているが、該ローデコーダ
とサブアレーブロック制御回路との間には、それぞれ対
応する六つのフューズボックス３ａｉ，３ａｊ，３ａ
ｋ，３ｃｉ，３ｃｊ，３ｃｋが、図２の場合とは異なる
ように配置されている。なお、図４に示すレイアウト
は、左右対称の構造を有するので、以下では、パッド層
１ａの左側の配置構造を主として説明する。

【００３１】図４において、ロープリデコーダ２１ａの
出力バスを通して出力されるプリデコーディングローア
ドレスＤＲＡｉ〜ＤＲＡｎは、ローデコーダ５ａｉ，５
ａｊ，５ａｋとフューズボックス３ａｉ，３ａｊ，３ａ
ｋとに共通に印加される。図４においては、図２のよう
にリダンダンシイネーブル信号ＲＥＤｉ〜ＲＥＤｎを伝
達するバスとプリデコーディングローアドレスＤＲＡｉ
〜ＤＲＡｎを伝達するバスが互いに交差するということ
がない。また、リダンダンシイネーブル信号ＲＥＤｉ〜
ＲＥＤｎを伝達するバスが各ローデコーダとそれぞれ対
応するので、チップのサイズが増加せず、ラインローデ
ィングが低減する。これにより、電力の消耗を最少とす
ることができる。

【００３２】図６は、図４に示す一つのフューズボック
スについてのチップ内の配置関係を示す。図６に示すよ
うに、フューズボックス３ａｊは、ローデコーダ５ａｊ
とサブアレーブロック制御回路６ａｉとの間に配置され
ている。ローデコーダ５ａｊは、実質的に、プリデコー
ディングローアドレスＤＲＡｉ〜ＤＲＡｎを伝達するバ
ス層の下部に配置されている。

【００３３】サブアレーブロック７ｄ内の該当するワー
ドラインＷＬｉに連結されたメモリセルに欠陥がなけれ
ば、ローデコーダ５ａｊは、印加されるプリデコーディ
ングローアドレスＤＲＡｉ〜ＤＲＡｎを受けて、これを
デコーディングして当該ワードラインを指定するための
選択信号をノーマルワードラインドライバ（図示せず）
に出力する。しかしながら、該当するワードラインＷＬ
ｉに連結されたメモリセルのうち、いずれか一つに欠陥
がある場合には、当該ワードラインＷＬｉはスペアワー
ドラインＳＷＬｉに取り替えられる。この場合、フュー
ズボックス３ａｊは、トリミングされているので、リダ
ンダンシイネーブル信号ＲＥＤｉが活性化されて、例え
ばＮＭＯＳトランジスタからなるリダンダンシワードラ
インドライバ３ａｊ１に供給される。スペアワードライ
ンＳＷＬｉが活性化される場合、ノーマルワードライン
ＷＬｉは非活性化される。

【００３４】図６からわかるように、フューズボックス
３ａｊは、ローデコーダ５ａｊの上部に配置されている
バスに直角に連結されたバスを通してプリデコーディン
グアドレスＤＲＡｉ〜ＤＲＡｎを受ける。チップのサイ
ズの縮小のために、該直角に連結されたバス層は、ロー
デコーダ５ａｊの上部に配置されているバス層の上部に
配置することもできる。

【００３５】図５は、図４に示す一つのフューズボック
スに関する具体的な回路図である。このフューズボック
スは、フューズ部１００、入力部２００、プリーチャー
ジ・出力部３００を有する。フューズ部１００は、多数
のフューズＦ１〜Ｆ８と、フューズＦ１〜Ｆ８にそれぞ
れ連結されたＮＭＯＳトランジスタ５１，５３，．．，
６７とで構成される。プリーチャージ・出力部３００
は、プリーチャージ信号ＰＤＰＸにゲートが連結された
ＰＭＯＳトランジスタ４１と、電源電圧Ｖｃｃにソース
が連結されたＰＭＯＳトランジスタ４３と、トランジス
タ４３のゲートに出力端が連結され、フューズ部１００
の出力端に入力端が連結されたインバータ４５と、フュ
ーズ部１００の出力端に直列に連結された駆動用のイン
バータ４７及び４９とで構成される。

【００３６】入力部２００は、プリデコーディングアド
レスＤＲＡｉ〜ＤＲＡｎを入力するために、図６に示す
ローデコーダ５ａｊ上に配置されたバスに直角に連結さ
れ、他の層に配置されたバスからなる。

【００３７】上述したように、ローデコーダとサブアレ
ーブロック制御回路との間にフューズボックスを配置す
ることにより、フューズボックスの出力を、隣接して配
置されたローデコーダに迅速に印加することができる。
その結果、リダンダンシイネーブル信号を伝達するバス
とプリデコーディングローアドレスを伝達するバスとの
オーバーラップの問題を解決すると共にラインローディ
ングの増加という問題を解決することができる。

【発明の効果】本発明によれば、周辺回路のレイアウト
を適正化にすることにより、チップの面積を縮小させる
と共にラインローディングを低減して電力の消耗を小さ
くすることができる。

【００３８】

【図面の簡単な説明】

【図１】通常の半導体メモリ装置の平面配置図。

【図２】図１のリダンダンシ回路のチップ内の配置関係
を詳しく示す配置図。

【図３】本発明の好適な実施の形態に係る半導体メモリ
装置の平面配置図。

【図４】図３に示すローリダンダンシ回路内のフューズ
ボックスのチップ内の配置関係を詳しく示す配置図。

【図５】図４に示す一つのフューズボックスの具体的な
回路図。

【図６】図４に示す一つのフューズボックスに関するチ
ップ内の配置関係を示す図。

【符号の説明】

１ａ，１ｂパッド層２ａ，２ｂ，２ｃ，２ｄバッファ・コントロール部３ａ，３ｂローリダンダンシ回路４ａ，４ｂカラムリダンダンシ回路５ａ，５ｂ，５ｃ，５ｄローデコーダ６ａ，６ｂ，６ｃ，６ｄサブアレーブロック制御回路７ａ〜７ｔサブアレイブロック７ｓｐリダンダンシセルブロック８０ａ，８０ｄ，８０ｅ，８０ｈアレー選択スイッチ
ング部８０ｂ，８０ｆセンスアンプ８０ｃ、８０ｇ入出力ゲート部９ａ，９ｂ，９ｃ，９ｄカラムデコーダ２１ａロープリデコーダ３ａｉ，３ｂｉフューズボックス３ａｊ１リダンダンシワードラインドライバ５ａｉ，５ａｊ，５ａｋ，５ｃｉ，５ｃｊ，５ｃｋロ
ーデコーダ６ａｉ，６ａｊ，６ｃｉ，６ｃｊサブアレーブロック
制御回路ＤＲＡｉ〜ＤＲＡｎプリデコーディングローアドレスＤＲＡ０〜ＤＲＡｎプリデコーディングローアドレスＤＲＡ０Ｂ〜ＤＲＡｎＢプリデコーディングローアド
レス（反転）ＲＥＤｉ〜ＲＥＤｎリダンダンシイネーブル信号Ａ０〜Ａ１１アドレス信号１００フューズ部２００入力部３００プリーチャージ・出力部Ｆ１〜Ｆ８フューズ

Claims

【特許請求の範囲】

【請求項１】データの読み出し、書き込みのためのメ
モリセルを有するセル領域と周辺回路領域とを備える半
導体メモリ装置において、前記セル領域の周辺に配置され、印加されるローアドレ
スをデコーディングして多数のワードラインのうち、い
ずれか一つを指定するための選択信号を出力するローデ
コーダと、それぞれ複数の前記メモリセルを含む複数のサブアレー
ブロックを制御してデータの入出力を可能にするサブア
レーブロック制御回路と、前記ローデコーダと前記サブアレーブロック制御回路と
の間に配置され、欠陥のあるワードラインをスペアワー
ドラインによって置換するための切断可能なフューズを
含むフューズボックスを有するローリダンダンシ回路
と、を備えることを特徴とする半導体メモリ装置。
【請求項２】前記フューズボックスは、前記ローデコ
ーダの部分に配置されたローアドレスバスラインに連結
されたバスラインであって、該ローアドレスバスライン
の層と異なる層に配置されたバスライン通してローアド
レスを受け取ることを特徴とする請求項１に記載の半導
体メモリ装置。