KR19990042561A - 개선된 레이아웃을 가지는 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 개선된 레이아웃을 가지는 반도체 메모리 장치를 개시한다. 로우 리던던시 회로의 퓨우즈 박스를 로우 디코더와 서브 어레이 블록 제어회로 사이에 배치함으로써 메모리 칩의 사이즈는 최소화되고 라인 로딩은 감소된다.

Description

개선된 레이아웃을 가지는 반도체 메모리 장치

본 발명은 다이나믹 랜덤 억세스 메모리등과 같은 반도체 메모리 장치에 관한 것으로, 특히 칩의 사이즈를 최소화하고 라인 로딩을 줄이기 위해 개선된 배치구조(Layout)를 가지는 반도체 메모리 장치에 관한 것이다.

반도체 메이커들은 수요자의 다양한 요구에 부응하기 위하여, 반도체 메모리 장치의 제조비용을 다운시키거나 메모리 셀의 고집적 및 장치의 고속동작에 대한 연구를 꾸준히 해오고 있다. 메모리 셀의 사이즈를 보다 작게 하여 제한된 칩 면적에 보다 많은 셀들을 배치하는 연구에 더하여, 칩의 셀 영역을 제외한 주변회로(peripheral circuitry)영역의 회로배치를 최적으로 하는 연구가 활발해지고 있다. 주변회로 영역의 회로배치를 보다 효율적으로 하는 일은 칩의 전체면적 중 셀 면적의 점유비율을 높이는 고집적 스킴(scheme)과 직결된다.

도 1에는 통상적인 16메가비트 디램등과 같은 반도체 메모리 장치의 평면배치도가 도시된다. 후술될 본 발명의 철저한 이해를 돕기 위해 컨벤셔널(conventional)레이아웃을 도시한 도 1을 참조하면, 반도체 칩의 셀 영역에는 다수의 서브 어레이 블록들 7a,7b,7c,,,7t가 소정갯수의 블록단위로 4파트로 분할되어 있다. 주변회로 영역은 상기 셀 영역을 제외한 나머지 영역을 칭하며, 여기에는 칩의 대체로 중앙에 횡방향으로 배치된 패드층 1a,1b과, 상기 패드층 1a,1b를 중심으로 서로 대칭적으로 배치된 서브 어레이 블록 제어회로들 6a,6c, 및 6b,6d와, 상기 패드층 1a,1b를 중심으로 상기 서브 어레이 블록 제어회로들 6a,6c, 및 6b,6d보다 각기 더 멀리 서로 대칭적으로 배치된 로우 디코더들 5a,5c, 및 5b,5d와, 상기 패드층 1a,1b의 내측 에지부들에 각기 기준하여 종방향으로 서로 대칭적으로 배치된 컬럼 디코더들 9a,9c, 및 9b,9d와, 상기 컬럼 디코더들 9a,9b사이와 상기 컬럼 디코더들 9c,9d사이에 각기 배치된 버퍼 및 콘트롤부 들 2a,2b 및 2c,2d와, 상기 버퍼 및 콘트롤부 들 2a,2b사이와 상기 버퍼 및 콘트롤부 들 2c,2d에 각기 배치된 칼럼 리던던시 회로들 4a,4b 그리고 로우 리던던시 회로들 3a,3b이 배치된다. 참조부호 80의 영역에는 각기, 선택된 메모리 셀에 연결된 비트라인과 기준 비트라인간의 전위차를 감지증폭하는 비트라인 센스앰프와, 상기 센스앰프가 인접 서브 어레이 블록들에 공유되도록 하기 위해 서로 인접하는 서브 어레이 블록들 중 하나의 블록이 활성화중인 경우에 다른 하나의 블록을 비활성화시키는 어레이 선택 스위칭부, 및 데이터의 입출력을 게이팅하기 위한 입출력 게이트부가 각기 배치된다.

상기 패드(PAD)층 1a,1b는 리드 프레임과 와이어 본딩되는 다수의 패드를 가지며, 패드들은 각기 외부에서 인가되는 전원 및 리드/라이트 동작을 위한 각종 신호들을 칩 내부로 공급하거나 리드된 데이터를 외부로 출력하기 위한 역할을 담당한다. 상기 각종 신호들은 어드레스(address)신호들, 로우 어드레스 스트로우브 신호 RAS(row address strobe signal), 및 칼럼 어드레스 스트로우브 신호 CAS(column address strobe signal)를 포함한다. 상기 각종 신호들은 상기 패드층 1a,1b을 통해 버퍼 및 콘트롤부 들 2a,2b,2c,2d에 인가된다. 상기 버퍼 및 콘트롤부 들 2a,2b,2c,2d은 입출력버퍼, 콘트롤버퍼, 및 어드레스 버퍼를 적어도 포함하며, 인가되는 어드레스 신호들을 멀티플렉싱하여 로우 및 칼럼어드레스로서 상기 어드레스 버퍼에 래치하고 상기 입출력버퍼에 저장되어 있던 리드 데이터를 외부로 출력하는 역할도 담당한다. 칼럼 리던던시 회로들 4a,4b 및 로우 리던던시 회로들 3a,3b은 칼럼 및 로우 리던던시 동작을 위해 각기 레이저나 전류에 의해 커팅가능한 폴리실리콘 퓨우즈를 다수로 가지는 로우 및 칼럼용의 퓨우즈 박스를 내부에 구비한다. 여기서, 로우 리던던시 동작이란 로우 어드레스(row address)신호들을 디코딩하여 선택된 정상적인 워드라인(word line)을 비활성화시키고 이에 대응되는 스페어 워드라인을 활성화 시키는 동작을 의미한다. 노말 워드라인에서 스페어 워드라인으로의 대체는 하나의 워드라인에 연결된 다수의 메모리 셀들중 적어도 하나의 메모리 셀이 테스트 단계에서 결함난 경우에 이를 리던던시 메모리 셀로써 구제하기 위해 수행된다. 이를 위해, 상기 퓨우즈(fuse)가 트리밍(triming)되는 것이다. 칼럼 리던던시 동작이란 칼럼 어드레스(row address)신호들을 디코딩하여 선택된 정상적인 비트라인을 비활성화시키고 이에 대응되는 스페어 비트라인을 활성화 시키는 동작을 의미한다. 컬럼 리던던시 회로들 4a,4b도 유사하게 칼럼 퓨우즈 박스를 구비한다, 그렇지만, 상기 칼럼 퓨우즈 박스의 전체 사이즈는 통상 로우 퓨우즈 박스의 그것에 비해 4분의 1정도이다. 로우 디코더들 5a,5c, 및 5b,5d은 상기 셀 영역의 주변에 인접배치되며, 인가되는 로우 어드레스들을 디코딩하여 다수의 워드라인중 하나를 지정하기 위한 선택신호를 출력하는 기능을 한다. 여기서, 인가되는 상기 로우 어드레스들은 상기 버퍼 및 콘트롤부 들 2a,2b,2c,2d내에 위치하는 로우 어드레스버퍼와 상기 로우 어드레스들중의 일부를 프리 디코딩하는 로우 프리 디코더로부터 출력된 것일 수 있다. 상기 워드라인은 동일한 행에 속하는 복수의 메모리 셀과 연결되어 있음은 물론이다. 서브 어레이 블록 제어회로들 6a,6c, 6b,6d는 상기 복수의 서브 어레이 블록 7a,7b,7c,,,7t을 제어하여, 메모리 셀들로부터 데이터가 리드되도록 하고 메모리 셀들에 데이터가 라이트되도록 한다. 구체적으로, 상기 서브 어레이 블록 제어회로들 6a,6c, 6b,6d는 로우 및 칼럼 어드레스들을 수신하며, 리드 동작모드에서 비트라인 및 데이터 버스라인에 있는 센스앰프들의 동작을 제어하고, 라이트 동작모드에서 라이트 드라이버를 제어한다. 서브 어레이 블록들 7a,7b,7c,,,7t은 각기 하나의 억세스 트랜지스터와 하나의 스토리지 캐패시터로 이루어진 데이터 저장용 메모리 셀을 복수로 구비한다. 상기 복수의 메모리 셀은 다수의 행과 열의 매트릭스 형태로 배열되고, 상기 트랜지스터의 게이트는 워드라인과 연결되고 드레인은 비트라인과 연결된다.

도 2는 도 1중 로우 리던던시 회로들의 배치관계를 칩내에서 보다 상세히 보여주는 배치도이다. 도 2는 도 1의 레이아웃의 대략 절반을 도시한 것으로서, 도 1의 도면을 반시계방향으로 90도 돌려서 볼 경우에 상기 로우 리던던시 회로들내의 퓨우즈 박스의 배치관계가 보다 쉽게 이해될 것이다. 도 2를 참조하면, 도 1의 패드층 1a,1b중 하나의 패드층 1a가 도면의 대체로 중앙에 보여진다. 도 1내의 서브 어레이 블록 제어회로 6a는 도 2내의 상기 패드층 1a의 좌측에 부호 6ai 및 6aj로서 나뉘어 배치된다. 도 1내의 서브 어레이 블록 제어회로 6c는 상기 패드층 1a의 우측에 부호 6ci 및 6cj로서 나뉘어 배치됨을 알 수 있다. 3개의 서브 어레이 블록 7e,7d,7c를 예시할 경우에 도 1내의 로우 디코더 5a는 도 2내에서 부호 5ai,5aj,5ak로서 나뉘어 배치되고, 로우 디코더 5c는 도 2내에서 부호 5ci,5cj,5ck로서 나뉘어 배치된다. 주목되는(noted)바와 같이, 도 2의 레이아웃은 상기 패드층 1a를 기준으로 좌우대칭적 구조이므로 이하에서는 특별한 경우를 제외하고는 좌측의 배치구조에 대하여 주로 설명한다. 칼럼 디코더 9a는 도 1내의 칼럼 디코더 9a와 일치하며, 서브 어레이 블록 7e,7d,7c는 도 1내의 그 것과 일치한다. 각 서브 어레이 블록 7e,7d,7c내에는 리던던시 메모리 셀을 복수로 가지는 리던던시 셀 블록 7sp가 존재하며, 서브 어레이 블록 7e와 7d사이에는 어레이 선택 스위칭부 80a, 센스앰프 80b, 입출력 게이트부 80c, 및 어레이 선택 스위칭부 80d가 배치되고, 서브 어레이 블록 7d와 7c사이에는 어레이 선택 스위칭부 80e, 센스앰프 80f, 입출력 게이트부 80g, 및 어레이 선택 스위칭부 80h가 배치된다. 상기 어레이 선택 스위칭부 80a, 센스앰프 80b, 입출력 게이트부 80c, 및 어레이 선택 스위칭부 80d는 도 1의 서브 어레이 블록 7e와 7d사이의 영역 80내에 배치된다. 도 1의 로우 리던던시 회로 3a내에 배치되는 도 2의 퓨우즈 박스 3ai는 다수의 폴리실리콘 퓨우즈를 내부에 구비하며, 칼럼 퓨우즈 박스의 사이즈보다 약 4배정도 크다. 상기 퓨우즈 박스 3ai의 출력버스를 통해 출력되는 리던던시 인에이블신호들 REDi-n은 각기 하나씩 로우 디코더 5ai,5aj,5ak의 내부에 인가되며, 상기 패드층 1a을 통해 입력되는 어드레스 신호들 A0-A11은 로우 프리디코더 21a에 인가된다. 상기 로우 프리디코더 21a의 출력버스를 통해 출력되는 프리 디코딩 로우어드레스 DRAi-n는 상기 로우 디코더 5ai,5aj,5ak 및 상기 퓨우즈 박스 3ai에 인가된다. 여기서, 상기 리던던시 인에이블신호들 REDi-n을 전달하는 버스와 프리 디코딩 로우어드레스 DRAi-n를 전달하는 버스들은 도 2의 부호 A의 영역에서 서로 교차함을 알 수 있다. 상기한 버스들을 통상의 워드라인 층의 상부에서 서로 전기적으로 격리되게 교차시키기 위해서는 상기 버스들은 서로 다른 층에 배치된다. 따라서, 설계시에 상기 부호 A의 영역에서의 사이즈를 충분히 고려해주어야 하므로 사이즈 축소는 제한을 받는다. 또한, 부호 B의 영역에서 상기 리던던시 인에이블신호들 REDi-n을 전달하는 버스들이 위치되므로 버스들의 라인수와 폭만큼 칩 사이즈가 증가된다. 그리고 상기 리던던시 인에이블신호들 REDi-n을 전달하는 일부 버스는 도 2에서 가장 멀리 떨어져 있는 로우 디코더 5ak까지 연결되어지므로 장치의 동작시에 라인 로딩(line loading)이 증가하게 된다. 따라서, 전력(power) 소모가 증가된다. 또한, 로우 프리디코더 21a로부터 출력되는 프리 디코딩 로우어드레스 DRAi-n는 로우 디코더에는 직접적으로 인가되지만 퓨우즈 박스 3ai에는 또 다른 버스를 통해 인가되므로 칩내의 점유면적이 설상가상으로 증가된다.

따라서, 상기한 바와 같은 컨벤셔널(conventional)레이아웃에서는, 주변회로 영역내의 칼럼 디코더 사이에 로우 퓨우즈 박스가 되어지므로, 칩 사이즈가 증가되고 버스들의 라인 로딩이 커지는 문제점이 있어왔다. 그러므로, 반도체 메모리 칩의 사이즈를 최소화하고 라인 로딩을 줄일 수 있는 개선된 배치구조(Layout)가 본 분야에서 강력히 요망된다.

따라서, 본 발명의 목적은 메모리 칩의 사이즈를 최소화하고 라인 로딩을 줄일 수 있는 반도체 메모리 장치의 주변 회로영역 레이아웃을 제공함에 있다.

본 발명의 다른 목적은 로우 리던던시 용 퓨우즈 박스를 주변회로 영역내에 최적으로 배치한 반도체 메모리 장치의 레이아웃을 제공함에 있다.

본 발명의 또 다른 목적은 로우 디코더에 신호들을 인가하기 위한 버스들이 서로 크로스되지 않고, 리던던시 인에이블신호들을 전달하는 버스들의 라인수와 폭에 의존함이 없이 칩 사이즈를 줄일 수 있는 구조를 가지는 반도체 메모리 장치에서의 주변 회로영역을 제공함에 있다.

본 발명의 또 다른 목적은 로우 리던던시용 퓨우즈 박스가 로우 프리 디코더의 출력버스를 로우 디코더와 공유할 수 있게 하는 배치구조를 가지는 디램의 주변 회로영역을 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명에 따라, 칩내의 셀 영역에 배치된 메모리 셀들로부터/에(from or to) 데이터를 리드하고 라이트하기 위한 반도체 메모리 장치에서의 주변 회로영역은, 상기 셀 영역의 주변에 배치되며, 인가되는 로우 어드레스들을 디코딩하여 다수의 워드라인중 하나를 지정하기 위한 선택신호를 출력하는 로우 디코더와; 상기 메모리 셀들을 블록단위로 가지는 복수의 서브 어레이 블록을 제어하여, 상기 데이터가 입출력되도록 하는 서브 어레이 블록 제어회로와; 상기 로우 디코더와 상기 서브 어레이 블록 제어회로간에 배치되며, 결함발생된 워드라인 대신에 스페어 워드라인이 지정되도록 하기 위해 커팅가능한 퓨우즈들로 이루어진 퓨우즈 박스를 가지는 로우 리던던시 회로를 적어도 포함함을 특징으로 한다.

도 1은 통상적인 반도체 메모리 장치의 평면배치도

도 2는 도 1중 로우 리던던시 회로들의 칩내 배치관계를 보다 상세히 보여주는 배치도

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 평면배치도

도 4은 도 3중 로우 리던던시 회로들내의 퓨우즈 박스의 칩내 배치관계를 보다 상세히 보여주는 배치도

도 5는 도 4중 하나의 퓨우즈 박스의 구체회로도

도 6은 도 4중 하나의 퓨우즈 박스에 대한 칩내 배치관계를 나타낸 블록도

메모리 칩의 사이즈를 최소화하고 라인 로딩을 줄일 수 있는 반도체 메모리 장치의 주변 회로영역 레이아웃에 대한 본 발명의 바람직한 실시예가 첨부한 도면과 함께 이하에서 상세히 설명된다. 우선 각 도면의 구성요소들에 라벨링된 참조부호들은 동일 또는 유사한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일 또는 유사한 부호로서 나타나고 있다. 다음의 설명에서, 그러한 배치에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 반도체 회로 소자블록의 특징 및 기능들은 본 발명의 요지를 모호하지 않게 하기 위해 상세히 설명되지 않는다.

도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 평면배치도가 보여진다. 도 3에서, 반도체 칩의 셀 영역에는 도 1과 동일하게 다수의 서브 어레이 블록들 7a,7b,7c,,,7t가 소정갯수의 블록단위로 4파트로 분할되어 있다. 주변회로 영역내의 패드층 1a,1b과, 서브 어레이 블록 제어회로들 6a,6c, 및 6b,6d와, 로우 디코더들 5a,5c, 및 5b,5d와, 그리고 컬럼 디코더들 9a,9c, 및 9b,9d는 상기 도 1의 배치와 동일하다. 그러나 매우 중요하게도, 도 3에서 로우 리던던시 회로 3a는 상기 로우 디코더 5a와 서브 어레이 블록 제어회로 6a간에 배치되고, 로우 리던던시 회로 3b는 상기 로우 디코더 5b와 서브 어레이 블록 제어회로 6b간에 배치됨을 알 수 있다. 마찬가지로, 로우 리던던시 회로들 3c,3d는 각기 대응되는 로우 디코더와 서브 어레이 블록 제어회로사이에 배치된다. 상기와 같이 배치된 로우 리던던시 회로들에 기인하여 상기한 본 발명의 목적들, 즉 칩의 사이즈를 최소화하고 라인 로딩을 줄일 수 있는 스킴이 달성된다. 도 3에서는 도 1내의 버퍼 및 콘트롤부 들 2a,2b와, 칼럼 리던던시 회로 4a가 도시의 편의상 참조부호 24a로서 표시되었으며, 참조부호 80의 영역의 배치도 도 1과 같다. 그리고 상기 도 3에서 각 블록들이 갖는 기능 및 동작은 도 1의 그 것과 동일하다.

상기 도 3중에서 로우 리던던시 회로들 3a,3c내의 퓨우즈 박스의 칩내 배치관계를 보다 상세히 설명하기 위해 도 4를 참조한다. 도 4를 이해시에 도 3에 대한 도 4의 관계는 도 1에 대한 도 2의 관계와 같다는 것을 주목하여야 할 것이다. 도 4를 참조하면, 도 3의 패드층 1a가 도면의 대체로 중앙에 보여진다. 서브 어레이 블록 제어회로 6ai, 6aj, 6ci 및 6cj와, 로우 디코더 5ai,5aj,5ak,5ci,5cj,5ck의 배치는 도 2의 경우와 같으나, 상기 로우 디코더들과 서브 어레이 블록 제어회로들사이에는 각기 대응되는 6개의 퓨우즈 박스들 3ai,3aj,3ak,3ci,3cj,3ck이 특이하게 배치된다. 주목되는(noted)바와 같이, 도 4의 레이아웃은 상기 패드층 1a를 기준으로 좌우대칭적 구조이므로 이하에서는 특별한 경우를 제외하고는 좌측의 배치구조에 대하여 주로 설명한다.

도 4에서, 로우 프리디코더 21a의 출력버스를 통해 출력되는 프리 디코딩 로우어드레스 DRAi-n는 상기 로우 디코더 5ai,5aj,5ak 및 상기 퓨우즈 박스 3ai에 공통으로 인가된다. 도 4에서는 도 2와 같이 리던던시 인에이블신호들 REDi-n을 전달하는 버스와 프리 디코딩 로우어드레스 DRAi-n를 전달하는 버스들이 서로 교차하지 않는다. 또한, 리던던시 인에이블신호들 REDi-n을 전달하는 버스들이 각 로우 디코더와 각기 대응되어 있으므로 도 2에서와 같이 버스들의 라인수와 폭에 의존하여 증가되었던 칩 사이즈 문제가 여기서 해결되고, 아울러 라인 로딩(line loading)이 줄어 전력소모를 최소화할 수 있게 된다.

도 3 및 도 4의 레이아웃을 보다 철저히 이해하기 위해, 도 6에는 도 4중 하나의 퓨우즈 박스에 대한 칩내 배치관계가 도시된다. 도 6을 참조하면, 퓨우즈 박스 3aj가 로우 디코더 5aj과 서브 어레이 블록 제어회로 6ai사이에 배치된다. 상기 로우 디코더 5aj는 프리 디코딩 로우 어드레스 DRAi-n를 전달하는 버스 층의 하부에 실질적으로 놓여진다. 서브 어레이 블록 7d내의 임의의 워드라인 WLi에 연결된 메모리 셀들이 모두 결함이 없는 경우라면, 상기 로우 디코더 5aj는 인가되는 프리 디코딩 로우 어드레스들을 수신하고 이를 디코딩하여 상기 워드라인을 지정하기 위한 선택신호를 미도시된 노말 워드라인 드라이버에 출력한다. 그러나, 워드라인 WLi에 연결된 메모리 셀들중 임의의 하나가 결함이 있는 경우라면, 상기 워드라인 WLi은 스페어 워드라인 SWLi로 대치되어야 한다. 이 경우에 퓨우즈 박스 3aj는 이미 트리밍되어 있기 때문에 리던던시 인에이블신호 REDi가 활성화 되어 엔형 모오스 트랜지스터들로 구성될 수 있는 리던던시 워드라인 드라이버 3aj1에 제공된다. 상기 스페어 워드라인 SWLi이 활성화되는 경우에 상기 노말용 워드라인 WLi은 비활성화된다. 도 6에서 알 수 있는 바와 같이, 퓨우즈 박스 3aj는 로우 디코더 5aj의 상부에 배치된 버스와 직각으로 연결된 버스를 통해 프리 디코딩 어드레스 DRAi-n를 수신한다. 칩 사이즈의 축소를 위하여 상기 직각으로 연결된 버스의 층은 상기 로우 디코더 5aj의 상부에 배치된 버스 층의 상부에 위치될 수 있다.

도 5에는 도 4중 하나의 퓨우즈 박스의 구체회로도가 도시된다. 도 5를 참조하면, 퓨우즈 부 100, 입력부 200, 및 프리차아지 및 출력부 300는 상기 퓨우즈 박스를 구성한다. 상기 퓨우즈 부 100은 다수의 퓨우즈들 F1- F8과, 상기 퓨우즈들 F1- F8에 각기 연결된 엔형 모오스 트랜지스터들 51,53,..,67로 구성된다. 상기 프리차아지 및 출력부 300는, 프리차아지 신호 PDPX를 게이트로 수신하는 피형 모오스 트랜지스터 41와 상기 트랜지스터 41과 대향되고 전원전압 Vcc을 소오스단으로 수신하는 피형 모오스 트랜지스터 43과, 상기 트랜지스터 43의 게이트에 출력단이 연결되고 상기 퓨우즈 부 100의 출력단에 입력단이 연결된 인버터 45와, 상기 퓨우즈 부 100의 출력단에 차례로 연결된 구동용 인버터들 47,49로 구성된다. 상기 입력부 200는 프리 디코딩 어드레스 DRAi-n를 수신하기 위해 상기 6내의 로우 디코더 5aj에 배치된 버스와 직각으로 연결되고 다른 층에 배치된 버스로 이루어진다. 상기 도 6의 동작은 이미 본 분야에 잘 알려진 바와 같다.

상기한 도면들을 통해 설명된 바와 같이, 로우 디코더와 서브 어레이 블록 제어회로 사이에 퓨우즈 박스를 배치하면, 퓨우즈 박스의 출력을 인접하여 배치된 로우 디코더에 바로 인가할 수 있으므로 디코딩 로우 어드레스 버스와의 겹침문제가 해결되고 라인 로딩의 증가 문제가 해소된다.

상기한 본 발명에 따르면, 주변회로의 레이아웃을 최적으로 함에 의해 칩 면적을 줄일 수 있는 효과가 있고, 라인 로딩을 줄여 전력소모를 최소화하는 이점이있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (3)

1. 칩내의 셀 영역에 배치된 메모리 셀들로부터/에 데이터를 리드하고 라이트하기 위한 반도체 메모리 장치에서의 주변 회로영역에 있어서:

   상기 셀 영역의 주변에 배치되며, 인가되는 로우 어드레스들을 디코딩하여 다수의 워드라인중 하나를 지정하기 위한 선택신호를 출력하는 로우 디코더와;

   상기 메모리 셀들을 블록단위로 가지는 복수의 서브 어레이 블록을 제어하여, 상기 데이터가 입출력되도록 하는 서브 어레이 블록 제어회로와;

   상기 로우 디코더와 상기 서브 어레이 블록 제어회로간에 배치되며, 결함발생된 워드라인 대신에 스페어 워드라인이 지정되도록 하기 위해 커팅가능한 퓨우즈들로 이루어진 퓨우즈 박스를 가지는 로우 리던던시 회로를 적어도 포함함을 특징으로 하는 주변 회로영역.
2. 칩내의 셀 영역에 배치된 메모리 셀들로부터/에 데이터를 리드하고 라이트하기 위한 반도체 메모리 장치에서의 주변 회로영역 레이아웃에 있어서, 상기 주변 회로영역은:

   상기 셀 영역의 주변에 배치되며, 인가되는 디코딩 로우 어드레스들을 디코딩하여 다수의 워드라인중 하나를 지정하기 위한 선택신호를 출력하는 로우 디코더와;

   상기 메모리 셀들을 블록단위로 가지는 복수의 서브 어레이 블록을 제어하여, 상기 데이터가 입출력되도록 하는 서브 어레이 블록 제어회로와;

   상기 로우 디코더와 상기 서브 어레이 블록 제어회로간에 배치되며, 결함발생된 워드라인 대신에 스페어 워드라인이 지정되도록 하기 위해 커팅가능한 퓨우즈들로 이루어진 퓨우즈 박스를 가지는 로우 리던던시 회로를 적어도 포함함을 특징으로 하는 주변 회로영역 레이아웃.
3. 제2항에 있어서, 상기 퓨우즈 박스는, 상기 로우 디코더에 배치된 로우 어드레스 버스라인들과는 다른 층에 연결된 또 다른 버스라인들을 통해 로우 어드레스들을 수신하는 구조를 가짐을 특징으로 하는 주변 회로영역 레이아웃.