JP2001067892A - 半導体記憶装置と半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模の縮小しつつ、救済効率を高くした
冗長回路を備えた半導体記憶装置と半導体装置を提供す
る。 【解決手段】 プリフェッチ方式の半導体メモリの場合
は、偶数アドレス用のアドレス比較回路と奇数アドレス
用のアドレス比較回路とで、１個のヒューズセットを共
有する。多バンクの半導体メモリの場合は、各バンク用
のアドレス比較回路間で１個のヒューズセットを共有す
る。これにより、ヒューズ用の面積を低減することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する利用分野】本発明は半導体記憶装置と半
導体装置に関し、例えばダイナミック型ＲＡＭ（ランダ
ム・アクセス・メモリ）のように複数のメモリブロック
を有するものの冗長回路に利用して有効な技術に関する
ものである。

【０００２】

【従来の技術】冗長技術（欠陥救済技術）は半導体メモ
リの歩留り向上・製造コスト低減の有力な手段として広
く用いられている。すなわち、チップ上に少数の冗長ワ
ード線、冗長ビット線を設けておき、これを不良ワード
線、不良ビット線の代替として用いるという方法であ
る。不良ワード線、不良ビット線のアドレスを記憶する
ために、チップ上にプログラム可能素子（普通ヒューズ
が用いられる）を設けておき、これに検査によって見つ
かった不良アドレスを登録する。メモリアクセス時に
は、要求アドレスと登録されている不良アドレスとを比
較し、一致すれば予備ワード線あるいは予備ビット線
を、一致しなければ正規のワード線あるいは正規のビッ
ト線を選択する。

【０００３】

【発明が解決しようとする課題】上記従来技術の問題点
は、プリフェッチ方式のメモリ、あるいは多バンクのメ
モリの場合、回路規模、ひいてはチップ面積が増大する
ことである。プリフェッチ方式とは、複数のビットを同
時にメモリアレイから読み出し、これをパラレル・シリ
アル変換して出力する方法である。このプリフェッチ方
式は、データ転送レートを高めることができるので、Ｄ
ＤＲ−ＳＤＲＡＭ（ダブルデータレート・シンクロナス
ＤＲＡＭ）などで用いられている。

【０００４】このプリフェッチ方式を用いる場合、たと
えば２ビットプリフェッチの場合ならば、偶数アドレス
用のメモリアレイと奇数アドレス用のメモリアレイとを
用意しておき、両メモリアレイから同時に読み出す。そ
のため、冗長回路も偶数アドレス用の回路と奇数アドレ
ス用の回路の２組用意していたため、チップ面積が増大
するという問題があった。多バンクメモリの場合も同様
である。バンク毎に冗長回路を設けていたため、たとえ
ば１６バンクの場合は冗長回路は１６組必要であり、上
記のように回路規模ひいてはチップ面積が増大させるも
のになる。

【０００５】この発明の目的は、回路規模の縮小しつ
つ、救済効率を高くした冗長回路を備えた半導体記憶装
置と半導体装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。冗長回路をそれぞれが有する複数のメ
モリブロックに対して、不良アドレス記憶素子と入力さ
れたアドレス信号とを比較するアドレス比較回路を設
け、上記複数のメモリブロックのアドレス比較回路に共
通に不良アドレス記憶用素子を設ける。

【０００７】

【発明の実施の形態】図１には、この発明に係る半導体
記憶装置の一実施例の概略ブロック図が示されている。
この実施例は、ビット線の冗長回路に適用したプリフェ
ッチ方式のメモリ（前記ＤＤＲ−ＳＤＲＡＭ）に向けら
れている。図中、ＹＡＢはカラムアドレスバッファ、Ｙ
Ｆはヒューズセット、ＩＮＣはアドレス加算器、ＣＴｅ
およびＣＴｏはアドレスカウンタ、ＹＡＣｅおよびＹＡ
Ｃｏはアドレス比較回路、ＹＰＤｅおよびＹＰＤｏはプ
リデコーダ、ＹＤｅおよびＹＤｏはデコーダである。Ｍ
ｅおよびＭｏはメモリアレイであり、それぞれ正規のカ
ラム選択線と冗長カラム選択線を有する。なお、末尾
に”ｅ”のついた記号は偶数アドレス用、”ｏ”のつい
た記号は奇数アドレス用であることを示している。ここ
で偶数、奇数とは、カラムアドレスの最下位ビットがそ
れぞれ”０”、”１”であることを意味する。特に制限
されないが、本願明細書では、”０”はロウレベルに対
応し、”１”はハイレベルに対応している。

【０００８】この実施例では、上記偶数用と奇数用のメ
モリアレイＭｅとＭｏに対応して設けられるアドレス比
較回路ＹＡＣｅとＹＡＣｏに対して、ヒューズセットＹ
Ｆが共有されていることである。すなわち、偶数アドレ
ス用と奇数アドレス用とでアドレス比較回路ＹＡＣｅと
ＹＡＣｏが別々に設けられるが、ヒューズセットＹＦは
共用とするものである。そのため、ヒューズセットＹＦ
も別々に用意する従来方式に比べてヒューズ用の面積を
低減することができる。逆に、ヒューズ数が同じなら
ば、従来方式に比べて冗長カラム選択線ＲＹＳｅとＲＹ
Ｓｏを多数置くことができ救済効率を向上させることが
できる。

【０００９】ヒューズセットＹＦには、上記２つのメモ
リアレイＭｅとＭｏに設けられる正規回路に発生した不
良アドレスが登録されている。カラムアドレスバッファ
ＹＡＢから入力されたアドレス信号は、偶数アドレス用
の選択動作のために場合によってはアドレス加算器ＩＮ
Ｃにより＋１の加算が行われてアドレスカウンタＣＴｅ
の初期値として入力される。上記カラムアドレスバッフ
ァＹＡＢを通して入力されたアドレス信号は、奇数アド
レス用の選択動作のためにそのままアドレスカウンタＣ
Ｔｏの初期値として取り込まれる。

【００１０】上記アドレスカウンタＣＴｅとＣＴｏで形
成されたメモリアクセスを行うためのアドレス信号は、
アドレス比較回路ＹＡＣｅとＹＡＣｏに入力され、上記
ヒューズセットＹＦに登録されている不良アドレス信号
と比較される。この比較出力が一致したなら、プリデコ
ーダＹＰＤｅとＹＰＤｏのデコード動作が停止されて正
規のカラム選択線の選択動作が行われず、これに代わっ
て冗長カラム選択回路ＲＹＳｅとＲＹＳｏが動作状態に
されて冗長選択線ＲＹＳｅ、ＲＹＳｏの選択動作が行わ
れる。

【００１１】図２には、本発明をビット線の冗長回路に
適用したＤＤＲ−ＳＤＲＡＭの１メモリバンク分のブロ
ック図が示されている。同図において、図１と同じ回路
記号の回路ブロックは、同一または相当部分を示すもの
である。図３には、ロウ冗長回路のブロック図が示さ
れ、図４にはカラム冗長回路のブロック図が示されてい
る。これらの各回路ブロックは、公知の半導体集積回路
の製造技術によって、単結晶シリコンのような１個の半
導体基板上において形成される。

【００１２】ＸＡＢはロウアドレスバッファ、ＸＬＴは
アドレスラッチである。アドレスラッチＸＬＴは各バン
ク毎に設けられているので、上記ロウアドレスバッファ
ＸＡＢの出力は他のバンクのアドレスラッチにも供給さ
れている。ＲＲ０〜ＲＲ３１はロウ冗長回路であり、図
３に示すようにヒューズセットＦＸ０とアドレス比較回
路ＸＡＣ０とから成る。ＸＰＤは冗長判定回路／プリデ
コーダであり、アドレス信号とロウ冗長回路ＲＲ０〜Ｒ
Ｒ３１の出力から、冗長ワード線あるいは正規のワード
線を選択するのに必要な信号を生成する。なお、この回
路の出力のうちマット選択信号ＭＳ０〜ＭＳ１５は後述
のようにカラム冗長回路ＣＲ０〜ＣＲ３でも用いられ
る。

【００１３】カラムアドレスのうち、下位のカラムアド
レス信号ＢＹ１とＢＹ２は偶数アドレス用と奇数アドレ
ス用で異なる場合がある（後述のように偶数アドレス用
はアドレス加算器で＋１のように加算される場合があ
る）ので、個別のアドレスカウンタＣＴｅ、ＣＴｏが設
けられている。上位のカラムアドレス信号ＢＹ３〜ＢＹ
８は常に偶数アドレス用と奇数アドレス用とで同じであ
り、またカウントアップする必要がないので、共通のラ
ッチＹＬＴに記憶される。このように一部の回路を偶数
アドレスと奇数アドレスとで共用することにより、回路
規模を低減することができる。

【００１４】ＣＲ０〜ＣＲ３はカラム冗長回路である。
カラム冗長回路は、図４にＣＲ０の構成が示されている
ように、ヒューズセットＦＹ０、アドレス比較回路ＹＡ
Ｃ０ｅ、ＹＡＣ０ｏ、ＹＡＣ０ｕ、ＡＮＤゲート回路Ａ
ＮＤ０ｅ、ＡＮＤ０ｏから成る。アドレス比較回路のう
ち、ＹＡＣ０ｅは偶数アドレス用のカラムアドレス信号
ＢＹ１、ＢＹ２を、ＹＡＣ０ｏは奇数アドレス用のカラ
ムアドレス信号ＢＹ１、ＢＹ２を、ＹＡＣ０ｕは共通に
された上位カラムアドレス信号ＢＹ３〜ＢＹ８を比較す
る。

【００１５】偶数アドレス用の出力信号ＹＲ０ｅは、上
記ＡＮＤゲート回路ＡＮＤ０ｅによりアドレス比較回路
ＹＡＣ０ｅとＹＡＣ０ｕの出力の論理積（ＡＮＤ）をと
ることにより生成され、奇数アドレス用の出力信号ＹＲ
０ｏは、上記ＡＮＤゲート回路ＡＮＤ０ｏによりアドレ
ス比較回路ＹＡＣ０ｏとＹＡＣ０ｕの出力のＡＮＤをと
ることにより生成される。図１の実施例では簡単のた
め、偶数アドレス用の比較回路と奇数アドレス用の比較
回路とは別々としたが、このように一部の比較回路ＹＡ
Ｃ０ｕを共用することにより、回路規模を低減すること
ができる。

【００１６】メモリアレイＭｅ、Ｍｏはそれぞれ偶数ア
ドレス用、奇数アドレス用のメモリアレイである。メイ
ンワード線ＭＷ０〜ＭＷ８１９１、冗長メインワード線
ＲＭＷ０〜ＲＭＷ１５は両メモリアレイＭｅはＭｏに共
通である。偶数用メモリアレイＭｅには偶数番号の正規
のカラム選択線ＹＳ０、ＹＳ２、……、ＹＳ５１０と冗
長カラム選択線ＲＹＳｅ０〜ＲＹＳｅ３が、奇数用メモ
リアレイＭｏには奇数番号の正規のカラム選択線ＹＳ
１、ＹＳ３、……、ＹＳ５１１と冗長カラム選択線ＲＹ
Ｓｏ０〜ＲＹＳｏ３が配置されている。

【００１７】ＭＩＯｅとＭＩＯｏはメモリアレイからデ
ータを読み出したりデータを書き込んだりするためのメ
イン入出力線（主入出力線）であり、メインアンプＭＡ
ｅ、ＭＡｏおよび書き込みバッファＷＢｅ、ＷＢｏに接
続されている。読み出し時にはメイン入出力線ＭＩＯ
ｅ、ＭＩＯｏ上の信号がメインアンプＭＡｅとＭＡｏで
それぞれ増幅され、パラレル・シリアル変換回路Ｐ／Ｓ
を通ってデータ出力バッファＤｏｕｔからシリアルに出
力される。書き込み時にはデータ入力バッファＤｉｎに
シリアルに入力されたデータが、シリアル・パラレル変
換回路Ｓ／Ｐ、書き込みバッファＷＢｅ、ＷＢｏを通っ
て同時に書き込まれる。これにより、２ビットプリフェ
ッチを実現している。

【００１８】図５には、メモリアレイの一実施例のレイ
アウト図が示されている。メモリアレイＭｅは実際には
多数のメモリマットＭＭに分割されている。この例では
縦方向に１６分割、横方向に４分割される。他方のメモ
リアレイＭｏも上記と同様な構成にされる。メモリマッ
トＭＭ間にはセンスアンプＳＡ、サブワード線ドライバ
ＳＷＤ、センスアンプ駆動回路ＳＡＤなどが配置されて
いる。上記２つのメモリアレイＭｅとＭｏの境界部にお
いて、１列分のサブワードドライバＳＷＤとセンスアン
プ駆動回路ＳＡＤが上記メモリアレイＭｅとＭｏとに共
有されている。４個のセンスアンプＳＡにわたってロー
カル入出力線ＬＩＯが配置されている。

【００１９】メイン入出力線ＭＩＯｅは、図２では簡単
のため１対しか記載していないが、実際には図５に示す
ように４対設けられている。したがってメモリアレイＭ
ｅからは４ビットのデータが同時に読み出される。これ
により、入出力端子ＤＱ（図２では簡単のため１個しか
記載していない）を４個設けることができる（いわゆる
×４のメモリ）。ＩＯＳＷはローカル入出力線ＬＩＯと
メイン入出力線ＭＩＯを接続するためのスイッチであ
る。なお、ローカル入出力線ＬＩＯとメイン入出力線Ｍ
ＩＯとを設ける手法（階層化入出力線）については、例
えば、アイ・エス・エス・シー ダイジェスト オブ
テクニカルペーパーズ（ISSCC Digest ofTechnical Pap
ers）pp. 246-247, Feb. 1995に記載されている。

【００２０】冗長主ワード線ＲＭＷ１〜１５および冗長
カラム選択線ＲＹＳｅ０〜ＲＹＳｅ３は、図２では１箇
所にまとめて記載してあるが、実際には図５のように分
散して配置されている。冗長主ワード線ＲＭＷ０〜ＲＭ
Ｗ１５はメモリマット１個につき１本、冗長カラム選択
線ＲＹＳｅ０〜ＲＹＳｅ３もメモリマット１個につき１
本である。

【００２１】図６には、アドレス加算器ＩＮＣの一実施
例の構成図が示されている。図６（ａ）にはその回路ブ
ロックが示されている。カラムアドレス信号ＣＹ０、Ｃ
Ｙ１、ＣＹ２はカラムアドレスバッファＹＡＢの出力の
うちの下位３ビットのアドレス信号である。ＢＬ２、Ｂ
Ｌ４はバースト長を示す信号である。ＤＤＲ−ＳＤＲＡ
Ｍではバースト長は２、４、８のいずれかであり、２の
ときはＢＬ２が”１”、４のときはＢＬ４が”１”、８
のときはいずれも”０”になる。ＢＴＩはバーストタイ
プを示す信号であり、シーケンシャルモードのとき”
０”、インタリーブモードのとき”１”になる。

【００２２】図６（ｂ）には、上記アドレス加算器ＩＮ
Ｃの動作を説明するための真理値の一覧が示されてい
る。バーストタイプＢＴＩが”１”のインタリーブのと
き、またはカラムアドレス信号ＣＹ０＝”０”（先頭ア
ドレスが偶数）のときは入力アドレス信号ＣＹ１、ＣＹ
２がそのまま出力され、カラムアドレス信号ＣＹ１ｅ、
ＣＹ２ｅとなる。バーストタイプＢＴＩが”０”のシー
ケンシャルでカラムアドレス信号ＣＹ０＝”０”（先頭
アドレスが奇数）のときはＣＹ１、ＣＹ２に１が加算さ
れて出力ＣＹ１ｅ、ＣＹ２ｅとなる。なお、奇数アドレ
ス用のアドレス加算器はなく、カラムアドレスバッファ
ＹＡＢの出力がそのままアドレスカウンタＣＴｏの入力
となる。

【００２３】図７には、カラム冗長回路ＣＲ０に設けら
れるヒューズセットＦＹ０の一実施例の回路図が示され
ている。ヒューズセットＦＹ０１〜ＦＹ０８はそれぞれ
カラムアドレス信号ＢＹ１〜ＢＹ８に対応する回路であ
り、ＦＹ０Ｅは冗長回路をエネーブルするための回路で
ある。カラム選択線単位でなくメモリマット単位（すな
わちカラム選択線の１／１６）での置き換えを可能にす
るために、マット選択信号ＭＳ０〜ＭＳ１５（選択され
たマットの信号のみが”１”、他は”０”）が入力され
ており、各メモリマット毎にヒューズＦ０〜Ｆ１５が設
けられている。

【００２４】不良アドレスをプログラムするときは、ま
ずヒューズセットＦＹ０Ｅ中のメモリマットに対応する
ヒューズを切断し、ヒューズセットＦＹ０１〜ＦＹ０８
中のメモリマットに対応するヒューズをアドレスに従っ
て切断する（”１”なら切断し”０”なら切断しな
い）。これにより、出力ＹＲＥ０が”０”になり、ＣＲ
Ａ０１〜ＣＲＡ０８はヒューズが切断されていれば”
０”、切断されていなければ”１”になる。

【００２５】このようにメモリマットＭＳ０〜ＭＳ１５
の単位でプログラム可能にすることにより、よりきめ細
かな置き換えが可能になり、修復可能な欠陥数が多くな
る。同図に示された１６×９からなるヒューズセット１
組で、最大１６個（１個／メモリマット）の欠陥を修復
することができる。さらにこのヒューズセットが４組あ
るので、最大６４個までの欠陥を修復することができ
る。

【００２６】図８には、カラム冗長回路ＣＲ０の中のア
ドレス比較回路ＹＡＣ０ｅ、ＹＡＣ０ｏ、ＹＡＣ０ｕの
一実施例の回路図が示されている。前記図４と同じ記号
の回路ブロックは、同一または相当部分を示すものであ
る。ビット単位の比較回路ＢＣを１０個用いている。そ
のうち２個は偶数アドレス用（ヒューズセットの出力Ｃ
ＲＡ０１、ＣＲＡ０２とアドレスカウンタＣＴｅの出力
ＢＹ１ｅ、ＢＹ２ｅとを比較する）、他の２個は奇数ア
ドレス用（ＣＲＡ０１、ＣＲＡ０２とＣＴｏの出力ＢＹ
１ｏ、ＢＹ２ｏとを比較する）、残りの６個は共用（ヒ
ューズセットの出力ＣＲＡ０３〜ＣＲＡ０８とアドレス
ラッチＹＬＴの出力ＢＹ３〜ＢＹ８とを比較する）であ
る。

【００２７】上記比較回路ＢＣの出力ＹＲ０１ｅ、ＹＲ
０２ｅ、ＹＲ０１ｏ、ＹＲ０２ｏ、ＹＲ０３〜ＹＲ０８
は、両アドレスが一致したとき”０”、不一致のとき”
１”になる。したがって、出力信号ＹＲ０ｅは偶数アド
レス用と共用の比較がすべて一致したときに”１”にな
り、ＹＲ０ｏは奇数アドレス用と共用の比較がすべて一
致したときに”１”になる。注意すべきことは、ＹＲ０
ｅとＹＲ０ｏは必ずしも一致しないことである。

【００２８】すなわち、ヒューズセットＦＹ０１とＦＹ
０２の出力ＣＲＡ０１、ＣＲＡ０２は共通であるが、ア
ドレスカウンタＣＴｅとＣＴｏの出力ＢＹ１ｅ、ＢＹ２
ｅとＢＹ１ｏ、ＢＹ２ｏとは必ずしも同じではないから
である。これはアドレスカウンタの初期値として、奇数
アドレス用のアドレスカウンタＣＴｏはカラムアドレス
バッファＹＡＢの出力をそのまま用いているが、偶数ア
ドレス用のアドレスカウンタＣＴｅはアドレス加算器Ｉ
ＮＣを通した信号を用いているからである（図２、図６
参照）。

【００２９】図９には、プリデコーダＹＰＤｅの一実施
例の回路図が示されている。奇数用のプリデコーダＹＰ
Ｄｏも構成は同じである。ＰＤ３＿８、ＰＤ２＿４はそ
れぞれ、３ビットデコーダ、２ビットデコーダであり、
入力信号の組み合わせによって出力信号のいずれか１つ
が”１”、他は”０”になる。ＹＳＥＢはカラム選択線
の選択タイミングを決める信号であり、所定のタイミン
グで”１”から”０”になる。したがって、カラム冗長
回路ＣＲ０〜ＣＲ３のアドレス比較出力ＹＲ０ｅ〜ＹＲ
３ｅがすべて”０”のとき（プログラムされているアド
レスに一致しなかった場合）は、ＹＡ０ｅ〜ＹＡ７ｅの
いずれか１つが所定のタイミングで”０”から”１”に
なり、これにより正規のカラム選択線が１本選択され
る。

【００３０】上記カラム冗長回路ＣＲ０〜ＣＲ３のアド
レス比較出力ＹＲ０ｅ〜ＹＲ３ｅのいずれかが”１”の
場合（プログラムされているアドレスと一致した場合）
は、ＹＡ０ｅ〜ＹＡ７ｅはすべて”０”のままである。
したがって正規のカラム選択線は選ばれない。なお、カ
ラムアドレス信号ＢＹ４〜ＢＹ６のプリデコーダおよび
ＢＹ７、ＢＹ８のプリデコーダは上記偶数用のプリデコ
ーダＹＰＤｅと奇数用のプリデコーダＹＰＤｏで共通な
ので、共用してもよい。

【００３１】図１０ないし図１３には、この発明に係る
ＤＤＲ−ＳＤＲＡＭの動作の一例を説明するための動作
波形図が示されている。上記図１０ないし図１３に示さ
れたいずれの動作波形図においても、時刻ｔ０において
アクティブコマンドが、ｔ２において読出しコマンドが
入力された場合である。バースト長は８、バーストタイ
プはシーケンシャル、ＣＡＳレイテンシは２と設定され
ているとするものである。

【００３２】図１０は読出しの先頭アドレスが”０”で
あり、カラム冗長回路ＣＲ０〜ＣＲ３のいずれにも不良
アドレスがプログラムされていない場合である。偶数ア
ドレス用アドレスカウンタＣＴｅは、時刻ｔ２において
先頭アドレス、すなわち”００”がセットされ、１クロ
ックサイクルごとに”０１”、”１０”、”１１”と変
化する。奇数アドレス用アドレスカウンタＣＴｏも全く
同じである。この場合はカラム冗長回路のアドレス比較
出力ＹＲ０ｅ〜ＹＲ３ｅ、ＹＲ０ｏ〜ＹＲ３ｏは常に”
０”である。

【００３３】したがって、最初に正規のカラム選択線Ｙ
Ｓ０とＹＳ１が選択され、次にカラム選択線ＹＳ２とＹ
Ｓ３が、次にカラム選択線ＹＳ４とＹＳ５が、最後にカ
ラム選択線ＹＳ６とＹＳ７が選択される。上記カラム選
択線ＹＳ０によって読み出されたデータＱ０は時刻ｔ４
（読出しコマンドから２サイクル後のクロックＣＬＫの
立ち上がり時）において、カラム選択線ＹＳ１によって
読み出されたデータＱ１はその半サイクル後（ＣＬＫの
立ち下がり時）に、それぞれ出力される。データＱ２以
下も同様である。

【００３４】図１１はカラム冗長回路ＣＲ０〜ＣＲ３の
いずれかに不良アドレスとして”４”（２進法で"00000
0100")がプログラムされている場合である。これをプロ
グラムするには、前記図７において、上記１６分割され
たメモリマットのうち該当する１つのメモリマットに対
応したＦＹ０２とＦＹ０Ｅのヒューズを切断すればよ
い。この場合は読出しの３サイクル目（ｔ４）におい
て、冗長回路のアドレス比較出力ＹＲ０ｅとＹＲ０ｏが
同時に”１”になる。したがって、正規のカラム選択線
ＹＳ４、ＹＳ５のかわりに、冗長ワード線ＲＹＳ０ｅ、
ＲＹＳ０ｏが選択される。前記図１０、図１１から明ら
かなように、先頭アドレスが偶数（ここでは”０”）の
場合は、偶数アドレス用の回路と奇数アドレス用の回路
とは全く同じ動作をする。

【００３５】図１２は先頭アドレスが”１”でカラム冗
長回路ＣＲ０〜ＣＲ３に不良アドレスがプログラムされ
ていない場合である。奇数アドレス用のカウンタＣＴｏ
の出力は図１０、図１１と同じく、”００”、”０
１”、”１０”、”１１”と変化する。しかし、偶数ア
ドレス用のカウンタＣＴｅには、最初にアドレス加算器
によって１加算された値”０１”がセットされているの
で、”０１”、”１０”、”１１””００”と変化す
る。したがって、最初に正規のカラム選択線ＹＳ１とＹ
Ｓ２が選択され、次にカラム選択線ＹＳ３とＹＳ４が、
次にカラム選択線ＹＳ５とＹＳ６が、最後にカラム選択
線ＹＳ７とＹＳ０が選択される。上記カラム選択線ＹＳ
１によって読み出されたデータＱ１は時刻ｔ４におい
て、カラム選択線ＹＳ２によって読み出されたデータＱ
２はその半サイクル後に、それぞれ出力される。データ
Ｑ３以下も同様であり、最後にデータＱ０が出力され
る。

【００３６】図１３は先頭アドレスが”１”でカラム冗
長回路に不良アドレスとして”４”がプログラムされて
いる場合である。カラム冗長回路のアドレス比較出力は
カウンタの出力が”１０”になったときに”１”になる
から、偶数アドレス用のＹＲ０ｅは２サイクル目で、奇
数アドレス用のＹＲ０ｏは３サイクル目で”１”にな
る。したがって、２サイクル目には正規のカラム選択線
ＹＳ３と冗長カラム選択線ＲＹＳ０ｅ（ＹＳ４の代替）
が同時に選択され、３サイクル目には冗長カラム選択線
ＲＹＳ０ｏ（ＹＳ５の代替）と正規のカラム選択線ＹＳ
６が同時に選択される。このように、先頭アドレスが奇
数（ここでは”１”）の場合は、偶数アドレス用の回路
と奇数アドレス用の回路とは一般には異なる動作をす
る。この例のように、一方が正規のカラム選択線、他方
が冗長カラム選択線が選ばれることがありうる。

【００３７】前記図１１、図１３の動作波形図から明ら
かなように、カラム選択線ＹＳ４（不良）が冗長選択線
ＲＹＳ０ｅで置き換えられると同時に、カラム選択線Ｙ
Ｓ５（不良でない）も冗長選択線ＲＹＳ０ｏで置き換え
られる。これは図７のヒューズセットにカラムアドレス
の最下位ＢＹ０に対応して、後述するような識別用のヒ
ューズが用意されていないからである。

【００３８】上記の実施例のような冗長回路を用いた場
合の歩留り向上効果を次のような仮定の下に計算する
と、次の通りとなる。 （１）４Ｍワード×１６ビット×４バンクの２５６Ｍビ
ットＤＤＲ−ＳＤＲＡＭ （２）カラム冗長用のヒューズセットは図４のとおり４
セット／バンク。ただし、図７の説明で述べたように各
メモリマット毎に不良アドレスをプログラムできるの
で、最大６４個／バンクの欠陥を修復できる。 （３）欠陥はチップ上にランダムに発生する。欠陥のう
ち２０％はビット線不良、８０％はビット不良。 （４）ただし、ロウ冗長用のヒューズセットは図３のと
おり３２セット／バンクとし、致命不良、冗長線の不良
は無視する。

【００３９】比較のためにカラム冗長回路に関して、従
来方式のようにカラム冗長用のヒューズセットは偶数ア
ドレス用２セット／バンク、奇数アドレス用２セット／
バンクについても合わせて計算した。

【００４０】上記計算結果は図１４の救済可能率と欠陥
数の関係図に示されている。この発明に係る冗長回路で
は、各メモリマットにおいて同じ不良が発生するという
稀なケースを含めると、理想的には３８４個（３２×４
＋６４×４）までの欠陥を修復できるはずであるが、従
来方式では欠陥が１５０個あると修復できる確率が８０
％、２２０個あると５０％にまで低下してしまう。これ
に対して本発明に係る冗長回路では、欠陥が３００個あ
っても修復できる確率を８０％まで向上させることがで
きるものとなる。

【００４１】本発明に係る冗長回路の方が修復できる確
率が高くなるのは次のような理由による。ヒューズセッ
ト数を同じ４セットとした場合、従来方式ではこれを偶
数アドレス用２セット、奇数アドレス用２セットに分配
しなければならないが、本発明では４セットを偶数／奇
数アドレスで共用できる。そのため、最大４個の欠陥を
修復できることでは同じであるが、従来方式では偶数ア
ドレスに２個、奇数アドレスに２個ある場合のみ修復で
きるのに対し、本発明では片方に３個、他方に１個の場
合や片方に４個、他方は欠陥なしの場合でも修復でき
る。したがって、欠陥がランダムに分布している場合、
修復できる確率は本発明の方が高くなる。

【００４２】図１５には、この発明に係る冗長回路に設
けられるヒューズセットの他の一実施例の回路図が示さ
れている。この実施例では、前記図７の実施例との相違
点は、カラムアドレスの最下位ビットＢＹ０に対応する
ヒューズＦＹ００が追加されていることである。このヒ
ューズＦＹ００の機能は、次のアドレス比較回路の説明
から容易に理解されよう。

【００４３】図１６には、上記図１５に示したヒューズ
セットを用いた場合のアドレス比較回路の一実施例の回
路図が示されている。偶数アドレス用出力のＡＮＤゲー
トＡＮＤ０ｅに上記追加されたヒューズセットＦＹ００
で形成された識別信号ＲＡ００が入力される。奇数アド
レス用出力のＡＮＤゲートＡＮＤ０ｏに上記追加された
ヒューズセットＦＹ００で形成された識別信号ＲＡ００
をインバータ回路ＩＶ１１で反転した信号が入力され
る。

【００４４】したがって、偶数用のアドレス比較出力Ｙ
Ｒ０ｅは上記識別信号ＣＲＡ００が”１”（”０”がプ
ログラムされている）のときに限り”１”になる。奇数
アドレス用のアドレス比較出力ＹＲ０ｏは逆に、上記識
別信号ＣＡＲＡ００が”０”（”１”がプログラムされ
ている）のときに限り”１”になる。そのため、以下に
述べるように、前記図７に示したヒューズセット及びア
ドレス比較回路を用いた場合に比べてさらに歩留り改善
効果を大きくすることができる。このような識別用のヒ
ューズは、図２０に示したロウ冗長回路にも同様に適用
することができる。

【００４５】図１７と図１８には、この発明に係るＤＤ
Ｒ−ＳＤＲＡＭの動作の他の一例を説明するための動作
波形図が示されている。同図は、上記図１５及び図１６
に示したヒューズセットとアドレス比較回路を用いた場
合のＤＤＲ−ＳＤＲＡＭの動作を説明するための動作波
形図である。前記図１０〜図１３に示した波形図と同様
に、時刻ｔ０においてアクティブコマンドが、ｔ２にお
いて読出しコマンドが入力された場合である。不良アド
レスがプログラムされていない場合は図１０、図１２と
同じなので省略する。

【００４６】図１７は先頭アドレスが”０”でカラム冗
長回路に不良アドレスとして”４”がプログラムされて
いる場合である。前記図１１との相違点は、３サイクル
目にアドレス比較出力ＹＲ０ｏ”１" にならないことで
ある。そのためこのサイクルでは、不良ビット線が存在
する偶数アドレス用は冗長カラム選択線ＲＹＳ０ｅが選
ばれるが、奇数アドレス用は正規のカラム選択線ＹＳ５
が選ばれる。

【００４７】図１８は先頭アドレスが”１”でカラム冗
長回路に不良アドレスとして”４”がプログラムされて
いる場合である。図１３との相違点は、上記のような識
別信号ＣＲＡ００を用いることによって、３サイクル目
にアドレス比較出力ＹＲ０ｏが”１”にならないことで
ある。そのためこのサイクルでは、奇数アドレス用、偶
数アドレス用ともに正規のカラム選択線ＹＳ５、ＹＳ６
が選ばれる。

【００４８】言い換えれば、前記図７と図８の実施例回
路を用いた場合には、カラム選択線ＹＳ４（不良）が冗
長カラム選択線ＲＹＳ０ｅで置き換えられると同時に、
カラム選択線ＹＳ５（不良でない）も冗長カラム選択線
ＲＹＳ０ｏで置き換えられていたが、本実施例では不良
が存在しないカラム選択線ＹＳ５は置き換えられない。
そのため、正規のカラム選択線ＹＳ５を置き換えた冗長
カラム選択線に欠陥がある確率が減少し、修復できる確
率を向上させることができる。つまり、不良が存在しな
いカラム選択線ＹＳ５をわざわざ不良が存在するかも知
れない冗長カラム選択線ＲＹＳ０ｏに置き換えるという
危険を無くすことができる。

【００４９】以上の実施例はいずれも、２ビットプリフ
ェッチ方式のメモリに適用した例であったが、本発明は
４ビットあるいは８ビットプリフェッチ方式のメモリに
も適用できる。たとえば４ビットプリフェッチ方式の場
合、従来方式ではアドレスを４で割った余りが０、１、
２、３のどれかによって４つのグループに分け、その各
々についてヒューズセットとアドレス比較回路とを設け
なければならなかった。しかし本発明では、１個のヒュ
ーズセットを４グループで共用できる。そのため面積低
減効果は２ビットプリフェッチの場合よりもさらに大き
くなる。

【００５０】図１９には、この発明に係る半導体記憶装
置の他の一実施例の概略ブロック図が示されている。こ
の実施例は、本発明をワード線の冗長回路に適用した多
バンク（図にはメモリバンク０とメモリバンク１のみが
代表として示されている）メモリに向けられている。同
図において、ＸＡＢはロウアドレスバッファ、ＸＦはヒ
ューズセット、ＬＴ＿０およびＬＴ＿１はアドレスカウ
ンタ、ＸＡＣ＿０およびＸＡＣ＿１はアドレス比較回
路、ＸＰＤ＿０およびＸＰＤ＿１はプリデコーダ、ＸＤ
＿０およびＸＤ＿１はデコーダである。Ｍ＿０およびＭ
＿１はメモリアレイであり、それぞれ正規のワード線と
冗長ワード線を有する。なお、末尾に”＿０”のついた
記号はメモリバンク０用、”＿１”のついた記号はメモ
リバンク１用であることを示している。

【００５１】この実施例では、ヒューズセットＸＦが２
個のバンク０と１に設けられるアドレス比較回路で共有
されていることである。すなわち、バンク０用とバンク
１用とでアドレス比較回路ＸＡＣ ０とＸＡＣ １のよ
うには別々に設けられるが、ヒューズＸＦは共用であ
る。そのため、ヒューズＸＦをメモリバンクに対応して
別々に用意する従来方式に比べてヒューズ用の面積を低
減することができる。逆に、ヒューズ数が同じならば、
従来方式に比べて冗長ワード線を多数置くことができ、
救済効率が向上する。

【００５２】上記ヒューズセットＸＦには、上記２つの
メモリバンク０と１に対応してメモリアレイＭ ０とＭ
１の正規ワード線に発生した不良アドレスが登録され
ている。ロウアドレスバッファＸＡＢから入力されたア
ドレス信号は、アドレス選択回路Ｃ ０とＣ １に設け
られるアドレスラッチＬＴ ０とＬＴ １に取り込まれ
る。上記アドレスラッチＬＴ ０又はＬＴ １に取り込
まれたアドレス信号は、それぞれ対応するアドレス比較
回路ＸＡＣ ０とＸＡＣ １に入力され、上記ヒューズ
セットＸＦに登録されている不良アドレス信号と比較さ
れる。

【００５３】メモリセルの読み出し又は書き込みが行わ
れるようアクティブにされたメモリバンクにおいて、上
記ロウアドレスバッファＸＡＢから入力されたアドレス
信号と、上記ヒューズセットＸＦに登録された不良アド
レス信号とのアドレス比較出力が一致したなら、それに
対応したプリデコーダＸＰＤ ０又はＸＰＤ １のデコ
ード動作が停止されて正規のワード線の選択動作が行わ
れず、これに代わって冗長ワード線ＲＷ ０、ＲＷ １
の選択動作が行われる。なお、ヒューズセットＸＦに
は、前記図１５に示したような識別信号用のヒューズを
設けて、不良ワード線が存在するメモリバンクのみが冗
長ワード線に置き換えられるようにするものであっても
よい。

【００５４】図２０には、本発明をワード線の冗長回路
に適用したＳＤＲＡＭの２メモリバンク分のブロック図
が示されている。同図において、図１９と同じ回路記号
の回路ブロックは、同一または相当部分を示すものであ
る。図２１には、ロウ冗長回路のブロック図が示されて
いる。これらの各回路ブロックは、公知の半導体集積回
路の製造技術によって、単結晶シリコンのような１個の
半導体基板上において形成される。

【００５５】ＲＲ０〜ＲＲ３１はロウ冗長回路であり、
その各々は、図２１に示したロウ冗長回路ＲＲ０の構成
を示すように、１個のヒューズセットＦＸ０と２個のア
ドレス比較回路ＸＡＣ０ ０とＸＡＣ０ １とから成
る。アドレス比較回路のうち、ＸＡＣ０＿０はバンク０
のロウアドレス（アドレスラッチＸＬＴ＿０の出力）と
ヒューズセットＦＸ０の出力を、ＸＡＣ０＿１はバンク
１のロウアドレス（ＸＬＴ＿１の出力）とＦＸ０の出力
を比較する。メモリバンク０のロウアドレスとメモリバ
ンク１のロウアドレスとは一般に異なるから、その出力
ＸＲ０Ｂ＿０とＸＲ０Ｂ＿１も一般には異なる。

【００５６】図２０の冗長判定／プリデコーダＸＰＤの
詳細は、図２２に示した冗長判定部の回路図と、図２３
と図２４に示したプリデコーダ部の回路図を参照して次
に説明する。図２１のロウ冗長回路ＰＲ０〜ＰＲ３１の
出力信号ＲＲ０Ｂ〜ＲＲ３１Ｂは、アドレス比較の結果
が一致したときは”０”、一致しないときは”１”にな
る。

【００５７】図２２において、信号ＸＥはワード線選択
のタイミングを決める信号であり、所定のタイミング
で”０”から”１”になる。ＸＲＭ０〜ＸＲＭ１５は冗
長メインワード線選択信号であり、ＸＲＭ０は上記ロウ
冗長回路ＲＲ０〜ＲＲ３１のうち出力信号ＸＲ０Ｂまた
はＸＲ１Ｂが”０”のときに、ＸＲＭ１はＸＲ２Ｂまた
はＸＲ３Ｂが”０”のときに、……、ＸＲＭ１５はＸＲ
３０ＢまたはＸＲ３１Ｂが２０”のときに所定のタイミ
ングで”０”から”１”になり、これにより冗長メイン
ワード線が選択される。

【００５８】上記ロウ冗長回路ＰＲ０〜ＰＲ３１の出力
信号と冗長メインワード線ＲＭＷ０〜ＲＭＷ１５との対
応が２：１なのは、メインワード線には８本のサブワー
ド線が接続されていてそのうちの４本を単位として置き
換えを実行するからである。選択信号ＸＲＳ０、ＸＲＳ
１はその８本のうちどちらの４本かを決定する信号であ
る。アドレス比較出力ＸＲ０Ｂ〜ＸＲ３１Ｂのうち偶数
番号の信号が”０”ならば選択信号ＸＲＳ０が、奇数番
号の信号が”０”ならば選択信号ＸＲＳ１が、所定のタ
イミングで”０”から”１”になる。

【００５９】信号ＸＲＥはＸＲ０Ｂ〜ＸＲ３１Ｂのいず
れか１つが”０”のとき（プログラムされているアドレ
スと一致した場合）に”１”になる。信号ＸＤＥは逆に
ＸＲ０Ｂ〜ＸＲ３１Ｂがすべて”１”のとき（プログラ
ムされているアドレスと一致しなかった場合）に”１”
になる。

【００６０】図２３において、プリデコーダＸＰＤ１は
マット選択信号ＭＳ０〜ＭＳ１５を発生する信号であ
る。たとえばメモリマットＭＳ０について言えば、上記
信号ＸＲＥが”０”のときはロウアドレス信号ＢＸ９Ｔ
〜ＢＸ１２Ｔ（ロウアドレス信号ＢＸｉＴは入力アドレ
スが”１”のとき”１”、”０”のとき”０”になる。
ＢＸｉＢは逆に入力アドレスが”１”のとき”０”、”
０”のとき”１”になる）がすべて”０”のときに”
１”になる。これに対して、上記信号ＸＲＥが”１”の
ときはロウアドレス信号ＢＸ９Ｔ〜ＢＸ１２Ｔにかかわ
らず冗長メインワード線選択信号ＸＲＭ０が”１”のと
き”１”になる。すなわち、プログラムされているアド
レスと一致しなかった場合はロウアドレスの上位４ビッ
トによって選択されるメモリマットが決定され、プログ
ラムされているアドレスと一致した場合は冗長メインワ
ード線のあるメモリマットが選択される。

【００６１】マット選択信号ＭＳ０〜ＭＳ１５は前述の
ように、図２で示したようなカラム冗長回路ＣＲ０〜Ｃ
Ｒ３で用いられる。これにより、ワード線の置き換えに
よって選択されるマットが変更になった場合、カラム冗
長回路ＣＲ０〜ＣＲ３は、置き換え元（不良ワード線の
あるマット）ではなく、図７に示したヒューズセットの
ように置き換え先（不良ワード線を置き換えた冗長ワー
ド線のあるマット）のヒューズに従うようになる。

【００６２】図２４において、ＸＰＤ２はロウアドレス
信号ＢＸ６〜ＢＸ８を、ＸＰＤ３はＢＸ３〜ＢＸ５をプ
リデコードする回路である。プリデコーダＸＰＤ２には
信号ＸＤＥが入力されているので、プログラムされてい
るアドレスと一致した場合は出力ＡＸ６０〜ＡＸ６７は
すべて”０”になり、正規のメインワード線は選択され
なくなる。

【００６３】プリデコーダＸＰＤ４はサブワード線選択
信号ＡＸ００〜ＡＸ０７を発生する。すなわちメインワ
ード線に接続されている８本のサブワード線のうちどれ
を選択するを決定する。信号ＸＲＥが”０”のとき（プ
ログラムされているアドレスと一致しなかった場合）は
ロウアドレス信号ＢＸ０〜ＢＸ２によって選択すべきサ
ブワード線が決定される。信号ＸＲＥが”１”のとき
（プログラムされているアドレスと一致した場合）は前
述の信号ＸＲＳ０、ＸＲＳ１とＢＸ０、ＢＸ１に従って
選択すべきサブワード線が決定される。

【００６４】図２５と図２６には、この発明に係る冗長
回路を備えたＳＤＲＡＭを不良ワード線の救済動作を説
明するための動作波形図が示されている。図２５は通常
動作時、図２６はリフレッシュ時の動作の波形図が示さ
れている。図２５及び図２６のいずれもロウ冗長回路Ｒ
Ｒ３１に、不良ワード線のアドレスとして”０”がプロ
グラムされているものとする。

【００６５】図２５において、時刻ｔ０においてバンク
０のアドレス”０”のアクティブコマンドが、ｔ２にお
いてバンク１のアドレス”７”のアクティブコマンドが
入力された場合である。最初のアクティブコマンドで
は、入力アドレスとプログラムされているアドレスとが
一致するから、ＸＲ３１Ｂ＿０が”０”に、ＸＲＭ１５
＿０が”１”に、ＸＲＥ＿０が”１”に、ＸＲＳ１＿０
が”１”になる。さらにマット選択信号ＭＳ１５＿０と
サブワード線選択信号ＡＸ０４＿０が”１”になる。こ
れによりマット１５の冗長メインワード線ＲＭＷ１５＿
０が選択される。次のアクティブコマンドでは、入力ア
ドレスとプログラムされているアドレスとが一致しない
から、ＸＲＥ＿１は”０”のままで、ＸＤＥ＿１が”
１”になり、マット選択信号ＭＳ０＿１とサブワード線
選択信号ＡＸ０７が”１”になる。これによりマット０
の正規のメインワード線が選択される。

【００６６】図２６は時刻ｔ０においてリフレッシュコ
マンドが入力された場合である。リフレッシュの場合は
全バンク同時に動作する。この場合は選択アドレスはチ
ップ上のリフレッシュカウンタによって決定される。リ
フレッシュカウンタには”０”が入っていたものとす
る。するとプログラムされているアドレスと一致するか
ら、バンク０もバンク１もＸＲ３１Ｂが”０”に、ＸＲ
Ｍ１５が”１”に、ＸＲＥが”１”に、ＸＲＳ１が”
１”に、ＭＳ１５とＡＸ０４が”１”になる。これによ
り、バンク０もバンク１もマット１５の冗長メインワー
ド線ＲＭＷ１５が選択される。

【００６７】上記の実施例の効果を次のような仮定の下
に計算した。 （１）１６バンクの２５６ビットＳＤＲＡＭ。 （２）ロウ冗長用のヒューズセットはチップ全体で１２
８セット。 （３）欠陥はチップ上にランダムに発生する。欠陥とし
てはワード線不良のみを考慮する。 （４）致命不良、冗長線の不良は無視する。

【００６８】上記計算結果は図２７の救済可能率と欠陥
数の関係図に示されている。この発明に係るロウ冗長回
路の救済率を明確にするため、従来方式（ヒューズセッ
トは８セット／バンク）のもの比較のために示されてい
る。２バンクずつでヒューズを共用した場合（１６セッ
ト／２バンク）、４バンクずつでヒューズを共用した場
合（３２セット／４バンク）の比較を示す。

【００６９】この実施例でも、前記図１４と同様に本発
明の適用による効果が顕著に見られる。なお、より多数
のバンクでヒューズを共用すればさらに効果は上がる
が、その反面冗長線数が増加するので、実用的には図に
示したように２〜４バンクで共用するのがよい。以上説
明したように、本発明によれば、ヒューズ用の面積を低
減することができる。逆に、ヒューズ数が同じならば、
従来方式に比べて冗長線を多数置くことができ、救済効
率が向上する。

【００７０】図２８には、この発明が適用されるＳＤＲ
ＡＭの一実施例の概略レイアウト図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術によって、単結晶シリコンのような１個の半導体基板
上において形成される。同図の各回路は、上記半導体基
板上での幾何学的な配置にほぼ合わせて描かれている。
この実施例では、メモリアレイは、前記同様に全体とし
て４個に分けられて、それぞれがメモリバンク（Ｂａｎ
ｋ）０〜３を構成するようにされる。

【００７１】上記メモリバンク０〜３は、半導体チップ
の長手方向に沿った上下に２個、左右に２個ずつに分割
されたメモリアレイに対応される。上記チップの長手方
向に沿った中央部分にアドレス入力回路、データ入出力
回路及びボンディングパッド列からなる周辺回路が設け
られる。この周辺回路は、ランダム・ロジック回路から
なる上記各回路のレイアウトを合理的にするために、ラ
ンダム・ロジック回路とボンディングパッドが並んで配
置される。

【００７２】この実施例では、上記のように周辺回路と
ボンディングパッド列とが並んで配置される。この構成
では、ボンディングパッド列は、半導体チップの長手方
向に沿った中心線から偏った位置に配置される。この結
果、半導体チップの長手方向に沿った中央部分には、比
較的大きな纏まったエリアを確保することができ、回路
素子のレイアウト設計を行うにおいて好都合となる。つ
まり、この実施例と同じく周辺回路とボンディングパッ
ド列とを並んで配置させる構成でも、ボンディングパッ
ドを中心にして、周辺回路を左右に振り分けて配置する
ようにした場合に比べて高集積化や高速化に適したもの
となる。

【００７３】この実施例のダイナミック型ＲＡＭは、前
記のようなシンクロナスＤＲＡＭに向けられており、上
記周辺回路は以下の各回路ブロックが含まれる。同図に
おける半導体チップの長手方向に沿った上半分の中央部
においては、次のような各回路ブロックが設けられる。
ＶＰＰ−Ｇは、昇圧電圧発生回路であり、メモリセルが
接続されたワード線の選択回路や、後述するシェアード
スイッチＭＯＳＦＥＴの選択回路の動作電圧に用いられ
て選択レベルを決定する。ＶＰＰ−Ｃは、上記昇圧回路
の動作を制御する制御回路である。

【００７４】ＨＶＤＤＱ−Ｇは、電源電圧ＶＤＤを１／
２に分圧した電圧を形成するものであり、差動回路で構
成された入力バッファの参照電圧とされ、ＶＤＤ振幅の
入力信号のハイレベル／ロウレベルの判定を行うのに用
いられる。ＩＯＢとＣＬ−Ｃは、入出力回路とクロック
コントロール回路であり、ＣＬ−Ｃは、出力バッファの
ＣＡＳレイテンシに対応した動作制御に用いられる。こ
のＩＯＢとＣＬ−Ｃは、同様な回路が全体で５個設けら
れる。

【００７５】Ｙ−ＰＲＥＤとＲＷＢは、Ｙプリデコーダ
とリード／ライトバッファである。リード／ライトバッ
ファは、メインアンプの動作制御及びラントアンプの動
作を行う。ＶＰＥＲＩ−ＧとＶＤＬ−Ｇは、降圧電圧発
生回路であり、周辺回路の降圧した動作電圧ＶＰＲＥＩ
とセンスアンプの動作電圧ＶＤＬを形成する。これらの
降圧電圧発生回路は、同様な回路が他に２個設けられ
る。ＶＰＰ−Ｓは、ＶＰＰ電圧が所望の電圧であるか否
かを検出するＶＰＰセンサである。そして、半導体チッ
プのほぼ中央部分には、外部端子から供給されるクロッ
ク信号に対応した内部クロック信号を形成するＤＬＬ(
Delay Locked Loop ）が設けられる。

【００７６】同図における半導体チップの長手方向に沿
った下半分の中央部においては、次の各回路ブロックが
設けられる。ＸＡＤ−Ｌは、Ｘアドレスラッチ回路であ
り、Ｙ−ＣＬＫは、Ｙクロック回路であり、Ｙ系の動作
に対応したクロック信号を発生する。ＭＤＥＣ／ＣＬＫ
ＢとＣＯＭＤは、モードデコーダ／クロックバッファと
コマンド回路である。ＡＤＭＲは、アドレスモードレジ
スタであり、同様な回路が他に１個設けられる。Ｙ−Ｃ
ＮＴとＹ−ＣＮＣは、Ｙカンウタとその制御回路であ
り、ＲＥＦＣはリフレッシュ制御回路であり、ＢＯＰは
ボンディングオプション回路であり、ＰＵＰ−Ｇは、電
源投入検出回路である。

【００７７】この実施例では、特に制限されないが、半
導体チップの短手方向の中央部に、別の周辺回路ＢＳＬ
ＯＷＥＲが設けられる。この回路ＢＳＬＯＷＥＲは、特
に制限されないが、前記のようにメモリアレイ（メモリ
バンク）の不良ワード線を予備のワード線に置き換えた
り、あるいは不良ビット線を予備のビット線に置き換え
るためのヒューズセットやアドレス比較回路等を含む欠
陥救済回路が設けられる。

【００７８】図２９には、この発明が適用されるダイナ
ミック型ＲＡＭのセンスアンプ部を中心にして、アドレ
ス入力からデータ出力までの簡略化された一実施例の回
路図が示されている。同図においては、２つのメモリマ
ット１５（前記図５のＭＭ）に上下から挟まれるように
されたセンスアンプ（前記図５のＳＡ）１６と交差エリ
ア（前記図５のＳＡＤ，ＩＯＳＷ）１８に設けられる回
路が例示的に示され、他はブロック図として示されてい
る。

【００７９】ダイナミック型メモリセルは、上記１つの
メモリマット１５に設けられたサブワード線ＳＷＬと、
相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬ
との間に設けられた１つが代表として例示的に示されて
いる。ダイナミック型メモリセルは、アドレス選択ＭＯ
ＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。ア
ドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線
ＳＷＬに接続される。このＭＯＳＦＥＴＱｍのドレイン
はビット線ＢＬに接続される。上記ＭＯＳＦＥＴＱｍの
ソースに記憶キャパシタＣｓが接続される。

【００８０】上記記憶キャパシタＣｓの他方の電極は共
通化されてプレート電圧ＶＰＬＴが与えられる。上記Ｍ
ＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバ
イアス電圧ＶＢＢが印加される。特に制限されないが、
上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧
に設定される。上記サブワード線ＳＷＬの選択レベル
は、上記ビット線のハイレベルに対して上記アドレス選
択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高
電圧ＶＰＰとされる。

【００８１】センスアンプ１６を内部降圧電圧ＶＤＬで
動作させるようにした場合、センスアンプ１６により増
幅されてビット線に与えられるハイレベルは、上記内部
電圧ＶＤＬレベルにされる。したがって、上記ワード線
の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋
αにされる。センスアンプ１６の上側に設けられたメモ
リマットの一対の相補ビット線ＢＬとＢＬＢは、同図に
示すように平行に配置される。かかる相補ビット線ＢＬ
とＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ
２によりセンスアンプの単位回路の入出力ノードと接続
される。

【００８２】センスアンプ１６の単位回路は、ゲートと
ドレインとが交差接続されてラッチ形態にされたＮチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネ
ル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からな
るＣＭＯＳラッチ回路で構成される。Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮ
に接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８
のソースは、共通ソース線ＣＳＰに接続される。上記共
通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッ
チＭＯＳＦＥＴが接続される。

【００８３】特に制限されないが、Ｎチャンネル型の増
幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソ
ース線ＣＳＮには、特に制限されないが、上記交差エリ
ア（ＳＡＤ）１８に設けられたＮチャンネル型のパワー
スイッチＭＯＳＦＥＴＱ１４により接地電位に対応した
動作電圧が与えられる。同様に上記Ｐチャンネル型の増
幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソ
ース線ＣＳＰには、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記のパワースイッチＭＯＳＦＥＴは、各単位回路に分
散してセンスアンプ領域１６に設けるようにしてもよ
い。

【００８４】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１４とＱ１５のゲートに供給されるセンスアンプ用活
性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハ
イレベルにされる同相の信号とされる。信号ＳＡＰのハ
イレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧
電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖに
されるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を
十分にオン状態にして共通ソース線ＣＳＰを内部電圧Ｖ
ＤＬレベルにすることができる。

【００８５】上記センスアンプ１６の単位回路の入出力
ノードには、相補ビット線を短絡させるイコライズＭＯ
ＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ
電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ
１０からなるプリチャージ（イコライズ）回路が設けら
れる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、
共通にプリチャージ信号ＰＣＢが供給される。このプリ
チャージ信号ＰＣＢを形成するドライバ回路は、図示し
ないが、上記交差エリア１８にインバータ回路を設け
て、その立ち上がりや立ち下がりを高速にする。つま
り、メモリアクセスの開始時にワード線選択タイミング
に先行して、各交差エリア１８に分散して設けられたイ
ンバータ回路を通して上記プリチャージ回路を構成する
ＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにす
るものである。

【００８６】上記交差エリア（ＩＯＳＷ）１８には、Ｉ
ＯＳＷスイッチを構成するスイッチＭＯＳＦＥＴＱ１
９，Ｑ２０が置かれる。さらに、同図に示した回路以外
にも、必要に応じてセンスアンプ１６のコモンソース線
ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入
出力線ＬＩＯのハーフプリチャージ回路、メイン入出力
線のＶＤＬプリチャージ回路、シェアード選択信号線Ｓ
ＨＲとＳＨＬの分散ドライバ回路等が設けられる。

【００８７】センスアンプ１６の単位回路は、シェアー
ドスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のメ
モリマット１５の同様な相補ビット線ＢＬ，ＢＬＢに接
続される。例えば、上側のメモリマットのサブワード線
ＳＷＬが選択されたときには、センスアンプの上側シェ
アードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、
下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオ
フ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３
は、カラム選択回路を構成するものであり、上記選択信
号ＹＳが選択レベル（ハイレベル）にされるとオン状態
となり、上記センスアンプの単位回路の入出力ノードと
ローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ（ＬＩＯ２とＬ
ＩＯ２Ｂ）とを接続させる。

【００８８】上記センスアンプ１６及び交差エリア１８
には、前記のように２対のローカル入出力線、例えばＬ
ＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂが設けら
れるので、上記１つの選択信号ＹＳによりメモリマット
１５の２対の相補ビット線が上記２対のローカル入出力
線ＬＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂに接
続される。メモリマット１５を挟んで図示しない他方の
センスアンプ１６にも上記同様に２対のローカル入出力
線が設けられており、前記のようにメモリマットの中の
４対の相補ビット線が４対のローカル入出力線に接続さ
れる。

【００８９】上記のように上側シェアードスイッチＭＯ
ＳＦＥＴＱ１とＱ２がオン状態のときには、センスアン
プの入出力ノードに上記上側の相補ビット線ＢＬ，ＢＬ
Ｂに接続されて、選択されたサブワード線ＳＷＬに接続
されたメモリセルからの微小信号を増幅し、上記カラム
選択回路（Ｑ１２とＱ１３）を通してローカル入出力線
ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線
ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿っ
て、同図では横方向に延長される。上記ローカル入出力
線ＬＩＯ１，ＬＩＯ１Ｂは、交差エリア１８に設けられ
たＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなる
選択回路（ＩＯＳＷ）を介してメインアンプ６１の入力
端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接
続される。

【００９０】上記ＩＯスイッチ回路を構成する選択回路
ＩＯＳＷは、Ｘ系のアドレス信号を解読して形成された
マット選択信号ＭＳよりスイッチ制御されれる。なお、
選択回路ＩＯＳＷは、上記Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥ
Ｔを並列に接続したＣＭＯＳスイッチ構成としてもよ
い。シンクロナスＤＲＡＭのバーストモードでは、上記
カラム選択信号ＹＳがカウンタ動作により切り換えら
れ、前記例示的に示されている上記ローカル入出力線Ｌ
ＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとメモリ
マットの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続
が順次に切り換えられる。

【００９１】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであり、外部端子から供給さ
れる電源電圧ＶＤＤＱにより動作させられる。

【００９２】上記プリデコーダは、それを降圧した降圧
電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メ
インワードドライバ１２は、昇圧電圧ＶＰＰにより動作
させられる。このメインワードドライバ１２として、上
記プリデコード信号を受けるレベル変換機能付論理回路
が用いられる。カラムデコーダ（ドライバ）５３は、上
記アドレスバフッァ５１の時分割的な動作によって供給
されるＹアドレス信号を受けて、上記選択信号ＹＳを形
成する。

【００９３】上記メインアンプ６１は、前記降圧電圧Ｖ
ＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から
供給される電源電圧ＶＤＤＱで動作させられる出力バッ
ファ６２を通して外部端子Ｄout から出力される。外部
端子Ｄinから入力される書き込み信号は、入力バッファ
６３を通して取り込まれ、同図においてメインアンプ６
１に含まれるライトアンプ（ライトドライバ）を通して
上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を
供給する。上記出力バッファ６２の入力部には、レベル
変換回路とその出力信号を上記クロック信号に対応した
タイミング信号に同期させて出力させるための論理部が
設けられる。

【００９４】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖ
にされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（Ｖ
ＤＤ）は２．５Ｖに設定され、上記センスアンプの動作
電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選
択信号（昇圧電圧）は、３．６Ｖにされる。ビット線の
プリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した
０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにさ
れる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。
上記外部端子から供給される電源電圧ＶＤＤＱは、第２
の形態として２．５Ｖのような低電圧にされてもよい。
このように低い電源電圧ＶＤＤＱのときには、降圧電圧
ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程
度と同じくしてもよい。

【００９５】あるいは、外部端子から供給される電源電
圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降
圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧
ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしても
よい。このように外部電源電圧ＶＤＤＱに対して内部電
圧は、種々の実施形態を採ることができる。

【００９６】上記の実施例から得られる作用効果は、次
の通りである。 （１） 冗長回路をそれぞれが有する複数のメモリブロ
ックに対応して不良アドレス記憶素子に登録された不良
アドレス信号と入力されたアドレス信号とを比較するア
ドレス比較回路を設け、これら複数のメモリブロックの
上記アドレス比較回路に対して上記不良アドレス記憶素
子を共通に設けることにより、不良アドレス記憶用素子
を上記メモリブロック毎に別々に用意するものに比べて
不良アドレス記憶素子の面積を低減することができ、あ
るいは不良アドレス記憶素子の数が同じならば、冗長回
路を多数置くことができ救済効率を向上させることがで
きるという効果が得られる。

【００９７】（２） 上記に加えて、上記複数のメモリ
ブロックとして、それぞれ異なるアドレスを与えること
ができる複数のアドレス供給部を持たせることにより、
多様なメモリアクセスを行うようにすることができると
いう効果が得られる。

【００９８】（３） 上記に加えて、上記複数のメモリ
ブロックとして、奇数アドレスが割り当てられた第１メ
モリブロックと偶数アドレスが割り当てられた第２メモ
リブロックから構成し、上記第１と第２のメモリブロッ
クを同時に選択して複数ビットからなるメモリセルを選
択し、上記選択されたメモリセルに対応する複数ビット
のデータを、読み出し動作のときには上記第１メモリブ
ロックと第２メモリブロックにおいてパラレル／シリア
ル変換し、かつ、交互に共通の出力回路を通して出力さ
せ、書き込み動作のときには上記共通の入力回路を通し
て入力されたデータを交互に振り分けてシリアル／パラ
レル変換し、かつ、第１と第２のメモリブロックの選択
されたメモリセルにパラレルに書き込ませることによ
り、高速なメモリアクセスを実現できるという効果が得
られる。

【００９９】（４） 上記に加えて、上記第１と第２の
メモリブロックとして、複数からなるダイナミック型メ
モリセルのアドレス選択端子がそれぞれに接続されてな
る複数のワード線と、複数からなるダイナミック型メモ
リセルがそれぞれに接続されてなる複数対の相補ビット
線対と、動作タイミング信号に対応して動作電圧が与え
られ、上記相補ビット線対の信号をそれぞれ増幅する複
数からなるラッチ回路からなるセンスアンプと、上記ワ
ード線と相補ビット線を選択し、センスアンプを動作さ
せるアドレス選択回路を備え、上記共通の入力及び出力
回路を通して交互に入力又は出力されるデータは、外部
端子から供給されたクロック信号の立ち上がりと立ち下
がりに対応して入力又は出力させることにより、高速な
データの入出力を行うようにすることができるという効
果が得られる。

【０１００】（５） 上記に加えて、上記不良アドレス
記憶素子に記憶された不良アドレスは、上記複数のメモ
リブロックの上記アドレス比較回路に対して共通に供給
されて、それぞれ対応する冗長回路に置き換えられるよ
うにすることにより、不良アドレス記憶素子の簡素化を
図ることができるという効果が得られる。

【０１０１】（６） 上記に加えて、上記不良アドレス
記憶素子に記憶れた不良アドレスは、上記複数のメモリ
ブロックの上記アドレス比較回路に対して共通に供給さ
れるとともに、上記各メモリブロックに設けられたアド
レス比較回路に上記不良アドレスを有効とするか無効と
するかの情報ビットを記憶する記憶素子を割り当てるこ
とにより、不良アドレスが存在するメモリブロックのみ
が冗長回路に切り換えられるので、救済効率をいっそう
高くすることができるという効果が得られる。

【０１０２】（７） 上記に加えて、上記冗長回路とし
てビット線不良を救済するものとすることにより、プリ
フェッチ方式の半導体記憶装置での回路の簡素化と救済
効率の改善を図ることができるという効果が得られる。

【０１０３】（８） 上記に加えて、複数のメモリブロ
ックとして、同時に並行したメモリアクセスが可能とさ
れるメモリバンクとすることにより、多バンク構成の半
導体記憶装置での回路の簡素化と救済効率の改善を図る
ことができるという効果が得られる。

【０１０４】（９） 上記に加えて、上記不良アドレス
記憶素子に記憶された不良アドレスは、上記複数のメモ
リバンクの上記アドレス比較回路に対して共通に供給
し、それぞれ対応する冗長回路に置き換えることによ
り、不良アドレス記憶素子の簡素化を図ることができる
という効果が得られる。

【０１０５】（１０） 上記に加えて、上記不良アドレ
ス記憶素子に記憶れた不良アドレスは、上記複数のメモ
リバンクの上記アドレス比較回路に対して共通に供給
し、上記各メモリバンクに設けられたアドレス比較回路
に、上記不良アドレスを有効とするか無効とするかの情
報ビットを記憶する記憶素子を割り当てることにより、
不良アドレスが存在するメモリバンクのみが冗長回路に
置き換えられるために救済効率を高くすることができる
という効果が得られる。

【０１０６】（１１） 上記に加えて、上記冗長回路を
ワード線不良を救済するものを含むようにすることによ
り、ワード線不良及びビット不良の効率的な救済を図る
ことができるという効果が得られる。

【０１０７】（１２） 上記に加えて、上記複数のメモ
リバンクのそれぞれを奇数アドレスが割り当てられた第
１メモリブロックと、偶数アドレスが割り当てられた第
２メモリブロックとし、上記第１と第２のメモリブロッ
クにそれぞれビット線不良を救済する冗長回路を設け、
上記複数のメモリバンクは、上記第１と第２のメモリブ
ロックを同時に選択して複数ビットからなるメモリセル
を選択し、共通の入力回路及び出力回路でのメモリバン
ク間のデータの衝突が無いことを条件として、上記選択
されたメモリセルに対応する複数ビットのデータを、読
み出し動作のときには上記第１メモリブロックと第２メ
モリブロックにおいてパラレル／シリアル変換し、か
つ、交互に共通の出力回路を通して出力し、書き込み動
作のときには上記共通の入力回路を通して入力されたデ
ータが交互に振り分けてシリアル／パラレル変換し、か
つ、第１と第２のメモリブロックの選択されたメモリセ
ルにパラレルに書き込むようにすることにより、高速な
メモリアクセスを行うようにすることができるという効
果が得られる。

【０１０８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、多数
のバンクを有する半導体メモリならば、シンクロナスＤ
ＲＡＭ以外にも適用可能である。また、実施例では不良
アドレスを記憶するための素子としてヒューズを使用し
ているが、ヒューズに限らずプログラム可能な素子（た
とえばＥＰＲＯＭなどの不揮発メモリやアンチヒュー
ズ）ならば本発明に同様に適用できることは明らかであ
る。本願におけるメモリブロックやメモリバンクは、上
記の動作説明から理解されるように実質的に独立してメ
モリセルの選択動作が行われるメモリセル群とそのアド
レス供給部からなるものをいう。

【０１０９】この発明は、前記のようなダイナミック型
ＲＡＭの他に、スタティック型ＲＡＭあるいはフラッシ
ュメモリ等のような不揮発性記憶装置のように冗長回路
を備えた半導体記憶装置とそのようなメモリ回路を含む
半導体装置に広く利用できるものである。

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。冗長回路をそれぞれが有する複数のメ
モリブロックに対応して不良アドレス記憶素子に登録さ
れた不良アドレス信号と入力されたアドレス信号とを比
較するアドレス比較回路を設け、これら複数のメモリブ
ロックの上記アドレス比較回路に対して上記不良アドレ
ス記憶素子を共通に設けることにより、不良アドレス記
憶用素子を上記メモリブロック毎に別々に用意するもの
に比べて不良アドレス記憶素子の面積を低減することが
でき、あるいは不良アドレス記憶素子の数が同じなら
ば、冗長回路を多数置くことができ救済効率を向上させ
ることができる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の一実施例を示
す概略ブロック図である。

【図２】この発明に係るビット線の冗長回路を持つＤＤ
Ｒ−ＳＤＲＡＭの１メモリバンク分の一実施例を示すブ
ロック図である。

【図３】図２のロウ冗長回路の一実施例を示すブロック
図である。

【図４】図２のカラム冗長回路の一実施例を示すブロッ
ク図である。

【図５】図２のメモリアレイの一実施例を示すレイアウ
ト図である。

【図６】図２のアドレス加算器ＩＮＣの一実施例を示す
説明図である。

【図７】図２のカラム冗長回路ＣＲ０に設けられるヒュ
ーズセットＦＹ０の一実施例を示す回路図である。

【図８】図４のカラム冗長回路ＣＲ０の中のアドレス比
較回路ＹＡＣ０ｅ、ＹＡＣ０ｏ、ＹＡＣ０ｕの一実施例
を示す回路図である。

【図９】図２のプリデコーダＹＰＤｅの一実施例を示す
回路図である。

【図１０】この発明に係るＤＤＲ−ＳＤＲＡＭの動作の
一例を説明するための動作波形図である。

【図１１】この発明に係るＤＤＲ−ＳＤＲＡＭの動作の
一例を説明するための動作波形図である。

【図１２】この発明に係るＤＤＲ−ＳＤＲＡＭの動作の
一例を説明するための動作波形図である。

【図１３】この発明に係るＤＤＲ−ＳＤＲＡＭの動作の
一例を説明するための動作波形図である。

【図１４】この発明を説明するための救済可能率と欠陥
数との関係図である。

【図１５】この発明に係る冗長回路に設けられるヒュー
ズセットの他の一実施例を示す回路図である。

【図１６】図１５のヒューズセットを用いた場合のアド
レス比較回路の一実施例を示す回路図である。

【図１７】この発明に係るＤＲ−ＳＤＲＡＭの動作の他
の一例を説明するための動作波形図である。

【図１８】この発明に係るＤＲ−ＳＤＲＡＭの動作の他
の一例を説明するための動作波形図である。

【図１９】この発明に係る半導体記憶装置の他の一実施
例を示す概略ブロック図である。

【図２０】本発明をワード線の冗長回路に適用したＤＤ
Ｒ−ＳＤＲＡＭの２メモリバンク分の一実施例を示すブ
ロック図である。

【図２１】図２０の冗長判定部の一実施例を示す一部回
路図である。

【図２２】図２０の冗長判定部の一実施例を示す残り一
部回路図である。

【図２３】図２０のプリデコーダ部の一実施例を示す一
部回路図である。

【図２４】図２０のプリデコーダ部の一実施例を示す残
り一部回路図である。

【図２５】この発明に係る冗長回路を備えたＳＤＲＡＭ
を不良ワード線の救済動作を説明するための動作波形図
である。

【図２６】この発明に係る冗長回路を備えたＳＤＲＡＭ
を不良ワード線の救済動作を説明するための動作波形図
である。

【図２７】この発明を説明するための救済可能率と欠陥
数との関係図である。

【図２８】この発明が適用されるＳＤＲＡＭの一実施例
を示す概略レイアウト図である。

【図２９】この発明が適用されるダイナミック型ＲＡＭ
の一実施例を示す回路図である。

【符号の説明】

ＹＡＢ…カラムアドレスバッファ、ＹＥ…ヒューズセッ
ト、ＩＮＣ…アドレス加算器、ＣＴ…（カラム）アドレ
スカウンタ、ＹＡＣ…（カラム）アドレス比較回路、Ｙ
ＰＤ…（カラム）プリデコーダ、ＹＤ…（カラム）デコ
ーダ、Ｍ…メモリアレイ ＣＲ０〜ＣＲ３…カラム冗長回路、ＲＲ０〜ＲＲ３１…
ロウ冗長回路、ＸＰＤ…（ロウ）冗長判定／プリデコー
ダ、ＸＡＢ…ロウアドレスバッファ、ＸＬＴ…（ロウ）
アドレスラッチ、ＹＬＴ…（カラム）アドレスラッチ、
ＭＡ…メインアンプ、ＷＢ…ライトバッファ、Ｓ／Ｐ…
シリアル−パラレル変換回路、Ｐ／Ｓ…パラレル−シリ
アル変換回路、Ｄｉｎ…データ入力バッファ、Ｄｏｕｔ
…データ出力バッファ、ＳＡＤ…センスアンプ駆動回
路、ＳＡ…センスアンプ、ＩＯＳＷ…ＩＯスイッチ、Ｍ
Ｍ…メモリマット、ＳＷＤ…サブワードドライバ、Ｑ１
〜Ｑ２０…ＭＯＳＦＥＴ、１１，１２…デコーダ，メイ
ンワードドライバ、１５…サブアレイ、１６…センスア
ンプ、１７…サブワードドライバ、１８…クロスエリ
ア、５１…アドレスバッファ、５２…プリデコーダ、５
３…デコーダ、６１…メインアンプ、６２…出力バッフ
ァ、６３…入力バッファ、

フロントページの続き (72)発明者 立花 利一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 齋木 陽造 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 垂石 敏伯 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 中込 儀延 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B024 AA07 BA15 BA18 BA29 CA07 CA16 CA17 5L106 AA01 AA15 CC04 CC17 CC22 GG01

Claims (14)

【特許請求の範囲】
1. 【請求項１】 冗長回路をそれぞれが有する複数のメモ
   リブロックと、 上記複数のメモリブロックのそれぞれに対応して設けら
   れ、不良アドレス記憶素子に登録された不良アドレス信
   号と入力されたアドレス信号とを比較するアドレス比較
   回路と、 上記複数のメモリブロックのアドレス比較回路に共通に
   設けられた上記不良アドレス記憶素子とを有することを
   特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記複数のメモリブロックは、それぞれ異なるアドレス
   を与えることができる複数のアドレス供給部を有するこ
   とを特徴とする半導体記憶装置。
3. 【請求項３】 請求項２において、 上記複数のメモリブロックは、奇数アドレスが割り当て
   られた第１メモリブロックと、偶数アドレスが割り当て
   られた第２メモリブロックからなり、 上記第１と第２のメモリブロックを同時に選択して複数
   ビットからなるメモリセルを選択し、 上記選択されたメモリセルに対応する複数ビットのデー
   タは、読み出し動作のときには上記第１メモリブロック
   と第２メモリブロックにおいてパラレル／シリアル変換
   され、かつ、交互に共通の出力回路を通して出力され、
   書き込み動作のときには上記共通の入力回路を通して入
   力されたデータが交互に振り分けられてシリアル／パラ
   レル変換されて、かつ、第１と第２のメモリブロックの
   選択されたメモリセルにパラレルに書き込まれることを
   特徴とする半導体記憶装置。
4. 【請求項４】 請求項３において、 上記第１と第２のメモリブロックは、 複数からなるダイナミック型メモリセルのアドレス選択
   端子がそれぞれに接続されてなる複数のワード線と、 複数からなるダイナミック型メモリセルがそれぞれに接
   続されてなる複数対の相補ビット線対と、 動作タイミング信号に対応して動作電圧が与えられ、上
   記相補ビット線対の信号をそれぞれ増幅する複数からな
   るラッチ回路からなるセンスアンプと、 上記ワード線と相補ビット線を選択し、センスアンプを
   動作させるアドレス選択回路を備え、 上記共通の入力及び出力回路を通して交互に入力又は出
   力されるデータは、外部端子から供給されたクロック信
   号の立ち上がりと立ち下がりに対応して入力又は出力さ
   れるものであることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１において、 上記不良アドレス記憶素子に記憶された不良アドレス
   は、上記複数のメモリブロックの上記アドレス比較回路
   に対して共通に供給されて、それぞれ対応する冗長回路
   に置き換えられることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項１において、 上記不良アドレス記憶素子に記憶れた不良アドレスは、
   上記複数のメモリブロックの上記アドレス比較回路に対
   して共通に供給され、 上記各メモリブロックに設けられたアドレス比較回路に
   は、上記不良アドレスを有効とするか無効とするかの情
   報ビットを記憶する記憶素子が割り当てられてなること
   を特徴とする半導体記憶装置。
7. 【請求項７】 請求項３ないし６のいずれかにおいて、 上記冗長回路は、ビット線不良を救済するものであるこ
   とを特徴とする半導体記憶装置。
8. 【請求項８】 請求項２において、 複数のメモリブロックは、同時に並行したメモリアクセ
   スが可能とされるメモリバンクを構成するものであるこ
   とを特徴とする半導体記憶装置。
9. 【請求項９】 請求項８において、 上記不良アドレス記憶素子に記憶された不良アドレス
   は、上記複数のメモリバンクの上記アドレス比較回路に
   対して共通に供給されて、それぞれ対応する冗長回路に
   置き換えられることを特徴とする半導体記憶装置。
10. 【請求項１０】 請求項８において、 上記不良アドレス記憶素子に記憶れた不良アドレスは、
    上記複数のメモリバンクの上記アドレス比較回路に対し
    て共通に供給され、 上記各メモリバンクに設けられたアドレス比較回路に
    は、上記不良アドレスを有効とするか無効とするかの情
    報ビットを記憶する記憶素子が割り当てられてなること
    を特徴とする半導体記憶装置。
11. 【請求項１１】 請求項９又は１０において、 上記冗長回路は、ワード線不良を救済するものを含むこ
    とを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項１１において、 上記複数のメモリバンクのそれぞれは、奇数アドレスが
    割り当てられた第１メモリブロックと、偶数アドレスが
    割り当てられた第２メモリブロックを備え、 上記第１と第２のメモリブロックは、それぞれがビット
    線不良を救済する冗長回路を備え、 上記複数のメモリバンクは、上記第１と第２のメモリブ
    ロックを同時に選択して複数ビットからなるメモリセル
    を選択し、 共通の入力回路及び出力回路でのメモリバンク間のデー
    タの衝突が無いことを条件として、上記選択されたメモ
    リセルに対応する複数ビットのデータを、読み出し動作
    のときには上記第１メモリブロックと第２メモリブロッ
    クにおいてパラレル／シリアル変換され、かつ、交互に
    共通の出力回路を通して出力し、書き込み動作のときに
    は上記共通の入力回路を通して入力されたデータが交互
    に振り分けられてシリアル／パラレル変換されて、か
    つ、第１と第２のメモリブロックの選択されたメモリセ
    ルにパラレルに書き込まれることを特徴とする半導体記
    憶装置。
13. 【請求項１３】 複数の第１線と、上記複数の第１線に
    結合された複数の第１メモリセルと、第１冗長線と、上
    記第１冗長線に結合された複数の第１冗長メモリセルと
    を含む第１メモリブロックと、 複数の第２線と、上記複数の第２線に結合された複数の
    第２メモリセルと、第２冗長線と、上記第２冗長線に結
    合された複数の第２冗長メモリセルとを含む第２メモリ
    ブロックと、 第１アドレス信号と第２アドレス信号とを受け、上記記
    第１アドレス信号と上記第２アドレス信号とが不一致の
    場合、上記第２アドレス信号に従つて上記複数の第１線
    のうちの１つを選択し、上記第１アドレス信号と上記第
    ２アドレス信号とが一致した場合、上記第１冗長線を選
    択する第１回路と、 上記第１アドレス信号と第３アドレス信号とを受け、上
    記第１アドレス信号と上記第３アドレス信号とが不一致
    の場合、上記第３アドレス信号に従つて上記複数の第２
    線のうちの１つを選択し、上記第１アドレス信号と上記
    第３アドレス信号とが一致した場合、上記第２冗長線を
    選択する第２回路と、 上記第１及び第２回路に与えられる上記第１アドレス信
    号を保持する共通の記憶回路とを含むことを特徴とする
    半導体装置。
14. 【請求項１４】 請求項１３において、 上記複数の第１線及び上記複数の第２線は、ビット線で
    あり、 上記記憶回路は、不良アドレス信号記憶回路であり、 上記第１アドレス信号は、不良アドレス信号であり、 上記不良アドレス信号と上記第２アドレス信号とが不一
    致の場合、上記第１冗長線は非選択とされ、上記不良ア
    ドレス信号と上記第２アドレス信号とが一致した場合、
    上記複数の第１線は非選択とされ、 上記不良アドレス信号と上記第３アドレス信号とが不―
    致の場合、上記第２冗長線は非選択とされ、上記不良ア
    ドレス信号と上記第３アドレス信号とが―致した場合、
    上記複数の第２線は非選択とされることを特徴とする半
    導体装置。