JP2001236794A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速化を図りつつ多様なバースト動作を実現
し、高速化を図りつつ冗長回路の簡素化を実現した半導
体記憶装置を提供する。 【解決手段】 複数のワード線と複数のビット線を備え
たメモリアレイの上記複数のビット線の中から特定のビ
ット線を選択するカラム系アドレスデコーダとして、上
位と下位アドレスにそれぞれ対応した第１と第２のプリ
デコーダと、上記第２のプリデコーダの出力信号を初期
値とするシフトレジスタと、動作モードに応じて上記第
２のプリデコーダの出力信号又は上記シフトレジスタの
出力信号を選択する出力回路を設け、上記第１のプリデ
コーダの出力信号と上記出力回路を通した出力信号とに
より上記選択信号を形成し、上記シフトレジスタとし
て、偶数アドレス用の第１シフトレジスタと奇数アドレ
ス用の第２シフトレジスタを用い、そのアップとダウン
のシフト動作の組み合わせによって上記初期値を基にシ
ーケンシャル動作とインターリーブ動作とからなる２通
りの上記ビット線の連続的な選択信号を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主としてシンクロナス・ダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）のバースト動作を行な
うカラム選択技術に利用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】シンクロナスＤＲＡＭ（ダイナミック型
ＲＡＭ）はバースト動作を行うために、チップ上にアド
レスカウンタを有する。標準的には、信号が伝搬する順
番に、外部アドレスを受け取る入力部、次にそのアドレ
スから次のサイクルで用いるアドレスを演算するアドレ
スカウンタ、冗長アドレス比較回路とそれに並列に配置
されたプリデコーダ、冗長比較結果に基づきプリデコー
ダ出力を制御する出力バツファ、カラムデコーダから構
成される。

【０００３】カラム系選択動作の高速化のために、プリ
デコーダと冗長回路の後段にアドレスシフトレジスタを
設け、かかるシフトレジスタのシフト動作によってバー
スト動作のためのアドレス信号を生成するようにしたシ
ンクロナスＤＲＡＭの例として、特開平６−２７５０７
３号公報、特開平９−３２０２６９号公報がある。

【０００４】

【発明が解決しようとする課題】ＭＰＵ（マイクロプロ
セッサ・ユニット）の動作周波数高速化に伴い、ＤＲＡ
Ｍの高速化に対する要求も高まっている。しかし、外部
アドレスを受け取る入力部のアドレスから次のサイクル
で用いるアドレスを演算するアドレスカウンタを設ける
ような標準的な回路構成では、コマンドデコーダがカラ
ム系動作信号を発生するまでアドレスをその先に送るこ
とができないのでファーストアクセスが遅れてしまう。
そこで、上記公報に記載のシンクロナスＤＲＡＭでは、
プリデコーダの後段にシフトレジスタを設けることより
ファーストアクセスの高速化及びアドレスのカウントア
ツプ動作をシフト動作で実現できるためにサイクルの高
速化も図ることができる。

【０００５】しかしながら、上記公報に記載のシンクロ
ナスＤＲＡＭでは、単純なシフト動作によるバーストモ
ードしか対応されておらず、初期アドレスに対応して複
雑なアドレスを変化を必要とするインターリーブ動作モ
ードには対応できない。例えば、バースト長が８のと
き、インターリーブ動作モードでは初期値が０ならシー
ケンシャル動作モードと同じく０→１→２→３→４→５
→６→７となるが、初期値が１なら１→０→３→２→５
→４→７→６となり、初期値２なら２→３→０→１→６
→７→４→５となる等のように前記公報に記載のシフト
レジスタでは到底実現不能ものになってしまう。更に、
上記特開平９−３２０２６９号公報では冗長回路に対す
る配慮がなく、特開平６−２７５０７３号公報では、冗
長回路にも同様なシフトレジスタを設けるために回路規
模が大きくなってしまうという問題も有する。

【０００６】この発明の目的は、高速化を図りつつ多様
なバースト動作を実現した半導体記憶装置を提供するこ
とにある。この発明の他の目的は、高速化を図りつつ冗
長回路の簡素化を実現した半導体記憶装置を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数のビ
ット線を備えたメモリアレイの上記複数のビット線の中
から特定のビット線を選択するカラム系アドレスデコー
ダとして、上位と下位アドレスにそれぞれ対応した第１
と第２のプリデコーダと、上記第２のプリデコーダの出
力信号を初期値とするシフトレジスタと、動作モードに
応じて上記第２のプリデコーダの出力信号又は上記シフ
トレジスタの出力信号を選択する出力回路を設け、上記
第１のプリデコーダの出力信号と上記出力回路を通した
出力信号とにより上記選択信号を形成し、上記シフトレ
ジスタとして、偶数アドレス用の第１シフトレジスタと
奇数アドレス用の第２シフトレジスタを用い、そのアッ
プとダウンのシフト動作の組み合わせによって上記初期
値を基にシーケンシャル動作とインターリーブ動作とか
らなる２通りの上記ビット線の連続的な選択信号を形成
する。

【０００８】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、複数のワード線と複数のビット線及び冗
長ビット線を備えたメモリアレイの上記複数のビット線
の中から特定のビット線を選択するカラム系アドレスデ
コーダとして、上位と下位アドレスにそれぞれ対応した
第１と第２のプリデコーダと、上記第２のプリデコーダ
の出力信号を初期値とするシフトレジスタと、動作モー
ドに応じて上記第２のプリデコーダの出力信号又は上記
シフトレジスタの出力信号を選択する出力回路を用い、
上記冗長ビット線に切り換える冗長回路として、記憶回
路に記憶された不良アドレスのうち上記の上位アドレス
に対応したアドレス信号と入力されたアドレス信号とを
比較する比較回路と、不良アドレスのうち上記の下位ア
ドレスをデコードする冗長プリデコーダと、上記比較回
路の比較一致出力と、上記冗長プリデコーダのそれぞれ
の出力信号との一致を検出する一致検出回路とを用い、
上記一致検出回路の検出信号により、上記カラム系アド
レスデコーダで形成された選択信号に代えて上記冗長ビ
ット線選択回路により上記冗長ビット線線の中から特定
のビット線を選択する。

【０００９】

【発明の実施の形態】図１には、この発明に係るシンク
ロナスＤＲＡＭのカラム系選択回路の一実施例の基本的
なブロック図が示され、図２にはその動作波形図が示さ
れている。従来の標準的なシンクロナスＤＲＡＭでは、
アドレスバッファＡＤＢの次にあったアドレスカウンタ
ＹＣＴＲが、この実施例ではプリデコーダＹＰＤの次に
移動している。つまり、アドレスバッファＡＤＢにより
取り込まれた内部アドレス信号ＣＡｎは、カラムプリデ
コーダＹＰＤとＹ系冗長回路を構成するアドレス比較回
路ＹＲに供給される。ただし、この実施例のアドレスカ
ウンタＹＣＴＲは、いわゆる２進のカウンタ回路ではな
く、シフトレジスタＳＲによって構成される。

【００１０】この構成によって、アドレスカウンタＹＣ
ＴＲがアクセススピードを決めるクリティカルパスから
除かれ、図示しないコマンドデコーダがカラム系動作信
号を発生するのを待たずに、アドレスＣＡｎをカラムプ
リデコーダＹＰＤにアドレス信号ＣＡｎ’を冗長アドレ
ス比較回路ＹＲに入力することができるため、ファース
トアクセスの高速化が可能になる。また、アドレスカウ
ンタＹＣＴＲはプリデコーダ出力ＡＹｍｎをシフトする
だけでカウントアップができるため、従来のような２進
のカウンタ回路のようなカウントアップ用の演算器が不
要となり、サイクルの高速化も可能となる。

【００１１】上記の回路構成では、アドレス比較器ＹＲ
にはアドレスバッファＡＤＢを通した外部から入力され
たアドレス信号ＣＡｎ’しか入力されず、バースト動作
時のカウンタアドレスは入力されない。したがって、カ
ウンタアドレスＹＣＴＲが冗長アドレスと一致してヒッ
ト信号ＨＩＴｎが形成された場合に正規系を停止し、冗
長カラム選択信号を発生する別の回路が必要になる。こ
れに対応しするため、この実施例では冗長アドレス比較
回路ＹＲのヒット信号ＨＩＴｎは、プリデコーダ出力バ
ッファＹＰＤＯに供給され、かかるプリデコーダ出力バ
ッファＹＰＤＯによって、上記正規回路と冗長回路及び
バースト動作と通常動作との切り換えが一括して行なわ
れる。

【００１２】図２において、クロックＣＬＫに同期して
コマンドＣｏｍｄが入力され、コマンドによってリード
モード（ＲＥＡＤ）が指定され、カラムアドレスＣＡ
（Ａａ０）が上記クロック信号ＣＬＫに同期して内部ア
ドレスＣＡｎとして取り込まれる。カラムプリデコーダ
ＹＰＤは、そのデコーダ信号ＡＹｍｎを形成し、それと
並行して内部アドレス信号ＣＡｎ’が冗長回路のアドレ
ス比較回路に入力され、それと不良アドレスが比較され
て一致信号ＨＩＴｎが形成される。

【００１３】上記コマンドデコーダによりリードモード
が判定され、デコーダイネーブルクロック信号ＣＳＥが
形成され、これにより上記冗長回路の一致／不一致に対
応して、不一致ならカラムプリデコーダＹＰＤの出力信
号（ＡＹｍｎ）、一致なら冗長回路による冗長選択信号
がプリデコーダ出力バッファＹＰＤＯより選択され、そ
の出力信号ＡＹｍｎＤがカラムデコーダＹＤＥＣに供給
されてカラム選択信号ＹＳが形成される。以下、クロッ
ク信号ＣＣＬＫに同期して、バースモードならアドレス
カウンタ（シフトレジスタ）ＹＣＴＲがシフト動作を行
なって次アドレスに対応したプリデコード信号（ＳＲｏ
ｕｔｎ）を形成するので、プリデコーダ出力バッファＹ
ＰＤＯがそれを出力してカラムデコーダＹＤＥＣをによ
りカラム選択信号ＹＳを形成する。

【００１４】このようにコマンドデコーダによりリード
モードが判定されてデコーダイネーブルクロック信号Ｃ
ＳＥにより行なわれるファーストアクセスのカラム選択
動作及びクロック信号ＣＣＬＫによるバースト動作時の
第２回目以降のサイクルも上記単なるシフトレジスタに
よるシフト動作で形成された信号ＳＲｏｕｔｎにより実
現できるから高速となるものである。

【００１５】図３には、この発明に係るシンクロナスＤ
ＲＡＭのカラム系選択回路の一実施例の具体的なブロッ
ク図が示されている。この実施例では、プリデコーダＹ
ＰＤは、ライト用プリデコーダとリード用プリデコーダ
に分けられる。この理由は、クロック信号ＣＬＫの高速
化に伴い、ライトモードでは書き込みデータがカラム選
択回路に伝えられるまでの信号遅延に対応させてカラム
選択動作を遅らせる必要がある。アドレスバッファを通
したアドレス信号は、ライトアドレスレジスタにより例
えば２クロック分遅れたアドレス信号ＬＷＡにされて、
上記ライト用プリデコーダに供給される。上記ライトモ
ードでのカラム選択の遅延に対応して、冗長アドレス比
較回路でのヒット信号はヒットレジスタに入力されて、
ここでクロック信号に対応して例えば２クロック分遅延
させられ、ライトモードでのヒット信号ＨＩＴＷを上記
のようにライドモードでのカラム選択動作に対応して遅
延させて不良ビット線を冗長ビット線に切り換える。

【００１６】上記ライト用とリード用プリデコーダは、
更にバースト長に対応した下位アドレスと上位アドレス
に分けられる。例えば、バースト長が２、４、８の３通
りである場合には、下位アドレスは０〜７を指定する３
ビットのアドレス信号が下位プリデコーダに入力され
て、１／８のデコード動作が行なわれる。上記３ビット
以外のカラム選択用のアドレス信号が上位アドレスとさ
れて、上位プリデコーダでデコードされる。

【００１７】冗長アドレス比較回路は、アドレスバッフ
ァを通して入力されたアドレス信号のうち、上位アドレ
スとそれに対応された救済アドレスのうちの上位アドレ
スとを比較するアドレス比較回路と、救済アドレスの下
位アドレスのデコード信号と上記比較回路の出力との一
致を判定する判定回路から構成されて、上記バースト長
に対応した複数通りの一致信号を形成する。

【００１８】つまり、冗長アドレス比較回路は、まず冗
長（救済）アドレスと外部入力アドレスのそれぞれ下位
３ビットを除いた上位ビットについてアドレス比較を行
い、双方が一致した場合には、冗長（救済）アドレスの
下位３ビットについてのプリデコード信号を上記プリデ
コーダ出力バツファに出力する。下位アドレスのプリデ
コーダ出力バッファでは、この冗長アドレスプリデコー
ド信号をラッチし、外部入力アドレスのプリデコード信
号あるいはアドレスカウンタ（バーストカウンタ）の出
力信号と毎クロツクサイクルごとに比較して、一致した
場合には正規系のカラムデコーダを停止し、冗長のカラ
ム選択信号を発生する。この実施例では、シンクロナス
ＤＲＡＭが複数のメモリバンクを持つ場合には、後述す
るように高速化のために冗長アドレス比較回路はバンク
毎に別々に設ける。

【００１９】ライト用及びリード用のプリデコーダのう
ち、上位アドレスに対応したプリデコード出力ＡＹＷ
３，ＡＹＷ６及びＡＹＲ３，ＡＹＲ６は、上位アドレス
プリデコード出力バッファを通してＹデコーダに入力さ
れる。Ｙデコーダは、上記下位プリデコード信号ＡＹＯ
Ｄ又はＲＹと上位プリデコード信号ＡＹ３Ｄ，ＡＹ６Ｄ
とにより、カラム選択信号ＹＳを形成する。

【００２０】コマンドデコーダは、外部端子から供給さ
れる制御信号の組み合わせにより指定されるコマンドを
受けて、各種制御信号を形成する。同図では、カラム系
の選択動作に対応した代表的な制御信号のみが例示的に
示されている。クロックバッファは、外部端子から供給
されたクロック信号を受けて、内部クロック信号を形成
する。同図では、カラム系の選択動作に用いられる代表
的なクロック信号のみが例示的に示されている。また、
モードレジスタは、各種モードの設定を行なうものであ
るが、同図では、カラム系の選択動作に対応した代表的
な制御信号が例示的に示されている。

【００２１】図４には、冗長アドレス比較回路の一実施
例のブロック図が示されている。アドレス比較回路は、
カラムアドレス信号ＣＡ０〜ＣＡ８のうち、下位３ビッ
トを除いた、アドレス信号ＣＡ３〜ＣＡ８と、それに対
応した救済アドレスＣＲＡ３〜ＣＲＡ８との一致を比較
するアドレス比較回路を備える。このアドレス比較回路
は、アドレス信号ＣＡ３とＣＲＡ３に対応した１ビット
分の排他的論理和回路ＥＮＯＲが代表として例示的に示
されているように、インバータ回路Ｎ１，Ｎ２とＮチャ
ンネル型ＭＯＳＦＥＴＱ１，Ｑ３とＰチャンネル型ＭＯ
ＳＦＥＴＱ２，Ｑ４からなる２組の回路によって構成さ
れる。

【００２２】非反転の救済アドレスＣＲＡａＴとそれを
受けるインバータ回路Ｎ１の出力信号により上記ＭＯＳ
ＦＥＴＱ１とＱ２からなるＣＭＯＳスイッチを制御し、
かかるＣＭＯＳスイッチを通して非反転の入力されたア
ドレス信号ＣＡａＴを伝達させる。反転の救済アドレス
ＣＲＡａＢとそれを受けるインバータ回路Ｎ２の出力信
号により上記ＭＯＳＦＥＴＱ３とＱ４からなるＣＭＯＳ
スイッチを制御し、かかるＣＭＯＳスイッチを通して反
転の入力されたアドレス信号ＣＡａＢを伝達させる。上
記２つのＣＭＯＳスイッチの出力を共通化し（ワイヤー
ドオア論理）て出力信号を得る。

【００２３】例えば、非反転の救済アドレスＣＲＡａＴ
がハイレベルで、入力された非反転のアドレス信号ＣＡ
ａＴが同じくハイレベルで一致した場合には、上記ＭＯ
ＳＦＥＴＱ１とＱ２からなるＣＭＯＳスイッチがオン状
態となり、上記入力された非反転のアドレス信号ＣＡａ
Ｔのハイレベルを出力に伝える。また、反転の救済アド
レスＣＲＡａＢがハイレベルで、入力された反転のアド
レス信号ＣＡａＢが同じくハイレベルで一致した場合に
は、上記ＭＯＳＦＥＴＱ３とＱ４からなるＣＭＯＳスイ
ッチがオン状態となり、上記入力された反転のアドレス
信号ＣＡａＢのハイレベルを出力に伝える。つまり、救
済アドレスと入力アドレスとが一致した場合にはハイレ
ベルの一致信号が出力される。

【００２４】例えば、非反転の救済アドレスＣＲＡａＴ
がハイレベルで、入力された非反転のアドレス信号ＣＡ
ａＴがロウレベルで不一致した場合には、上記ＭＯＳＦ
ＥＴＱ１とＱ２からなるＣＭＯＳスイッチがオン状態と
なり、上記入力された非反転のアドレス信号ＣＡａＴの
ロウレベルを出力に伝える。また、反転の救済アドレス
ＣＲＡａＢがハイレベルで、入力された反転のアドレス
信号ＣＡａＢがロウレベルで不一致した場合には、上記
ＭＯＳＦＥＴＱ３とＱ４からなるＣＭＯＳスイッチがオ
ン状態となり、上記入力された反転のアドレス信号ＣＡ
ａＢのロウレベルを出力に伝える。つまり、救済アドレ
スと入力アドレスとが不一致の場合にはロウレベルの不
一致信号が出力される。

【００２５】他のビットＣＡ４〜ＣＡ８及びＣＲＡ４〜
ＣＲＡ８についても同様な排他的論理和回路ＥＮＯＲが
設けられ、それぞれの一致出力信号が３入力のナンド
（ＮＡＮＤ）ゲート回路Ｇ１，Ｇ２に分散されて入力さ
れ、その出力がノア（ＮＯＲ）ゲート回路Ｇ３に入力さ
れて全体として論理積が採られて、全ビットＣＡ３〜Ｃ
Ａ８とＣＲＡ３〜ＣＲＡ８とが一致した場合にはノアゲ
ート回路Ｇ３からハイレベル（論理１）の出力信号が形
成される。

【００２６】下位３ビットの救済アドレスＣＲＡ０〜Ｃ
ＲＡ２は、冗長プリデコーダＲＰＤに入力されて、８通
りの救済デコード信号ＡＲＹ００〜ＡＲＹ０７に変換さ
れる。これらの救済デコード信号ＡＲＹ００〜ＡＲＹ０
７は、それぞれナンドゲート回路に入力される。これら
のナンドゲート回路には、上記のアドレス比較回路の一
致信号がそれぞれに供給される。

【００２７】シンクロナスＤＲＡＭが４つのメモリバン
クを持つ場合、バンクに選択するアドレス信号Ａ１３と
Ａ１４を受けるバンク選択回路により形成されたバンク
選択信号ＢＡＮＫｉが上記救済デコード信号ＡＲＹ００
〜ＡＲＹ０７に対応されたナンドゲート回路の入力に供
給される。上記救済デコード信号ＡＲＹ００〜ＡＲＹ０
７に対応した各ゲート回路の出力信号は、それぞれヒッ
ト信号ＨＩＴｎ（０〜７）として出力される。同図で
は、太い線により上記８本分の一致信号（０〜７）を表
している。上記４バンク構成のときには、それぞれのバ
ンクに対して上記アドレス比較回路及び冗長プリデコー
ダＲＰＤと、ゲート回路が設けられ、バンク毎に形成さ
れた８通りの一致信号ＨＩＴｎが形成される。

【００２８】このようにカラム系冗長回路として、８通
りのヒット信号を形成しておけば、前記のようにシフト
レジスタにより構成されたバーストカウンタにより、そ
れに該当する選択信号が形成されたときに正規回路の不
良ビット線に代えて、冗長ビット線を選択することがで
きる。この構成は、例えばバースト長に対応して８対分
のビット線を一括して冗長回路に切り換える必要がない
ので、少ない冗長ビット線により効率的な欠陥救済を行
なうようにすることができる。また、バースト長を２、
４、８の複数通りに設定できる場合でも、共通の冗長回
路を用いることができる。

【００２９】図５には、モードレジスタの一実施例の構
成図が示されている。モードレジスタは、Ａ０〜Ａ９か
らなるアドレスバスに対応した１０ビットのレジスタで
あり、そのうちＡ０〜Ａ２に対応した３ビットがバース
ト長ＢＬの設定に用いられる。この実施例では、上記ア
ドレス信号Ａ０〜Ａ３のうち、Ａ０とＡ１を用いて２、
４、８の３通りのバースト長の設定が可能にされる。将
来において、Ａ２を用いることによって、２⁷ ＝１２８
までのバースト長が指定可能にされる。

【００３０】Ａ３に対応した１ビットは、バーストタイ
プＢＴの設定に用いられる。このビットＡ３が論理０な
らシーケンシャル動作とされ、論理１ならインタリーブ
動作とされる。以下、本願発明には直接関係ないが、Ａ
４〜Ａ６に対応した３ビットは、／ＣＡＳレイテンシィ
の設定に用いられる。Ａ７に対応した１ビットは、テス
トモードの設定に用いられる。Ａ８は予備とされ、Ａ９
はＤＬＬ（同期化回路）のリセットに用いられる。

【００３１】図６には、この発明に係るシンクロナスＤ
ＲＡＭのバーストモード動作説明図が示されている。シ
ンクロナスＤＲＡＭのバーストシーケンスにはシーケン
シャルとインターリーブの２種類があり、それぞれカウ
ントアップの方式が異なる。シーケンシャルでは、単純
にインクリメントすればよいので単純なシフト動作で対
応できる。しかし、インターリーブでは例えば、バース
ト長が８であって、初期値が６のときには６→７→４→
５→２→３→０→１のようなシーケンスとなり単純なシ
フト動作では対応できない。

【００３２】本実施例では、インターリーブ動作モード
での各シーケンスを検討した結果、奇数と偶数に分けて
見ると単純なシフト動作によって対応できることに気が
付いた。つまり、図６において、バースト長が８のとき
において、初期値が０のときのシーケンスは０→１→２
→３→４→５→６→７であるが、それを偶数と奇数に分
けてみると、０→２→４→６と１→３→５→７になる。
そして、初期値が１のときのシーケンスは１→０→３→
２→５→４→７→６となり、一見すると複雑なシーケン
スではあるが、それを上記と同様に偶数と奇数に分けて
みると、０→２→４→６と１→３→５→７のように上記
初期値が０のときと同じくシフトアップ動作で実現でき
る。

【００３３】以下、初期値が２〜７についてみると、初
期値が２のときのシーケンスは２→３→０→１→６→７
→４→５のように一見すると複雑となるが、それを偶数
と奇数に分けてみると、２→０→６→４と３→１→７→
５となり、初期値が３のときのシーケンスは３→２→１
→０→７→６→５→４となり、それを偶数と奇数に分け
てみると、２→０→６→４と３→１→７→５となって、
上記初期値が２のときと同じくシフトダウン動作で実現
できる。

【００３４】初期値が４のときのシーケンスは４→５→
６→７→０→１→２→３であるが、それを偶数と奇数に
分けてみると、４→６→０→２と５→７→１→３にな
り、初期値が５のときにのシーケンスは５→４→７→６
→１→０→３→２のように一見すると複雑になるが、そ
れを偶数と奇数に分けてみると、４→６→０→２と５→
７→１→３のように上記初期値が４のときと同じくシフ
トアップ動作で実現できる。

【００３５】そして、初期値が６のときのシーケンスは
６→７→４→５→２→３→０→１であるが、それを偶数
と奇数に分けてみると、６→４→２→０と７→５→３→
１になり、初期値が７のときにのシーケンスは７→６→
５→４→３→２→１→０になり偶数と奇数に分けてみる
と、６→４→２→０と７→５→３→１のように上記初期
値が６のときと同じくシフトダウン動作で実現できる。

【００３６】バースト長が４のときには、初期値が０の
ときにのシーケンスは０→１→２→３であるが、それを
偶数と奇数に分けてみると、０→２と１→３になる。そ
して、初期値が１のときのシーケンスは１→０→３→２
となり、一見すると複雑なシーケンスではあるが、それ
を上記と同様に偶数と奇数に分けてみると、０→２と１
→３のように上記初期値が０のときと同じくシフトアッ
プ動作で実現できる。そして、初期値が２のときのシー
ケンスは２→３→０→１であるが、それを偶数と奇数に
分けてみると、２→０と３→１のようなシフトダウン動
作になる。初期値が３のときのシーケンスは３→２→１
→０となり、それを上記と同様に偶数と奇数に分けてみ
ると、２→０と３→１のように上記初期値が２のときと
同じくシフトダウン動作で実現できる。

【００３７】そして、上記バースト長が４のときのシー
ケンシャル動作モードにおいて、初期値が１のときのシ
ーケンスが、１→２→３→０のように変化するため、そ
れを偶数と奇数に分けると、２→０と１→３になり、偶
数はシフトダウン動作に奇数はシフトアップ動作にな
る。また、初期値が３のときのシーケンスが、３→０→
１→２のように変化するため、それを偶数と奇数に分け
ると、０→２と３→１になり、偶数はシフトアップ動作
に奇数はシフトダンウ動作になる。シーケンシャル動作
モードでは、上記以外は全てシフトアップ動作によって
対応できる。

【００３８】プリデコーダ出力は、図６に示すようにバ
ーストシーケンスに即した組み合わせで偶数と奇数とが
必ずペアで２つ出力される。そして、偶数アドレス用と
奇数アドレス用の２つのカウンタが設けられ、各カウン
タはシフト動作を反転（シフトアップとシフトダウン）
できるようにすることで、上記のようなシーケンスに対
応している。

【００３９】図７と図８には、上記シフトレジスタの一
実施例のブロック図が示されている。図７はカウトアッ
プ（シフトアップ）時の下位プリデコード信号のシフト
方向が示され、図８はカウントダンウ（シフトダウン）
時の下位プリデコード信号のシフト方向が示されてい
る。図７及び図８において、偶数用のシフトレジスタＳ
Ｒ０even〜ＳＲ３evenは、ライト用とリード用のプリデ
コード信号ＡＹＷ＜０＞ないしＡＹＷ＜６＞とＡＹＲ＜
０＞ないしＡＹＲ＜６＞がそれぞれのタイミング信号Ｙ
ＣＬＫ１ＷとＹＣＬＫ１Ｒに対応して取り込まれる。奇
数用のシフトレジスタＳＲ０odd 〜ＳＲ３odd は、ライ
ト用とリード用のプリデコード信号ＡＹＷ＜１＞ないし
ＡＹＷ＜７＞とＡＹＲ＜１＞ないしＡＹＲ＜７＞がそれ
ぞれのタイミング信号ＹＣＬＫ１ＷとＹＣＬＫ１Ｒに対
応して取り込まれる。

【００４０】前記リード用とライト用のプリデコーダ
は、前記図６に示したようにインターリーブ動作モード
では、偶数用と奇数用に対応した２つ出力をペアとして
初期値が０と１、２と３、４と５及び６と７のときに
は、偶数と奇数のシフトレジスタＳＲ０、ＳＲ１、ＳＲ
２及びＳＲ３のそれぞれに対して論理１の選択信号を入
力する。シーケンシャル動作モードでは、０、１、２、
３、４、５、６、７の各初期値に対して、０と１、１と
２、２と３、３と４、４と５、５と６、６と７、７と０
の２つのプリデコード信号がペアとされて偶数と奇数の
シフトレジスタＳＲ０、ＳＲ１、ＳＲ２及びＳＲ３に論
理１の選択信号が供給される。

【００４１】前記図３に示したプリデコーダ出力バッフ
ァも偶数バッファと奇数バッファがサイクルごとに交互
に活性化されるように制御し、外部から入力されたアド
レスの偶数と奇数に応じて最初に活性化するバッファを
決めるようにすれば、上記構成により２種類のバースト
シーケンスに対応することができる。また、ＤＤＲ（Do
uble Data Rate) ＳＤＲＡＭのように２ビットプリフェ
ッチを行う場合には、カラム選択信号を２個同時に出力
するため、プリデコーダ出力バッファを偶数と奇数で分
けて制御する必要は無くなる。

【００４２】図９には、図３のアドレスバッファの一実
施例の回路図が示されている。外部端子（ＰＡＤ）に入
力端子が接続された入力バッファは、ＣＭＯＳインバー
タ回路により構成されて、反転信号を形成する。この反
転信号は、クロック信号ＡＣＬＫＢにより動作するクロ
ックドインバータ回路ＣＮ１によりクロック信号ＡＣＬ
ＫＢに同期化されて内部に取り込まれる。

【００４３】インバータ回路Ｎ１２〜Ｎ１４とクロック
ドインバータ回路ＣＮ２〜ＣＮ４は、スルーラッチ回路
を構成し、ライトアドレスレジスタに伝えられるラッチ
アドレスＬＡを形成する。インバータ回路Ｎ１５とＮ１
６は、内部アドレス信号ＩＡを形成するものであり、前
記リード用プリデコーダと冗長アドレス比較回路に供給
される。信号ＲＥＦはリフレッシュ制御信号であり、こ
の信号ＲＥＦによってリフレッシュアドレスＲＡＢがロ
ウ系のアドレス信号ＢＸＢとして内部に取り込まれる。

【００４４】図１０には、シフトレジスタの一実施例の
回路図が示されている。この実施例のシフトレジスタ
は、前記偶数用シフトレジスタと奇数用シフトレジスタ
の１ビット分の回路が示されている。初期値の入力部
は、読み出し用のプリデコード出力ＡＹＲ０と書き込み
用のプリデコード信号ＡＹＷ０がそれぞれの動作モード
に対応したクロック信号ＹＣＬＫ１ＲＤとＹＣＬＫ１Ｗ
Ｄによって取り込まれる。シーケンシャルＳＥＱＢとイ
ンタリーブＩＮＴＬＢとに対応し、シフトすべき入力信
号ＲＶＳとＲＶＳＢが、クロック信号ＹＣＬＫＣとＹＣ
ＬＫＣＢによりスイッチ制御されるＭＯＳＦＥＴＱ１０
とＱ１１からなるＣＭＯＳスイッチを通してインバータ
回路Ｎ２１とクロックドインバータ回路ＣＮ８からなる
スルーラッチ回路に取り込まれ、後段のクロックドイン
バータ回路ＣＮ９，ＣＮ１０，ＣＮ１１及びインバータ
回路Ｎ２２とＮ２３からなるラッチ回路とにより１ビッ
ト分のシフト動作が行なわれる。

【００４５】図１１には、カウンタ（シフトレジスタ）
制御回路の一実施例の回路図が示されている。カウンタ
制御回路は、前記モードレジスタで設定されたバースト
タイプＢＴとバースト長ＢＬに基づいて形成された制御
信号ＩＮＴＥＬとＢＬ８、及びクロック信号ＹＳＥＢ、
ＹＣＬＫ１Ｒ，ＹＣＬＫ１Ｗ及びプリデコード出力に基
づいて形成された信号ＡＹＲＯ２３、ＡＹＲＯ６７及び
ＡＹＷＯ２３、ＡＹＷＯ６７を受けて、それぞれのバー
スト動作に対応したシフトレジスタの制御信号を形成す
る。つまり、前記図６に示したように初期値の設定とシ
フトアップ又はシフトダウンの動作を行なわせる制御信
号を形成する。

【００４６】図１２には、ヒットレジスタの一実施例の
回路図が示されている。アドレス比較回路でのヒット信
号ＨＩＴは、書き込み動作のときは３段のラッチ回路を
通すことによって、１．５サイクル遅らせて出力させる
ことにより、カラム選択動作ではクロック信号ＣＬＫの
２サイクル分遅らせて不良ビット線を冗長ビット線に切
り換える。これによって、入力された書き込みデータが
２クロック遅れてカラムスイッチを通して正規メモリセ
ル又は冗長メモリセルに書き込まれるようにされる。

【００４７】図１３には、ライトアドレスレジスタの一
実施例の回路図が示されている。ライトモードでのカラ
ムアドレス信号は、３段のラッチ回路からなるライトア
ドレスレジスタを通すことによって、１．５サイクル遅
らせてライト用プリデコーダに供給する。カラム選択動
作ではクロック信号ＣＬＫの２サイクル分遅らせてカラ
ムスイッチの選択信号を形成することによって、メモリ
セルが選択されるに必要な時間を確保し、入力された書
き込みデータが２クロック遅れてカラムスイッチを通し
て上記選択された正規メモリセル又は冗長メモリセルに
書き込まれるようにされる。

【００４８】図１４には、下位アドレスプリデコーダ出
力バッファの一実施例の回路図が示されている。リード
用プリデコーダの出力信号ＡＹＲ０又はシフトレジスタ
で形成されたシフト信号ＬＡＹは、ヒット信号ＨＩＴＷ
又はＨＩＴＲが形成されたときには正規回路側の出力信
号ＡＹＯＤが出力が禁止され、代わって冗長選択信号Ｒ
Ｙが形成される。下位アドレスプリデコード信号ＡＹＯ
Ｄ又は冗長選択信号ＲＹは、Ｙ系タイミング信号ＹＳＥ
Ｂに同期して出力される。

【００４９】図１５には、下位アドレスプリデコーダの
一実施例の回路図が示されている。ビット長ＢＬ４、Ｂ
Ｌ８とバーストモード信号ＩＮＴＥＬに対応して、アド
レス信号ＩＡ＜０＞、ＩＡ＜１＞及びＩＡ＜２＞の３ビ
ットのアドレス信号のうちの上位２ビットＩＡ＜１＞及
びＩＡ＜２＞により４通りのデコード信号と、最下位ビ
ットＩＡ＜０＞と上記ビット長ＢＬ８，ＢＬ４及びＩＮ
ＴＥＬを組み合わせて、前記説明したようなシーケンシ
ャルとインタリーブに対応したペアの偶数と奇数のシフ
トレジスタＳＲ０、ＳＲ１、ＳＲ２及びＳＲ３に対応し
た初期値を形成する。

【００５０】具体的には、シーケンシャル動作モードの
ときには０、１、２、３、４、５、６、７の各初期値に
対して、ＡＹＲ＜０＞と＜１＞、ＡＹＲ＜１＞と＜２
＞、ＡＹＲ＜２＞と＜３＞、ＡＹＲ＜３＞と＜４＞、Ａ
ＹＲ＜４＞と＜５＞、ＡＹＲ＜５＞と＜６＞、ＡＹＲ＜
６＞と＜７＞、ＡＹＲ＜７＞と＜０＞の２つずつのプリ
デコード信号がペアとされて偶数と奇数のシフトレジス
タＳＲ０、ＳＲ１、ＳＲ２及びＳＲ３に論理１の選択信
号が供給される。

【００５１】図１６には、この発明に係るシンクロナス
ＤＲＡＭのバーストカウンタ動作の一例を説明するため
の波形図が示されている。同図では、ビット長ＢＬ８で
シーケンシャルスタートアドレス＜０１０＞＝２の場合
が示されている。タイミング信号ＹＣＬＫ１Ｒにより、
初期値＜０１０＞＝２なら、偶数用のシフトレジスタＬ
ＹＥＶ＜１＞と奇数用のシフトレジスタＬＡＹＯＤ＜１
＞が論理１にセットされる。

【００５２】前記図７又は図８の偶数用のシフトレジス
タＳＲ０even〜ＳＲ３evenでは、クロック信号ＹＣＬＫ
ＣＯに同期してＬＡＹＥＶ＜１＞→ＬＡＹＥＶ＜２＞→
ＬＡＹＥＶ＜３＞→ＬＡＹＥＶ＜０＞のようにシフトア
ップされる。つまり、ＬＡＹＥＶ＜１＞はＡＹＲ＜２＞
に対応しているので、ＡＲＹ２→ＡＲＹ４→ＡＲＹ６→
ＡＲＹ０のような選択信号が形成される。

【００５３】前記図７又は図８の奇数用のシフトレジス
タＳＲ０odd 〜ＳＲ３odd では、クロック信号ＹＣＬＫ
ＣＥに同期してＬＡＹＯＤ＜１＞→ＬＡＹＯＤ＜２＞→
ＬＡＹＯＤ＜３＞→ＬＡＹＯＤ＜０＞のようにシフトア
ップされる。つまり、ＬＡＹＯＤ＜１＞はＡＹＲ＜３＞
に対応しているので、ＡＲＹ３→ＡＲＹ５→ＡＲＹ７→
ＡＲＹ１のような選択信号が形成される。

【００５４】初期値が２の偶数であるので、偶数−奇数
の順次でシフトレジスタの出力信号を交互に出力させる
ことにより、前記のようなシーケンシャル動作モードの
ときに初期値が２であるなら、２→３→４→５→６→７
→０→１のようなシーケンスでバーストモードでのカラ
ム選択信号が形成される。

【００５５】図１７には、この発明に係るシンクロナス
ＤＲＡＭのバーストカウンタ動作の一例を説明するため
の波形図が示されている。同図では、ビット長ＢＬ８で
インタリーブスタートアドレス＜０１０＞＝２の場合が
示されている。タイミング信号ＹＣＬＫ１Ｒにより、初
期値＜０１０＞＝２なら、偶数用のシフトレジスタＬＹ
ＥＶ＜１＞と奇数用のシフトレジスタＬＡＹＯＤ＜１＞
が論理１にセットされる。

【００５６】前記図７又は図８の偶数用のシフトレジス
タＳＲ０even〜ＳＲ３evenでは、クロック信号ＹＣＬＫ
ＣＥに同期してＬＡＹＥＶ＜１＞→ＬＡＹＥＶ＜０＞→
ＬＡＹＥＶ＜３＞→ＬＡＹＥＶ＜２＞のようにシフトダ
ウンされる。つまり、ＬＡＹＥＶ＜１＞はＡＹＲ＜２＞
に対応しているので、ＡＲＹ２→ＡＲＹ０→ＡＲＹ６→
ＡＲＹ４のような選択信号が形成される。

【００５７】前記図７又は図８の奇数用のシフトレジス
タＳＲ０odd 〜ＳＲ３odd では、クロック信号ＹＣＬＫ
ＣＯに同期してＬＡＹＯＤ＜１＞→ＬＡＹＯＤ＜０＞→
ＬＡＹＯＤ＜３＞→ＬＡＹＯＤ＜２＞のようにシフトダ
ウンされる。つまり、ＬＡＹＯＤ＜１＞はＡＹＲ＜３＞
に対応しているので、ＡＲＹ３→ＡＲＹ１→ＡＲＹ７→
ＡＲＹ５のような選択信号が形成される。

【００５８】初期値が２の偶数であるので、偶数−奇数
の順次でシフトレジスタの出力信号を交互に出力させる
ことにより、前記のようなインタリーブ動作モードのと
きに初期値が２であるなら、２→３→０→１→６→７→
４→５のようなシーケンスでバーストモードでのカラム
選択信号が形成される。

【００５９】この実施例では、プリデコーダの次にバー
ストモードでの選択信号をシフトレジスタを設けること
により、アドレスカウンタとしてのシフトレジスタがア
クセススピードを決めるクリティカルパスから除かれ、
コマンドデコーダがカラム系動作信号を発生するのを待
たずに、アドレスをカラムプリデコーダ及び冗長アドレ
ス比較回路に入力することができるため、ファーストア
クセスの高速化が可能になる。また、アドレスカウンタ
はプリデコーダ出力をシフトするだけでカウントアップ
ができるため、従来のようなカウントアップ用の演算器
が不要となり、サイクルの高速化も可能となる。

【００６０】そして、シフトレジスタを偶数用と奇数用
の２つに分けて設けることにより、シーケンシャル動作
モードの場合も、インタリーブ動作モードの場合も単純
なシフトアップ又はシフトダウンにより選択信号を形成
することができるものとなる。そして、冗長回路も、各
不良ビット線毎に冗長ビット線に切り換える方式をとる
ものであるので、少ない冗長ビット線により効率的な欠
陥救済を行なうようにすることができるものとなる。

【００６１】図１８には、この発明が適用されたＤＤＲ
ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic
Random Access Memory ）の一実施例の全体ブロック図
が示されている。この実施例のＤＤＲ ＳＤＲＡＭは、
特に制限されないが、４つのメモリバンクに対応して４
つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４
つのメモリバンク０〜３にそれぞれ対応されたメモリア
レイ２００Ａ〜２００Ｄは、マトリクス配置されたダイ
ナミック型メモリセルを備え、図に従えば同一列に配置
されたメモリセルの選択端子は列毎のワード線（図示せ
ず）に結合され、同一行に配置されたメモリセルのデー
タ入出力端子は行毎に相補データ線（図示せず）に結合
される。

【００６２】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによる
ロウアドレス信号のデコード結果に従って１本が選択レ
ベルに駆動される。メモリアレイ２００Ａの図示しない
相補データ線はセンスアンプ（Sense AMP)２０２Ａ及び
カラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合
される。センスアンプ２０２Ａは、メモリセルからのデ
ータ読出しによって夫々の相補データ線に現れる微小電
位差を検出して増幅する増幅回路である。それにおける
カラム選択回路２０３Ａは、上記相補データ線を各別に
選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路
を含む。カラムスイッチ回路はカラムデコーダ２０３Ａ
によるカラムアドレス信号のデコード結果に従って選択
動作される。

【００６３】メモリアレイ２００Ｂないし２００Ｄも同
様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３
Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。
上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化され
て、ライトバッファを持つデータ入力回路(Din Buffer)
２１０の出力端子及びメインアンプを含むデータ出力回
路（Dout Buffer)２１１の入力端子に接続される。端子
ＤＱは、特に制限されないが、１６ビットからなるデー
タＤ０−Ｄ１５を入力又は出力するデータ入出力端子と
される。ＤＱＳバッファ（DQS Buffer) ２１５は、上記
端子ＤＱから出力するデータのデータストローブ信号を
形成する。

【００６４】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buff
er）２０４で一旦保持され、時系列的に入力される上記
アドレス信号のうち、ロウ系アドレス信号はロウアドレ
スバッファ(Row Address Buffer)２０５に保持され、カ
ラム系アドレス信号はカラムアドレスバッファ（Column
Address Buffer)２０６に保持される。リフレッシュカ
ウンタ(Refresh Counter) ２０８は、オートマチックリ
フレッシュ( Automatic Refresh)及びセルフリフレッシ
ュ(Self Refresh)時の行アドレスを発生する。

【００６５】例えば、２５６Ｍビットのような記憶容量
を持つ場合、×４ビット構成では、カラム系のアドレス
信号Ａ１１まで有効とされ、×８ビット構成ではアドレ
ス信号Ａ１０までが有効とされ、×１６ビット構成では
アドレス信号Ａ９までが有効とされる。６４Ｍビットの
ような記憶容量の場合には、×４ビット構成では、アド
レス信号Ａ１０まで有効とされ、×８ビット構成ではア
ドレス信号Ａ９までが有効とされ、そして図のように×
１６ビット構成ではアドレス信号Ａ８までが有効とされ
る。

【００６６】カラムアドレスバッファ２０６の出力は、
カラムプリデコーダ（Column Pre-Decoder）２０３’に
供給され、前記のような上位アドレスと下位アドレスに
分けてプリデコード動作が行なわれ、下位アドレスのプ
リデコード出力は、カラムアドレスカウンタ（Column C
ounter) ２０７のプリセットデータとして供給される。
カラムアドレスカウンタ２０７は、前記のような出力バ
ッファ回路を含んでおり、コマンドなどで指定されるバ
ーストモード等に対応して上記プリセットデータとして
のプリデコード信号、又はそのシフト信号をカラムデコ
ーダ２０３Ａ〜２０３Ｄに向けて出力する。

【００６７】モードレジスタ(Mode Register) ２１３
は、各種動作モード情報を保持する。上記ロウデコーダ
(Row Decoder) ２０１ＡないしＤは、バンクセレクト
（Bank Select)回路２１２で指定されたバンクに対応し
たもののみが動作し、ワード線の選択動作を行わせる。
コントロール回路（Control Logic)２０９は、特に制限
されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、クロックイネーブル信号ＣＫＥ、チップ
セレクト信号／ＣＳ、カラムアドレスストローブ信号／
ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びラ
イトイネーブル信号／ＷＥなどの外部制御信号と、／Ｄ
Ｍ及びＤＱＳとモードレジスタ２１３を介したアドレス
信号とが供給され、それらの信号のレベルの変化やタイ
ミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード
及び上記回路ブロックの動作を制御するための内部タイ
ミング信号を形成するもので、それぞれに信号に対等し
た入力バッファを備える。

【００６８】クロック信号ＣＬＫと／ＣＬＫは、クロッ
クバッファを介してＤＬＬ回路２１４に入力され、上記
クロック信号ＣＬＫと／ＣＬＫに同期化された内部クロ
ックが発生される。上記内部クロックは、特に制限され
ないが、データ出力回路２１１とＤＱＳバッファ２１５
の入力信号として用いられる。また、上記クロックバッ
ファを介したクロック信号はデータ入力回路２１０や、
列アドレスカウンタ２０７に供給されるクロック端子に
供給される。

【００６９】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。

【００７０】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、データ出力回
路２１１に対するアウトプットイネーブルの制御を行う
外部制御信号／ＯＥを設けた場合には、かかる信号／Ｏ
Ｅもコントロール回路２０９に供給され、その信号が例
えばハイレベルのときにはデータ出力回路２１１は高出
力インピーダンス状態にされる。

【００７１】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。

【００７２】アドレス信号Ａ１３とＡ１４は、上記ロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１３
とＡ１４の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみのデー
タ入力回路２１０及びデータ出力回路への接続などの処
理によって行うことができる。

【００７３】上記カラムアドレス信号は、前記のように
２５６Ｍビットで×１６ビット構成の場合には、クロッ
ク信号ＣＬＫ（内部クロック）の立ち上がりエッジに同
期するリード又はライトコマンド（後述のカラムアドレ
ス・リードコマンド、カラムアドレス・ライトコマン
ド）サイクルにおけるＡ０〜Ａ８のレベルによって定義
される。そして、この様にして定義されたカラムアドレ
スはバーストアクセスのスタートアドレスとされる。

【００７４】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ９を介して与えら
れる。レジスタセットデータは、特に制限されないが、
バーストレングス、ＣＡＳレイテンシイ、ライトモード
などとされる。特に制限されないが、設定可能なバース
トレングスは、２，４，８とされ、設定可能なＣＡＳレ
イテンシイは２，２．５とされ、設定可能なライトモー
ドは、バーストライトとシングルライトとされる。

【００７５】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。

【００７６】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１３とＡ１
４によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ１２
に供給されるアドレスがロウアドレス信号として、Ａ１
３とＡ１４に供給される信号がメモリバンクの選択信号
として取り込まれる。取り込み動作は上述のように内部
クロック信号の立ち上がりエッジに同期して行われる。
例えば、当該コマンドが指定されると、それによって指
定されるメモリバンクにおけるワード線が選択され、当
該ワード線に接続されたメモリセルがそれぞれ対応する
相補データ線に導通される。

【００７７】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ８（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号は、カラムプリデコーダ２０３’を通して
バーストスタートアドレスとしてカラムアドレスカウン
タ２０７に供給される。

【００７８】これによって指示されたバーストリード動
作においては、その前にロウアドレスストローブ・バン
クアクティブコマンドサイクルでメモリバンクとそれに
おけるワード線の選択が行われており、当該選択ワード
線のメモリセルは、内部クロック信号に同期してカラム
アドレスカウンタ２０７からシフト動作によって出力さ
れるプリデコード信号に従って順次選択されて連続的に
読出される。連続的に読出されるデータ数は上記バース
トレングス２、４又は８によって指定された個数とされ
る。また、出力バッファ２１１からのデータ読出し開始
は上記ＣＡＳレイテンシイで規定される内部クロック信
号のサイクル数を待って行われる。

【００７９】（４）カラムアドレス・ライトコマンド
（Ｗｒ） 当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ル、／ＲＡＳ＝ハイレベルによって指示され、このとき
Ａ０〜Ａ８に供給されるアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストライトにおいては、前記ライト
レジスタとプリデコーダ２０３’に含まれるライト用プ
リデコーダを通してカラムアドレスカウンタ２０７に供
給される。これによって指示されたバーストライト動作
の手順もバーストリード動作と同様に行われる。。

【００８０】（５）プリチャージコマンド（Ｐｒ） これはＡ１２とＡ１３によって選択されたメモリバンク
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。

【００８１】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００８２】（７）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００８３】ＤＤＲ ＳＤＲＡＭにおいては、１つのメ
モリバンクでバースト動作が行われているとき、その途
中で別のメモリバンクを指定して、ロウアドレスストロ
ーブ・バンクアクティブコマンドが供給されると、当該
実行中の一方のメモリバンクでの動作には何ら影響を与
えることなく、当該別のメモリバンクにおけるロウアド
レス系の動作が可能にされる。

【００８４】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビ
ットの単位でのメモリアクセスを行い、ロウ系アドレス
がＡ０〜Ａ１２（約８Ｋ）とカラム系アドレスがＡ０〜
Ａ８（約０．５Ｋ）で構成されることから約４Ｍのアド
レスを持ち、全体で４つのメモリバンクを持つことか
ら、全体では約２５６Ｍビット（４Ｍ×４バンク×１６
ビット）のような記憶容量を持つようにされる。

【００８５】ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作
は、次の通りである。チップセレクト／ＣＳ, ／ＲＡ
Ｓ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬ
Ｋ信号に同期して入力される。／ＲＡＳ＝０と同時に行
アドレスとバンク選択信号が入力され、それぞれロウア
ドレスバファ２０５とバンクセレクト回路２１２で保持
される。バンクセレクト回路２１２で指定されたバンク
のロウデコーダ２１０がロウアドレス信号をデコードし
てメモリセルアレイ２００から行全体のデータが微小信
号として出力される。出力された微小信号はセンスアン
プ２０２によって増幅, 保持される。指定されたバンク
はアクティブ（Active）になる。

【００８６】行アドレス入力から３ＣＬＫ後、ＣＡＳ＝
０と同時に列アドレスとバンク選択信号が入力され、そ
れぞれがカラムアドレスバッファ２０６とバンクセレク
ト回路２１２で保持される。指定されたバンクがアクテ
ィブであれば、保持された列アドレスがカラムアドレス
カウンタ２０７から出力され、カラムデコーダ２０３が
列を選択する。選択されたデータがセンスアンプ２０２
から出力される。このとき出力されるデータは２組分で
ある（×４ビット構成では８ビット、×１６ビット構成
では３２ビット）。

【００８７】センスアンプ２０２から出力されたデータ
はデータ出力回路２１１からチップ外へ出力される。出
力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの
立上がり、立ち下がりの両エッジに同期する。この時、
上記のように２組分のデータはパラレル→シリアル変換
され、１組分×２のデータとなる。データ出力と同時
に、ＤＱＳバッファ２１５からデータストローブ信号Ｄ
ＱＳが出力される。モードレジスタ２１３に保存されて
いるバースト長が４以上の場合、カラムアドレスカウン
タ２０７は自動的にアドレスをシフトして次の列データ
を読み出すようにされる。

【００８８】上記ＤＬＬ２１４の役割は、データ出力回
路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣ
ＬＫを生成する。上記データ出力回路２１１とＤＱＳバ
ッファ２１５は、ＤＬＬ２１４で生成された内部クロッ
ク信号ＱＣＬＫが入力されてから、実際にデータ信号や
データストローブ信号が出力されるまでに時間がかか
る。そのため、レプリカ回路を用いて内部クロック信号
ＱＣＬＫの位相を外部ＣＬＫよりも進める事により、デ
ータ信号やデータストローブ信号の位相を外部クロック
ＣＬＫに一致させる。したがって、この場合、外部クロ
ック信号と位相が一致させられるのは上記データ信号や
データストローブ信号である。

【００８９】図１９には、この発明が適用されるＳＤＲ
ＡＭの一実施例の概略レイアウト図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術によって、単結晶シリコンのような１個の半導体基板
上において形成される。同図の各回路は、上記半導体基
板上での幾何学的な配置にほぼ合わせて描かれている。
この実施例では、メモリアレイは、前記同様に全体とし
て４個に分けられて、それぞれがメモリバンク（Ｂａｎ
ｋ）０〜３を構成するようにされる。

【００９０】上記メモリバンク０〜３は、半導体チップ
の長手方向に沿った上下に２個、左右に２個ずつに分割
されたメモリアレイに対応される。上記チップの長手方
向に沿った中央部分にアドレス入力回路、データ入出力
回路及びボンディングパッド列からなる周辺回路が設け
られる。この周辺回路は、ランダム・ロジック回路から
なる上記各回路のレイアウトを合理的にするために、ラ
ンダム・ロジック回路とボンディングパッドが並んで配
置される。

【００９１】この実施例では、上記のように周辺回路と
ボンディングパッド列とが並んで配置される。この構成
では、ボンディングパッド列は、半導体チップの長手方
向に沿った中心線から偏った位置に配置される。この結
果、半導体チップの長手方向に沿った中央部分には、比
較的大きな纏まったエリアを確保することができ、回路
素子のレイアウト設計を行うにおいて好都合となる。つ
まり、この実施例と同じく周辺回路とボンディングパッ
ド列とを並んで配置させる構成でも、ボンディングパッ
ドを中心にして、周辺回路を左右に振り分けて配置する
ようにした場合に比べて高集積化や高速化に適したもの
となる。

【００９２】この実施例は、前記のようなシンクロナス
ＤＲＡＭに向けられており、上記周辺回路は以下の各回
路ブロックが含まれる。同図における半導体チップの長
手方向に沿った上半分の中央部においては、次のような
各回路ブロックが設けられる。ＶＰＰ−Ｇは、昇圧電圧
発生回路であり、メモリセルが接続されたワード線の選
択回路や、後述するシェアードスイッチＭＯＳＦＥＴの
選択回路の動作電圧に用いられて選択レベルを決定す
る。ＶＰＰ−Ｃは、上記昇圧回路の動作を制御する制御
回路である。

【００９３】ＨＶＤＤＱ−Ｇは、電源電圧ＶＤＤを１／
２に分圧した電圧を形成するものであり、差動回路で構
成された入力バッファの参照電圧とされ、ＶＤＤ振幅の
入力信号のハイレベル／ロウレベルの判定を行うのに用
いられる。ＩＯＢとＣＬ−Ｃは、入出力回路とクロック
コントロール回路であり、ＣＬ−Ｃは、出力バッファの
ＣＡＳレイテンシに対応した動作制御に用いられる。こ
のＩＯＢとＣＬ−Ｃは、同様な回路が全体で５個設けら
れる。

【００９４】Ｙ−ＰＲＥＤとＲＷＢは、Ｙプリデコーダ
とリード／ライトバッファである。リード／ライトバッ
ファは、メインアンプの動作制御及びラントアンプの動
作を行う。ＶＰＥＲＩ−ＧとＶＤＬ−Ｇは、降圧電圧発
生回路であり、周辺回路の降圧した動作電圧ＶＰＲＥＩ
とセンスアンプの動作電圧ＶＤＬを形成する。これらの
降圧電圧発生回路は、同様な回路が他に２個設けられ
る。ＶＰＰ−Ｓは、ＶＰＰ電圧が所望の電圧であるか否
かを検出するＶＰＰセンサである。そして、半導体チッ
プのほぼ中央部分には、外部端子から供給されるクロッ
ク信号に対応した内部クロック信号を形成するＤＬＬ(
Delay Locked Loop ）が設けられる。

【００９５】同図における半導体チップの長手方向に沿
った下半分の中央部においては、次の各回路ブロックが
設けられる。ＸＡＤ−Ｌは、Ｘアドレスラッチ回路であ
り、Ｙ−ＣＬＫは、Ｙクロック回路であり、Ｙ系の動作
に対応したクロック信号を発生する。ＭＤＥＣ／ＣＬＫ
ＢとＣＯＭＤは、モードデコーダ／クロックバッファと
コマンド回路である。ＡＤＭＲは、アドレスモードレジ
スタであり、同様な回路が他に１個設けられる。Ｙ−Ｃ
ＮＴとＹ−ＣＮＣは、Ｙカンウタとその制御回路であ
り、ＲＥＦＣはリフレッシュ制御回路であり、ＢＯＰは
ボンディングオプション回路であり、ＰＵＰ−Ｇは、電
源投入検出回路である。

【００９６】この実施例では、特に制限されないが、半
導体チップの短手方向の中央部に、別の周辺回路ＢＳＬ
ＯＷＥＲが設けられる。この回路ＢＳＬＯＷＥＲは、特
に制限されないが、前記のようにメモリアレイ（メモリ
バンク）の不良ワード線を予備のワード線に置き換えた
り、あるいは不良ビット線を予備のビット線に置き換え
るためのヒューズセットやアドレス比較回路等を含む欠
陥救済回路が設けられる。

【００９７】図２０には、この発明が適用されるダイナ
ミック型ＲＡＭのセンスアンプ部を中心にして、アドレ
ス入力からデータ出力までの簡略化された一実施例の回
路図が示されている。この実施例では、分割ワード線又
は階層ワード線方式に向けられている。同図において
は、２つのメモリマット１５に上下から挟まれるように
されたセンスアンプ（前記図５のＳＡ）１６と交差エリ
ア（前記図５のＳＡＤ，ＩＯＳＷ）１８に設けられる回
路が例示的に示され、他はブロック図として示されてい
る。また、同図の回路素子に付された回路記号は、前記
図４と一部が重複しているが、別個の回路機能を持つも
のであると理解されたい。

【００９８】ダイナミック型メモリセルは、上記１つの
メモリマット１５に設けられたサブワード線ＳＷＬと、
相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬ
との間に設けられた１つが代表として例示的に示されて
いる。ダイナミック型メモリセルは、アドレス選択ＭＯ
ＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。ア
ドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線
ＳＷＬに接続される。このＭＯＳＦＥＴＱｍのドレイン
はビット線ＢＬに接続される。上記ＭＯＳＦＥＴＱｍの
ソースに記憶キャパシタＣｓが接続される。

【００９９】上記記憶キャパシタＣｓの他方の電極は共
通化されてプレート電圧ＶＰＬＴが与えられる。上記Ｍ
ＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバ
イアス電圧ＶＢＢが印加される。特に制限されないが、
上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧
に設定される。上記サブワード線ＳＷＬの選択レベル
は、上記ビット線のハイレベルに対して上記アドレス選
択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高
電圧ＶＰＰとされる。

【０１００】センスアンプ１６を内部降圧電圧ＶＤＬで
動作させるようにした場合、センスアンプ１６により増
幅されてビット線に与えられるハイレベルは、上記内部
電圧ＶＤＬレベルにされる。したがって、上記ワード線
の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋
αにされる。センスアンプ１６の上側に設けられたメモ
リマットの一対の相補ビット線ＢＬとＢＬＢは、同図に
示すように平行に配置される。かかる相補ビット線ＢＬ
とＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ
２によりセンスアンプの単位回路の入出力ノードと接続
される。

【０１０１】センスアンプ１６の単位回路は、ゲートと
ドレインとが交差接続されてラッチ形態にされたＮチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネ
ル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からな
るＣＭＯＳラッチ回路で構成される。Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮ
に接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８
のソースは、共通ソース線ＣＳＰに接続される。上記共
通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッ
チＭＯＳＦＥＴが接続される。

【０１０２】特に制限されないが、Ｎチャンネル型の増
幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソ
ース線ＣＳＮには、特に制限されないが、上記交差エリ
ア（ＳＡＤ）１８に設けられたＮチャンネル型のパワー
スイッチＭＯＳＦＥＴＱ１４により接地電位に対応した
動作電圧が与えられる。同様に上記Ｐチャンネル型の増
幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソ
ース線ＣＳＰには、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記のパワースイッチＭＯＳＦＥＴは、各単位回路に分
散してセンスアンプ領域１６に設けるようにしてもよ
い。

【０１０３】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１４とＱ１５のゲートに供給されるセンスアンプ用活
性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハ
イレベルにされる同相の信号とされる。信号ＳＡＰのハ
イレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧
電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖに
されるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を
十分にオン状態にして共通ソース線ＣＳＰを内部電圧Ｖ
ＤＬレベルにすることができる。

【０１０４】上記センスアンプ１６の単位回路の入出力
ノードには、相補ビット線を短絡させるイコライズＭＯ
ＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ
電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ
１０からなるプリチャージ（イコライズ）回路が設けら
れる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、
共通にプリチャージ信号ＰＣＢが供給される。このプリ
チャージ信号ＰＣＢを形成するドライバ回路は、図示し
ないが、上記交差エリア１８にインバータ回路を設け
て、その立ち上がりや立ち下がりを高速にする。つま
り、メモリアクセスの開始時にワード線選択タイミング
に先行して、各交差エリア１８に分散して設けられたイ
ンバータ回路を通して上記プリチャージ回路を構成する
ＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにす
るものである。

【０１０５】上記交差エリア（ＩＯＳＷ）１８には、Ｉ
ＯＳＷスイッチを構成するスイッチＭＯＳＦＥＴＱ１
９，Ｑ２０が置かれる。さらに、同図に示した回路以外
にも、必要に応じてセンスアンプ１６のコモンソース線
ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入
出力線ＬＩＯのハーフプリチャージ回路、メイン入出力
線のＶＤＬプリチャージ回路、シェアード選択信号線Ｓ
ＨＲとＳＨＬの分散ドライバ回路等が設けられる。

【０１０６】センスアンプ１６の単位回路は、シェアー
ドスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のメ
モリマット１５の同様な相補ビット線ＢＬ，ＢＬＢに接
続される。例えば、上側のメモリマットのサブワード線
ＳＷＬが選択されたときには、センスアンプの上側シェ
アードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、
下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオ
フ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３
は、カラム選択回路を構成するものであり、上記選択信
号ＹＳが選択レベル（ハイレベル）にされるとオン状態
となり、上記センスアンプの単位回路の入出力ノードと
ローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ（ＬＩＯ２とＬ
ＩＯ２Ｂ）とを接続させる。

【０１０７】上記センスアンプ１６及び交差エリア１８
には、前記のように２対のローカル入出力線、例えばＬ
ＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂが設けら
れるので、上記１つの選択信号ＹＳによりメモリマット
１５の２対の相補ビット線が上記２対のローカル入出力
線ＬＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂに接
続される。メモリマット１５を挟んで図示しない他方の
センスアンプ１６にも上記同様に２対のローカル入出力
線が設けられており、前記のようにメモリマットの中の
４対の相補ビット線が４対のローカル入出力線に接続さ
れる。

【０１０８】上記のように上側シェアードスイッチＭＯ
ＳＦＥＴＱ１とＱ２がオン状態のときには、センスアン
プの入出力ノードに上記上側の相補ビット線ＢＬ，ＢＬ
Ｂに接続されて、選択されたサブワード線ＳＷＬに接続
されたメモリセルからの微小信号を増幅し、上記カラム
選択回路（Ｑ１２とＱ１３）を通してローカル入出力線
ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線
ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿っ
て、同図では横方向に延長される。上記ローカル入出力
線ＬＩＯ１，ＬＩＯ１Ｂは、交差エリア１８に設けられ
たＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなる
選択回路（ＩＯＳＷ）を介してメインアンプ６１の入力
端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接
続される。

【０１０９】上記ＩＯスイッチ回路を構成する選択回路
ＩＯＳＷは、Ｘ系のアドレス信号を解読して形成された
マット選択信号ＭＳよりスイッチ制御されれる。なお、
選択回路ＩＯＳＷは、上記Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥ
Ｔを並列に接続したＣＭＯＳスイッチ構成としてもよ
い。シンクロナスＤＲＡＭのバーストモードでは、上記
カラム選択信号ＹＳがカウンタ動作により切り換えら
れ、前記例示的に示されている上記ローカル入出力線Ｌ
ＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとメモリ
マットの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続
が順次に切り換えられる。

【０１１０】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであり、外部端子から供給さ
れる電源電圧ＶＤＤＱにより動作させられる。

【０１１１】上記プリデコーダは、それを降圧した降圧
電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メ
インワードドライバ１２は、昇圧電圧ＶＰＰにより動作
させられる。このメインワードドライバ１２として、上
記プリデコード信号を受けるレベル変換機能付論理回路
が用いられる。カラムデコーダ（ドライバ）５３は、上
記アドレスバフッァ５１の時分割的な動作によって供給
されるＹアドレス信号を受けて、上記選択信号ＹＳを形
成する。

【０１１２】上記メインアンプ６１は、前記降圧電圧Ｖ
ＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から
供給される電源電圧ＶＤＤＱで動作させられる出力バッ
ファ６２を通して外部端子Ｄout から出力される。外部
端子Ｄinから入力される書き込み信号は、入力バッファ
６３を通して取り込まれ、同図においてメインアンプ６
１に含まれるライトアンプ（ライトドライバ）を通して
上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を
供給する。上記出力バッファ６２の入力部には、レベル
変換回路とその出力信号を上記クロック信号に対応した
タイミング信号に同期させて出力させるための論理部が
設けられる。

【０１１３】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖ
にされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（Ｖ
ＤＤ）は２．５Ｖに設定され、上記センスアンプの動作
電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選
択信号（昇圧電圧）は、３．６Ｖにされる。ビット線の
プリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した
０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにさ
れる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。
上記外部端子から供給される電源電圧ＶＤＤＱは、第２
の形態として２．５Ｖのような低電圧にされてもよい。
このように低い電源電圧ＶＤＤＱのときには、降圧電圧
ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程
度と同じくしてもよい。

【０１１４】あるいは、外部端子から供給される電源電
圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降
圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧
ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしても
よい。このように外部電源電圧ＶＤＤＱに対して内部電
圧は、種々の実施形態を採ることができる。

【０１１５】以上説明した本願において、用語「ＭＯ
Ｓ」は、本来はメタル・オキサイド・セミコンダクタ構
成を簡略的に呼称するようになったものと理解される。
しかし、近年の一般的呼称でのＭＯＳは、半導体装置の
本質部分のうちのメタルをポリシリコンのような金属で
ない電気導電体に換えたり、オキサイドを他の絶縁体に
換えたりするものもの含んでいる。ＣＭＯＳもまた、上
のようなＭＯＳに付いての捉え方の変化に応じた広い技
術的意味合いを持つと理解されるようになってきてい
る。ＭＯＳＦＥＴもまた同様に狭い意味で理解されてい
るのではなく、実質上は絶縁ゲート電界効果トランジス
タとして捉えられるような広義の構成をも含めての意味
となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等
は一般的呼称に習っている。

【０１１６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 複数のワード線と複数のビット線を備えたメモ
リアレイの上記複数のビット線の中から特定のビット線
を選択するカラム系アドレスデコーダとして、上位と下
位アドレスにそれぞれ対応した第１と第２のプリデコー
ダと、上記第２のプリデコーダの出力信号を初期値とす
るシフトレジスタと、動作モードに応じて上記第２のプ
リデコーダの出力信号又は上記シフトレジスタの出力信
号を選択する出力回路を設け、上記第１のプリデコーダ
の出力信号と上記出力回路を通した出力信号とにより上
記選択信号を形成し、上記シフトレジスタとして、その
シフト動作によって複数通りの上記ビット線の連続的な
選択信号を形成することにより連続選択機能の向上を図
ることができるという効果が得られる。

【０１１７】（２） 複数のワード線と複数のビット線
を備えたメモリアレイの上記複数のビット線の中から特
定のビット線を選択するカラム系アドレスデコーダとし
て、上位と下位アドレスにそれぞれ対応した第１と第２
のプリデコーダと、上記第２のプリデコーダの出力信号
を初期値とするシフトレジスタと、動作モードに応じて
上記第２のプリデコーダの出力信号又は上記シフトレジ
スタの出力信号を選択する出力回路を設け、上記第１の
プリデコーダの出力信号と上記出力回路を通した出力信
号とにより上記選択信号を形成し、上記シフトレジスタ
として、偶数アドレス用の第１シフトレジスタと奇数ア
ドレス用の第２シフトレジスタを用い、そのアップとダ
ウンのシフト動作の組み合わせによって上記初期値を基
にシーケンシャル動作とインターリーブ動作とからなる
２通りの上記ビット線の連続的な選択動作の高速化を実
現することができるという効果が得られる。

【０１１８】（３） 上記に加えて、シンクロナス・ダ
イナミック型ＲＡＭに適用し、上記シーケンシャル動作
とインターリーブ動作の指定をドレスバスの特定のビッ
トの信号の論理０と論理１とより指定することにより、
使い勝手のよい半導体記憶装置を得ることができるとい
う効果が得られる。

【０１１９】（４） 上記に加えて、バースト長を上記
アドレスバスの他のビットにより指定され、２、４、８
の３通りとすることにより使い勝手のよい半導体記憶装
置を得ることができるという効果が得られる。

【０１２０】（５） 上記に加えて、上記第１と第２の
プリデコーダをライト用の第１と第２のプリデコーダと
リード用の第１と第２のプリデコードとにより構成し、
上記アドレスバッファを通して入力されたアドレス信号
をクロック信号によるシフト動作によって遅延させるラ
イトアドレスレジスタを更に設け、かかるライトアドレ
スレジスタにより遅延されたアドレス信号を上記ライト
用の第１と第２のプリデコーダの入力に供給して、ロウ
系選択動作に対応させてカラム選択動作を行なうように
することによって、クロック信号の高速化に対応したラ
イト及びリード動作を実現できるという効果が得られ
る。

【０１２１】（６） 複数のワード線と複数のビット線
及び冗長ビット線を備えたメモリアレイの上記複数のビ
ット線の中から特定のビット線を選択するカラム系アド
レスデコーダとして、上位と下位アドレスにそれぞれ対
応した第１と第２のプリデコーダと、上記第２のプリデ
コーダの出力信号を初期値とするシフトレジスタと、動
作モードに応じて上記第２のプリデコーダの出力信号又
は上記シフトレジスタの出力信号を選択する出力回路を
用い、上記冗長ビット線に切り換える冗長回路として、
記憶回路に記憶された不良アドレスのうち上記の上位ア
ドレスに対応したアドレス信号と入力されたアドレス信
号とを比較する比較回路と、不良アドレスのうち上記の
下位アドレスをデコードする冗長プリデコーダと、上記
比較回路の比較一致出力と、上記冗長プリデコーダのそ
れぞれの出力信号との一致を検出する一致検出回路とを
用い、上記一致検出回路の検出信号により、上記カラム
系アドレスデコーダで形成された選択信号に代えて上記
冗長ビット線選択回路により上記冗長ビット線線の中か
ら特定のビット線を選択することにより、動作の高速化
と少ない冗長ビット線を用いつつ救済効率を高くするこ
とができるという効果が得られる。

【０１２２】（７） 上記に加えて、上記シフトレジス
タを、偶数アドレス用の第１シフトレジスタと奇数アド
レス用の第２シフトレジスタにより構成し、そのアップ
とダンウのシフト動作の組み合わせによって上記初期値
を基にシーケンシャル動作とインターリーブ動作とから
なる２通りの上記ビット線の連続的な選択信号を形成
し、上記第２のプリデコーダにより上記偶数アドレス用
と奇数アドレス用の第１と第２シフトレジスタのそれぞ
れに対応した初期値を形成することにより、高速化を図
りつつ、上記シーケンシャル動作とインターリーブ動作
を実現できるという効果が得られる。

【０１２３】（８） 上記に加えて、シンクロナス・ダ
イナミック型ＲＡＭに適用し、上記シーケンシャル動作
とインターリーブ動作の指定をアドレスバスの特定のビ
ットの信号の論理０と論理１とより指定することによ
り、使い勝手のよい半導体記憶装置を得ることができる
という効果が得られる。

【０１２４】（９） 上記に加えて、バースト長を上記
アドレスバスの他のビットにより指定され、２、４、８
の３通りとすることにより使い勝手のよい半導体記憶装
置を得ることができるという効果が得られる。

【０１２５】（１０） 上記に加えて、上記第１と第２
のプリデコーダをライト用の第１と第２のプリデコーダ
とリード用の第１と第２のプリデコードとにより構成
し、上記アドレスバッファを通して入力されたアドレス
信号をクロック信号によるシフト動作によって遅延させ
るライトアドレスレジスタを更に設け、かかるライトア
ドレスレジスタにより遅延されたアドレス信号を上記ラ
イト用の第１と第２のプリデコーダの入力に供給して、
ロウ系選択動作に対応させてカラム選択動作を行なうよ
うにすることによって、クロック信号の高速化に対応し
たライト及びリード動作を実現できるという効果が得ら
れる。

【０１２６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、カラ
ムアドレスカウンタ（シフトレジスタ）のシフト動作に
よる連続アドレスの順序は、シーケンシャルやインタリ
ーブ動作の他、初期値を基に順次に−１ずつ減らすよう
にするものや、偶数アドレスのみ、奇数アドレスのみあ
るいは偶数アドレスの全てを選択した後に奇数アドレス
を又はその逆にするもの等何であってもよい。

【０１２７】半導体記憶装置は、前記のようなシンクロ
ナスＤＲＡＭの他、スタティック型ＲＡＭあるいはフラ
ッシュメモリ等のような不揮発性記憶装置等のカラム選
択動作あるいはそれに冗長回路を含ませたものに同様に
適用することができる。この発明は、この発明は、シス
テムＬＳＩに搭載される半導体記憶装置や汎用の各種半
導体記憶装置に広く利用することができる。

【０１２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線と複数のビ
ット線を備えたメモリアレイの上記複数のビット線の中
から特定のビット線を選択するカラム系アドレスデコー
ダとして、上位と下位アドレスにそれぞれ対応した第１
と第２のプリデコーダと、上記第２のプリデコーダの出
力信号を初期値とするシフトレジスタと、動作モードに
応じて上記第２のプリデコーダの出力信号又は上記シフ
トレジスタの出力信号を選択する出力回路を設け、上記
第１のプリデコーダの出力信号と上記出力回路を通した
出力信号とにより上記選択信号を形成し、上記シフトレ
ジスタとして、偶数アドレス用の第１シフトレジスタと
奇数アドレス用の第２シフトレジスタを用い、そのアッ
プとダウンのシフト動作の組み合わせによって上記初期
値を基にシーケンシャル動作とインターリーブ動作とか
らなる２通りの上記ビット線の連続的な選択動作の高速
化を実現することができる。

【０１２９】複数のワード線と複数のビット線及び冗長
ビット線を備えたメモリアレイの上記複数のビット線の
中から特定のビット線を選択するカラム系アドレスデコ
ーダとして、上位と下位アドレスにそれぞれ対応した第
１と第２のプリデコーダと、上記第２のプリデコーダの
出力信号を初期値とするシフトレジスタと、動作モード
に応じて上記第２のプリデコーダの出力信号又は上記シ
フトレジスタの出力信号を選択する出力回路を用い、上
記冗長ビット線に切り換える冗長回路として、記憶回路
に記憶された不良アドレスのうち上記の上位アドレスに
対応したアドレス信号と入力されたアドレス信号とを比
較する比較回路と、不良アドレスのうち上記の下位アド
レスをデコードする冗長プリデコーダと、上記比較回路
の比較一致出力と、上記冗長プリデコーダのそれぞれの
出力信号との一致を検出する一致検出回路とを用い、上
記一致検出回路の検出信号により、上記カラム系アドレ
スデコーダで形成された選択信号に代えて上記冗長ビッ
ト線選択回路により上記冗長ビット線線の中から特定の
ビット線を選択することにより、動作の高速化と少ない
冗長ビット線を用いつつ救済効率を高くすることができ
る。

【図面の簡単な説明】

【図１】この発明に係るシンクロナスＤＲＡＭのカラム
系選択回路の一実施例を示す基本的なブロック図であ
る。

【図２】図１のカラム選択回路の動作を説明するための
動作波形図である。

【図３】この発明に係るシンクロナスＤＲＡＭのカラム
系選択回路の一実施例を示す具体的なブロック図であ
る。

【図４】図３の冗長アドレス比較回路の一実施例を示す
ブロック図である。

【図５】図３のモードレジスタの一実施例を示す構成図
である。

【図６】この発明に係るシンクロナスＤＲＡＭのバース
トモード動作説明図である。

【図７】この発明に係るシンクロナスＤＲＡＭのバース
ト動作に用いられるシフトレジスタの動作の一例を説明
するためのブロック図である。

【図８】この発明に係るシンクロナスＤＲＡＭのバース
ト動作に用いられるシフトレジスタの動作の他の一例を
説明するためのブロック図である。

【図９】図３のアドレスバッファの一実施例を示す回路
図である。

【図１０】この発明に係るシンクロナスＤＲＡＭのバー
スト動作に用いられるシフトレジスタの一実施例を示す
回路図である。

【図１１】この発明に係るシンクロナスＤＲＡＭのバー
スト動作に用いられるカウンタ（シフトレジスタ）制御
回路の一実施例を示す回路図である。

【図１２】図３のヒットレジスタの一実施例を示す回路
図である。

【図１３】図３のライトアドレスレジスタの一実施例を
示す回路図である。

【図１４】図３の下位アドレスプリデコーダ出力バッフ
ァの一実施例を示す回路図である。

【図１５】図３の下位アドレスプリデコーダの一実施例
を示す回路図である。

【図１６】この発明に係るシンクロナスＤＲＡＭのバー
ストカウンタ動作の一例を説明するための波形図であ
る。

【図１７】この発明に係るシンクロナスＤＲＡＭのバー
ストカウンタ動作の他の一例を説明するための波形図で
ある。

【図１８】この発明が適用されたＤＤＲ ＳＤＲＡＭの
一実施例を示す全体ブロック図である。

【図１９】この発明が適用されるＳＤＲＡＭの一実施例
を示す概略レイアウト図である。

【図２０】この発明が適用されるダイナミック型ＲＡＭ
の一実施例を示す回路図である。

【符号の説明】

ＡＤＢ…アドレスバッファ、ＹＤＰ…カラムプリデコー
ダ、ＹＤ…カラム冗長回路、ＹＣＴＲ…カラムアドレス
カウンタ、ＹＰＤＯ…カラムプリデコーダ出力バッフ
ァ、ＲＰＤ…冗長プリデコーダ、Ｎ１〜Ｎ５７…インバ
ータ回路、ＣＮ１〜ＣＮ３４…クロックドインバータ回
路、Ｇ１〜３５…ゲート回路、Ｑ１〜Ｑ２０…ＭＯＳＦ
ＥＴ、２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロ
ウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜
Ｄ…カラムデコーダ、２０３’…カラムプリデコーダ、
２０４…アドレスバッファ、２０５…ロウアドレスバッ
ファ、２０６…カラムアドレスバッファ、２０７…カラ
ムアドレスカウンタ（シフトレジスタ）、２０８…リフ
レッシュカウンタ、２０９…コントロール回路、２１０
…データ入力回路、２１１…データ出力回路、２１２…
バンクセレクト回路、２１３…モードレジスタ、２１４
…ＤＬＬ、２１４…ＤＱＳバッファ１１，１２…デコー
ダ，メインワードドライバ、１５…サブアレイ、１６…
センスアンプ、１７…サブワードドライバ、１８…クロ
スエリア、５１…アドレスバッファ、５２…プリデコー
ダ、５３…デコーダ、６１…メインアンプ、６２…出力
バッファ、６３…入力バッファ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/02 Ｇ１１Ｃ 17/00 ６１３ (72)発明者 永島 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 網頭 哲男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B015 HH01 HH03 JJ21 KB46 KB48 KB52 KB84 MM10 NN03 NN09 5B024 AA15 BA15 BA18 BA21 BA23 BA29 CA07 CA16 CA17 5B025 AD01 AD02 AD13 AE05 5L106 AA01 CC02 CC11 CC17 CC22 CC32 GG05

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のビット線と、複数のワード線と、
   上記複数のビット線と複数のワード線に対応して設けら
   れた複数のメモリセルと、 上記複数のワード線の中から特定のワード線を指定する
   ロウ系アドレス選択回路と、 上記複数のワード線の中から特定のビット線を指定する
   カラム系アドレス信号を受けて、それをデコードして上
   記ビット線の選択信号を形成するカラム系アドレスデコ
   ーダと、 上記カラム系アドレスデコーダで形成された選択信号を
   受けて、上記複数のビット線の中から特定のビット線を
   選択するカラム選択回路とを備え、 上記カラム系アドレスデコーダは、 上位アドレスに対応した第１のプリデコーダと、 下位アドレスに対応した第２のプリデコーダと、 上記第２のプリデコーダの出力信号を初期値とするシフ
   トレジスタと、 動作モードに応じて上記第２のプリデコーダの出力信号
   又は上記シフトレジスタの出力信号を選択する出力回路
   と、 上記第１のプリデコーダの出力信号と上記出力回路を通
   した出力信号とにより上記選択信号を形成するものであ
   り、 上記シフトレジスタは、そのシフト動作によって複数通
   りの上記ビット線の連続的な選択信号を形成するもので
   あることを特徴とする半導体記憶装置。
2. 【請求項２】 複数のビット線と、複数のワード線と、
   上記複数のビット線と複数のワード線に対応して設けら
   れた複数のメモリセルと、 上記複数のワード線の中から特定のワード線を指定する
   ロウ系アドレス選択回路と、 上記複数のワード線の中から特定のビット線を指定する
   カラム系アドレス信号を受けて、それをデコードして上
   記ビット線の選択信号を形成するカラム系アドレスデコ
   ーダと、 上記カラム系アドレスデコーダで形成された選択信号を
   受けて、上記複数のビット線の中から特定のビット線を
   選択するカラム選択回路とを備え、 上記カラム系アドレスデコーダは、 上位アドレスに対応した第１のプリデコーダと、 下位アドレスに対応した第２のプリデコーダと、 上記第２のプリデコーダの出力信号を初期値とするシフ
   トレジスタと、 動作モードに応じて上記第２のプリデコーダの出力信号
   又は上記シフトレジスタの出力信号を選択する出力回路
   と、 上記第１のプリデコーダの出力信号と上記出力回路を通
   した出力信号とにより上記選択信号を形成するものであ
   り、 上記シフトレジスタは、偶数アドレス用の第１シフトレ
   ジスタと奇数アドレス用の第２シフトレジスタからな
   り、そのアップとダウンのシフト動作の組み合わせによ
   って上記初期値を基にシーケンシャル動作とインターリ
   ーブ動作とからなる２通りの上記ビット線の連続的な選
   択信号を形成するものであり、 上記第２のプリデコーダは、上記偶数アドレス用と奇数
   アドレス用の第１と第２シフトレジスタのそれぞれに対
   応した初期値を形成することを特徴とする半導体記憶装
   置。
3. 【請求項３】 請求項２において、 半導体記憶装置は、シンクロナス・ダイナミック型ＲＡ
   Ｍであり、 上記シーケンシャル動作とインターリーブ動作の指定
   は、アドレスバスの特定のビットの信号の論理０と論理
   １とより指定されるものであることを特徴とする半導体
   記憶装置。
4. 【請求項４】 請求項３において、 バースト長は、上記アドレスバスの他のビットにより指
   定され、２、４、８の３通りを含むものであることを特
   徴とする半導体記憶装置。
5. 【請求項５】 請求項３において、 上記第１と第２のプリデコーダは、ライト用の第１と第
   ２のプリデコーダとリード用の第１と第２のプリデコー
   ドとにより構成され、 上記アドレスバッファを通して入力されたアドレス信号
   をクロック信号によるシフト動作によって遅延させるラ
   イトアドレスレジスタを更に設け、 かかるライトアドレスレジスタにより遅延されたアドレ
   ス信号を上記ライト用の第１と第２のプリデコーダの入
   力に供給して、ロウ系選択動作に対応させてカラム選択
   動作を行なうようにしてなることを特徴とする半導体記
   憶装置。
6. 【請求項６】 複数のビット線と、冗長ビット線と、複
   数のワード線と、上記複数のビット線及び冗長ビット線
   と複数のワード線に対応して設けられた複数のメモリセ
   ルと、 上記複数のワード線の中から特定のワード線を指定する
   ロウ系アドレス選択回路と、 上記複数のワード線の中から特定のビット線を指定する
   カラム系アドレス信号を受けて、それをデコードして上
   記ビット線の選択信号を形成するカラム系アドレスデコ
   ーダと、 上記カラム系アドレスデコーダで形成された選択信号を
   受けて、上記複数のビット線の中から特定のビット線を
   選択するカラム選択回路及び上記ビット線に代えて冗長
   ビット線を選択する冗長回路とを備え、 上記カラム系アドレスデコーダは、 上位アドレスに対応した第１のプリデコーダと、 下位アドレスに対応した第２のプリデコーダと、 上記第２のプリデコーダの出力信号を初期値とするシフ
   トレジスタと、 動作モードに応じて上記第２のプリデコーダの出力信号
   又は上記シフトレジスタの出力信号を選択する出力回路
   を含み、 上記第１のプリデコーダの出力信号と上記出力回路を通
   した出力信号とにより上記選択信号を形成するものであ
   り、 上記冗長回路は、 不良アドレスを記憶する記憶回路と、 上記記憶回路に記憶された不良アドレスのうち上記の上
   位アドレスに対応したアドレス信号と入力されたアドレ
   ス信号とを比較する比較回路と、 不良アドレスのうち上記の下位アドレスをデコードする
   冗長プリデコーダと、 上記比較回路の比較一致出力と、上記冗長プリデコーダ
   と上記第２のプリデコーダのそれぞれの出力信号との一
   致を検出する一致検出回路とを含み、 上記一致検出回路の検出信号により、上記カラム系アド
   レスデコーダで形成された選択信号に代えて上記冗長ビ
   ット線選択回路により上記冗長ビット線線の中から特定
   のビット線を選択することを特徴とする半導体記憶装
   置。
7. 【請求項７】 請求項６において、 上記シフトレジスタは、偶数アドレス用の第１シフトレ
   ジスタと奇数アドレス用の第２シフトレジスタからな
   り、そのアップとダンウのシフト動作の組み合わせによ
   って上記初期値を基にシーケンシャル動作とインターリ
   ーブ動作とからなる２通りの上記ビット線の連続的な選
   択信号を形成するものであり、 上記第２のプリデコーダは、上記偶数アドレス用と奇数
   アドレス用の第１と第２シフトレジスタのそれぞれに対
   応した初期値を形成することを特徴とする半導体記憶装
   置。
8. 【請求項８】 請求項７において、 半導体記憶装置は、シンクロナス・ダイナミック型ＲＡ
   Ｍであり、 上記シーケンシャル動作とインターリーブ動作の指定
   は、アドレスバスの特定のビットの信号の論理０と論理
   １とより指定されるものであることを特徴とする半導体
   記憶装置。
9. 【請求項９】 請求項８において、 バースト長は、上記アドレスバスの他のビットにより指
   定され、２、４、８の３通りを含むものであることを特
   徴とする半導体記憶装置。
10. 【請求項１０】 請求項８において、 上記第１と第２のプリデコーダは、ライト用の第１と第
    ２のプリデコーダとリード用の第１と第２のプリデコー
    ドとにより構成され、 上記アドレスバッファを通して入力されたアドレス信号
    をクロック信号によるシフト動作によって遅延させるラ
    イトアドレスレジスタと、 上記一致検出信号をクロック信号によるシフト動作によ
    って遅延させるヒットレジスタとを更に設け、 かかるライトアドレスレジスタにより遅延されたアドレ
    ス信号を上記ライト用の第１と第２のプリデコーダの入
    力に供給して、ロウ系選択回路に対応させてカラム選択
    動作を行い、 上記ヒットレジスタにより遅延させられた一致信号によ
    り上記カラム系アドレスデコーダで形成された選択信号
    に代えて上記冗長ビット線選択回路により上記冗長ビッ
    ト線の中から特定のビット線を選択することを特徴とす
    る半導体記憶装置。