WO2018173851A1 - 記憶装置 - Google Patents

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WO2018173851A1
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晴彦 寺田
北川　真
禎之 柴原
森　陽太郎
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a storage device that stores data.
  • Patent Document 1 discloses a storage device having a redundancy area.
  • a storage device includes a plurality of first wirings, a plurality of second wirings, a plurality of first memory cells, a first driving unit, and a second driving unit. It has.
  • the plurality of first wirings are provided in the first region, extend in the first direction, and include a plurality of first selection lines and a plurality of second selection lines.
  • the plurality of second wirings are provided in the first region, extend in a second direction intersecting the first direction, and include a plurality of third selection lines and a plurality of fourth selection lines.
  • Each of the plurality of first memory cells is inserted between any of the plurality of first wirings and any of the plurality of second wirings.
  • a first selection unit configured to drive a plurality of first selection lines based on the first selection control signal; and a plurality of second selections based on the first selection control signal.
  • a second selection line driving unit for driving the line, and the first selection line driving unit and the second selection line driving unit are arranged in parallel in the first direction.
  • a second selection unit configured to drive a plurality of third selection lines based on the second selection control signal; and a plurality of fourth selections based on the second selection control signal.
  • a fourth selection line driving unit for driving the line, and the third selection line driving unit and the fourth selection line driving unit are arranged in parallel in the second direction.
  • the first wiring extending in the first direction is formed in the first region, and the plurality of second wirings extending in the second direction are formed. Is done.
  • the first wiring includes a plurality of first selection lines and a plurality of second selection lines, and the second wiring includes a plurality of third selection lines and a plurality of fourth selection lines. Yes.
  • Each of the plurality of first memory cells is inserted between any of the plurality of first wirings and any of the plurality of second wirings.
  • the plurality of first selection lines are driven by the first selection line driving unit based on the first selection control signal, and the plurality of second selection lines are second based on the first selection control signal. It is driven by the selection line driving unit.
  • the first selection line driving unit and the second selection line driving unit are arranged in parallel in the first direction.
  • the plurality of third selection lines are driven by the third selection line driving unit based on the second selection control signal, and the plurality of fourth selection lines are driven based on the second selection control signal. It is driven by the selection line driving unit.
  • the third selection line driving unit and the fourth selection line driving unit are arranged in parallel in the second direction.
  • the first selection line driving unit that drives the plurality of first selection lines based on the first selection control signal, and the first selection control signal.
  • a plurality of second selection lines driving the plurality of second selection lines in parallel in the first direction, and driving the plurality of third selection lines based on the second selection control signal. Since the third selection line driving unit and the fourth selection line driving unit that drives the plurality of fourth selection lines based on the second selection control signal are arranged in parallel in the second direction, the layout is improved. Can be easier.
  • the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 1 is a block diagram illustrating a configuration example of a memory system according to an embodiment of the present disclosure. It is a block diagram showing the example of 1 structure of a memory unit array.
  • FIG. 3 is an explanatory diagram illustrating a configuration example of an address register of the column selection line predecoder illustrated in FIG. 2.
  • FIG. 3 is an explanatory diagram illustrating a configuration example of an address register of the row selection line predecoder illustrated in FIG. 2.
  • FIG. 3 is a perspective view illustrating a configuration example of a memory unit illustrated in FIG. 2.
  • FIG. 6 is a circuit diagram illustrating a configuration example of a memory cell illustrated in FIG. 5.
  • FIG. 6 is a characteristic diagram illustrating a characteristic example of the memory element illustrated in FIG. 5.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a memory cell illustrated in FIG. 5.
  • FIG. 6 is an explanatory diagram illustrating a configuration example of a column selection line illustrated in FIG. 5.
  • FIG. 6 is an explanatory diagram illustrating a configuration example of a row selection line illustrated in FIG. 5.
  • FIG. 3 is a cross-sectional view illustrating a configuration example of a memory unit array illustrated in FIG. 2.
  • FIG. 3 is a perspective view illustrating a configuration example of a memory unit illustrated in FIG. 2.
  • FIG. 12 is an explanatory diagram illustrating an example of a layout arrangement of a column selection line driving unit and a row selection line driving unit illustrated in FIG. 11.
  • FIG. 13 is an explanatory diagram illustrating an example of connection between the column selection line driving unit and the row selection line driving unit illustrated in FIG. 12 and the column selection line and the row selection line.
  • FIG. 12 is a block diagram illustrating a configuration example of a column selection line driving unit illustrated in FIG. 11.
  • FIG. 15 is a circuit diagram illustrating a configuration example of a 5-bit decoder illustrated in FIG. 14.
  • FIG. 12 is a block diagram illustrating a configuration example of a row selection line driving unit illustrated in FIG. 11. It is explanatory drawing showing an example of the layout arrangement
  • FIG. 1 illustrates a configuration example of a memory system 1 including a storage device (memory unit array 20) according to an embodiment.
  • the memory system 1 includes memory devices 10A and 10B and a memory controller 9.
  • two memory devices 10A and 10B are provided.
  • the present invention is not limited to this.
  • one memory device may be provided, or three or more memory devices may be provided. .
  • Each of the memory devices 10A and 10B stores data, and is configured as a semiconductor memory die, for example.
  • Each of the memory devices 10 ⁇ / b> A and 10 ⁇ / b> B includes a plurality of memory unit arrays 20, a voltage generator 11, a fuse memory 12, a nonvolatile memory 13, a microcontroller 14, and an interface 15.
  • the memory unit array 20 is a nonvolatile storage device that stores data using a resistance change type storage element.
  • a plurality of memory units 30 are arranged as will be described later.
  • the voltage generation unit 11 generates a plurality of selection voltages Vsel and non-selection voltage Vinh used in the memory unit array 20.
  • the fuse memory 12 stores initial failure information INF1 for each memory unit array 20.
  • the initial failure information INF1 is information about a failure of the memory cell MC that occurs at the time of manufacture, and includes information about a row address and a column address of the memory cell MC that does not operate normally.
  • This initial failure information INF1 is written, for example, by a memory tester (not shown) in a pre-shipment test when shipping the memory devices 10A and 10B, or, for example, in a pre-shipment test when shipping the memory system 1, for example, a memory It is written by the controller 9.
  • the non-volatile memory 13 stores subsequent failure information INF2 in each memory unit array 20, and is configured using, for example, a flash memory.
  • the late failure information INF2 is information about the failure of the memory cell MC that occurs after the user starts using it, and includes information about the row address and column address of the memory cell MC that does not operate normally.
  • the subsequent failure information INF2 is written by the memory controller 9, for example.
  • the microcontroller 14 controls operations of the plurality of memory unit arrays 20, the fuse memory 12, and the nonvolatile memory 13. For example, the microcontroller 14 supplies the memory unit array 20 with a mode signal MD for instructing an operation mode such as a write mode or a read mode. The microcontroller 14 supplies the address signal ADR and the data signal DT to the memory unit array 20 in the write mode. In the read mode, the microcontroller 14 supplies an address signal ADR to the memory unit array 20 and receives a data signal DT supplied from the memory unit array 20.
  • a mode signal MD for instructing an operation mode such as a write mode or a read mode.
  • the microcontroller 14 supplies the address signal ADR and the data signal DT to the memory unit array 20 in the write mode.
  • the microcontroller 14 supplies an address signal ADR to the memory unit array 20 and receives a data signal DT supplied from the memory unit array 20.
  • the interface 15 communicates with the memory controller 9.
  • the memory controller 9 controls the operations of the memory devices 10A and 10B, and performs a data write operation or a data read operation on the memory devices 10A and 10B in response to a request from a host (not shown). It is an instruction.
  • the memory controller 9 has an ECC (Error Check and Correct) function so as to improve the reliability of data stored in the memory system 1 by detecting and correcting errors in write data and read data. It has become.
  • the memory controller 9 monitors the number of times of correction (the number of corrections) in the ECC function, for example, in units of memory cells MC, and when the number of corrections in a certain memory cell MC exceeds a predetermined number, the memory controller 9 A data write test and a read test are performed on the cell MC. If the memory controller 9 cannot normally write or read data to or from the memory cell MC, the memory controller 9 uses the information about the row address and column address of the memory cell MC as the subsequent failure information INF2. The data is stored in the nonvolatile memory 13.
  • the memory controller 9 reads out the initial failure information INF1 stored in the fuse memory 12 and the subsequent failure information INF2 stored in the nonvolatile memory 13 when the memory system 1 is started, for example, and the initial failure information INF1 and the subsequent failure information are stored in the nonvolatile memory 13. Based on the defect information INF2, there is also a function for generating column address replacement information INFCL including information about the column address ADRCL to be replaced and row address replacement information INFRL including information about the row address ADRRL to be replaced. is doing. Then, the memory controller 9 stores column address substitution information INFCL in an address register 22 (described later) in the memory unit array 20 and stores row address substitution information INFRL in an address register 25 (described later) in the memory unit array 20. Let Thereby, as will be described later, the memory system 1 uses the column address substitution information INFCL and the row address substitution information INFRL to recover (repair) the memory cells MC that do not operate normally.
  • FIG. 2 shows a configuration example of the memory unit array 20.
  • the memory unit array 20 includes a plurality of column selection line predecoders 21, a plurality of row selection line predecoders 24, and a plurality of memory units 30.
  • 16 memory units 30 are arranged in the X direction, and 16 memory units 30 are arranged in the Y direction.
  • the memory units 30 are arranged alternately in the Y direction. Accordingly, 32 column selection line predecoders 21 are arranged in parallel in the X direction, and 16 row selection line predecoders 24 are arranged in parallel in the Y direction.
  • Each of the column selection line predecoders 21 generates a selection control signal SELCL based on a column address ADRCL included in the address signal ADR supplied from the microcontroller 14 and an enable signal ENB included in the mode signal MD. is there.
  • the column address ADRCL is 8-bit address information in this example.
  • the enable signal ENB is a signal that becomes “1” when a write operation or a read operation is performed, and becomes “0” in other cases.
  • the plurality of column selection line predecoders 21 are supplied with the same column address ADRCL and enable signal ENB.
  • Each of the column selection line predecoders 21 outputs a plurality of selection control signals SELCL that are generated to the column selection control line 23 (in this example, 8 in this example) via the column selection control line 23 extending in the Y direction.
  • SELCL selection control line driver
  • Each column selection line predecoder 21 has an address register 22.
  • the address register 22 stores column address substitution information INFCL supplied from the memory controller 9.
  • the column address substitution information INFCL stored in the column selection line predecoder 21 is individually set for each column selection line predecoder 21. Therefore, the column address substitution information INFCL stored in each column selection line predecoder 21 is usually different from each other.
  • FIG. 3 shows a configuration example of the address register 22.
  • the address register 22 includes four registers 22A (registers 22A (1) to 22A (4)).
  • Each of the registers 22A is a 9-bit register, and can store a 1-bit repair flag FLG and an 8-bit column address ADRCL.
  • the repair flag FLG is a flag indicating whether or not the row selection line predecoder 24 compares the supplied column address ADRCL with the column address ADRCL stored in the register 22A.
  • the four registers 22A are respectively associated with four spare column selection lines CL described later.
  • each of the column selection line predecoders 21 checks the repair flags FLG of the four registers 22A when the enable signal ENB is “1”.
  • the column selection line predecoder 21 includes a plurality of (in this example, 256) column selection lines CL (described later).
  • the selection control signal SELCL is generated so as to select the column selection line CL corresponding to the supplied column address ADRCL.
  • the column selection line predecoder 21 sets the supplied column address ADRCL and the repair flag FLG to “1”.
  • the column address ADRCL stored in the registered register 22A is compared.
  • the column selection line predecoder 21 causes the memory unit 30 to select a column selection line corresponding to the supplied column address ADRCL among the plurality of column selection lines CL.
  • a selection control signal SELCL is generated so as to select CL.
  • the column selection line predecoder 21 selects the spare column selection line CL associated with the register 22A so that the memory unit 30 selects the spare column selection line CL.
  • Generate SELCL In other words, the column selection line CL associated with the supplied column address ADRCL is replaced with the spare column selection line CL.
  • each of the column selection line predecoders 21 selects the selection control signal SELCL so that the memory unit 30 deselects all of the plurality of column selection lines CL when the enable signal ENB is “0”. Is supposed to generate.
  • Each of the row selection line predecoders 24 generates a selection control signal SELRL based on a row address ADRRL included in the address signal ADR supplied from the microcontroller 14 and an enable signal ENB included in the mode signal MD. is there.
  • the row address ADRRL is 10-bit address information in this example.
  • the plurality of row selection line predecoders 24 are supplied with the same row address ADRRL and enable signal ENB.
  • Each of the row selection line predecoders 24 is connected to a plurality (16 in this example) of the generated selection control signal SELRL connected to the row selection control line 26 via the row selection control line 26 extending in the X direction. Are supplied to a row selection line driving unit (RLD) 50 (described later) of the memory units 30.
  • RLD row selection line driving unit
  • Each of the row selection line predecoders 24 has an address register 25.
  • the address register 25 stores the row address substitution information INFRL supplied from the memory controller 9.
  • the row address substitution information INFRL stored in the row selection line predecoder 24 is individually set for each row selection line predecoder 24. Therefore, the row address substitution information INFRL stored in each row selection line predecoder 24 is usually different from each other.
  • FIG. 4 shows a configuration example of the address register 25.
  • the address register 25 includes 16 registers 25A (registers 25A (1) to 25A (16)).
  • Each of the registers 25A is an 11-bit register, and can store a 1-bit repair flag FLG and a 10-bit row address ADRRL. These 16 registers are respectively associated with 16 spare row selection lines RL, which will be described later.
  • each of the row selection line predecoders 24 checks the repair flag FLG of the 16 registers 25A when the enable signal ENB is “1”.
  • the row selection line predecoder 24 includes a plurality of (1024 in this example) row selection lines RL (described later).
  • the selection control signal SELRL is generated so as to select the row selection line RL corresponding to the supplied row address ADRRL.
  • the row selection line predecoder 24 sets the supplied row address ADRRL and the repair flag FLG to “1”.
  • the row address ADRRL stored in the set register 25A is compared.
  • the row selection line predecoder 24 causes the memory unit 30 to select a row selection line corresponding to the supplied row address ADRRL among the plurality of row selection lines RL.
  • a selection control signal SELRL is generated so as to select RL.
  • the row selection line predecoder 24 selects the selection control signal so that the memory unit 30 selects the spare row selection line RL associated with the register 25A. Generate SELRL. In other words, the row selection line RL related to the supplied row address ADRRL is replaced with the spare row selection line RL.
  • Each of the row selection line predecoders 24, when the enable signal ENB is “0”, causes the memory unit 30 to deselect all of the plurality of row selection lines RL. Is supposed to generate.
  • the plurality of column selection line predecoders 21 respectively generate selection control signals SELCL based on the supplied column address ADRCL, and the plurality of row selection line predecoders 24 generate the supplied row address ADRRL. Based on each, a selection control signal SELRL is generated. Thereby, in each of a plurality (256 in this example) of memory units 30, a column selection line CL (described later) and a row selection line RL (described later) are selected. As a result, the memory unit array 20 can perform a write operation and a read operation on 256 memory cells MC, as will be described later. That is, the memory unit array 20 functions as a storage device having an access unit of 256 bits.
  • Each of the memory units 30 (FIG. 2) supplies a selection control signal SELCL supplied from the column selection line predecoder 21 via the column selection control line 23, and supplied from the row selection line predecoder 24 via the row selection control line 26. Based on the selected control signal SELRL, the data signal DT and the mode signal MD supplied from the microcontroller 14, the data write operation and read operation are performed.
  • FIG. 5 shows a configuration example of the memory unit 30.
  • the memory unit 30 is a so-called cross-point type memory unit.
  • the memory unit 30 includes a plurality of row selection lines RL (row selection lines RL1, RL2), a plurality of column selection lines CL, and a plurality of memory cells MC.
  • the plurality of row selection lines RL1 are formed to extend in the X direction in the XY plane parallel to the substrate surface S of the semiconductor substrate.
  • the plurality of column selection lines CL are formed so as to extend in the Y direction in the XY plane.
  • the plurality of row selection lines RL2 are formed so as to extend in the X direction in the XY plane.
  • the plurality of column selection lines CL are formed in a layer above the layer where the plurality of row selection lines RL1 are formed, and the plurality of row selection lines RL2 are layers above the layer where the plurality of column selection lines CL are formed. Formed. As described above, in the memory unit 30, the layer in which the row selection line RL is formed and the layer in which the column selection line CL is formed are alternately arranged.
  • a plurality of memory cells MC are formed in the memory layer between the layer in which the plurality of row selection lines RL1 are formed and the layer in which the plurality of column selection lines CL are formed.
  • a plurality of memory cells MC are formed in a layer between the layer in which the plurality of column selection lines CL are formed and the storage layer in which the plurality of row selection lines RL2 are formed.
  • FIG. 6 shows a configuration example of the memory cell MC.
  • the memory cell MC includes a storage element VR, a selection element SE, and terminals TU and TL.
  • the memory element VR is a resistance change type memory element, and the resistance state RS reversibly changes in accordance with the polarity of the voltage difference between the voltages applied between both ends. In other words, the resistance state RS of the memory element VR changes reversibly according to the direction of the current flowing between both ends.
  • the memory element VR for example, a stack of an ion source layer and a resistance change layer can be used. One end of the storage element VR is connected to the terminal TU of the memory cell MC, and the other end is connected to one end of the selection element SE.
  • FIG. 7 schematically shows the distribution of resistance values of the memory element VR.
  • the memory element VR can take two identifiable resistance states RS (a high resistance state HRS and a low resistance state LRS).
  • the high resistance state HRS is associated with data “0”
  • the low resistance state LRS is associated with data “1”, for example. That is, the memory element VR functions as a memory element that stores 1-bit data. For example, changing from the high resistance state HRS to the low resistance state LRS is called “set”, and changing from the low resistance state LRS to the high resistance state HRS is called “reset”.
  • the selection element SE (FIG. 6) has bidirectional diode characteristics. Specifically, the selection element SE is in a conductive state (on state) when the absolute value of the voltage difference of the voltages applied between both ends is larger than a predetermined voltage difference, and the absolute value of the voltage difference is a predetermined value. When it is smaller than the voltage difference, it becomes a non-conducting state (off state).
  • One end of the selection element SE is connected to the other end of the memory element VR, and the other end is connected to the TL terminal of the memory cell MC.
  • the terminal TU is a terminal connected to a selection line above the storage layer in which the memory cell MC is formed, and the terminal TL is connected to a selection line below the storage layer in which the memory cell MC is formed. Terminal. Specifically, as shown in FIG. 5, in the memory cell MC1, the terminal TU is connected to one of the plurality of column selection lines CL, and the terminal TL is connected to one of the plurality of row selection lines RL1. Is done. Similarly, in the memory cell MC2, the terminal TU is connected to one of the plurality of row selection lines RL2, and the terminal TL is connected to one of the plurality of column selection lines CL.
  • the storage element VR is formed in the upper layer of the selection element SE regardless of which storage layer it is formed in.
  • a selection voltage of, for example, 6V is applied to the terminal TU, and a selection voltage of, for example, 0V is applied to the terminal TL.
  • the selection element SE is turned on, the set current Iset flows from the terminal TU to the terminal TL, and the storage element VR is set.
  • a selection voltage of, for example, 6V is applied to the terminal TL, and a selection voltage of, for example, 0V is applied to the terminal TU.
  • the selection element SE is turned on, the reset current Irst flows from the terminal TL to the terminal TU, and the memory element VR is reset.
  • a selection voltage of, for example, 5V is applied to the terminal TU, and a selection voltage of, for example, 1V is applied to the terminal TL.
  • the sense current Isns flows from the terminal TU toward the terminal TL.
  • a sense amplifier 34 detects the voltage generated in the memory cell MC to determine the resistance state RS of the memory element VR.
  • FIG. 8 shows an example of the column selection line CL in the memory unit array 20.
  • Each column selection line CL is formed across two memory units 30 adjacent to each other in the Y direction.
  • Each of the column selection lines CL is formed on the semiconductor substrate via one of connection portions 101A and 101B provided near two sides (upper side and lower side in FIG. 8) facing the Y direction of the memory unit 30.
  • connection portions 101A and 101B provided near two sides (upper side and lower side in FIG. 8) facing the Y direction of the memory unit 30.
  • CLD column selection line driver
  • column selection lines CL adjacent in the X direction are connected to a column selection line driving unit (CLD) 40 (described later) via different connection portions of the connection portions 101A and 101B.
  • the column selection line CL is not formed near the center of the memory unit 30. That is, the center in the X direction of a certain memory unit 30 corresponds to the boundary between adjacent memory units 30 in the Y direction, so that the column selection line CL is not formed near the center of the memory unit 30.
  • 1040 column selection lines CL are arranged in one memory unit 30.
  • the 1040 column selection lines CL include 1024 column selection lines CL used in normal operation and 16 spare (spare) column selection lines CL.
  • FIG. 9 shows an example of the row selection line RL1 in the memory unit array 20.
  • Each of the row selection lines RL1 is formed in each memory unit 30.
  • Each of the row selection lines RL is formed on the semiconductor substrate via one of connection portions 102A and 102B provided near two sides (left side and right side in FIG. 9) facing the X direction of the memory unit 30.
  • the row selection line driving unit (RLD) 50 (described later) is connected.
  • the row selection line RL1 adjacent in the Y direction is connected to a row selection line driving unit (RLD) 50 (described later) via different connection portions of the connection portions 102A and 102B.
  • 1040 row selection lines RL1 and 1040 row selection lines RL2 are arranged.
  • the 1040 row selection lines RL1 include 1024 row selection lines RL1 used in normal operation and 16 spare (spare) row selection lines RL1.
  • the 1040 row selection lines RL2 include 1024 row selection lines RL2 used in normal operation and 16 spare (spare) row selection lines RL2.
  • FIG. 10 schematically shows a cross-sectional configuration of the memory unit array 20.
  • the memory unit array 20 has three selection wiring layers LRL1, LCL, and LRL2, and four wiring layers LM1 to LM4.
  • the selection wiring layer LRL1 is a wiring layer in which the row selection line RL1 is formed
  • the selection wiring layer LCL is a wiring layer in which the column selection line CL is formed
  • the selection wiring layer LRL2 is formed by the row selection line RL2.
  • Wiring layer The four wiring layers LM1 to LM4 are metal wiring layers
  • the wiring layer LM1 is mainly used for local wiring in the circuit
  • the wiring layers LM2 and LM3 are mainly used for wiring between circuits.
  • the wiring layer LM4 is used, for example, when the column selection line CL and the row selection line RL2 are connected to a circuit formed on the semiconductor substrate or when connected to the outside of the semiconductor memory die. These layers are arranged on a semiconductor substrate with an insulating layer sandwiched between a wiring layer LM1, a wiring layer LM2, a wiring layer LM3, a selection wiring layer LRL1, a selection wiring layer LCL, a selection wiring layer LRL2, and a wiring layer LM4, respectively. It is formed.
  • connection portions 101A and 101B that connect the column selection line CL and the semiconductor substrate include the contact CT that connects the transistor TR formed on the semiconductor substrate and the metal wiring in the wiring layer LM1, and the metal wiring and wiring layer in the wiring layer LM1.
  • a plurality of vias VA connecting the metal wirings in LM4 and vias VA connecting the metal wirings in the wiring layer LM4 and the column selection lines CL are included.
  • connection portions 102A and 102B that connect the row selection line RL1 and the semiconductor substrate are the contact CT that connects the transistor TR formed on the semiconductor substrate and the metal wiring in the wiring layer LM1, and the metal wiring and row selection in the wiring layer LM1. It includes a plurality of vias VA connecting the line RL1.
  • connection portions 102A and 102B for connecting the row selection line RL2 and the semiconductor substrate are similar to the connection portions 101A and 101B in the metal wiring in the transistor TR and the wiring layer LM1 formed in the semiconductor substrate.
  • FIG. 11 shows one configuration example of the memory unit 30.
  • the memory unit 30 includes a read / write circuit 31, a column selection line driving unit (CLD; CL Driver) 40, and a row selection line driving unit (RLD; RL Driver) 50.
  • CLD column selection line driving unit
  • RLD row selection line driving unit
  • the read / write circuit 31 controls data write and read operations in the memory unit 30.
  • the read / write circuit 31 includes a voltage selection unit 32, a current limiting unit 33, a sense amplifier 34, and a program latch 35.
  • the voltage selection unit 32 selects another one of the plurality of selection voltages Vsel supplied from the voltage generation unit 11 based on the mode signal MD, the data signal DT, and the information stored in the program latch 35.
  • the selected selection voltage Vsel is supplied as the selection voltage VCL to the column selection line CL selected by the column selection line driving unit (CLD) 40, and the plurality of selection voltages Vsel supplied from the voltage generation unit 11 are supplied.
  • CLD column selection line driving unit
  • the current limiting unit 33 limits the current value of the current flowing through the selected memory cell MC connected to the selected column selection line CL and the selected row selection line RL based on the mode signal MD. is there.
  • the sense amplifier 34 determines the resistance state RS of the selected memory cell MC based on the voltage of the selected column selection line CL or the selected row selection line RL.
  • the program latch 35 stores various setting information.
  • the column selection line driving unit (CLD) 40 selects the one supplied from the read / write circuit 31 to one of the plurality of column selection lines CL based on the selection control signal SELCL in the write operation and the read operation. While supplying the voltage VCL, the non-selection voltage Vinh is supplied to the remaining column selection lines CL.
  • the selection control signal SELCL is a logic signal, and the control signals SELCA3 [4: 0] and SELCCA3B [4: 0], the control signals SELCB3 [4: 0] and SELCB3B [4: 0], and the control signal SELC2 [7 : 0], SELC2B [7: 0] and control signals SELC1 [7: 0], SELC1B [7: 0].
  • the control signal SERCA3B [4: 0] is an inverted signal of the control signal SELCA3 [4: 0]
  • the control signal SELCB3B [4: 0] is an inverted signal of the control signal SELCB3 [4: 0]
  • the control signal SELC2B [7: 0] is an inverted signal of the control signal SELC2 [7: 0]
  • the control signal SELC1B [7: 0] is an inverted signal of the control signal SELC1 [7: 0].
  • the column selection line driving unit (CLD) 40 includes column selection line driving units (CLD) 40A and 40B.
  • the row selection line driving unit (RLD) 50 selects the one supplied from the read / write circuit 31 to one of the plurality of row selection lines RL based on the selection control signal SELRL in the write operation and the read operation. While supplying the voltage VRL, the non-selection voltage Vinh is supplied to the remaining row selection lines RL.
  • the selection control signal SELRL is a logic signal, and the control signals SELRA3 [8: 0], SELRA3B [8: 0], the control signals SELRB3 [8: 0], SELRB3B [8: 0], and the control signal SELR2 [7 : 0], SELR2B [7: 0] and control signals SELR1 [15: 0], SELR1B [15: 0].
  • the control signal SELRA3B [8: 0] is an inverted signal of the control signal SELRA3 [8: 0]
  • the control signal SELRB3B [8: 0] is an inverted signal of the control signal SELRB3 [8: 0].
  • SELR2B [7: 0] is an inverted signal of the control signal SELR2 [7: 0]
  • the control signal SELR1B [15: 0] is an inverted signal of the control signal SELR1 [15: 0].
  • the row selection line driving unit (RLD) 50 includes row selection line driving units (RLD) 50A and 50B.
  • FIG. 12 shows an example of the layout arrangement of the column selection line driving units (CLD) 40A and 40B and the row selection line driving units (RLD) 50A and 50B in the memory unit 30.
  • FIG. 13 shows the connection between the column selection line CL and the column selection line driving units (CLD) 40A and 40B, and the connection between the row selection line RL and the row selection line driving units (RLD) 50A and 50B.
  • the row selection line RL2 connected to the row selection line driving unit (RLD) 50A through the connection unit 102A is not shown, and the row selection line driving unit (RLD) 50B is connected through the connection unit 102B.
  • the row selection line RL1 connected to is not shown.
  • the column selection line drive unit (CLD) 40A is arranged in a region close to the connection unit 101A, and the column selection line drive unit (CLD) 40B is a region close to the connection unit 101B. Placed in.
  • the column selection line CL connected to the connection unit 101A is connected to the column selection line drive unit (CLD) 40A via the connection unit 101A and connected to the connection unit 101B.
  • the column selection line CL is connected to the column selection line drive unit (CLD) 40B via the connection unit 101B.
  • the row selection line driver (RLD) 50A is arranged in a region near the connection unit 102A
  • the row selection line driver (RLD) 50B is arranged in a region near the connection unit 102B. Is done.
  • the row selection lines RL1 and RL2 connected to the connection unit 102A are connected to the row selection line driving unit (RLD) 50A via the connection unit 102A and connected to the connection unit 102B.
  • the connected row selection lines RL1 and RL2 are connected to a row selection line driving unit (RLD) 50B through the connection unit 102B.
  • a read / write circuit 31 is arranged in a region surrounded by the column selection line driving units (CLD) 40A and 40B and the row selection line driving units (RLD) 50A and 50B.
  • CLD column selection line driving units
  • RLD row selection line driving units
  • FIG. 14 illustrates a configuration example of the column selection line driving unit (CLD) 40A.
  • the column selection line driver (CLD) 40A includes one 5-bit decoder 41, four 8-bit decoders 42 (8-bit decoders 42 (1) to 42 (4)), and 32 8-bit decoders 43 (8 Bit decoders 43 (1) to 43 (32)) and one 4-bit decoder 44.
  • the 5-bit decoder 41 has five output terminals. Among the five output terminals, a 5-bit decoder is selected from the output terminals corresponding to the control signals SELC A3 [4: 0] and SELC A3B [4: 0]. 41 outputs the voltage (selection voltage VCL) input to 41 and outputs the non-selection voltage Vinh from the other four output terminals.
  • FIG. 15 shows a configuration example of the 5-bit decoder 41.
  • the 5-bit decoder 41 has one input terminal IN, five output terminals OUT0 to OUT4, and ten transistors TR1 to TR10.
  • the transistors TR1 to TR10 are N-type MOS (Metal Oxide Semiconductor) transistors.
  • a control signal SELCA3 [0] is supplied to the gate of the transistor TR1, the source is connected to the input terminal IN, and the drain is connected to the output terminal OUT0.
  • a control signal SELCA3B [0] is supplied to the gate of the transistor TR2, the non-selection voltage Vinh is supplied to the source, and the drain is connected to the output terminal OUT0.
  • a control signal SELCA3B [1] is supplied to the gate of the transistor TR3, the non-selection voltage Vinh is supplied to the source, and the drain is connected to the output terminal OUT1.
  • a control signal SELCA3 [1] is supplied to the gate of the transistor TR4, the source is connected to the input terminal IN, and the drain is connected to the output terminal OUT1.
  • a control signal SELCA3 [2] is supplied to the gate of the transistor TR5, the source is connected to the input terminal IN, and the drain is connected to the output terminal OUT2.
  • a control signal SELCA3B [2] is supplied to the gate of the transistor TR6, the non-selection voltage Vinh is supplied to the source, and the drain is connected to the output terminal OUT2.
  • a control signal SELCA3B [3] is supplied to the gate of the transistor TR7, the non-selection voltage Vinh is supplied to the source, and the drain is connected to the output terminal OUT3.
  • a control signal SELCA3 [3] is supplied to the gate of the transistor TR8, the source is connected to the input terminal IN, and the drain is connected to the output terminal OUT3.
  • a control signal SELCA3 [4] is supplied to the gate of the transistor TR9, the source is connected to the input terminal IN, and the drain is connected to the output terminal OUT4.
  • a control signal SELCA3B [4] is supplied to the gate of the transistor TR10, the non-selection voltage Vinh is supplied to the source, and the drain is connected to the output terminal OUT4.
  • the control signal SELCA3 [0] is “1” and the control signals SELCA3 [1], SELCA3 [2], SELCA3 [3], and SELCA3 [4] are all “0”.
  • the transistors TR1, TR3, TR6, TR7, TR10 are turned on, and the transistors TR2, TR4, TR5, TR8, TR9 are turned off. Accordingly, the 5-bit decoder 41 outputs the selection voltage VCL supplied to the input terminal IN from the output terminal OUT0 and outputs the non-selection voltage Vinh from the output terminals OUT1 to OUT4.
  • the 5-bit decoder 41 outputs the selection voltage VCL supplied to the input terminal IN from the output terminal OUT1, and outputs the non-selection voltage Vinh from the output terminals OUT0, OUT2 to OUT4. The same applies to other cases.
  • the N-type MOS transistor is used to configure the 5-bit decoder 41.
  • the present invention is not limited to this, and a P-type MOS transistor may be used. Both P-type MOS transistors may be used.
  • the five output terminals of the 5-bit decoder 41 are connected to the input terminals of the four 8-bit decoders 42 and the input terminal of the 4-bit decoder 44 as shown in FIG.
  • the 8-bit decoder 42 has eight output terminals, and an 8-bit decoder is selected from output terminals corresponding to the control signals SELC2 [7: 0] and SELC2B [7: 0] among the eight output terminals.
  • the voltage input to 42 is output, and the non-selection voltage Vinh is output from the other seven output terminals.
  • the eight output terminals of the 8-bit decoder 42 are connected to the input terminals of the eight 8-bit decoders 43, respectively.
  • the eight output terminals of the 8-bit decoder 42 (1) are connected to the input terminals of the eight 8-bit decoders 43 (1) to 43 (8), respectively, and the 8-bit decoder 42 (2) Are connected to input terminals of eight 8-bit decoders 43 (9) to 43 (16), respectively, and eight output terminals of the 8-bit decoder 42 (3) are connected to eight 8-bit decoders 43 ( 17) to 43 (24), and the eight output terminals of the 8-bit decoder 42 (4) are connected to the input terminals of the eight 8-bit decoders 43 (25) to 43 (32), respectively. ing.
  • the 8-bit decoder 43 has eight output terminals, and an 8-bit decoder is selected from output terminals corresponding to the control signals SELC1 [7: 0] and SELC1B [7: 0] among the eight output terminals.
  • the voltage input to 43 is output, and the non-selection voltage Vinh is output from the other seven output terminals.
  • the 4-bit decoder 44 has four output terminals. Among the four output terminals, the 4-bit decoder 44 starts with an output terminal corresponding to the control signals SELC1 [3: 0] and SELC1B [3: 0]. The voltage input to 44 is output, and the non-selection voltage Vinh is output from the other three output terminals. That is, the 4-bit decoder 44 receives the control signals SELC1 [3: 0] and SELC1B [3: 0] among the control signals SELC1 [7: 0] and SELC1B [7: 0] supplied to the 8-bit decoder 43. To operate. The four output terminals of the 4-bit decoder 44 are connected to four spare column selection lines CL via the connection unit 101A.
  • the column selection line drive unit (CLD) 40A has been described above as an example, but the same applies to the column selection line drive unit (CLD) 40B.
  • the column selection line driver (CLD) 40B includes one 5-bit decoder 41 and four 8-bit decoders 42 (8-bit decoders 42 (1) to 42 (4). )), 32 8-bit decoders 43 (8-bit decoders 43 (1) to 43 (32)) and one 4-bit decoder 44.
  • the 5-bit decoder 41 is supplied with control signals SELCB3 [4: 0] and SELCB3B [4: 0].
  • the 5-bit decoder 41 is a voltage (selection voltage) input to the 5-bit decoder 41 from the output terminals corresponding to the control signals SELCB3 [4: 0] and SELCB3B [4: 0] among the five output terminals. VCL), and the non-selection voltage Vinh is output from the other four output terminals.
  • the column selection line driving unit (CLD) 40 performs a write operation and a read operation on the selected column selection line CL among the plurality of column selection lines CL based on the selection control signal SELCL.
  • the selection voltage VCL supplied from the read / write circuit 31 is supplied, and the non-selection voltage Vinh can be supplied to the column selection lines CL other than the selected column selection line CL.
  • column selection lines CL other than the selected column selection line CL may be floated.
  • Column selection lines CL other than CL can be made floating.
  • FIG. 16 illustrates a configuration example of the row selection line driving unit (RLD) 50A.
  • the row selection line driver (RLD) 50A includes one 9-bit decoder 51, eight 8-bit decoders 52 (8-bit decoders 52 (1) to 52 (8)), and 64 16-bit decoders 53 (16 Bit decoders 53 (1) to 53 (64)) and one 16-bit decoder 54.
  • the 9-bit decoder 51 has nine output terminals. Among the nine output terminals, a 9-bit decoder is selected from output terminals corresponding to the control signals SELRA3 [8: 0] and SELRA3B [8: 0]. The voltage (selection voltage VRL) input to 51 is output, and the non-selection voltage Vinh is output from the other eight output terminals.
  • the nine output terminals of the 9-bit decoder 51 are connected to the input terminals of the eight 8-bit decoders 52 and the input terminal of the 16-bit decoder 54, respectively.
  • the 8-bit decoder 52 has eight output terminals, and an 8-bit decoder is selected from output terminals corresponding to the control signals SELR2 [7: 0] and SELR2B [7: 0] among the eight output terminals.
  • the voltage input to 52 is output, and the non-selection voltage Vinh is output from the other seven output terminals.
  • the eight output terminals of the 8-bit decoder 52 are connected to the input terminals of the eight 16-bit decoders 53, respectively.
  • the eight output terminals of the 8-bit decoder 42 (1) are connected to the input terminals of the eight 16-bit decoders 53 (1) to 53 (8), respectively, and the 8-bit decoder 52 (2) Are connected to input terminals of eight 16-bit decoders 53 (9) to 53 (16), respectively.
  • the eight output terminals of the 8-bit decoder 52 (8) are connected to the input terminals of the eight 16-bit decoders 53 (57) to 43 (64), respectively.
  • the 16-bit decoder 53 has 16 output terminals. Among the 16 output terminals, 16-bit decoder 53 receives 16 output terminals corresponding to the control signals SELR1 [15: 0] and SELR1B [15: 0]. The voltage input to the bit decoder 53 is output, and the non-selection voltage Vinh is output from the other 15 output terminals.
  • the 16-bit decoder 54 has 16 output terminals. Among the 16 output terminals, 16-bit decoder 54 selects 16 output terminals corresponding to the control signals SELR1 [15: 0] and SELR1B [15: 0]. The voltage input to the bit decoder 54 is output, and the non-selection voltage Vinh is output from the other 15 output terminals. The 16 output terminals of the 16-bit decoder 54 are connected to the spare 16 column selection lines CL via the connection unit 102A.
  • the row selection line drive unit (RLD) 50A has been described above as an example, but the same applies to the row selection line drive unit (RLD) 50B.
  • the row selection line driving unit (RLD) 50B includes one 9-bit decoder 51 and eight 8-bit decoders 52 (8-bit decoders 52 (1) to 52 (8). )), 64 16-bit decoders 53 (16-bit decoders 53 (1) to 53 (64)), and one 16-bit decoder 54.
  • the control signals SELRB3 [8: 0] and SELRB3B [8: 0] are supplied to the 9-bit decoder 51.
  • the 9-bit decoder 51 receives the voltage (selection voltage) input to the 9-bit decoder 51 from the output terminals corresponding to the control signals SELRB3 [8: 0] and SELRB3B [8: 0] among the five output terminals. VCL), and the non-selection voltage Vinh is output from the other eight output terminals.
  • the row selection line drive unit (RLD) 50 performs a write operation and a read operation on the selected row selection line RL among the plurality of row selection lines RL based on the selection control signal SELRL.
  • the selection voltage VRL supplied from the read / write circuit 31 is supplied, and the non-selection voltage Vinh can be supplied to the row selection lines RL other than the selected row selection line RL.
  • row selection lines RL other than the selected row selection line RL may be floated.
  • Row selection lines RL other than RL can be made floating.
  • one column selection line CL is selected by the column selection line driver (CLD) 40 based on the selection control signal SELCL, and based on the selection control signal SELRL.
  • a row selection line driving unit (RLD) 50 selects one row selection line RL.
  • a selection voltage VCL is applied to the selected column selection line CL, and a non-selection voltage Vinh is applied to the unselected column selection line CL.
  • the selection voltage VRL is applied to the selected row selection line RL, and the non-selection voltage Vinh is applied to the unselected row selection line RL.
  • the selection voltages VCL and VRL are applied to both ends, and the write operation is performed according to the selection voltages VCL and VRL. (Set or reset) or read operation is performed.
  • the plurality of column selection line predecoders 21 each generate a selection control signal SELCL based on the supplied column address ADRCL.
  • the plurality of row selection line predecoders 24 each generate a selection control signal SELRL based on the supplied row address ADRRL.
  • the column selection line CL and the row selection line RL are selected in each of the plurality (256 in this example) of memory units 30.
  • the plurality of column selection line predecoders 21 generate the same selection control signal SELCL, and the plurality of row selection line predecoders 24
  • the same selection control signal SELRL is generated. Therefore, in this case, in each of the plurality (256 in this example) of memory units 30, the column selection lines CL at the same position are selected, and the row selection lines RL at the same position are selected.
  • the address register 22 of a certain column selection line predecoder 21 stores column address substitution information INFCL, and substitutes the column selection line CL related to the supplied column address ADRCL with the spare column selection line CL.
  • the replacement to the spare column selection line CL is performed in all (eight in this example) memory units 30 connected to the column selection line predecoder 21.
  • the address register 25 of a certain row selection line predecoder 24 stores row address substitution information INFRL, and the row selection line RL related to the supplied row address ADRRL is substituted with a spare row selection line RL.
  • the spare row selection line RL is replaced in all (16 in this example) memory units 30 connected to the row selection line predecoder 24.
  • the column selection control line 23 that connects the plurality of column selection line predecoders 21 and the plurality of memory units 30, and the plurality of row selection line predecoders 24 and the plurality of memories.
  • the row selection control line 26 that connects the unit 30 will be described.
  • FIG. 17 shows a layout example of the column selection control line 23 and the row selection control line 26.
  • the column selection control line 23 includes 52 control signals (control signals SELCA3 [4: 0], SELC3B [4: 0], SELCB3 [4: 0]) that constitute the selection control signal SELCL. , SELCB3B [4: 0], SELC2 [7: 0], SELC2B [7: 0], SELC1 [7: 0], SELC1B [7: 0]). That is, the column selection control line 23 is a so-called bus wiring including 52 wirings. Similarly, as shown in FIG.
  • the row selection control line 26 has 84 control signals (control signals SELRA3 [8: 0], SELRA3B [8: 0], SELRB3 [8] constituting the selection control signal SELRL. : 0], SELRB3B [8: 0], SELR2 [7: 0], SELR2B [7: 0], SELR1 [15: 0], SELR1B [15: 0]). That is, the row selection control line 26 is a so-called bus wiring including 84 wirings.
  • the column selection control line 23 is formed using, for example, the wiring layers LM2 and LM3. In the example of FIG. 10, the column selection control line 23 is formed using the wiring layer LM3. As shown in FIG. 17, the column selection control line 23 is arranged so as to pass near the center of the memory unit 30 to which the column selection control line 23 is connected. In this memory unit 30, the region where the column selection control line 23 is formed overlaps the region where the column selection line driving units (CLD) 40A and 40B are formed in the regions W1 and W2 surrounded by the thick lines in FIG. .
  • CLD column selection line driving units
  • the column selection control line 23 uses the via VA or the like.
  • the column selection control line 23 is connected to the via.
  • the column selection line driving unit (CLD) 40B is connected to the column selection line driving unit (BLD) 40B through VA or the like.
  • the row selection control line 26 is formed using, for example, the wiring layers LM2 and LM3.
  • the column selection control line 23 is formed using the wiring layer LM3.
  • the row selection control line 26 is arranged so as to pass near the center of the memory unit 30 to which the row selection control line 26 is connected. Therefore, in this memory unit 30, the region where the row selection control line 26 is formed includes the region where the row selection line driving units (RLD) 50A and 50B are formed, and the regions W3 and W4 surrounded by the thick lines in FIG. Overlap.
  • the row selection control line 26 uses the via VA or the like. To the row selection line driving unit (RLD) 50A. Similarly, in the memory unit 30, in the region W4 where the region where the row selection control line 26 is formed and the region where the row selection line driving unit (RLD) 50B is formed, the row selection control line 26 is connected to the via. It is connected to a row selection line drive unit (RLD) 50B through VA or the like.
  • the column selection control line 23 and the row selection control line 26 intersect, for example, the column selection control line is changed by temporarily changing the layer forming the row selection control line 26 from the wiring layers LM2 and LM3 to the wiring layer LM1. 23 and the row selection control line 26 are preferably crossed.
  • a plurality of vias VA (FIGS. 10 and 12) constituting the connecting portions 102A and 102B are formed.
  • 84 wirings of the row selection control line 26 pass through gaps of a plurality of vias VA constituting the connection portions 102A and 102B. Therefore, in the row selection control line 26, the number density of wirings in the Y direction is lowered. As a result, the row selection control line 26 is formed thick as shown in FIG.
  • the vias VA constituting the connection portions 101A and 101B are not formed on the path of the column selection control line 23, the number density of wirings in the X direction can be increased. As a result, the column selection control line 23 is formed thin as shown in FIG.
  • the column selection line CL corresponds to a specific example of “first wiring” in the present disclosure.
  • the row selection line RL corresponds to a specific example of “second wiring” in the present disclosure.
  • the column selection line driving unit (CLD) 40 corresponds to a specific example of “first driving unit” in the present disclosure.
  • the selection control signal SELCL corresponds to a specific example of “first selection control signal” in the present disclosure.
  • the row selection line driving unit (RLD) 50 corresponds to a specific example of “second driving unit” in the present disclosure.
  • the selection control signal SELRL corresponds to a specific example of “second selection control signal” in the present disclosure.
  • the column selection line predecoder 21 corresponds to a specific example of “first generation unit” in the present disclosure.
  • the address register 22 corresponds to a specific example of “first register” in the present disclosure.
  • the column selection control line 23 corresponds to a specific example of “first selection control line” in the present disclosure.
  • the row selection line predecoder 24 corresponds to a specific example of “second generation unit” in the present disclosure.
  • the address register 25 corresponds to a specific example of “second register” in the present disclosure.
  • the column selection control line 26 corresponds to a specific example of “second selection control line” in the present disclosure.
  • the memory controller 9 controls the operations of the memory devices 10A and 10B and instructs the memory devices 10A and 10B to perform a data write operation or a data read operation in response to a request from the host.
  • the microcontroller 14 of the memory device 10 ⁇ / b> A controls operations of the plurality of memory unit arrays 20, the fuse memory 12, and the nonvolatile memory 13.
  • the microcontroller 14 supplies the memory unit array 20 with a mode signal MD for instructing an operation mode such as a write mode or a read mode.
  • the microcontroller 14 supplies the address signal ADR and the data signal DT to the memory unit array 20 in the write mode. In the read mode, the microcontroller 14 supplies the address signal ADR to the memory unit array 20 and receives the data signal DT supplied from the memory unit array 20.
  • each of the column selection line predecoders 21 is based on a column address ADRCL included in the address signal ADR supplied from the microcontroller 14 and an enable signal ENB included in the mode signal MD.
  • the selection control signal SELCL is generated.
  • Each of the row selection line predecoders 24 generates a selection control signal SELRL based on a row address ADRRL included in the address signal ADR supplied from the microcontroller 14 and an enable signal ENB included in the mode signal MD.
  • Each of the memory units 30 has a selection control signal SELCL supplied from the column selection line predecoder 21 via the column selection control line 23, and a selection control supplied from the row selection line predecoder 24 via the row selection control line 26.
  • the read / write circuit 31 (FIG. 11) generates the selection voltages VCL and VRL based on, for example, the mode signal MD, the data signal DT, and information stored in the program latch 35.
  • the read / write circuit 31 determines the resistance state RS of the selected memory cell MC based on the voltage of the selected column selection line CL or the selected row selection line RL.
  • the column selection line driving unit (CLD) 40 selects the one supplied from the read / write circuit 31 to one of the plurality of column selection lines CL based on the selection control signal SELCL in the write operation and the read operation. While supplying the voltage VCL, the non-selection voltage Vinh is supplied to the remaining column selection lines CL.
  • the row selection line driving unit (RLD) 50 selects the one supplied from the read / write circuit 31 to one of the plurality of row selection lines RL based on the selection control signal SELRL in the write operation and the read operation. The voltage VRL is supplied, and the non-selection voltage Vinh is supplied to the remaining row selection lines RL.
  • a plurality of row selection lines RL (row selection lines RL1, RL2), a plurality of column selection lines CL, and a plurality of memory cells MC are formed.
  • the following three defective cases are assumed.
  • the first case is a case where a problem such as disconnection occurs in the column selection line CL.
  • the memory system 1 cannot perform a write operation and a read operation on the plurality of memory cells MC connected to the column selection line CL.
  • the second case is a case where a problem such as disconnection occurs in the row selection line RL.
  • the third case is a case where a problem occurs only in a certain memory cell MC. In this case, the memory system 1 cannot perform the write operation and the read operation on the memory cell MC.
  • such a defect is solved by using the spare column selection line CL and the row selection line RL.
  • the column selection line CL in which a problem has occurred is replaced with a spare column selection line CL.
  • the row selection line RL in which a problem has occurred is replaced with a spare row selection line RL.
  • one of the column selection line CL and the row selection line RL connected to the memory cell MC in which the problem has occurred is replaced with a spare selection line.
  • initial failure information INF1 is stored in the fuse memory 12, and late failure information INF2 is stored in the nonvolatile memory 13.
  • the memory controller 9 is replaced with column address replacement information INFCL including information on the column address ADRCL to be replaced based on the initial failure information INF1 and the subsequent failure information INF2, for example, when the memory system 1 is activated.
  • Row address substitution information INFRL including information about the power row address ADRRL is generated. Then, the memory controller 9 supplies the generated column address substitution information INFCL to the address register 22 of the column selection line predecoder 21 and the generated row address substitution information INFRL to the address register 25 of the row selection line predecoder 24. To supply.
  • the memory controller 9 determines that the initial defect Based on the information INF1, column address substitution information INFCL is generated, and the column address substitution information INFCL is supplied to the column selection line predecoder 21 to which the memory unit 301 is connected.
  • the memory controller 9 when the late failure information INF2 indicates that a problem has occurred in a certain row selection line RL of a certain memory unit 30 (memory unit 302) (second case), the memory controller 9 Thereafter, row address substitution information INFRL is generated based on the failure information INF2, and the row address substitution information INFRL is supplied to the row selection line predecoder 24 to which the memory unit 302 is connected.
  • the memory controller 9 Based on INF2, column address substitution information INFCL or row address substitution information INFRL is generated. That is, in the third case, a method of replacing the column selection line CL connected to the memory cell MC in which the problem has occurred with a spare column selection line CL, and a row selection connected to the memory cell MC in which the problem has occurred. There can be two ways of replacing the line RL with the spare row select line RL.
  • the column address substitution information INFCL can include four column addresses ADRCL as shown in FIG. 3, and the row address substitution information INFRL includes 16 rows as shown in FIG. Since the address ADRRL can be included, for example, when the row address ADRRL has a lot of free space, the row selection line RL connected to the memory cell MC in which the problem has occurred can be replaced with a spare row selection line RL. . In this case, the memory controller 9 generates row address substitution information INFRL and supplies the row address substitution information INFRL to the row selection line predecoder 24 to which the memory unit 303 is connected.
  • Each of the column selection line predecoders 21 replaces the column selection line CL related to the supplied column address ADRCL with the spare column selection line CL when the supplied column address ADRCL is included in the column address substitution information INFCL. Replace with As a result, all (eight in this example) memory units 30 connected to the column selection line predecoder 21 are replaced with the spare column selection line CL.
  • the spare column selection line CL and the spare row selection line RL are provided, it is possible to recover (repair) a memory cell that does not operate normally, thereby improving reliability. be able to.
  • the circuit configuration can be simplified. That is, for example, when substitution is performed in units of memory cells MC, it is necessary to perform substitution based on both the row address and the column address, for example, so that the circuit configuration may be complicated. Further, for example, in the case of the first case and the second case, since it is necessary to replace many memory cells MC, for example, the scale of the register becomes large. On the other hand, in the memory system 1, since the substitution is performed in units of the column selection line CL or the row selection line RL, for example, the scale of the register can be suppressed, and the circuit configuration can be simplified.
  • a plurality of column selection line predecoders 21 are arranged at the end in the Y direction (upper side in FIG. 17), and a plurality of row selection line predecoders 24 are arranged in the X direction. It arrange
  • the column selection control line 23 and the row selection control are compared to the case where both the plurality of column selection line predecoders 21 and the plurality of row selection line predecoders 24 are arranged side by side at the same end. Since the lines 26 are dispersed, it is possible to reduce the possibility that these wirings are congested, and as a result, it is possible to facilitate layout.
  • the column selection control line 23 is formed to extend in the Y direction
  • the row selection control line 26 is formed to extend in the X direction.
  • the extending direction of the column selection control line 23 and the extending direction of the row selection control line 26 intersect each other, and therefore, the cross between the column selection control line 23 and the row selection control line 26. Talk can be suppressed.
  • the reliability can be improved.
  • each memory unit 30 in each memory unit 30, two column selection line driving units (CLD) 40A and 40B are arranged so as to face each other in the Y direction, Row selection line driving units (RLD) 50A and 50B are arranged so as to face each other in the X direction.
  • the column selection control line 23 can be easily connected to the two column selection line driving units (CLD) 40A and 40B, and the row selection control line 26 can be easily connected to the two row selection line driving units (RLD) 50A and 50B, and as a result, layout can be facilitated.
  • each of the column selection control lines 23 is connected to a plurality (eight in this example) of memory units 30, and each of the row selection control lines 26 is connected to a plurality of The memory units 30 are connected (16 in this example).
  • the possibility of wiring congestion can be reduced, and as a result, the layout can be reduced. Can be easier.
  • each memory unit two column selection line driving units are arranged to face each other in the Y direction, and two row selection line driving units are arranged to face each other in the X direction. Therefore, the column selection control line can be easily connected to the two column selection line driving units, and the row selection control line can be easily connected to the two row selection line driving units. , Can make the layout easier.
  • each of the column selection control lines is connected to a plurality of memory units, and each of the row selection control lines is connected to a plurality of memory units, thereby reducing the possibility of wiring congestion. As a result, layout can be facilitated.
  • the plurality of column selection line predecoders 21 are arranged at the end in the Y direction (upper side in FIG. 17), and the plurality of row selection line predecoders 24 are arranged at the end in the X direction (left side in FIG. 17).
  • the present invention is not limited to this.
  • a plurality of column selection line predecoders 61 are arranged at the end in the X direction (left side in FIG. 18) and a plurality of row selection line predecoders are arranged. You may arrange
  • each memory unit 30 extends in the X direction
  • the row selection control line 66 extends in the Y direction.
  • the configuration of each memory unit 30 is the same as that in the above embodiment (FIGS. 8, 9, and 12). That is, as shown in FIGS. 8 and 9, the column selection line CL extends in the Y direction, and the row selection line RL extends in the X direction.
  • the column selection control line 63 is formed using, for example, the wiring layers LM2 and LM3. As shown in FIG. 18, the column selection control line 63 is arranged so as to pass near the center of the memory unit 30 to which the column selection control line 63 is connected. In this memory unit 30, the region where the column selection control line 63 is formed is close to the region where the column selection line driving units (CLD) 40A and 40B are formed in portions W11 and W12 indicated by bold lines.
  • the column selection control line 63 is connected to the column selection line driving unit (CLD) 40A via the wiring and via VA in this portion W11, and at this portion W12 via the wiring and via VA. It is connected to a column selection line driver (CLD) 40B.
  • the row selection control line 66 is formed using, for example, the wiring layers LM2 and LM3. As shown in FIG. 18, the row selection control line 66 is arranged so as to pass through the end of the memory unit 30 to which the row selection control line 66 is connected. Therefore, in this memory unit 30, the region where the row selection control line 66 is formed is close to the region where the row selection line driving units (RLD) 50A and 50B are formed in the portions W13 to W16 indicated by the bold lines. Yes.
  • the row selection control line 66 connected to the row selection line predecoder 64 (n ⁇ 1) is connected to the row selection line driving unit (RLD) 50A through the wiring and via VA in the portions W13 and W14. .
  • the row selection control line 66 connected to the row selection line predecoder 64 (n + 1) is connected to the row selection line drive unit (RLD) 50B via the wiring and via VA in the portions W15 and W16.
  • the column selection control line 63 is temporarily changed from the wiring layers LM2 and LM3 to the wiring layer LM1 to thereby change the column selection control line 63. It is desirable to cross 63 and the row selection control line 66.
  • the column selection line predecoder 61 corresponds to a specific example of “first generation unit” in the present disclosure.
  • the column selection control line 63 corresponds to a specific example of “first selection control line” in the present disclosure.
  • the row selection line predecoder 64 (for example, the row selection line predecoders 64 (n ⁇ 1) and 64 (n + 1)) corresponds to a specific example of “second generation unit” in the present disclosure.
  • the column selection control line 66 corresponds to a specific example of “second selection control line” in the present disclosure.
  • connection units 101 ⁇ / b> A and 101 ⁇ / b> B that connect the column selection line CL and the column selection line driving unit (CLD) 40 are connected in the Y direction of the memory unit 30.
  • the memory unit array 120 according to this modification will be described in detail.
  • the memory unit array 120 includes a plurality of column selection line predecoders 161, a plurality of column selection control lines 163, a plurality of row selection line predecoders 164, a plurality of row selection control lines 166, and a plurality of memory units 130. have.
  • Each of the memory units 130 includes a column selection line driver (CLD) 140 (column selection line drivers (CLD) 140A, 140B) and a row selection line driver (RLD) 150 (row selection line driver (RLD) 150A. 150B).
  • CLD column selection line driver
  • RLD row selection line driver
  • FIG. 19 shows an example of the column selection line CL in the memory unit array 120.
  • FIG. 20 shows an example of the row selection line RL in the memory unit array 120.
  • FIG. 21 shows an example of the layout arrangement of the column selection line drivers (CLD) 140A and 140B and the row selection line drivers (RLD) 150A and 150B in the memory unit 130.
  • CLD column selection line drivers
  • RLD row selection line drivers
  • the length of the column selection line CL is about twice as long as that in the above embodiment (FIG. 8).
  • Each of the column selection lines CL is connected to a column selection line driving unit (CLD) 140 (column selection line driving shown in FIG. 21) formed on the semiconductor substrate via a connection portion 111 provided near the center of the memory unit 130. Part (CLD) 140A, 140B).
  • CLD column selection line driving unit
  • the length of the row selection line RL is about twice as long as that in the above embodiment (FIG. 9).
  • Each row selection line RL is driven by a row selection line via one of connection portions 112A and 112B provided near two sides (left side and right side in FIG. 20) facing the X direction of the memory unit 130, respectively.
  • Unit (RLD) 150 row selection line drive units (RLD) 150A and 150B shown in FIG. 21).
  • the column selection line driving unit (CLD) 140A is arranged in a region above the connection unit 111 near the center of the memory unit 130.
  • the column selection line driving unit (CLD) 140B In the vicinity of the center of the unit 130, the unit 130 is disposed in a lower region.
  • the row selection line driver (RLD) 150A is disposed in a region near the connection unit 112A
  • the row selection line driver (RLD) 150B is disposed in a region near the connection unit 112B.
  • FIG. 22 shows a layout example of the column selection control line 163 and the row selection control line 166.
  • a plurality of column selection line predecoders 161 are arranged at the end in the X direction (left side in FIG. 22), and a plurality of row selection line predecoders 164 are arranged at the end in the Y direction (upper side in FIG. 22). is doing.
  • the column selection control line 163 extends in the X direction
  • the row selection control line 166 extends in the Y direction.
  • the column selection control line 163 is formed using, for example, the wiring layers LM2 and LM3. As shown in FIG. 22, the column selection control line 163 is formed on column selection line drivers (CLDs) 140A and 140B arranged near the center of the memory unit 130 to which the column selection control line 163 is connected. Is done. In the memory unit 130, in the region W21 where the region where the column selection control line 163 is formed and the region where the column selection line driving unit (CLD) 140A is formed, the column selection control line 163 includes the via VA and the like. To the column selection line driver (CLD) 140A.
  • CLDs column selection line drivers
  • the column selection control line 163 is connected to the via in the region W22 where the region where the column selection control line 163 is formed and the region where the column selection line driver (CLD) 140B is formed. It is connected to a column selection line driver (CLD) 140B via VA or the like. Further, when straddling the end of the memory unit 130, the column selection control line 163 passes through a place where the plurality of vias VA constituting the connection portions 112A and 112B (FIG. 21) are not present. Therefore, the column selection control line 163 is formed so as to be thin in the vicinity of the end of the memory unit 130.
  • the row selection control line 166 is formed using, for example, the wiring layers LM2 and LM3. As shown in FIG. 22, the row selection control line 166 is formed on the row selection line driving units (RLD) 150A and 150B of the memory unit 130 to which the row selection control line 166 is connected.
  • the row selection control line 166 connected to the row selection line predecoder 164 (n ⁇ 1) is connected to the row selection line driver (RLD) 150A through the via VA and the like in the region W23.
  • the row selection control line 166 connected to the row selection line predecoder 164 (n + 1) is connected to the row selection line driver (RLD) 150B via the via VA and the like in the region W24.
  • the row selection control line 166 passes through the memory unit 130 to which the row selection control line 166 is not connected, the row selection control line 166 passes through a place where the plurality of vias VA constituting the connection unit 111 (FIG. 21) are not present. Accordingly, the row selection control line 166 is formed to be thin in the memory unit 130 to which the row selection control line 166 is not connected.
  • the column selection control line 163 and the row selection control line 166 intersect in the region where the column selection line driving units (CLD) 140A and 140B are formed, and the region where the row selection line driving units (RLD) 150A and 150B are formed. Intersect at In the region where the column selection line driving units (CLD) 140A and 140B are formed, for example, the column selection control line 163 is changed from the wiring layers LM2 and LM3 to the wiring layer LM1 once by changing the layer forming the column selection control line 163. It is desirable to cross 163 and row selection control line 166.
  • the column selection control line is changed by temporarily changing the layer forming the row selection control line 166 from the wiring layers LM2 and LM3 to the wiring layer LM1. It is desirable to cross 163 and row selection control line 166.
  • the column selection line driving unit (CLD) 140 corresponds to a specific example of “first driving unit” in the present disclosure.
  • the row selection line driving unit (RLD) 150 corresponds to a specific example of “second driving unit” in the present disclosure.
  • the column selection line predecoder 161 corresponds to a specific example of “first generation unit” in the present disclosure.
  • the column selection control line 163 corresponds to a specific example of “first selection control line” in the present disclosure.
  • the row selection line predecoder 164 (for example, the row selection line predecoders 164 (n ⁇ 1) and 164 (n + 1)) corresponds to a specific example of “second generation unit” in the present disclosure.
  • the column selection control line 166 corresponds to a specific example of “second selection control line” in the present disclosure.
  • the column selection line driving unit (CLD) 40 and the row selection line driving unit (RLD) are formed on the semiconductor substrate below the memory region in which the memory cells MC are formed. It is not limited to this.
  • the memory unit array 220 according to this modification will be described in detail.
  • the memory unit array 220 includes a plurality of column selection line predecoders 261, a plurality of column selection control lines 263, a plurality of row selection line predecoders 264, a plurality of row selection control lines 266, and a plurality of memory units 230. have.
  • Each of the memory units 230 includes a column selection line driver (CLD) 240 (column selection line drivers (CLD) 240A, 240B) and a row selection line driver (RLD) 250 (row selection line driver (RLD) 250A. , 250B).
  • CLD column selection line driver
  • RLD row selection line driver
  • FIG. 23 shows an example of the column selection line CL in the memory unit array 220.
  • FIG. 24 shows an example of the row selection line RL in the memory unit array 220.
  • FIG. 25 shows an example of the layout arrangement of the column selection line drivers (CLD) 240A and 240B and the row selection line drivers (RLD) 250A and 250B in the memory unit 230.
  • CLD column selection line drivers
  • RLD row selection line drivers
  • each column selection line CL is formed across two memory units 230 adjacent to each other in the Y direction.
  • Each of the column selection lines CL is formed on the semiconductor substrate via one of connection portions 121A and 121B provided near two sides (an upper side and a lower side in FIG. 23) facing the Y direction of the memory unit 230.
  • connection portions 121A and 121B provided near two sides (an upper side and a lower side in FIG. 23) facing the Y direction of the memory unit 230.
  • CLD column selection line driver
  • CLD column selection line drivers
  • each row selection line RL is formed across two memory units 230 adjacent to each other in the X direction.
  • Each row selection line RL is driven by a row selection line via one of connecting portions 122A and 122B provided near two sides (left side and right side in FIG. 24) facing the X direction of the memory unit 230.
  • Unit (RLD) 250 row selection line driving units (RLD) 250A and 250B shown in FIG. 25).
  • the column selection line driving unit (CLD) 240A is arranged in a region near the connection unit 121A, and the column selection line driving unit (CLD) 240B is arranged in a region near the connection unit 121B. As shown in FIGS. 24 and 25, the column selection line driving units (CLD) 240A and 240B are arranged in the region where the row selection line RL is not formed. In other words, the column selection line driving units (CLD) 240A and 240B are arranged in an area other than the memory area in which the memory cells MC are formed.
  • the row selection line driver (RLD) 250A is disposed in a region near the connection unit 122A, and the row selection line driver (RLD) 250B is disposed in a region near the connection unit 122B. As shown in FIGS. 23 to 25, the row selection line driving units (RLD) 250A and 250B are arranged in the region where the column selection line CL and the row selection line RL are formed. In other words, the row selection line driving units (RLD) 250A and 250B are arranged in the memory region where the memory cells MC are formed.
  • FIG. 26 shows a layout example of the column selection control line 263 and the row selection control line 266.
  • a plurality of column selection line predecoders 261 are arranged at the end in the X direction (left side in FIG. 26) and a plurality of row selection line predecoders 264 are arranged at the end in the Y direction (upper side in FIG. 26). is doing.
  • the column selection control line 263 extends in the X direction
  • the row selection control line 266 extends in the Y direction.
  • the column selection control line 263 is formed using, for example, the wiring layers LM2 and LM3. As shown in FIG. 26, the column selection control line 263 is formed on the column selection line driving units (CLD) 240A and 240B of the memory unit 230 to which the column selection control line 263 is connected. Therefore, the region where the column selection control line 263 is formed overlaps the region where the column selection line driving units (CLD) 240A and 240B are formed in the regions W31 and W32 surrounded by the thick lines in FIG.
  • the column selection control line 263 connected to the column selection line predecoder 261 (m) is connected to the column selection line driver (CLD) 240A through the via VA and the like in the region W31.
  • the column selection control line 263 connected to the column selection line predecoder 261 (m + 1) is connected to the column selection line driver (CLD) 240B via the via VA and the like in the region W32.
  • the row selection control line 266 is formed using, for example, the wiring layers LM2 and LM3. As shown in FIG. 26, the row selection control line 266 is formed on the row selection line driving units (RLD) 250A and 250B of the memory unit 230 to which the row selection control line 266 is connected. Therefore, the region where the row selection control line 266 is formed overlaps the region where the row selection line driving units (RLD) 250A and 250B are formed in the regions W33 and W34 surrounded by the thick lines in FIG.
  • the row selection control line 266 connected to the row selection line predecoder 264 (n ⁇ 1) is connected to the row selection line driver (RLD) 250A through the via VA and the like in the region W33.
  • the row selection control line 266 connected to the row selection line predecoder 264 (n) is connected to the row selection line driver (RLD) 250B through the via VA and the like in the region W34.
  • the column selection control line 263 is temporarily changed from the wiring layers LM2 and LM3 to the wiring layer LM1 to change the column selection control line 263. It is desirable to cross H.263 and the row selection control line 266.
  • the column selection line driving unit (CLD) 240 corresponds to a specific example of “first driving unit” in the present disclosure.
  • the row selection line driving unit (RLD) 250 corresponds to a specific example of “second driving unit” in the present disclosure.
  • the column selection line predecoder 261 (for example, the column selection line predecoders 261 (m) and 261 (m + 1)) corresponds to a specific example of “first generation unit” in the present disclosure.
  • the column selection control line 263 corresponds to a specific example of “first selection control line” in the present disclosure.
  • the row selection line predecoder 264 (for example, the row selection line predecoder 264 (n ⁇ 1), 264 (n)) corresponds to a specific example of “second generation unit” in the present disclosure.
  • the column selection control line 266 corresponds to a specific example of “second selection control line” in the present disclosure.
  • the late failure information INF2 is stored in the nonvolatile memory 13.
  • the present invention is not limited to this.
  • the late failure information INF2 may be stored in the memory unit array 20.
  • the nonvolatile memory 13 can be omitted as in the memory system 1B shown in FIG.
  • the memory system 1B includes memory devices 90A and 90B.
  • the memory device 90A includes a microcontroller 94.
  • the microcontroller 94 controls the operations of the plurality of memory unit arrays 20 and the fuse memory 12.
  • two storage layers are formed.
  • One storage layer may be formed, and three or more storage layers may be formed.
  • a memory layer may be formed.
  • the row selection control line 26 is formed using the wiring layers LM2 and LM3.
  • the present invention is not limited to this.
  • the row selection control line 26 may be formed using only the wiring layer LM1. Good.
  • the column selection control line 23 and the row selection control line 26 are formed using the wiring layers LM2 and LM3.
  • the present invention is not limited to this.
  • the wiring layer LM4 (FIG. 10) may be used for wiring.
  • a gate electrode of a transistor may be used for wiring.
  • the three wiring layers LM1 to LM3 are provided under the selection wiring layer LRL1, but the present invention is not limited to this. For example, four or more wiring layers may be provided.
  • the column selection line driving unit (CLD) 40 selects one column selection line CL.
  • the present invention is not limited to this.
  • two or more column selection lines can be selected.
  • the line CL may be selected.
  • the row selection line driving unit (RLD) 50 selects one row selection line RL, but is not limited to this. For example, even if two or more row selection lines RL are selected. Good.
  • the number of selection lines RL is an example, and may be changed as appropriate.
  • a first selection line drive unit, and the first selection line drive unit and the second selection line drive unit are arranged in parallel in the first direction;
  • a third selection line driving unit that drives the plurality of third selection lines based on a second selection control signal, and the plurality of fourth selection lines that are driven based on the second selection control signal.
  • a third selection line driving unit, and the third selection line driving unit and the fourth selection line driving unit are provided in parallel with each other in the second direction.
  • the first selection control signal is generated based on a first address signal, and when the first address signal indicates a first address, a predetermined selection control signal is selected as the first selection signal.
  • the storage device according to (1) further including: a second generation unit that outputs.
  • the first generation unit includes a first register that stores the first address;
  • the storage device according to (2) wherein the second generation unit includes a second register that stores the second address.
  • a first selection control line extending in the second direction and transmitting the first selection control signal;
  • the plurality of first selection control lines are formed in a region where the first selection line driving unit is formed and a region where the second selection line driving unit is formed. Or the memory
  • the plurality of first selection control lines are formed in a region other than a region where the first selection line driving unit and the second selection line driving unit are formed. Storage device.
  • a third drive unit including a sixth selection line drive unit, wherein the fifth selection line drive unit and the sixth selection line drive unit are arranged in parallel in the first direction;
  • a seventh selection line driver for driving the plurality of seventh selection lines based on the second selection control signal; and a plurality of the eighth selection lines driven based on the second selection control signal.
  • the storage device according to any one of (2) to (7).
  • the third selection control signal is generated based on the first address signal, and when the first address signal indicates a third address, a predetermined selection control signal is transmitted to the third address signal.
  • the storage device further including a third generation unit that outputs the selection control signal.
  • a plurality of third memory cells each inserted between any of the plurality of fifth wirings and any of the plurality of sixth wirings;
  • a ninth selection line driver for driving the plurality of ninth selection lines based on the first selection control signal; and a plurality of the tenth selection lines driven based on the first selection control signal.
  • a fifth drive unit wherein the ninth selection line drive unit and the tenth selection line drive unit are arranged in parallel in the first direction;
  • An eleventh selection line driver that drives the plurality of eleventh selection lines based on a fourth selection control signal, and drives the plurality of twelfth selection lines based on the fourth selection control signal.
  • a sixth drive unit including a twelfth selection line drive unit, wherein the eleventh selection line drive unit and the twelfth selection line drive unit are arranged in parallel in the second direction.
  • the storage device according to any one of (2) to (9).
  • the fourth selection control signal is generated based on the second address signal, and when the second address signal indicates a fourth address, a predetermined selection control signal is set to the fourth address signal.

Abstract

本開示の記憶装置は、第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、複数の第１のメモリセルと、第１の選択制御信号に基づいて複数の第１の選択線を駆動する第１の選択線駆動部と、第１の選択制御信号に基づいて複数の第２の選択線を駆動する第２の選択線駆動部とを有し、第１および第２の選択線駆動部が第１の方向に並設された第１の駆動部と、第２の選択制御信号に基づいて複数の第３の選択線を駆動する第３の選択線駆動部と、第２の選択制御信号に基づいて複数の第４の選択線を駆動する第４の選択線駆動部とを有し、第３および第４の選択線駆動部が第２の方向に並設された第２の駆動部とを備える。

Description

記憶装置
　本開示は、データを記憶する記憶装置に関する。
　近年、例えばフラッシュメモリに比べてより高速にデータアクセスを行うことができる、抵抗変化型メモリを用いた不揮発性メモリデバイスが注目されている。このようなメモリデバイスには、正常に動作しないメモリセルを予備（スペア）のメモリセルに代替することにより、正常に動作しないメモリセルを回復（リペア）させる技術がある。例えば、特許文献１には、リダンダンシー領域を有する記憶装置が開示されている。
特開２０１４－１９９７０５号公報
　ところで、半導体回路では、レイアウトをしやすいことが望まれており、記憶装置においても、レイアウトをしやすくすることが期待されている。
　レイアウトをしやすくすることができる記憶装置を提供することが望ましい。
　本開示の一実施の形態における記憶装置は、複数の第１の配線と、複数の第２の配線と、複数の第１のメモリセルと、第１の駆動部と、第２の駆動部とを備えている。複数の第１の配線は、第１の領域に設けられ、第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含むものである。複数の第２の配線は、第１の領域に設けられ、第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含むものである。複数の第１のメモリセルは、それぞれが、複数の第１の配線のいずれかおよび複数の第２の配線のいずれかの間に挿設されたものである。第１の駆動部は、第１の選択制御信号に基づいて複数の第１の選択線を駆動する第１の選択線駆動部と、第１の選択制御信号に基づいて複数の第２の選択線を駆動する第２の選択線駆動部とを有し、第１の選択線駆動部と第２の選択線駆動部とが第１の方向に並設されたものである。第２の駆動部は、第２の選択制御信号に基づいて複数の第３の選択線を駆動する第３の選択線駆動部と、第２の選択制御信号に基づいて複数の第４の選択線を駆動する第４の選択線駆動部とを有し、第３の選択線駆動部と第４の選択線駆動部とが第２の方向に並設されたものである。
　本開示の一実施の形態における記憶装置では、第１の領域に、第１の方向に延伸する第１の配線が形成されるとともに、第２の方向に延伸する複数の第２の配線が形成される。第１の配線は、複数の第１の選択線および複数の第２の選択線を含んでおり、第２の配線は、複数の第３の選択線および複数の第４の選択線を含んでいる。複数の第１のメモリセルは、それぞれが、複数の第１の配線のいずれかおよび複数の第２の配線のいずれかの間に挿設される。複数の第１の選択線は、第１の選択制御信号に基づいて第１の選択線駆動部により駆動され、複数の第２の選択線は、第１の選択制御信号に基づいて第２の選択線駆動部により駆動される。これらの第１の選択線駆動部および第２の選択線駆動部は、第１の方向に並設されている。複数の第３の選択線は、第２の選択制御信号に基づいて第３の選択線駆動部により駆動され、複数の第４の選択線は、第２の選択制御信号に基づいて第４の選択線駆動部により駆動される。これらの第３の選択線駆動部および第４の選択線駆動部は、第２の方向に並設されている。
　本開示の一実施の形態における記憶装置によれば、第１の選択制御信号に基づいて複数の第１の選択線を駆動する第１の選択線駆動部と、第１の選択制御信号に基づいて複数の第２の選択線を駆動する第２の選択線駆動部とを、第１の方向に並設するとともに、第２の選択制御信号に基づいて複数の第３の選択線を駆動する第３の選択線駆動部と、第２の選択制御信号に基づいて複数の第４の選択線を駆動する第４の選択線駆動部とを、第２の方向に並設したので、レイアウトをしやすくすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係るメモリシステムの一構成例を表すブロック図である。 メモリユニットアレイの一構成例を表す構成図である。 図２に示した列選択線プリデコーダのアドレスレジスタの一構成例を表す説明図である。 図２に示した行選択線プリデコーダのアドレスレジスタの一構成例を表す説明図である。 図２に示したメモリユニットの一構成例を表す斜視図である。 図５に示したメモリセルの一構成例を表す回路図である。 図５に示した記憶素子の一特性例を表す特性図である。 図５に示した列選択線の一構成例を表す説明図である。 図５に示した行選択線の一構成例を表す説明図である。 図２に示したメモリユニットアレイの一構成例を表す断面図である。 図２に示したメモリユニットの一構成例を表す斜視図である。 図１１に示した列選択線駆動部および行選択線駆動部のレイアウト配置の一例を表す説明図である。 図１２に示した列選択線駆動部および行選択線駆動部と列選択線および行選択線との接続の一例を表す説明図である。 図１１に示した列選択線駆動部の一構成例を表すブロック図である。 図１４に示した５ビットデコーダの一構成例を表す回路図である。 図１１に示した行選択線駆動部の一構成例を表すブロック図である。 列選択制御線および行選択制御線のレイアウト配置の一例を表す説明図である。 変形例に係る列選択制御線および行選択制御線のレイアウト配置の一例を表す説明図である。 他の変形例に係る列選択線の一構成例を表す説明図である。 他の変形例に係る行選択線の一構成例を表す説明図である。 他の変形例に係る列選択線駆動部および行選択線駆動部のレイアウト配置の一例を表す説明図である。 他の変形例に係る列選択制御線および行選択制御線のレイアウト配置の一例を表す説明図である。 他の変形例に係る列選択線の一構成例を表す説明図である。 他の変形例に係る行選択線の一構成例を表す説明図である。 他の変形例に係る列選択線駆動部および行選択線駆動部のレイアウト配置の一例を表す説明図である。 他の変形例に係る列選択制御線および行選択制御線のレイアウト配置の一例を表す説明図である。 他の変形例に係るメモリシステムの一構成例を表すブロック図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。
［構成例］
　図１は、一実施の形態に係る記憶装置（メモリユニットアレイ２０）を含むメモリシステム１の一構成例を表すものである。メモリシステム１は、メモリ装置１０Ａ，１０Ｂと、メモリコントローラ９とを備えている。なお、この例では２つのメモリ装置１０Ａ，１０Ｂを設けたが、これに限定されるものではなく、例えば、１つのメモリ装置を設けてもよいし、３つ以上のメモリ装置を設けてもよい。
　メモリ装置１０Ａ，１０Ｂのそれぞれは、データを記憶するものであり、例えば、半導体メモリダイとして構成されるものである。メモリ装置１０Ａ，１０Ｂのそれぞれは、複数のメモリユニットアレイ２０と、電圧生成部１１と、フューズメモリ１２と、不揮発性メモリ１３と、マイクロコントローラ１４と、インタフェース１５とを有している。
　メモリユニットアレイ２０は、抵抗変化型の記憶素子を用いてデータを記憶する、不揮発性の記憶装置である。メモリユニットアレイ２０のそれぞれでは、後述するように、複数のメモリユニット３０が配列している。電圧生成部１１は、メモリユニットアレイ２０において用いられる複数の選択電圧Ｖsel、および非選択電圧Ｖinhを生成するものである。
　フューズメモリ１２は、各メモリユニットアレイ２０についての初期不良情報ＩＮＦ１を記憶するものである。初期不良情報ＩＮＦ１は、製造時に生じたメモリセルＭＣの不良についての情報であり、正常に動作しないメモリセルＭＣの行アドレスおよび列アドレスについての情報を含んでいる。この初期不良情報ＩＮＦ１は、例えば、メモリ装置１０Ａ，１０Ｂを出荷する際の出荷前試験において、例えば図示しないメモリテスタにより書き込まれ、あるいは、メモリシステム１を出荷する際の出荷前試験において、例えばメモリコントローラ９により書き込まれるようになっている。
　不揮発性メモリ１３は、各メモリユニットアレイ２０における後発不良情報ＩＮＦ２を記憶するものであり、例えばフラッシュメモリなどを用いて構成される。後発不良情報ＩＮＦ２は、ユーザが使用を開始した後に生じたメモリセルＭＣの不良についての情報であり、正常に動作しないメモリセルＭＣの行アドレスおよび列アドレスについての情報を含んでいる。この後発不良情報ＩＮＦ２は、例えば、メモリコントローラ９により書き込まれるようになっている。
　マイクロコントローラ１４は、複数のメモリユニットアレイ２０、フューズメモリ１２、および不揮発性メモリ１３の動作を制御するものである。マイクロコントローラ１４は、例えば、メモリユニットアレイ２０に、書込モードや読出モードなどの動作モードを指示するためのモード信号ＭＤを供給する。そして、マイクロコントローラ１４は、書込モードでは、メモリユニットアレイ２０に対してアドレス信号ＡＤＲおよびデータ信号ＤＴを供給する。また、マイクロコントローラ１４は、読出モードでは、メモリユニットアレイ２０に対してアドレス信号ＡＤＲを供給するとともに、メモリユニットアレイ２０から供給されたデータ信号ＤＴを受け取るようになっている。
　インタフェース１５は、メモリコントローラ９と通信を行うものである。
　メモリコントローラ９は、メモリ装置１０Ａ，１０Ｂの動作を制御するとともに、ホスト（図示せず）からの要求に応じて、メモリ装置１０Ａ，１０Ｂに対して、データの書込動作またはデータの読出動作を指示するものである。メモリコントローラ９は、ＥＣＣ（Error Check and Correct）機能を有しており、書込データや読出データにおけるエラーの検出および訂正を行うことにより、メモリシステム１に記憶するデータの信頼性を高めるようになっている。
　また、メモリコントローラ９は、このＥＣＣ機能において訂正を行った回数（訂正回数）を例えばメモリセルＭＣ単位で監視し、あるメモリセルＭＣにおける訂正回数が所定の回数を超えた場合には、そのメモリセルＭＣに対してデータの書込試験および読出試験を行う。そして、メモリコントローラ９は、そのメモリセルＭＣに対して正常にデータの書き込みおよび読み出しを行うことができない場合には、そのメモリセルＭＣの行アドレスおよび列アドレスについての情報を、後発不良情報ＩＮＦ２として、不揮発性メモリ１３に記憶させるようになっている。
　また、メモリコントローラ９は、例えばメモリシステム１の起動時に、フューズメモリ１２に記憶された初期不良情報ＩＮＦ１および不揮発性メモリ１３に記憶された後発不良情報ＩＮＦ２を読み出し、これらの初期不良情報ＩＮＦ１および後発不良情報ＩＮＦ２に基づいて、代替されるべき列アドレスＡＤＲＣＬについての情報を含む列アドレス代替情報ＩＮＦＣＬ、および代替されるべき行アドレスＡＤＲＲＬについての情報を含む行アドレス代替情報ＩＮＦＲＬを生成する機能をも有している。そして、メモリコントローラ９は、メモリユニットアレイ２０内のアドレスレジスタ２２（後述）に列アドレス代替情報ＩＮＦＣＬを記憶させるとともに、メモリユニットアレイ２０内のアドレスレジスタ２５（後述）に行アドレス代替情報ＩＮＦＲＬを記憶させる。これにより、メモリシステム１は、後述するように、この列アドレス代替情報ＩＮＦＣＬおよび行アドレス代替情報ＩＮＦＲＬを用いることにより、正常に動作しないメモリセルＭＣを回復（リペア）させるようになっている。
　図２は、メモリユニットアレイ２０の一構成例を表すものである。メモリユニットアレイ２０は、複数の列選択線プリデコーダ２１と、複数の行選択線プリデコーダ２４と、複数のメモリユニット３０とを有している。
　この例では、メモリユニット３０は、Ｘ方向に１６個配置され、Ｙ方向に１６個配置されている。すなわち、この例では、メモリユニットアレイ２０は、２５６個（＝１６×１６）のメモリユニット３０を有している。この例では、メモリユニット３０は、Ｙ方向において互い違いに配置されている。これに伴い、列選択線プリデコーダ２１は、Ｘ方向に３２個並設され、行選択線プリデコーダ２４はＹ方向に１６個並設されている。
　列選択線プリデコーダ２１のそれぞれは、マイクロコントローラ１４から供給されたアドレス信号ＡＤＲに含まれる列アドレスＡＤＲＣＬ、およびモード信号ＭＤに含まれるイネーブル信号ＥＮＢに基づいて、選択制御信号ＳＥＬＣＬを生成するものである。列アドレスＡＤＲＣＬは、この例では、８ビットのアドレス情報である。イネーブル信号ＥＮＢは、書込動作または読出動作を行う場合には“１”になり、それ以外の場合には“０”になる信号である。複数の列選択線プリデコーダ２１には、互いに同じ列アドレスＡＤＲＣＬおよびイネーブル信号ＥＮＢが供給される。そして、列選択線プリデコーダ２１のそれぞれは、生成した選択制御信号ＳＥＬＣＬを、Ｙ方向に延伸する列選択制御線２３を介して、その列選択制御線２３に接続された複数（この例では８個）のメモリユニット３０の列選択線駆動部（ＣＬＤ）４０（後述）に供給するようになっている。
　列選択線プリデコーダ２１のそれぞれは、アドレスレジスタ２２を有している。アドレスレジスタ２２は、メモリコントローラ９から供給された列アドレス代替情報ＩＮＦＣＬを記憶するものである。列選択線プリデコーダ２１に記憶された列アドレス代替情報ＩＮＦＣＬは、列選択線プリデコーダ２１ごとに個別に設定されるものである。よって、列選択線プリデコーダ２１のそれぞれに記憶された列アドレス代替情報ＩＮＦＣＬは、通常は、互いに異なっている。
　図３は、アドレスレジスタ２２の一構成例を表すものである。アドレスレジスタ２２は、この例では、４つのレジスタ２２Ａ（レジスタ２２Ａ（１）～２２Ａ（４））を含んでいる。レジスタ２２Ａのそれぞれは、９ビットのレジスタであり、１ビットのリペアフラグＦＬＧおよび８ビットの列アドレスＡＤＲＣＬを記憶することができるようになっている。リペアフラグＦＬＧは、行選択線プリデコーダ２４が、供給された列アドレスＡＤＲＣＬとレジスタ２２Ａに記憶された列アドレスＡＤＲＣＬとを比較するかどうかを示すフラグである。この４つのレジスタ２２Ａは、後述する予備（スペア）の４本の列選択線ＣＬにそれぞれ対応づけられている。
　これにより、列選択線プリデコーダ２１のそれぞれは、イネーブル信号ＥＮＢが“１”である場合には、４つのレジスタ２２ＡのリペアフラグＦＬＧを確認する。そして、４つのレジスタ２２ＡのリペアフラグＦＬＧがすべて“０”である場合には、列選択線プリデコーダ２１は、メモリユニット３０が、複数（この例では２５６本）の列選択線ＣＬ（後述）のうちの供給された列アドレスＡＤＲＣＬに対応する列選択線ＣＬを選択するように、選択制御信号ＳＥＬＣＬを生成する。また、４つのレジスタ２２ＡのリペアフラグＦＬＧのうちの少なくとも１つが“１”である場合には、列選択線プリデコーダ２１は、供給された列アドレスＡＤＲＣＬと、リペアフラグＦＬＧが“１”に設定されたレジスタ２２Ａに記憶された列アドレスＡＤＲＣＬとを比較する。そして、これらの列アドレスＡＤＲＣＬが一致しなかった場合には、列選択線プリデコーダ２１は、メモリユニット３０が、複数の列選択線ＣＬのうちの供給された列アドレスＡＤＲＣＬに対応する列選択線ＣＬを選択するように、選択制御信号ＳＥＬＣＬを生成する。また、これらの列アドレスＡＤＲＣＬが互いに一致した場合には、列選択線プリデコーダ２１は、メモリユニット３０がそのレジスタ２２Ａに対応づけられた予備の列選択線ＣＬを選択するように、選択制御信号ＳＥＬＣＬを生成する。言い換えれば、供給された列アドレスＡＤＲＣＬに係る列選択線ＣＬが、予備の列選択線ＣＬに代替される。また、列選択線プリデコーダ２１のそれぞれは、イネーブル信号ＥＮＢが“０”である場合には、メモリユニット３０が、複数の列選択線ＣＬのすべてを非選択にするように、選択制御信号ＳＥＬＣＬを生成するようになっている。
　行選択線プリデコーダ２４のそれぞれは、マイクロコントローラ１４から供給されたアドレス信号ＡＤＲに含まれる行アドレスＡＤＲＲＬ、およびモード信号ＭＤに含まれるイネーブル信号ＥＮＢに基づいて、選択制御信号ＳＥＬＲＬを生成するものである。行アドレスＡＤＲＲＬは、この例では、１０ビットのアドレス情報である。複数の行選択線プリデコーダ２４には、互いに同じ行アドレスＡＤＲＲＬおよびイネーブル信号ＥＮＢが供給される。そして、行選択線プリデコーダ２４のそれぞれは、生成した選択制御信号ＳＥＬＲＬを、Ｘ方向に延伸する行選択制御線２６を介して、その行選択制御線２６に接続された複数（この例では１６個）のメモリユニット３０の行選択線駆動部（ＲＬＤ）５０（後述）に供給するようになっている。
　行選択線プリデコーダ２４のそれぞれは、アドレスレジスタ２５を有している。アドレスレジスタ２５は、メモリコントローラ９から供給された行アドレス代替情報ＩＮＦＲＬを記憶するものである。行選択線プリデコーダ２４に記憶された行アドレス代替情報ＩＮＦＲＬは、行選択線プリデコーダ２４ごとに個別に設定されるものである。よって、行選択線プリデコーダ２４のそれぞれに記憶された行アドレス代替情報ＩＮＦＲＬは、通常は、互いに異なっている。
　図４は、アドレスレジスタ２５の一構成例を表すものである。アドレスレジスタ２５は、この例では、１６個のレジスタ２５Ａ（レジスタ２５Ａ（１）～２５Ａ（１６））を含んでいる。レジスタ２５Ａのそれぞれは、１１ビットのレジスタであり、１ビットのリペアフラグＦＬＧおよび１０ビットの行アドレスＡＤＲＲＬを記憶することができるようになっている。この１６個のレジスタは、後述する予備（スペア）の１６本の行選択線ＲＬにそれぞれ対応づけられている。
　これにより、行選択線プリデコーダ２４のそれぞれは、イネーブル信号ＥＮＢが“１”である場合には、１６個のレジスタ２５ＡのリペアフラグＦＬＧを確認する。そして、１６個のレジスタ２５ＡのリペアフラグＦＬＧがすべて“０”である場合には、行選択線プリデコーダ２４は、メモリユニット３０が、複数（この例では１０２４本）の行選択線ＲＬ（後述）のうちの供給された行アドレスＡＤＲＲＬに対応する行選択線ＲＬを選択するように、選択制御信号ＳＥＬＲＬを生成する。また、１６個のレジスタ２５ＡのリペアフラグＦＬＧのうちの少なくとも１つが“１”である場合には、行選択線プリデコーダ２４は、供給された行アドレスＡＤＲＲＬと、リペアフラグＦＬＧが“１”に設定されたレジスタ２５Ａに記憶された行アドレスＡＤＲＲＬとを比較する。そして、これらの行アドレスＡＤＲＲＬが一致しなかった場合には、行選択線プリデコーダ２４は、メモリユニット３０が、複数の行選択線ＲＬのうちの供給された行アドレスＡＤＲＲＬに対応する行選択線ＲＬを選択するように、選択制御信号ＳＥＬＲＬを生成する。また、これらの行アドレスＡＤＲＲＬが互いに一致した場合には、行選択線プリデコーダ２４は、メモリユニット３０がそのレジスタ２５Ａに対応づけられた予備の行選択線ＲＬを選択するように、選択制御信号ＳＥＬＲＬを生成する。言い換えれば、供給された行アドレスＡＤＲＲＬに係る行選択線ＲＬが、予備の行選択線ＲＬに代替される。また、行選択線プリデコーダ２４のそれぞれは、イネーブル信号ＥＮＢが“０”である場合には、メモリユニット３０が、複数の行選択線ＲＬのすべてを非選択にするように、選択制御信号ＳＥＬＲＬを生成するようになっている。
　この構成により、複数の列選択線プリデコーダ２１は、供給された列アドレスＡＤＲＣＬに基づいて、それぞれ選択制御信号ＳＥＬＣＬを生成し、複数の行選択線プリデコーダ２４は、供給された行アドレスＡＤＲＲＬに基づいて、それぞれ選択制御信号ＳＥＬＲＬを生成する。これにより、複数（この例では２５６個）のメモリユニット３０のそれぞれでは、列選択線ＣＬ（後述）および行選択線ＲＬ（後述）が選択される。その結果、メモリユニットアレイ２０では、後述するように、２５６個のメモリセルＭＣに対して書込動作および読出動作を行うことができる。すなわち、メモリユニットアレイ２０は、２５６ビットのアクセス単位を有する記憶装置として機能するようになっている。
　メモリユニット３０のそれぞれ（図２）は、列選択線プリデコーダ２１から列選択制御線２３を介して供給された選択制御信号ＳＥＬＣＬ、行選択線プリデコーダ２４から行選択制御線２６を介して供給された選択制御信号ＳＥＬＲＬ、マイクロコントローラ１４から供給されたデータ信号ＤＴおよびモード信号ＭＤに基づいて、データの書込動作および読出動作を行うものである。
　図５は、メモリユニット３０の一構成例を表すものである。メモリユニット３０は、いわゆるクロスポイント型のメモリユニットである。メモリユニット３０は、複数の行選択線ＲＬ（行選択線ＲＬ１，ＲＬ２）と、複数の列選択線ＣＬと、複数のメモリセルＭＣとを有している。
　複数の行選択線ＲＬ１は、半導体基板の基板面Ｓに平行なＸＹ面内において、Ｘ方向に延伸するように形成される。複数の列選択線ＣＬは、このＸＹ面内において、Ｙ方向に延伸するように形成される。複数の行選択線ＲＬ２は、このＸＹ面内において、Ｘ方向に延伸するように形成される。複数の列選択線ＣＬは、複数の行選択線ＲＬ１が形成された層の上の層に形成され、複数の行選択線ＲＬ２は、複数の列選択線ＣＬが形成された層の上の層に形成される。このように、メモリユニット３０では、行選択線ＲＬが形成された層と、列選択線ＣＬが形成された層とが、交互に配置される。
　複数の行選択線ＲＬ１が形成された層と複数の列選択線ＣＬが形成された層との間の記憶層には、複数のメモリセルＭＣ（メモリセルＭＣ１）が形成されている。同様に、複数の列選択線ＣＬが形成された層と複数の行選択線ＲＬ２が形成された記憶層との間の層には、複数のメモリセルＭＣ（メモリセルＭＣ２）が形成されている。
　図６は、メモリセルＭＣの一構成例を表すものである。メモリセルＭＣは、記憶素子ＶＲと、選択素子ＳＥと、端子ＴＵ，ＴＬとを有している。
　記憶素子ＶＲは、抵抗変化型の記憶素子であり、両端間に印加される電圧の電圧差の極性に応じて、可逆的に抵抗状態ＲＳが変化するものである。言い換えれば、記憶素子ＶＲは、両端間に流れる電流の方向に応じて、可逆的に抵抗状態ＲＳが変化するようになっている。記憶素子ＶＲは、例えば、イオン源層および抵抗変化層が積層されたものを用いることができる。記憶素子ＶＲの一端は、メモリセルＭＣの端子ＴＵに接続され、他端は選択素子ＳＥの一端に接続される。
　図７は、記憶素子ＶＲの抵抗値の分布を模式的に表すものである。記憶素子ＶＲは、識別可能な２つの抵抗状態ＲＳ（高抵抗状態ＨＲＳおよび低抵抗状態ＬＲＳ）を取り得る。この例では、高抵抗状態ＨＲＳは、データ“０”に対応づけられ、低抵抗状態ＬＲＳは、例えば、データ“１”に対応づけられている。すなわち、記憶素子ＶＲは、１ビットのデータを記憶する記憶素子として機能する。例えば、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳへ変化させることを“セット”と呼び、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳへ変化させることを“リセット”と呼ぶ。
　選択素子ＳＥ（図６）は、双方向ダイオード特性を有するものである。具体的には、選択素子ＳＥは、両端間に印加される電圧の電圧差の絶対値が所定の電圧差よりも大きい場合に導通状態（オン状態）になり、電圧差の絶対値が所定の電圧差よりも小さい場合に非導通状態（オフ状態）になるものである。選択素子ＳＥの一端は記憶素子ＶＲの他端に接続され、他端はメモリセルＭＣのＴＬ端子に接続される。
　端子ＴＵは、そのメモリセルＭＣが形成された記憶層の上の選択線に接続される端子であり、端子ＴＬは、そのメモリセルＭＣが形成された記憶層の下の選択線に接続される端子である。具体的には、図５に示したように、メモリセルＭＣ１では、端子ＴＵは、複数の列選択線ＣＬのいずれかに接続され、端子ＴＬは、複数の行選択線ＲＬ１のいずれかに接続される。同様に、メモリセルＭＣ２では、端子ＴＵは、複数の行選択線ＲＬ２のいずれかに接続され、端子ＴＬは、複数の列選択線ＣＬのいずれかに接続される。これにより、メモリセルＭＣでは、図５に示したように、どちらの記憶層に形成されるかに関わらず、記憶素子ＶＲが選択素子ＳＥの上層に形成されるようになっている。
　メモリセルＭＣをセットする場合には、端子ＴＵに例えば６Ｖの選択電圧を印加するとともに、端子ＴＬに例えば０Ｖの選択電圧を印加する。これにより、選択素子ＳＥがオン状態になり、端子ＴＵから端子ＴＬに向かってセット電流Ｉsetが流れ、記憶素子ＶＲがセットされる。メモリセルＭＣをリセットする場合には、端子ＴＬに例えば６Ｖの選択電圧を印加するとともに、端子ＴＵに例えば０Ｖの選択電圧を印加する。これにより、選択素子ＳＥがオン状態になり、端子ＴＬから端子ＴＵに向かってリセット電流Ｉrstが流れ、記憶素子ＶＲがリセットされる。また、メモリセルＭＣに対して読出動作を行う場合には、端子ＴＵに例えば５Ｖの選択電圧を印加するとともに、端子ＴＬに例えば１Ｖの選択電圧を印加する。これにより、端子ＴＵから端子ＴＬに向かってセンス電流Ｉsnsが流れる。そして、センスアンプ３４（後述）が、このメモリセルＭＣにおいて発生する電圧を検出することにより、記憶素子ＶＲの抵抗状態ＲＳを判別するようになっている。
　図８は、メモリユニットアレイ２０における列選択線ＣＬの一例を表すものである。列選択線ＣＬのそれぞれは、Ｙ方向に互いに隣り合う２つのメモリユニット３０にわたって形成されている。列選択線ＣＬのそれぞれは、メモリユニット３０のＹ方向に対向する２つの辺（図８における上辺および下辺）の近くにそれぞれ設けられた接続部１０１Ａ，１０１Ｂの一方を介して、半導体基板に形成された列選択線駆動部（ＣＬＤ）４０（後述）に接続される。メモリユニット３０において、Ｘ方向に隣り合う列選択線ＣＬは、接続部１０１Ａ，１０１Ｂのうちの互いに異なる接続部を介して列選択線駆動部（ＣＬＤ）４０（後述）に接続される。この例では、Ｙ方向においてメモリユニット３０が互い違いに配置されているため、メモリユニット３０の中央付近には、列選択線ＣＬは形成されない。すなわち、あるメモリユニット３０のＸ方向における中央は、Ｙ方向において隣り合うメモリユニット３０の境界に対応するため、メモリユニット３０の中央付近には、列選択線ＣＬは形成されないようになっている。
　１つのメモリユニット３０には、例えば１０４０本の列選択線ＣＬが配置される。この１０４０本の列選択線ＣＬは、通常動作において使用する１０２４本の列選択線ＣＬと、予備（スペア）の１６本の列選択線ＣＬを含んでいる。この場合には、接続部１０１Ａに接続された列選択線ＣＬの本数は、２６０本（＝２５６＋４）であり、同様に、接続部１０１Ｂに接続された列選択線ＣＬの本数は、２６０本（＝２５６＋４）である。
　図９は、メモリユニットアレイ２０における行選択線ＲＬ１の一例を表すものである。なお、行選択線ＲＬ２についても同様である。行選択線ＲＬ１のそれぞれは、各メモリユニット３０内に形成されている。行選択線ＲＬのそれぞれは、メモリユニット３０のＸ方向に対向する２つの辺（図９における左辺および右辺）の近くにそれぞれ設けられた接続部１０２Ａ，１０２Ｂの一方を介して、半導体基板に形成された行選択線駆動部（ＲＬＤ）５０（後述）に接続される。メモリユニット３０において、Ｙ方向に隣り合う行選択線ＲＬ１は、接続部１０２Ａ，１０２Ｂのうちの互いに異なる接続部を介して行選択線駆動部（ＲＬＤ）５０（後述）に接続される。
　１つのメモリユニット３０には、例えば、１０４０本の行選択線ＲＬ１および１０４０本の行選択線ＲＬ２が配置される。１０４０本の行選択線ＲＬ１は、通常動作において使用する１０２４本の行選択線ＲＬ１と、予備（スペア）の１６本の行選択線ＲＬ１を含んでいる。同様に、１０４０本の行選択線ＲＬ２は、通常動作において使用する１０２４本の行選択線ＲＬ２と、予備（スペア）の１６本の行選択線ＲＬ２を含んでいる。この場合には、接続部１０２Ａに接続された行選択線ＲＬ（行選択線ＲＬ１，ＲＬ２）の本数は、１０４０本（＝１０２４＋１６）であり、同様に、接続部１０２Ａに接続された行選択線ＲＬの本数は、１０４０本（＝１０２４＋１６）である。
　図１０は、メモリユニットアレイ２０の断面構成を模式的に表すものである。メモリユニットアレイ２０は、３つの選択配線層ＬＲＬ１，ＬＣＬ，ＬＲＬ２と、４つの配線層ＬＭ１～ＬＭ４とを有している。選択配線層ＬＲＬ１は、行選択線ＲＬ１が形成される配線層であり、選択配線層ＬＣＬは、列選択線ＣＬが形成される配線層であり、選択配線層ＬＲＬ２は、行選択線ＲＬ２が形成される配線層である。４つの配線層ＬＭ１～ＬＭ４は、メタル配線層であり、配線層ＬＭ１は、主に、回路内におけるローカル配線に用いられ、配線層ＬＭ２，ＬＭ３は、主に、回路間の配線に用いられる。また、配線層ＬＭ４は、例えば、列選択線ＣＬおよび行選択線ＲＬ２を半導体基板に形成された回路に接続する場合や、半導体メモリダイの外部と接続する場合に用いられる。これらの層は、半導体基板の上に、配線層ＬＭ１、配線層ＬＭ２、配線層ＬＭ３、選択配線層ＬＲＬ１、選択配線層ＬＣＬ、選択配線層ＬＲＬ２、配線層ＬＭ４の順に、それぞれ絶縁層を挟んで形成される。
　列選択線ＣＬと半導体基板とを接続する接続部１０１Ａ，１０１Ｂは、半導体基板に形成されたトランジスタＴＲと配線層ＬＭ１におけるメタル配線とを接続するコンタクトＣＴと、配線層ＬＭ１におけるメタル配線と配線層ＬＭ４におけるメタル配線とを接続する複数のビアＶＡと、配線層ＬＭ４におけるメタル配線と列選択線ＣＬとを接続するビアＶＡを含んで構成される。
　行選択線ＲＬ１と半導体基板とを接続する接続部１０２Ａ，１０２Ｂは、半導体基板に形成されたトランジスタＴＲと配線層ＬＭ１におけるメタル配線とを接続するコンタクトＣＴと、配線層ＬＭ１におけるメタル配線と行選択線ＲＬ１とを接続する複数のビアＶＡを含んで構成される。
　なお、図示していないが、行選択線ＲＬ２と半導体基板とを接続する接続部１０２Ａ，１０２Ｂは、接続部１０１Ａ，１０１Ｂと同様に、半導体基板に形成されたトランジスタＴＲと配線層ＬＭ１におけるメタル配線とを接続するコンタクトＣＴと、配線層ＬＭ１におけるメタル配線と配線層ＬＭ４におけるメタル配線とを接続する複数のビアＶＡと、配線層ＬＭ４におけるメタル配線と行選択線ＲＬ２とを接続するビアＶＡを含んで構成される。
　次に、メモリユニット３０内の、半導体基板に形成される回路について詳細に説明する。
　図１１は、メモリユニット３０の一構成例を表すものである。メモリユニット３０は、読み書き回路３１と、列選択線駆動部（ＣＬＤ；ＣＬ　Ｄｒｉｖｅｒ）４０と、行選択線駆動部（ＲＬＤ；ＲＬ　Ｄｒｉｖｅｒ）５０とを有している。
　読み書き回路３１は、メモリユニット３０におけるデータの書込動作および読出動作を制御するものである。読み書き回路３１は、電圧選択部３２と、電流制限部３３と、センスアンプ３４と、プログラムラッチ３５とを有している。電圧選択部３２は、モード信号ＭＤ、データ信号ＤＴ、およびプログラムラッチ３５に記憶された情報に基づいて、電圧生成部１１から供給された複数の選択電圧Ｖselのうちの他の１つを選択し、選択された選択電圧Ｖselを、選択電圧ＶＣＬとして、列選択線駆動部（ＣＬＤ）４０により選択された列選択線ＣＬに供給するとともに、電圧生成部１１から供給された複数の選択電圧Ｖselのうちの他の１つを選択し、選択された選択電圧Ｖselを、選択電圧ＶＲＬとして、行選択線駆動部（ＲＬＤ）５０により選択された行選択線ＲＬに供給するものである。電流制限部３３は、モード信号ＭＤに基づいて、選択された列選択線ＣＬおよび選択された行選択線ＲＬに接続された、選択されたメモリセルＭＣに流れる電流の電流値を制限するものである。センスアンプ３４は、選択された列選択線ＣＬまたは選択された行選択線ＲＬの電圧に基づいて、選択されたメモリセルＭＣの抵抗状態ＲＳを判定するものである。プログラムラッチ３５は、各種設定情報を記憶するものである。
　列選択線駆動部（ＣＬＤ）４０は、書込動作および読出動作において、選択制御信号ＳＥＬＣＬに基づいて、複数の列選択線ＣＬのうちの１つに対して、読み書き回路３１から供給された選択電圧ＶＣＬを供給するとともに、残りの列選択線ＣＬに対して、非選択電圧Ｖinhを供給するものである。選択制御信号ＳＥＬＣＬは、論理信号であり、制御信号ＳＥＬＣＡ３［４：０］，ＳＥＬＣＡ３Ｂ［４：０］と、制御信号ＳＥＬＣＢ３［４：０］，ＳＥＬＣＢ３Ｂ［４：０］と、制御信号ＳＥＬＣ２［７：０］，ＳＥＬＣ２Ｂ［７：０］と、制御信号ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］とを含んでいる。制御信号ＳＥＬＣＡ３Ｂ［４：０］は、制御信号ＳＥＬＣＡ３［４：０］の反転信号であり、制御信号ＳＥＬＣＢ３Ｂ［４：０］は、制御信号ＳＥＬＣＢ３［４：０］の反転信号であり、制御信号ＳＥＬＣ２Ｂ［７：０］は、制御信号ＳＥＬＣ２［７：０］の反転信号であり、制御信号ＳＥＬＣ１Ｂ［７：０］は、制御信号ＳＥＬＣ１［７：０］の反転信号である。
　列選択線駆動部（ＣＬＤ）４０は、列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂを有している。列選択線駆動部（ＣＬＤ）４０Ａは、制御信号ＳＥＬＣＡ３［４：０］，ＳＥＬＣＡ３Ｂ［４：０］と、制御信号ＳＥＬＣ２［７：０］，ＳＥＬＣ２Ｂ［７：０］と、制御信号ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］とに基づいて、接続部１０１Ａに接続された２６０本（＝２５６＋４）の列選択線ＣＬに対して電圧を供給するものである。列選択線駆動部（ＣＬＤ）４０Ｂは、制御信号ＳＥＬＣＢ３［４：０］，ＳＥＬＣＢ３Ｂ［４：０］と、制御信号ＳＥＬＣ２［７：０］，ＳＥＬＣ２Ｂ［７：０］と、制御信号ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］とに基づいて、接続部１０１Ｂに接続された２６０本（＝２５６＋４）の列選択線ＣＬに対して電圧を供給するものである。
　行選択線駆動部（ＲＬＤ）５０は、書込動作および読出動作において、選択制御信号ＳＥＬＲＬに基づいて、複数の行選択線ＲＬのうちの１つに対して、読み書き回路３１から供給された選択電圧ＶＲＬを供給するとともに、残りの行選択線ＲＬに対して、非選択電圧Ｖinhを供給するものである。選択制御信号ＳＥＬＲＬは、論理信号であり、制御信号ＳＥＬＲＡ３［８：０］，ＳＥＬＲＡ３Ｂ［８：０］と、制御信号ＳＥＬＲＢ３［８：０］，ＳＥＬＲＢ３Ｂ［８：０］と、制御信号ＳＥＬＲ２［７：０］，ＳＥＬＲ２Ｂ［７：０］と、制御信号ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］とを含んでいる。制御信号ＳＥＬＲＡ３Ｂ［８：０］は、制御信号ＳＥＬＲＡ３［８：０］の反転信号であり、制御信号ＳＥＬＲＢ３Ｂ［８：０］は、制御信号ＳＥＬＲＢ３［８：０］の反転信号であり、制御信号ＳＥＬＲ２Ｂ［７：０］は、制御信号ＳＥＬＲ２［７：０］の反転信号であり、制御信号ＳＥＬＲ１Ｂ［１５：０］は、制御信号ＳＥＬＲ１［１５：０］の反転信号である。
　行選択線駆動部（ＲＬＤ）５０は、行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂを有している。行選択線駆動部（ＲＬＤ）５０Ａは、制御信号ＳＥＬＲＡ３［８：０］，ＳＥＬＲＡ３Ｂ［８：０］と、制御信号ＳＥＬＲ２［７：０］，ＳＥＬＲ２Ｂ［７：０］と、制御信号ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］とに基づいて、接続部１０２Ａに接続された１０４０本（＝１０２４＋１６）の行選択線ＲＬ（行選択線ＲＬ１，ＲＬ２）に対して電圧を供給するものである。行選択線駆動部（ＲＬＤ）５０Ｂは、制御信号ＳＥＬＲＢ３［８：０］，ＳＥＬＲＢ３Ｂ［８：０］と、制御信号ＳＥＬＲ２［７：０］，ＳＥＬＲ２Ｂ［７：０］と、制御信号ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］とに基づいて、接続部１０２Ｂに接続された１０４０本（＝１０２４＋１６）の行選択線ＲＬ（行選択線ＲＬ１，ＲＬ２）に対して電圧を供給するものである。
　図１２は、メモリユニット３０における、列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂ、および行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂのレイアウト配置の一例を表すものである。図１３は、列選択線ＣＬと列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂとの接続、および行選択線ＲＬと行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂとの接続を表すものである。なお、図１３では、接続部１０２Ａを介して行選択線駆動部（ＲＬＤ）５０Ａに接続された行選択線ＲＬ２の図示を省くとともに、接続部１０２Ｂを介して行選択線駆動部（ＲＬＤ）５０Ｂに接続された行選択線ＲＬ１の図示を省いている。
　この例では、図１２に示したように、列選択線駆動部（ＣＬＤ）４０Ａは、接続部１０１Ａに近い領域に配置され、列選択線駆動部（ＣＬＤ）４０Ｂは、接続部１０１Ｂに近い領域に配置される。これにより、図１３に示したように、接続部１０１Ａに接続された列選択線ＣＬは、この接続部１０１Ａを介して列選択線駆動部（ＣＬＤ）４０Ａに接続され、接続部１０１Ｂに接続された列選択線ＣＬは、この接続部１０１Ｂを介して列選択線駆動部（ＣＬＤ）４０Ｂに接続される。
　また、図１２に示したように、行選択線駆動部（ＲＬＤ）５０Ａは、接続部１０２Ａに近い領域に配置され、行選択線駆動部（ＲＬＤ）５０Ｂは、接続部１０２Ｂに近い領域に配置される。これにより、図１３に示したように、接続部１０２Ａに接続された行選択線ＲＬ１，ＲＬ２は、この接続部１０２Ａを介して行選択線駆動部（ＲＬＤ）５０Ａに接続され、接続部１０２Ｂに接続された行選択線ＲＬ１，ＲＬ２は、この接続部１０２Ｂを介して行選択線駆動部（ＲＬＤ）５０Ｂに接続される。
　なお、図示していないが、メモリユニット３０において、列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂおよび行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂに囲まれた領域には、読み書き回路３１が配置される。
　図１４は、列選択線駆動部（ＣＬＤ）４０Ａの一構成例を表すものである。列選択線駆動部（ＣＬＤ）４０Ａは、１つの５ビットデコーダ４１と、４つの８ビットデコーダ４２（８ビットデコーダ４２（１）～４２（４））と、３２個の８ビットデコーダ４３（８ビットデコーダ４３（１）～４３（３２））と、１つの４ビットデコーダ４４とを有している。
　５ビットデコーダ４１は、５つの出力端子を有しており、その５つの出力端子のうちの、制御信号ＳＥＬＣＡ３［４：０］，ＳＥＬＣＡ３Ｂ［４：０］に応じた出力端子から、５ビットデコーダ４１に入力された電圧（選択電圧ＶＣＬ）を出力するとともに、それ以外の４つの出力端子から、非選択電圧Ｖinhを出力するものである。
　図１５は、５ビットデコーダ４１の一構成例を表すものである。５ビットデコーダ４１は、１つの入力端子ＩＮと、５つの出力端子ＯＵＴ０～ＯＵＴ４と、１０個のトランジスタＴＲ１～ＴＲ１０とを有している。トランジスタＴＲ１～ＴＲ１０は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。トランジスタＴＲ１のゲートには制御信号ＳＥＬＣＡ３［０］が供給され、ソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴ０に接続されている。トランジスタＴＲ２のゲートには制御信号ＳＥＬＣＡ３Ｂ［０］が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインは出力端子ＯＵＴ０に接続されている。トランジスタＴＲ３のゲートには制御信号ＳＥＬＣＡ３Ｂ［１］が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインは出力端子ＯＵＴ１に接続されている。トランジスタＴＲ４のゲートには制御信号ＳＥＬＣＡ３［１］が供給され、ソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴ１に接続されている。トランジスタＴＲ５のゲートには制御信号ＳＥＬＣＡ３［２］が供給され、ソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴ２に接続されている。トランジスタＴＲ６のゲートには制御信号ＳＥＬＣＡ３Ｂ［２］が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインは出力端子ＯＵＴ２に接続されている。トランジスタＴＲ７のゲートには制御信号ＳＥＬＣＡ３Ｂ［３］が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインは出力端子ＯＵＴ３に接続されている。トランジスタＴＲ８のゲートには制御信号ＳＥＬＣＡ３［３］が供給され、ソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴ３に接続されている。トランジスタＴＲ９のゲートには制御信号ＳＥＬＣＡ３［４］が供給され、ソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴ４に接続されている。トランジスタＴＲ１０のゲートには制御信号ＳＥＬＣＡ３Ｂ［４］が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインは出力端子ＯＵＴ４に接続されている。
　この構成により、例えば、制御信号ＳＥＬＣＡ３［０］が“１”であり、制御信号ＳＥＬＣＡ３［１］，ＳＥＬＣＡ３［２］，ＳＥＬＣＡ３［３］，ＳＥＬＣＡ３［４］がともに“０”である場合には、トランジスタＴＲ１，ＴＲ３，ＴＲ６，ＴＲ７，ＴＲ１０がオン状態になるとともに、トランジスタＴＲ２，ＴＲ４，ＴＲ５，ＴＲ８，ＴＲ９がオフ状態になる。これにより、５ビットデコーダ４１は、入力端子ＩＮに供給された選択電圧ＶＣＬを出力端子ＯＵＴ０から出力するとともに、非選択電圧Ｖinhを出力端子ＯＵＴ１～ＯＵＴ４から出力する。また、例えば、制御信号ＳＥＬＣＡ３［１］が“１”であり、制御信号ＳＥＬＣＡ３［０］，ＳＥＬＣＡ３［２］，ＳＥＬＣＡ３［３］，ＳＥＬＣＡ３［４］がともに“０”である場合には、トランジスタＴＲ２，ＴＲ４，ＴＲ６，ＴＲ７，ＴＲ１０がオン状態になるとともに、トランジスタＴＲ１，ＴＲ３，ＴＲ５，ＴＲ８，ＴＲ９がオフ状態になる。これにより、５ビットデコーダ４１は、入力端子ＩＮに供給された選択電圧ＶＣＬを出力端子ＯＵＴ１から出力するとともに、非選択電圧Ｖinhを出力端子ＯＵＴ０，ＯＵＴ２～ＯＵＴ４から出力する。その他についても同様である。
　なお、この例では、Ｎ型のＭＯＳトランジスタを用いて５ビットデコーダ４１を構成したが、これに限定されるものではなく、Ｐ型のＭＯＳトランジスタを用いてもよいし、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタの両方を用いてもよい。
　この５ビットデコーダ４１の５つの出力端子は、図１４に示したように、４つの８ビットデコーダ４２の入力端子、および４ビットデコーダ４４の入力端子にそれぞれ接続されている。
　８ビットデコーダ４２は、８つの出力端子を有しており、その８つの出力端子のうちの、制御信号ＳＥＬＣ２［７：０］，ＳＥＬＣ２Ｂ［７：０］に応じた出力端子から、８ビットデコーダ４２に入力された電圧を出力するとともに、それ以外の７つの出力端子から、非選択電圧Ｖinhを出力するものである。８ビットデコーダ４２の８つの出力端子は、８つの８ビットデコーダ４３の入力端子にそれぞれ接続されている。具体的には、例えば、８ビットデコーダ４２（１）の８つの出力端子は、８つの８ビットデコーダ４３（１）～４３（８）の入力端子にそれぞれ接続され、８ビットデコーダ４２（２）の８つの出力端子は、８つの８ビットデコーダ４３（９）～４３（１６）の入力端子にそれぞれ接続され、８ビットデコーダ４２（３）の８つの出力端子は、８つの８ビットデコーダ４３（１７）～４３（２４）の入力端子にそれぞれ接続され、８ビットデコーダ４２（４）の８つの出力端子は、８つの８ビットデコーダ４３（２５）～４３（３２）の入力端子にそれぞれ接続されている。
　８ビットデコーダ４３は、８つの出力端子を有しており、その８つの出力端子のうちの、制御信号ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］に応じた出力端子から、８ビットデコーダ４３に入力された電圧を出力するとともに、それ以外の７つの出力端子から、非選択電圧Ｖinhを出力するものである。３２個の８ビットデコーダ４３の２５６個（＝８×３２）の出力端子は、接続部１０１Ａを介して、２５６本の列選択線ＣＬに接続されている。
　４ビットデコーダ４４は、４つの出力端子を有しており、その４つの出力端子のうちの、制御信号ＳＥＬＣ１［３：０］，ＳＥＬＣ１Ｂ［３：０］に応じた出力端子から、４ビットデコーダ４４に入力された電圧を出力するとともに、それ以外の３つの出力端子から、非選択電圧Ｖinhを出力するものである。すなわち、４ビットデコーダ４４は、８ビットデコーダ４３に供給される制御信号ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］のうちの制御信号ＳＥＬＣ１［３：０］，ＳＥＬＣ１Ｂ［３：０］を用いて動作を行うようになっている。この４ビットデコーダ４４の４つの出力端子は、接続部１０１Ａを介して、予備の４本の列選択線ＣＬに接続されている。
　以上では、列選択線駆動部（ＣＬＤ）４０Ａを例に挙げて説明したが、列選択線駆動部（ＣＬＤ）４０Ｂについても同様である。列選択線駆動部（ＣＬＤ）４０Ｂは、列選択線駆動部（ＣＬＤ）４０Ａと同様に、１つの５ビットデコーダ４１と、４つの８ビットデコーダ４２（８ビットデコーダ４２（１）～４２（４））と、３２個の８ビットデコーダ４３（８ビットデコーダ４３（１）～４３（３２））と、１つの４ビットデコーダ４４とを有している。列選択線駆動部（ＣＬＤ）４０Ｂでは、５ビットデコーダ４１には、制御信号ＳＥＬＣＢ３［４：０］，ＳＥＬＣＢ３Ｂ［４：０］が供給される。そして、５ビットデコーダ４１は、５つの出力端子のうちの、制御信号ＳＥＬＣＢ３［４：０］，ＳＥＬＣＢ３Ｂ［４：０］に応じた出力端子から、５ビットデコーダ４１に入力された電圧（選択電圧ＶＣＬ）を出力するとともに、それ以外の４つの出力端子から、非選択電圧Ｖinhを出力するようになっている。
　この構成により、列選択線駆動部（ＣＬＤ）４０は、書込動作および読出動作において、選択制御信号ＳＥＬＣＬに基づいて、複数の列選択線ＣＬのうちの選択された列選択線ＣＬに対して、読み書き回路３１から供給された選択電圧ＶＣＬを供給するとともに、選択された列選択線ＣＬ以外の列選択線ＣＬに対して、非選択電圧Ｖinhを供給することができるようになっている。
　なお、これに限定されるものではなく、選択された列選択線ＣＬ以外の列選択線ＣＬをフローティングにしてもよい。具体的には、制御信号ＳＥＬＣＡ３Ｂ［４：０］，ＳＥＬＣＢ３Ｂ［４：０］，ＳＥＬＣ２Ｂ［７：０］，ＳＥＬＣ１Ｂ［７：０］を“０”に固定することにより、選択された列選択線ＣＬ以外の列選択線ＣＬをフローティングにすることができる。
　図１６は、行選択線駆動部（ＲＬＤ）５０Ａの一構成例を表すものである。行選択線駆動部（ＲＬＤ）５０Ａは、１つの９ビットデコーダ５１と、８つの８ビットデコーダ５２（８ビットデコーダ５２（１）～５２（８））と、６４個の１６ビットデコーダ５３（１６ビットデコーダ５３（１）～５３（６４））と、１つの１６ビットデコーダ５４とを有している。
　９ビットデコーダ５１は、９つの出力端子を有しており、その９つの出力端子のうちの、制御信号ＳＥＬＲＡ３［８：０］，ＳＥＬＲＡ３Ｂ［８：０］に応じた出力端子から、９ビットデコーダ５１に入力された電圧（選択電圧ＶＲＬ）を出力するとともに、それ以外の８つの出力端子から、非選択電圧Ｖinhを出力するものである。この９ビットデコーダ５１の９つの出力端子は、８つの８ビットデコーダ５２の入力端子、および１６ビットデコーダ５４の入力端子にそれぞれ接続されている。
　８ビットデコーダ５２は、８つの出力端子を有しており、その８つの出力端子のうちの、制御信号ＳＥＬＲ２［７：０］，ＳＥＬＲ２Ｂ［７：０］に応じた出力端子から、８ビットデコーダ５２に入力された電圧を出力するとともに、それ以外の７つの出力端子から、非選択電圧Ｖinhを出力するものである。８ビットデコーダ５２の８つの出力端子は、８つの１６ビットデコーダ５３の入力端子にそれぞれ接続されている。具体的には、例えば、８ビットデコーダ４２（１）の８つの出力端子は、８つの１６ビットデコーダ５３（１）～５３（８）の入力端子にそれぞれ接続され、８ビットデコーダ５２（２）の８つの出力端子は、８つの１６ビットデコーダ５３（９）～５３（１６）の入力端子にそれぞれ接続されている。８ビットデコーダ５２（３）～５２（７）についても同様である。そして、８ビットデコーダ５２（８）の８つの出力端子は、８つの１６ビットデコーダ５３（５７）～４３（６４）の入力端子にそれぞれ接続されている。
　１６ビットデコーダ５３は、１６個の出力端子を有しており、その１６個の出力端子のうちの、制御信号ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］に応じた出力端子から、１６ビットデコーダ５３に入力された電圧を出力するとともに、それ以外の１５個の出力端子から、非選択電圧Ｖinhを出力するものである。６４個の１６ビットデコーダ５３の１０２４個（＝１６×６４）の出力端子は、接続部１０２Ａを介して、１０２４本の行選択線ＲＬに接続されている。
　１６ビットデコーダ５４は、１６個の出力端子を有しており、その１６個の出力端子のうちの、制御信号ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］に応じた出力端子から、１６ビットデコーダ５４に入力された電圧を出力するとともに、それ以外の１５個の出力端子から、非選択電圧Ｖinhを出力するものである。この１６ビットデコーダ５４の１６個の出力端子は、接続部１０２Ａを介して、予備の１６本の列選択線ＣＬに接続されている。
　以上では、行選択線駆動部（ＲＬＤ）５０Ａを例に挙げて説明したが、行選択線駆動部（ＲＬＤ）５０Ｂについても同様である。行選択線駆動部（ＲＬＤ）５０Ｂは、行選択線駆動部５０Ａ（ＲＬＤ）と同様に、１つの９ビットデコーダ５１と、８つの８ビットデコーダ５２（８ビットデコーダ５２（１）～５２（８））と、６４個の１６ビットデコーダ５３（１６ビットデコーダ５３（１）～５３（６４））と、１つの１６ビットデコーダ５４とを有している。行選択線駆動部（ＲＬＤ）５０Ｂでは、９ビットデコーダ５１には、制御信号ＳＥＬＲＢ３［８：０］，ＳＥＬＲＢ３Ｂ［８：０］が供給される。そして、９ビットデコーダ５１は、５つの出力端子のうちの、制御信号ＳＥＬＲＢ３［８：０］，ＳＥＬＲＢ３Ｂ［８：０］に応じた出力端子から、９ビットデコーダ５１に入力された電圧（選択電圧ＶＣＬ）を出力するとともに、それ以外の８つの出力端子から、非選択電圧Ｖinhを出力するようになっている。
　この構成により、行選択線駆動部（ＲＬＤ）５０は、書込動作および読出動作において、選択制御信号ＳＥＬＲＬに基づいて、複数の行選択線ＲＬのうちの選択された行選択線ＲＬに対して、読み書き回路３１から供給された選択電圧ＶＲＬを供給するとともに、選択された行選択線ＲＬ以外の行選択線ＲＬに対して、非選択電圧Ｖinhを供給することができるようになっている。
　なお、これに限定されるものではなく、選択された行選択線ＲＬ以外の行選択線ＲＬをフローティングにしてもよい。具体的には、制御信号ＳＥＬＲＡ３Ｂ［８：０］，ＳＥＬＲＢ３Ｂ［８：０］，ＳＥＬＲ２Ｂ［７：０］，ＳＥＬＲ１Ｂ［１５：０］を“０”に固定することにより、選択された行選択線ＲＬ以外の行選択線ＲＬをフローティングにすることができる。
　この構成により、各メモリユニット３０では、選択制御信号ＳＥＬＣＬに基づいて、列選択線駆動部（ＣＬＤ）４０により、１本の列選択線ＣＬが選択されるとともに、選択制御信号ＳＥＬＲＬに基づいて、行選択線駆動部（ＲＬＤ）５０により、１本の行選択線ＲＬが選択される。選択された列選択線ＣＬには選択電圧ＶＣＬが印加され、選択されていない列選択線ＣＬには非選択電圧Ｖinhが印加される。同様に、選択された行選択線ＲＬには選択電圧ＶＲＬが印加され、選択されていない行選択線ＲＬには非選択電圧Ｖinhが印加される。これにより、選択された行選択線ＲＬおよび選択された列選択線ＣＬに接続されたメモリセルＭＣでは、両端に選択電圧ＶＣＬ，ＶＲＬがされ、この選択電圧ＶＣＬ，ＶＲＬに応じて、書込動作（セットまたはリセット）、または読出動作が行われる。
　図２に示したように、複数の列選択線プリデコーダ２１は、供給された列アドレスＡＤＲＣＬに基づいて、それぞれ選択制御信号ＳＥＬＣＬを生成する。同様に、複数の行選択線プリデコーダ２４は、供給された行アドレスＡＤＲＲＬに基づいて、それぞれ選択制御信号ＳＥＬＲＬを生成する。これにより、複数（この例では２５６個）のメモリユニット３０のそれぞれでは、列選択線ＣＬおよび行選択線ＲＬが選択される。
　その際、複数の列選択線プリデコーダ２１は、アドレスレジスタ２２が列アドレス代替情報ＩＮＦＣＬを記憶していない場合には、互いに同じ選択制御信号ＳＥＬＣＬを生成し、複数の行選択線プリデコーダ２４は、アドレスレジスタ２５が行アドレス代替情報ＩＮＦＲＬを記憶していない場合には、互いに同じ選択制御信号ＳＥＬＲＬを生成する。よって、この場合には、複数（この例では２５６個）のメモリユニット３０のそれぞれでは、互いに同じ位置の列選択線ＣＬが選択されるとともに、互いに同じ位置の行選択線ＲＬが選択される。
　また、例えば、ある列選択線プリデコーダ２１のアドレスレジスタ２２が列アドレス代替情報ＩＮＦＣＬを記憶しており、供給された列アドレスＡＤＲＣＬに係る列選択線ＣＬを、予備の列選択線ＣＬに代替する場合には、その列選択線プリデコーダ２１に接続されたすべて（この例では８個）のメモリユニット３０において、予備の列選択線ＣＬへの代替が行われる。
　同様に、例えば、ある行選択線プリデコーダ２４のアドレスレジスタ２５が行アドレス代替情報ＩＮＦＲＬを記憶しており、供給された行アドレスＡＤＲＲＬに係る行選択線ＲＬを、予備の行選択線ＲＬに代替する場合には、その行選択線プリデコーダ２４に接続されたすべて（この例では１６個）のメモリユニット３０において、予備の行選択線ＲＬへの代替が行われる。
　次に、メモリユニットアレイ２０（図２）における、複数の列選択線プリデコーダ２１と複数のメモリユニット３０とを接続する列選択制御線２３、および複数の行選択線プリデコーダ２４と複数のメモリユニット３０とを接続する行選択制御線２６について説明する。
　図１７は、列選択制御線２３および行選択制御線２６のレイアウト例を表すものである。列選択制御線２３は、図１１に示したように、選択制御信号ＳＥＬＣＬを構成する５２本の制御信号（制御信号ＳＥＬＣＡ３［４：０］，ＳＥＬＣＡ３Ｂ［４：０］，ＳＥＬＣＢ３［４：０］，ＳＥＬＣＢ３Ｂ［４：０］，ＳＥＬＣ２［７：０］，ＳＥＬＣ２Ｂ［７：０］，ＳＥＬＣ１［７：０］，ＳＥＬＣ１Ｂ［７：０］）を伝えるものである。すなわち、列選択制御線２３は、５２本の配線を含む、いわゆるバス配線である。同様に、行選択制御線２６は、図１１に示したように、選択制御信号ＳＥＬＲＬを構成する８４本の制御信号（制御信号ＳＥＬＲＡ３［８：０］，ＳＥＬＲＡ３Ｂ［８：０］，ＳＥＬＲＢ３［８：０］，ＳＥＬＲＢ３Ｂ［８：０］，ＳＥＬＲ２［７：０］，ＳＥＬＲ２Ｂ［７：０］，ＳＥＬＲ１［１５：０］，ＳＥＬＲ１Ｂ［１５：０］）を伝えるものである。すなわち、行選択制御線２６は、８４本の配線を含む、いわゆるバス配線である。
　列選択制御線２３は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。なお、図１０の例では、列選択制御線２３を、配線層ＬＭ３を用いて形成している。列選択制御線２３は、図１７に示したように、その列選択制御線２３が接続されるメモリユニット３０の中央付近を通過するように配置される。このメモリユニット３０では、列選択制御線２３が形成された領域は、列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂが形成された領域と、図１７における太線で囲まれた領域Ｗ１，Ｗ２において重なる。メモリユニット３０では、列選択制御線２３が形成された領域と、列選択線駆動部（ＣＬＤ）４０Ａが形成された領域とが重なった領域Ｗ１において、列選択制御線２３が、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）４０Ａに接続される。同様に、メモリユニット３０では、列選択制御線２３が形成された領域と、列選択線駆動部（ＣＬＤ）４０Ｂが形成された領域とが重なった領域Ｗ２において、列選択制御線２３が、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）４０Ｂに接続されるようになっている。
　行選択制御線２６は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。なお、図１０の例では、列選択制御線２３を、配線層ＬＭ３を用いて形成している。行選択制御線２６は、図１７に示したように、その行選択制御線２６が接続されるメモリユニット３０の中央付近を通過するように配置される。よって、このメモリユニット３０では、行選択制御線２６が形成された領域は、行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂが形成された領域と、図１７における太線で囲まれた領域Ｗ３，Ｗ４において重なる。メモリユニット３０では、行選択制御線２６が形成された領域と、行選択線駆動部（ＲＬＤ）５０Ａが形成された領域とが重なった領域Ｗ３において、行選択制御線２６が、ビアＶＡなどを介して行選択線駆動部（ＲＬＤ）５０Ａに接続される。同様に、メモリユニット３０では、行選択制御線２６が形成された領域と、行選択線駆動部（ＲＬＤ）５０Ｂが形成された領域とが重なった領域Ｗ４において、行選択制御線２６が、ビアＶＡなどを介して行選択線駆動部（ＲＬＤ）５０Ｂに接続されるようになっている。
　列選択制御線２３と行選択制御線２６とが交差する領域では、例えば、行選択制御線２６を形成する層を配線層ＬＭ２，ＬＭ３から配線層ＬＭ１に一旦変更することにより、列選択制御線２３および行選択制御線２６を交差させることが望ましい。
　行選択制御線２６の経路上には、接続部１０２Ａ，１０２Ｂを構成する複数のビアＶＡ（図１０，１２）が形成されている。この接続部１０２Ａ，１０２Ｂでは、行選択制御線２６の８４本の配線は、接続部１０２Ａ，１０２Ｂを構成する複数のビアＶＡのすきまをぬって通過する。よって、行選択制御線２６では、Ｙ方向における配線の数密度を低くしている。その結果、行選択制御線２６は、図１７に示したように、太く形成される。
　一方、列選択制御線２３の経路上には、接続部１０１Ａ，１０１Ｂを構成するビアＶＡは形成されていないので、Ｘ方向における配線の数密度を高くすることができる。その結果、列選択制御線２３は、図１７に示したように、細く形成される。
　ここで、列選択線ＣＬは、本開示における「第１の配線」の一具体例に対応する。行選択線ＲＬは、本開示における「第２の配線」の一具体例に対応する。列選択線駆動部（ＣＬＤ）４０は、本開示における「第１の駆動部」の一具体例に対応する。選択制御信号ＳＥＬＣＬは、本開示における「第１の選択制御信号」の一具体例に対応する。行選択線駆動部（ＲＬＤ）５０は、本開示における「第２の駆動部」の一具体例に対応する。選択制御信号ＳＥＬＲＬは、本開示における「第２の選択制御信号」の一具体例に対応する。列選択線プリデコーダ２１は、本開示における「第１の生成部」の一具体例に対応する。アドレスレジスタ２２は、本開示における「第１のレジスタ」の一具体例に対応する。列選択制御線２３は、本開示における「第１の選択制御線」の一具体例に対応する。行選択線プリデコーダ２４は、本開示における「第２の生成部」の一具体例に対応する。アドレスレジスタ２５は、本開示における「第２のレジスタ」の一具体例に対応する。列選択制御線２６は、本開示における「第２の選択制御線」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態のメモリシステム１の動作および作用について説明する。
（全体動作概要）
　まず、図１，２，１１を参照して、メモリシステム１の全体動作概要を説明する。メモリコントローラ９（図１）は、メモリ装置１０Ａ，１０Ｂの動作を制御するとともに、ホストからの要求に応じて、メモリ装置１０Ａ，１０Ｂに対して、データの書込動作またはデータの読出動作を指示する。例えば、メモリ装置１０Ａのマイクロコントローラ１４は、複数のメモリユニットアレイ２０、フューズメモリ１２、および不揮発性メモリ１３の動作を制御する。マイクロコントローラ１４は、例えば、メモリユニットアレイ２０に、書込モードや読出モードなどの動作モードを指示するためのモード信号ＭＤを供給する。そして、マイクロコントローラ１４は、書込モードでは、メモリユニットアレイ２０に対してアドレス信号ＡＤＲおよびデータ信号ＤＴを供給する。また、マイクロコントローラ１４は、読出モードでは、メモリユニットアレイ２０に対してアドレス信号ＡＤＲを供給するとともに、メモリユニットアレイ２０から供給されたデータ信号ＤＴを受け取る。
　メモリユニットアレイ２０（図２）において、列選択線プリデコーダ２１のそれぞれは、マイクロコントローラ１４から供給されたアドレス信号ＡＤＲに含まれる列アドレスＡＤＲＣＬ、およびモード信号ＭＤに含まれるイネーブル信号ＥＮＢに基づいて、選択制御信号ＳＥＬＣＬを生成する。行選択線プリデコーダ２４のそれぞれは、マイクロコントローラ１４から供給されたアドレス信号ＡＤＲに含まれる行アドレスＡＤＲＲＬ、およびモード信号ＭＤに含まれるイネーブル信号ＥＮＢに基づいて、選択制御信号ＳＥＬＲＬを生成する。
　メモリユニット３０のそれぞれは、列選択線プリデコーダ２１から列選択制御線２３を介して供給された選択制御信号ＳＥＬＣＬ、行選択線プリデコーダ２４から行選択制御線２６を介して供給された選択制御信号ＳＥＬＲＬ、マイクロコントローラ１４から供給されたデータ信号ＤＴおよびモード信号ＭＤに基づいて、データの書込動作および読出動作を行う。具体的には、読み書き回路３１（図１１）は、例えば、モード信号ＭＤ、データ信号ＤＴ、およびプログラムラッチ３５に記憶された情報に基づいて、選択電圧ＶＣＬ，ＶＲＬを生成する。また、読み書き回路３１は、読出動作において、選択された列選択線ＣＬまたは選択された行選択線ＲＬの電圧に基づいて、選択されたメモリセルＭＣの抵抗状態ＲＳを判定する。列選択線駆動部（ＣＬＤ）４０は、書込動作および読出動作において、選択制御信号ＳＥＬＣＬに基づいて、複数の列選択線ＣＬのうちの１つに対して、読み書き回路３１から供給された選択電圧ＶＣＬを供給するとともに、残りの列選択線ＣＬに対して、非選択電圧Ｖinhを供給する。行選択線駆動部（ＲＬＤ）５０は、書込動作および読出動作において、選択制御信号ＳＥＬＲＬに基づいて、複数の行選択線ＲＬのうちの１つに対して、読み書き回路３１から供給された選択電圧ＶＲＬを供給するとともに、残りの行選択線ＲＬに対して、非選択電圧Ｖinhを供給する。
（詳細動作）
　メモリユニット３０では、図５に示したように、複数の行選択線ＲＬ（行選択線ＲＬ１，ＲＬ２）と、複数の列選択線ＣＬと、複数のメモリセルＭＣとが形成されている。このようなメモリユニット３０では、例えば、以下の３つの不良ケースが想定される。第１のケースは、列選択線ＣＬに、断線などの問題が生じた場合である。この場合には、メモリシステム１は、その列選択線ＣＬに接続された複数のメモリセルＭＣに対して書込動作および読出動作を行うことができない。第２のケースは、行選択線ＲＬに、断線などの問題が生じた場合である。この場合には、メモリシステム１は、その行選択線ＲＬに接続された複数のメモリセルＭＣに対して書込動作および読出動作を行うことができない。第３のケースは、あるメモリセルＭＣだけに問題が生じた場合である。この場合には、メモリシステム１は、そのメモリセルＭＣに対して書込動作および読出動作を行うことができない。
　メモリシステム１では、予備の列選択線ＣＬおよび行選択線ＲＬを用いて、このような不良の解決を図る。具体的には、第１のケースでは、問題が生じた列選択線ＣＬを、予備の列選択線ＣＬに代替する。第２のケースでは、問題が生じた行選択線ＲＬを、予備の行選択線ＲＬに代替する。第３のケースでは、問題が生じたメモリセルＭＣに接続された列選択線ＣＬおよび行選択線ＲＬのうちの一方を、予備の選択線に代替する。
　メモリシステム１では、例えば、初期不良情報ＩＮＦ１がフューズメモリ１２に記憶され、後発不良情報ＩＮＦ２が不揮発性メモリ１３に記憶される。メモリコントローラ９は、例えばメモリシステム１の起動時に、これらの初期不良情報ＩＮＦ１および後発不良情報ＩＮＦ２に基づいて、代替されるべき列アドレスＡＤＲＣＬについての情報を含む列アドレス代替情報ＩＮＦＣＬ、および代替されるべき行アドレスＡＤＲＲＬについての情報を含む行アドレス代替情報ＩＮＦＲＬを生成する。そして、メモリコントローラ９は、生成した列アドレス代替情報ＩＮＦＣＬを、列選択線プリデコーダ２１のアドレスレジスタ２２に供給するとともに、生成した行アドレス代替情報ＩＮＦＲＬを、行選択線プリデコーダ２４のアドレスレジスタ２５に供給する。
　例えば、初期不良情報ＩＮＦ１が、あるメモリユニット３０（メモリユニット３０１）のある列選択線ＣＬに問題が生じていることを示す場合（第１のケース）には、メモリコントローラ９は、その初期不良情報ＩＮＦ１に基づいて列アドレス代替情報ＩＮＦＣＬを生成し、その列アドレス代替情報ＩＮＦＣＬを、そのメモリユニット３０１が接続される列選択線プリデコーダ２１に供給する。同様に、例えば、後発不良情報ＩＮＦ２が、あるメモリユニット３０（メモリユニット３０２）のある行選択線ＲＬに問題が生じていることを示す場合（第２のケース）には、メモリコントローラ９は、その後発不良情報ＩＮＦ２に基づいて行アドレス代替情報ＩＮＦＲＬを生成し、その行アドレス代替情報ＩＮＦＲＬを、そのメモリユニット３０２が接続される行選択線プリデコーダ２４に供給する。
　例えば、後発不良情報ＩＮＦ２が、あるメモリユニット３０（メモリユニット３０３）のあるメモリセルＭＣに問題が生じていることを示す場合（第３のケース）には、メモリコントローラ９は、その後発不良情報ＩＮＦ２に基づいて、列アドレス代替情報ＩＮＦＣＬまたは行アドレス代替情報ＩＮＦＲＬを生成する。すなわち、この第３のケースでは、問題が生じたメモリセルＭＣに接続された列選択線ＣＬを予備の列選択線ＣＬに代替する方法と、問題が生じたメモリセルＭＣに接続された行選択線ＲＬを予備の行選択線ＲＬに代替する方法の２つの方法があり得る。この場合には、例えば、列アドレス代替情報ＩＮＦＣＬを記憶するアドレスレジスタ２２と、行アドレス代替情報ＩＮＦＲＬを記憶するアドレスレジスタ２５の空き状況を考慮して、２つの方法のうちの一方を選択することができる。すなわち、この例では、列アドレス代替情報ＩＮＦＣＬは、図３に示したように、４つの列アドレスＡＤＲＣＬを含むことができ、図４に示したように、行アドレス代替情報ＩＮＦＲＬは１６個の行アドレスＡＤＲＲＬを含むことができるので、例えば、行アドレスＡＤＲＲＬの空きが多い場合には、問題が生じたメモリセルＭＣに接続された行選択線ＲＬを予備の行選択線ＲＬに代替することができる。この場合には、メモリコントローラ９は、行アドレス代替情報ＩＮＦＲＬを生成し、その行アドレス代替情報ＩＮＦＲＬを、そのメモリユニット３０３が接続される行選択線プリデコーダ２４に供給する。
　列選択線プリデコーダ２１のそれぞれは、供給された列アドレスＡＤＲＣＬが、列アドレス代替情報ＩＮＦＣＬに含まれる場合には、供給された列アドレスＡＤＲＣＬに係る列選択線ＣＬを、予備の列選択線ＣＬに代替する。これにより、その列選択線プリデコーダ２１に接続されたすべて（この例では８個）のメモリユニット３０において、予備の列選択線ＣＬへの代替が行われる。
　同様に、行選択線プリデコーダ２４のそれぞれは、供給された行アドレスＡＤＲＲＬが、行アドレス代替情報ＩＮＦＲＬに含まれる場合には、供給された行アドレスＡＤＲＲＬに係る行選択線ＲＬを、予備の行選択線ＲＬに代替する。これにより、その行選択線プリデコーダ２４に接続されたすべて（この例では１６個）のメモリユニット３０において、予備の行選択線ＲＬへの代替が行われる。
　このように、メモリシステム１では、予備の列選択線ＣＬおよび予備の行選択線ＲＬを設けるようにしたので、正常に動作しないメモリセルを回復（リペア）させることができるので、信頼性を高めることができる。
　また、メモリシステム１では、列選択線ＣＬ単位または行選択線ＲＬ単位で代替を行うようにしたので、回路構成をシンプルにすることができる。すなわち、例えば、メモリセルＭＣ単位で代替を行う場合には、例えば、行アドレスおよび列アドレスの両方に基づいて代替を行う必要があるため、回路構成が複雑になるおそれがある。また、例えば、上記第１のケースや第２のケースの場合には、多くのメモリセルＭＣについて代替を行う必要があるため、例えばレジスタの規模が大きくなってしまう。一方、メモリシステム１では、列選択線ＣＬ単位または行選択線ＲＬ単位で代替を行うようにしたので、例えばレジスタの規模を抑えることができ、回路構成をシンプルにすることができる。
　また、メモリシステム１では、図１７に示したように、複数の列選択線プリデコーダ２１をＹ方向の端部（図１７における上側）に配置するとともに、複数の行選択線プリデコーダ２４をＸ方向の端部（図１７における左側）に配置した。すなわち、メモリシステム１では、複数の列選択線プリデコーダ２１と複数の行選択線プリデコーダ２４とを、互いに異なる端部に配置するようにした。これにより、メモリシステム１では、例えば同じ端部に複数の列選択線プリデコーダ２１および複数の行選択線プリデコーダ２４の両方を並べて配置する場合に比べて、列選択制御線２３および行選択制御線２６が分散されるので、これらの配線が混雑するおそれを低減することができ、その結果、レイアウトをしやすくすることができる。
　また、メモリシステム１では、図１７に示したように、列選択制御線２３をＹ方向に延伸するように形成するとともに、行選択制御線２６をＸ方向に延伸するように形成した。このように、メモリシステム１では、列選択制御線２３の延伸方向と行選択制御線２６の延伸方向が互いに交差するようにしたので、列選択制御線２３および行選択制御線２６の間のクロストークを抑えることができる。その結果、メモリシステム１では、動作の安定性を高めることができるため、信頼性を高めることができる。
　また、メモリシステム１では、図１２に示したように、各メモリユニット３０において、２つの列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂを、Ｙ方向において互いに対向するように配置するとともに、２つの行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂを、Ｘ方向において互いに対向するように配置した。これにより、メモリシステム１では、図１７に示したように、列選択制御線２３を、２つの列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂに接続しやすくすることができるとともに、行選択制御線２６を、２つの行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂに接続しやすくすることができ、その結果、レイアウトをしやすくすることができる。
　また、メモリシステム１では、図１７に示したように、列選択制御線２３のそれぞれを複数（この例では８つ）のメモリユニット３０に接続するとともに、行選択制御線２６のそれぞれを複数の（この例では１６個）のメモリユニット３０に接続するようにした。これにより、メモリシステム１では、列選択制御線２３および行選択制御線２６の配線本数を削減することができるので、配線が混雑するおそれを低減することができ、その結果、レイアウトをしやすくすることができる。
［効果］
　以上のように本実施の形態では、予備の列選択線および予備の行選択線を設けるようにしたので、正常に動作しないメモリセルを回復（リペア）させることができるので、信頼性を高めることができる。
　本実施の形態では、列選択線単位または行選択線単位で代替を行うようにしたので、回路構成をシンプルにすることができる。
　本実施の形態では、複数の列選択線プリデコーダと複数の行選択線プリデコーダとを、互いに異なる端部に配置したので、配線が混雑するおそれを低減することができ、その結果、レイアウトをしやすくすることができる。
　本実施の形態では、列選択制御線の延伸方向と行選択制御線の延伸方向が互いに交差するようにしたので、列選択制御線および行選択制御線の間のクロストークを抑えることができるので、信頼性を高めることができる。
　本実施の形態では、各メモリユニットにおいて、２つの列選択線駆動部を、Ｙ方向において互いに対向するように配置するとともに、２つの行選択線駆動部を、Ｘ方向において互いに対向するように配置したので、列選択制御線を、２つの列選択線駆動部に接続しやすくすることができるとともに、行選択制御線を、２つの行選択線駆動部に接続しやすくすることができ、その結果、レイアウトをしやすくすることができる。
　本実施の形態では、列選択制御線のそれぞれを複数のメモリユニットに接続するとともに、行選択制御線のそれぞれを複数のメモリユニットに接続するようにしたので、配線が混雑するおそれを低減することができ、その結果、レイアウトをしやすくすることができる。
［変形例１］
　上記実施の形態では、複数の列選択線プリデコーダ２１をＹ方向の端部（図１７における上側）に配置するとともに、複数の行選択線プリデコーダ２４をＸ方向の端部（図１７における左側）に配置したが、これに限定されるものではない。例えば、これに代えて、図１８に示すメモリユニットアレイ６０のように、複数の列選択線プリデコーダ６１をＸ方向の端部（図１８における左側）に配置するとともに複数の行選択線プリデコーダ６４をＹ方向の端部（図１８における上側）に配置してもよい。この例では、列選択制御線６３はＸ方向に延伸し、行選択制御線６６はＹ方向に延伸する。なお、各メモリユニット３０の構成は、上記実施の形態の場合（図８，９，１２）と同じである。すなわち、図８，９に示したように、列選択線ＣＬはＹ方向に延伸し、行選択線ＲＬはＸ方向に延伸している。
　列選択制御線６３は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。列選択制御線６３は、図１８に示したように、その列選択制御線６３が接続されるメモリユニット３０の中央付近を通過するように配置される。このメモリユニット３０では、列選択制御線６３が形成された領域は、列選択線駆動部（ＣＬＤ）４０Ａ，４０Ｂが形成された領域に、太線で示した部分Ｗ１１，Ｗ１２において近接している。列選択制御線６３は、この部分Ｗ１１において、配線およびビアＶＡなどを介して、列選択線駆動部（ＣＬＤ）４０Ａに接続されるとともに、この部分Ｗ１２において、配線およびビアＶＡなどを介して、列選択線駆動部（ＣＬＤ）４０Ｂに接続される。
　行選択制御線６６は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。行選択制御線６６は、図１８に示したように、その行選択制御線６６が接続されるメモリユニット３０の端部を通過するように配置される。よって、このメモリユニット３０では、行選択制御線６６が形成された領域は、行選択線駆動部（ＲＬＤ）５０Ａ，５０Ｂが形成された領域に、太線で示した部分Ｗ１３～Ｗ１６において近接している。行選択線プリデコーダ６４（ｎ－１）に接続された行選択制御線６６は、部分Ｗ１３，Ｗ１４において、配線およびビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）５０Ａに接続される。同様に、行選択線プリデコーダ６４（ｎ＋１）に接続された行選択制御線６６は、部分Ｗ１５，Ｗ１６において、配線およびビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）５０Ｂに接続される。
　列選択制御線６３と行選択制御線６６とが交差する領域では、例えば、列選択制御線６３を形成する層を配線層ＬＭ２，ＬＭ３から配線層ＬＭ１に一旦変更することにより、列選択制御線６３および行選択制御線６６を交差させることが望ましい。
　ここで、列選択線プリデコーダ６１は、本開示における「第１の生成部」の一具体例に対応する。列選択制御線６３は、本開示における「第１の選択制御線」の一具体例に対応する。行選択線プリデコーダ６４（例えば行選択線プリデコーダ６４（ｎ－１），６４（ｎ＋１））は、本開示における「第２の生成部」の一具体例に対応する。列選択制御線６６は、本開示における「第２の選択制御線」の一具体例に対応する。
［変形例２］
　上記実施の形態では、図１２に示したように、メモリユニット３０において、列選択線ＣＬと列選択線駆動部（ＣＬＤ）４０とを接続する接続部１０１Ａ，１０１Ｂを、メモリユニット３０のＹ方向に対向する２つの辺（図１２における上辺および下辺）の近くに配置したが、これに限定されるものではない。以下に、本変形例に係るメモリユニットアレイ１２０について詳細に説明する。
　メモリユニットアレイ１２０は、複数の列選択線プリデコーダ１６１と、複数の列選択制御線１６３と、複数の行選択線プリデコーダ１６４と、複数の行選択制御線１６６と、複数のメモリユニット１３０とを有している。メモリユニット１３０のそれぞれは、列選択線駆動部（ＣＬＤ）１４０（列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂ）と、行選択線駆動部（ＲＬＤ）１５０（行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂ）とを有している。
　図１９は、メモリユニットアレイ１２０における列選択線ＣＬの一例を表すものである。図２０は、メモリユニットアレイ１２０における行選択線ＲＬの一例を表すものである。図２１は、メモリユニット１３０における、列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂ、および行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂのレイアウト配置の一例を表すものである。
　このメモリユニットアレイ１２０では、図１９に示したように、列選択線ＣＬの長さは、上記実施の形態の場合（図８）の約２倍の長さである。列選択線ＣＬのそれぞれは、メモリユニット１３０の中央付近に設けられた接続部１１１を介して、半導体基板に形成された列選択線駆動部（ＣＬＤ）１４０（図２１に示した列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂ）に接続される。このように列選択線ＣＬの長さを長くすることにより、接続部１１１におけるビアＶＡの個数を減らすことができる。また、図２０に示したように、行選択線ＲＬの長さは、上記実施の形態の場合（図９）の約２倍の長さである。行選択線ＲＬのそれぞれは、メモリユニット１３０のＸ方向に対向する２つの辺（図２０における左辺および右辺）の近くにそれぞれ設けられた接続部１１２Ａ，１１２Ｂの一方を介して、行選択線駆動部（ＲＬＤ）１５０（図２１に示した行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂ）に接続される。このように行選択線ＲＬの長さを長くすることにより、接続部１１２Ａ，１１２ＢにおけるビアＶＡの個数を減らすことができる。この例では、メモリユニット１３０の中央付近には、接続部１１１が配置されているため、行選択線ＲＬは形成されないようになっている。
　列選択線駆動部（ＣＬＤ）１４０Ａは、図２１に示したように、メモリユニット１３０の中央付近において、接続部１１１の上側の領域に配置され、列選択線駆動部（ＣＬＤ）１４０Ｂは、メモリユニット１３０の中央付近において、接続部１１１の下側の領域に配置される。また、行選択線駆動部（ＲＬＤ）１５０Ａは、接続部１１２Ａに近い領域に配置され、行選択線駆動部（ＲＬＤ）１５０Ｂは、接続部１１２Ｂに近い領域に配置される。
　図２２は、列選択制御線１６３および行選択制御線１６６のレイアウト例を表すものである。この例では、複数の列選択線プリデコーダ１６１をＸ方向の端部（図２２における左側）に配置するとともに複数の行選択線プリデコーダ１６４をＹ方向の端部（図２２における上側）に配置している。列選択制御線１６３はＸ方向に延伸し、行選択制御線１６６はＹ方向に延伸する。
　列選択制御線１６３は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。列選択制御線１６３は、図２２に示したように、その列選択制御線１６３が接続されるメモリユニット１３０の中央付近に配置された列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂの上に形成される。メモリユニット１３０では、列選択制御線１６３が形成された領域と、列選択線駆動部（ＣＬＤ）１４０Ａが形成された領域とが重なった領域Ｗ２１において、列選択制御線１６３が、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）１４０Ａに接続される。同様に、メモリユニット１３０では、列選択制御線１６３が形成された領域と、列選択線駆動部（ＣＬＤ）１４０Ｂが形成された領域とが重なった領域Ｗ２２において、列選択制御線１６３が、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）１４０Ｂに接続される。また、列選択制御線１６３は、メモリユニット１３０の端部をまたぐ際、接続部１１２Ａ，１１２Ｂ（図２１）を構成する複数のビアＶＡがないところを通過する。よって、列選択制御線１６３は、メモリユニット１３０の端部付近において細くなるように形成される。
　行選択制御線１６６は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。行選択制御線１６６は、図２２に示したように、その行選択制御線１６６が接続されるメモリユニット１３０の行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂの上に形成される。行選択線プリデコーダ１６４（ｎ－１）に接続された行選択制御線１６６は、領域Ｗ２３において、ビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）１５０Ａに接続される。行選択線プリデコーダ１６４（ｎ＋１）に接続された行選択制御線１６６は、領域Ｗ２４において、ビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）１５０Ｂに接続される。また、行選択制御線１６６は、その行選択制御線１６６が接続されないメモリユニット１３０を通過する際、接続部１１１（図２１）を構成する複数のビアＶＡがないところを通過する。よって、行選択制御線１６６は、その行選択制御線１６６が接続されないメモリユニット１３０において、細くなるように形成される。
　列選択制御線１６３および行選択制御線１６６は、列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂが形成された領域において交差するとともに、行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂが形成された領域において交差する。列選択線駆動部（ＣＬＤ）１４０Ａ，１４０Ｂが形成された領域では、例えば、列選択制御線１６３を形成する層を配線層ＬＭ２，ＬＭ３から配線層ＬＭ１に一旦変更することにより、列選択制御線１６３および行選択制御線１６６を交差させることが望ましい。行選択線駆動部（ＲＬＤ）１５０Ａ，１５０Ｂが形成された領域では、例えば、行選択制御線１６６を形成する層を配線層ＬＭ２，ＬＭ３から配線層ＬＭ１に一旦変更することにより、列選択制御線１６３および行選択制御線１６６を交差させることが望ましい。
　ここで、列選択線駆動部（ＣＬＤ）１４０は、本開示における「第１の駆動部」の一具体例に対応する。行選択線駆動部（ＲＬＤ）１５０は、本開示における「第２の駆動部」の一具体例に対応する。列選択線プリデコーダ１６１は、本開示における「第１の生成部」の一具体例に対応する。列選択制御線１６３は、本開示における「第１の選択制御線」の一具体例に対応する。行選択線プリデコーダ１６４（例えば行選択線プリデコーダ１６４（ｎ－１），１６４（ｎ＋１））は、本開示における「第２の生成部」の一具体例に対応する。列選択制御線１６６は、本開示における「第２の選択制御線」の一具体例に対応する。
［変形例３］
　上記実施の形態では、メモリユニット３０において、メモリセルＭＣが形成されたメモリ領域の下の半導体基板に、列選択線駆動部（ＣＬＤ）４０および行選択線駆動部（ＲＬＤ）を形成したが、これに限定されるものではない。以下に、本変形例に係るメモリユニットアレイ２２０について詳細に説明する。
　メモリユニットアレイ２２０は、複数の列選択線プリデコーダ２６１と、複数の列選択制御線２６３と、複数の行選択線プリデコーダ２６４と、複数の行選択制御線２６６と、複数のメモリユニット２３０とを有している。メモリユニット２３０のそれぞれは、列選択線駆動部（ＣＬＤ）２４０（列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂ）と、行選択線駆動部（ＲＬＤ）２５０（行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂ）とを有している。
　図２３は、メモリユニットアレイ２２０における列選択線ＣＬの一例を表すものである。図２４は、メモリユニットアレイ２２０における行選択線ＲＬの一例を表すものである。図２５は、メモリユニット２３０における、列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂ、および行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂのレイアウト配置の一例を表すものである。
　このメモリユニットアレイ２２０では、図２３に示したように、列選択線ＣＬのそれぞれは、Ｙ方向に互いに隣り合う２つのメモリユニット２３０にわたって形成されている。列選択線ＣＬのそれぞれは、メモリユニット２３０のＹ方向に対向する２つの辺（図２３における上辺および下辺）の近くにそれぞれ設けられた接続部１２１Ａ，１２１Ｂの一方を介して、半導体基板に形成された列選択線駆動部（ＣＬＤ）２４０（図２５に示した列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂ）に接続される。また、図２４に示したように、行選択線ＲＬのそれぞれは、Ｘ方向に互いに隣り合う２つのメモリユニット２３０にわたって形成されている。行選択線ＲＬのそれぞれは、メモリユニット２３０のＸ方向に対向する２つの辺（図２４における左辺および右辺）の近くにそれぞれ設けられた接続部１２２Ａ，１２２Ｂの一方を介して、行選択線駆動部（ＲＬＤ）２５０（図２５に示した行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂ）に接続される。
　列選択線駆動部（ＣＬＤ）２４０Ａは、接続部１２１Ａに近い領域に配置され、列選択線駆動部（ＣＬＤ）２４０Ｂは、接続部１２１Ｂに近い領域に配置される。列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂは、図２４，２５に示したように、行選択線ＲＬが形成されていない領域に配置されている。言い換えれば、列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂは、メモリセルＭＣが形成されたメモリ領域以外の領域に配置されている。また、行選択線駆動部（ＲＬＤ）２５０Ａは、接続部１２２Ａに近い領域に配置され、行選択線駆動部（ＲＬＤ）２５０Ｂは、接続部１２２Ｂに近い領域に配置される。行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂは、図２３～２５に示したように、列選択線ＣＬおよび行選択線ＲＬが形成されている領域に配置されている。言い換えれば、行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂは、メモリセルＭＣが形成されたメモリ領域に配置されている。
　図２６は、列選択制御線２６３および行選択制御線２６６のレイアウト例を表すものである。この例では、複数の列選択線プリデコーダ２６１をＸ方向の端部（図２６における左側）に配置するとともに複数の行選択線プリデコーダ２６４をＹ方向の端部（図２６における上側）に配置している。列選択制御線２６３はＸ方向に延伸し、行選択制御線２６６はＹ方向に延伸する。
　列選択制御線２６３は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。列選択制御線２６３は、図２６に示したように、その列選択制御線２６３が接続されるメモリユニット２３０の列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂの上に形成される。よって、列選択制御線２６３が形成された領域は、列選択線駆動部（ＣＬＤ）２４０Ａ，２４０Ｂが形成された領域と、図２６における太線で囲まれた領域Ｗ３１，Ｗ３２において重なる。列選択線プリデコーダ２６１（ｍ）に接続された列選択制御線２６３は、領域Ｗ３１において、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）２４０Ａに接続される。同様に、列選択線プリデコーダ２６１（ｍ＋１）に接続された列選択制御線２６３は、領域Ｗ３２において、ビアＶＡなどを介して列選択線駆動部（ＣＬＤ）２４０Ｂに接続される。
　行選択制御線２６６は、例えば、配線層ＬＭ２，ＬＭ３を用いて形成される。行選択制御線２６６は、図２６に示したように、その行選択制御線２６６が接続されるメモリユニット２３０の行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂの上に形成される。よって、行選択制御線２６６が形成された領域は、行選択線駆動部（ＲＬＤ）２５０Ａ，２５０Ｂが形成された領域と、図２６における太線で囲まれた領域Ｗ３３，Ｗ３４において重なる。行選択線プリデコーダ２６４（ｎ－１）に接続された行選択制御線２６６は、領域Ｗ３３において、ビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）２５０Ａに接続される。行選択線プリデコーダ２６４（ｎ）に接続された行選択制御線２６６は、領域Ｗ３４において、ビアＶＡなどを介して、行選択線駆動部（ＲＬＤ）２５０Ｂに接続される。
　列選択制御線２６３と行選択制御線２６６とが交差する領域では、例えば、列選択制御線２６３を形成する層を配線層ＬＭ２，ＬＭ３から配線層ＬＭ１に一旦変更することにより、列選択制御線２６３および行選択制御線２６６を交差させることが望ましい。
　ここで、列選択線駆動部（ＣＬＤ）２４０は、本開示における「第１の駆動部」の一具体例に対応する。行選択線駆動部（ＲＬＤ）２５０は、本開示における「第２の駆動部」の一具体例に対応する。列選択線プリデコーダ２６１（例えば列選択線プリデコーダ２６１（ｍ），２６１（ｍ＋１））は、本開示における「第１の生成部」の一具体例に対応する。列選択制御線２６３は、本開示における「第１の選択制御線」の一具体例に対応する。行選択線プリデコーダ２６４（例えば行選択線プリデコーダ２６４（ｎ－１），２６４（ｎ））は、本開示における「第２の生成部」の一具体例に対応する。列選択制御線２６６は、本開示における「第２の選択制御線」の一具体例に対応する。
［変形例４］
　上記実施の形態では、後発不良情報ＩＮＦ２を不揮発性メモリ１３に記憶させたが、これに限定されるものではなく、例えば、後発不良情報ＩＮＦ２をメモリユニットアレイ２０に記憶させてもよい。この場合には、例えば、図２７に示すメモリシステム１Ｂのように、不揮発性メモリ１３を省くことができる。このメモリシステム１Ｂは、メモリ装置９０Ａ，９０Ｂを有している。例えばメモリ装置９０Ａは、マイクロコントローラ９４を有している。マイクロコントローラ９４は、複数のメモリユニットアレイ２０およびフューズメモリ１２の動作を制御するものである。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
　以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記実施の形態では、図５に示したように、２つの記憶層を形成したが、これに限定されるものではなく、１つの記憶層を形成してもよいし、３つ以上の記憶層を形成してもよい。
　また、例えば、上記実施の形態では、行選択制御線２６を配線層ＬＭ２，ＬＭ３を用いて形成したが、これに限定されるものではなく、例えば、配線層ＬＭ１のみを用いて形成してもよい。
　また、例えば、上記実施の形態では、列選択制御線２３および行選択制御線２６を配線層ＬＭ２，ＬＭ３を用いて形成したが、これに限定されるものではない。例えば、配線層ＬＭ２，ＬＭ３に加えて、さらに配線層ＬＭ４（図１０）を配線に利用してもよい。また、例えば、トランジスタのゲート電極を配線に利用してもよい。
　また、例えば、上記実施の形態では、図１０に示したように、選択配線層ＬＲＬ１の下に３つの配線層ＬＭ１～ＬＭ３を設けたが、これに限定されるものではなく、これに変えて、例えば４つ以上の配線層を設けてもよい。
　また、例えば、上記実施の形態では、列選択線駆動部（ＣＬＤ）４０は、１本の列選択線ＣＬを選択したが、これに限定されるものではなく、例えば、２本以上の列選択線ＣＬを選択してもよい。同様に、行選択線駆動部（ＲＬＤ）５０は、１本の行選択線ＲＬを選択したが、これに限定されるものではなく、例えば、２本以上の行選択線ＲＬを選択してもよい。
　また、例えば、上記実施の形態における、メモリユニットアレイ２０におけるメモリユニット３０の数、各メモリユニット３０における列選択線ＣＬの本数および行選択線ＲＬの本数、予備の列選択線ＣＬの本数および行選択線ＲＬの本数などは、一例であり、適宜変更してもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）第１の領域に設けられ、第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、
　前記第１の領域に設けられ、前記第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、
　それぞれが、前記複数の第１の配線のいずれかおよび前記複数の第２の配線のいずれかの間に挿設された複数の第１のメモリセルと、
　第１の選択制御信号に基づいて前記複数の第１の選択線を駆動する第１の選択線駆動部と、前記第１の選択制御信号に基づいて前記複数の第２の選択線を駆動する第２の選択線駆動部とを有し、前記第１の選択線駆動部と前記第２の選択線駆動部とが前記第１の方向に並設された第１の駆動部と、
　第２の選択制御信号に基づいて前記複数の第３の選択線を駆動する第３の選択線駆動部と、前記第２の選択制御信号に基づいて前記複数の第４の選択線を駆動する第４の選択線駆動部とを有し、前記第３の選択線駆動部と前記第４の選択線駆動部とが前記第２の方向に並設された第２の駆動部と
　を備えた記憶装置。
（２）第１のアドレス信号に基づいて前記第１の選択制御信号を生成し、前記第１のアドレス信号が第１のアドレスを示す場合には、所定の選択制御信号を前記第１の選択制御信号として出力する第１の生成部と、
　第２のアドレス信号に基づいて前記第２の選択制御信号を生成し、前記第２のアドレス信号が第２のアドレスを示す場合には、所定の選択制御信号を前記第２の選択制御信号として出力する第２の生成部と
　をさらに備えた
　前記（１）に記載の記憶装置。
（３）前記第１の生成部は、前記第１のアドレスを記憶する第１のレジスタを有し、
　前記第２の生成部は、前記第２のアドレスを記憶する第２のレジスタを有する
　前記（２）に記載の記憶装置。
（４）前記第１の方向に延伸し、前記第１の選択制御信号を伝える第１の選択制御線と、
　前記第２の方向に延伸し、前記第２の選択制御信号を伝える第２の選択制御線と
　をさらに備えた
　前記（２）または（３）に記載の記憶装置。
（５）前記第２の方向に延伸し、前記第１の選択制御信号を伝える第１の選択制御線と、
　前記第１の方向に延伸し、前記第２の選択制御信号を伝える第２の選択制御線と
　をさらに備えた
　前記（２）または（３）に記載の記憶装置。
（６）前記複数の第１の選択制御線は、前記第１の選択線駆動部が形成された領域、および前記第２の選択線駆動部が形成された領域に形成された
　前記（４）または（５）に記載の記憶装置。
（７）前記複数の第１の選択制御線は、前記第１の選択線駆動部および前記第２の選択線駆動部が形成された領域以外の領域に形成された
　前記（５）に記載の記憶装置。
（８）第２の領域に設けられ、前記第１の方向に延伸し、複数の第５の選択線および複数の第６の選択線を含む複数の第３の配線と、
　前記第２の領域に設けられ、前記第２の方向に延伸し、複数の第７の選択線および複数の第８の選択線を含む複数の第４の配線と、
　それぞれが、前記複数の第３の配線のいずれかおよび前記複数の第４の配線のいずれかの間に挿設された複数の第２のメモリセルと、
　第３の選択制御信号に基づいて前記複数の第５の選択線を駆動する第５の選択線駆動部と、前記第３の選択制御信号に基づいて前記複数の第６の選択線を駆動する第６の選択線駆動部とを有し、前記第５の選択線駆動部と前記第６の選択線駆動部とが前記第１の方向に並設された第３の駆動部と、
　前記第２の選択制御信号に基づいて前記複数の第７の選択線を駆動する第７の選択線駆動部と、前記第２の選択制御信号に基づいて前記複数の第８の選択線を駆動する第８の選択線駆動部とを有し、前記第７の選択線駆動部と前記第８の選択線駆動部とが前記第２の方向に並設された第４の駆動部と
　をさらに備えた
　前記（２）から（７）のいずれかに記載の記憶装置。
（９）前記第１のアドレス信号に基づいて前記第３の選択制御信号を生成し、前記第１のアドレス信号が第３のアドレスを示す場合には、所定の選択制御信号を前記第３の選択制御信号として出力する第３の生成部をさらに備えた
　前記（８）に記載の記憶装置。
（１０）第３の領域に設けられ、前記第１の方向に延伸し、複数の第９の選択線および複数の第１０の選択線を含む複数の第５の配線と、
　前記第３の領域に設けられ、前記第２の方向に延伸し、複数の第１１の選択線および複数の第１２の選択線を含む複数の第６の配線と、
　それぞれが、前記複数の第５の配線のいずれかおよび前記複数の第６の配線のいずれかの間に挿設された複数の第３のメモリセルと、
　前記第１の選択制御信号に基づいて前記複数の第９の選択線を駆動する第９の選択線駆動部と、前記第１の選択制御信号に基づいて前記複数の第１０の選択線を駆動する第１０の選択線駆動部とを有し、前記第９の選択線駆動部と前記第１０の選択線駆動部とが前記第１の方向に並設された第５の駆動部と、
　第４の選択制御信号に基づいて前記複数の第１１の選択線を駆動する第１１の選択線駆動部と、前記第４の選択制御信号に基づいて前記複数の第１２の選択線を駆動する第１２の選択線駆動部とを有し、前記第１１の選択線駆動部と前記第１２の選択線駆動部とが前記第２の方向に並設された第６の駆動部と
　をさらに備えた
　前記（２）から（９）のいずれかに記載の記憶装置。
（１１）前記第２のアドレス信号に基づいて前記第４の選択制御信号を生成し、前記第２のアドレス信号が第４のアドレスを示す場合には、所定の選択制御信号を前記第４の選択制御信号として出力する第４の生成部をさらに備えた
　前記（１０）に記載の記憶装置。
　本出願は、日本国特許庁において、２０１７年３月２４日に出願された日本特許出願番号２０１７－５９５２３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 　第１の領域に設けられ、第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、
    　前記第１の領域に設けられ、前記第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、
    　それぞれが、前記複数の第１の配線のいずれかおよび前記複数の第２の配線のいずれかの間に挿設された複数の第１のメモリセルと、
    　第１の選択制御信号に基づいて前記複数の第１の選択線を駆動する第１の選択線駆動部と、前記第１の選択制御信号に基づいて前記複数の第２の選択線を駆動する第２の選択線駆動部とを有し、前記第１の選択線駆動部と前記第２の選択線駆動部とが前記第１の方向に並設された第１の駆動部と、
    　第２の選択制御信号に基づいて前記複数の第３の選択線を駆動する第３の選択線駆動部と、前記第２の選択制御信号に基づいて前記複数の第４の選択線を駆動する第４の選択線駆動部とを有し、前記第３の選択線駆動部と前記第４の選択線駆動部とが前記第２の方向に並設された第２の駆動部と
    　を備えた記憶装置。
  2. 　第１のアドレス信号に基づいて前記第１の選択制御信号を生成し、前記第１のアドレス信号が第１のアドレスを示す場合には、所定の選択制御信号を前記第１の選択制御信号として出力する第１の生成部と、
    　第２のアドレス信号に基づいて前記第２の選択制御信号を生成し、前記第２のアドレス信号が第２のアドレスを示す場合には、所定の選択制御信号を前記第２の選択制御信号として出力する第２の生成部と
    　をさらに備えた
    　請求項１に記載の記憶装置。
  3. 　前記第１の生成部は、前記第１のアドレスを記憶する第１のレジスタを有し、
    　前記第２の生成部は、前記第２のアドレスを記憶する第２のレジスタを有する
    　請求項２に記載の記憶装置。
  4. 　前記第１の方向に延伸し、前記第１の選択制御信号を伝える第１の選択制御線と、
    　前記第２の方向に延伸し、前記第２の選択制御信号を伝える第２の選択制御線と
    　をさらに備えた
    　請求項２に記載の記憶装置。
  5. 　前記第２の方向に延伸し、前記第１の選択制御信号を伝える第１の選択制御線と、
    　前記第１の方向に延伸し、前記第２の選択制御信号を伝える第２の選択制御線と
    　をさらに備えた
    　請求項２に記載の記憶装置。
  6. 　前記複数の第１の選択制御線は、前記第１の選択線駆動部が形成された領域、および前記第２の選択線駆動部が形成された領域に形成された
    　請求項４に記載の記憶装置。
  7. 　前記複数の第１の選択制御線は、前記第１の選択線駆動部および前記第２の選択線駆動部が形成された領域以外の領域に形成された
    　請求項５に記載の記憶装置。
  8. 　第２の領域に設けられ、前記第１の方向に延伸し、複数の第５の選択線および複数の第６の選択線を含む複数の第３の配線と、
    　前記第２の領域に設けられ、前記第２の方向に延伸し、複数の第７の選択線および複数の第８の選択線を含む複数の第４の配線と、
    　それぞれが、前記複数の第３の配線のいずれかおよび前記複数の第４の配線のいずれかの間に挿設された複数の第２のメモリセルと、
    　第３の選択制御信号に基づいて前記複数の第５の選択線を駆動する第５の選択線駆動部と、前記第３の選択制御信号に基づいて前記複数の第６の選択線を駆動する第６の選択線駆動部とを有し、前記第５の選択線駆動部と前記第６の選択線駆動部とが前記第１の方向に並設された第３の駆動部と、
    　前記第２の選択制御信号に基づいて前記複数の第７の選択線を駆動する第７の選択線駆動部と、前記第２の選択制御信号に基づいて前記複数の第８の選択線を駆動する第８の選択線駆動部とを有し、前記第７の選択線駆動部と前記第８の選択線駆動部とが前記第２の方向に並設された第４の駆動部と
    　をさらに備えた
    　請求項２に記載の記憶装置。
  9. 　前記第１のアドレス信号に基づいて前記第３の選択制御信号を生成し、前記第１のアドレス信号が第３のアドレスを示す場合には、所定の選択制御信号を前記第３の選択制御信号として出力する第３の生成部をさらに備えた
    　請求項８に記載の記憶装置。
  10. 　第３の領域に設けられ、前記第１の方向に延伸し、複数の第９の選択線および複数の第１０の選択線を含む複数の第５の配線と、
    　前記第３の領域に設けられ、前記第２の方向に延伸し、複数の第１１の選択線および複数の第１２の選択線を含む複数の第６の配線と、
    　それぞれが、前記複数の第５の配線のいずれかおよび前記複数の第６の配線のいずれかの間に挿設された複数の第３のメモリセルと、
    　前記第１の選択制御信号に基づいて前記複数の第９の選択線を駆動する第９の選択線駆動部と、前記第１の選択制御信号に基づいて前記複数の第１０の選択線を駆動する第１０の選択線駆動部とを有し、前記第９の選択線駆動部と前記第１０の選択線駆動部とが前記第１の方向に並設された第５の駆動部と、
    　第４の選択制御信号に基づいて前記複数の第１１の選択線を駆動する第１１の選択線駆動部と、前記第４の選択制御信号に基づいて前記複数の第１２の選択線を駆動する第１２の選択線駆動部とを有し、前記第１１の選択線駆動部と前記第１２の選択線駆動部とが前記第２の方向に並設された第６の駆動部と
    　をさらに備えた
    　請求項２に記載の記憶装置。
  11. 　前記第２のアドレス信号に基づいて前記第４の選択制御信号を生成し、前記第２のアドレス信号が第４のアドレスを示す場合には、所定の選択制御信号を前記第４の選択制御信号として出力する第４の生成部をさらに備えた
    　請求項１０に記載の記憶装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018200738A (ja) * 2017-05-26 2018-12-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置
JP2018200967A (ja) * 2017-05-29 2018-12-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置
US10862477B2 (en) * 2018-08-14 2020-12-08 Newport Fab, Llc Read out integrated circuit (ROIC) for rapid testing of functionality of phase-change material (PCM) radio frequency (RF) switches
US11417375B2 (en) 2019-12-17 2022-08-16 Micron Technology, Inc. Discharge current mitigation in a memory array
US11100986B2 (en) * 2019-12-17 2021-08-24 Micron Technology, Inc. Discharge current mitigation in a memory array
US11404113B2 (en) * 2020-06-18 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device including a word line with portions with different sizes in different metal layers
US11805636B2 (en) 2020-06-18 2023-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067892A (ja) * 1999-08-30 2001-03-16 Hitachi Ltd 半導体記憶装置と半導体装置
JP2002025255A (ja) * 2000-07-04 2002-01-25 Hitachi Ltd 半導体記憶装置
JP2015088727A (ja) * 2013-10-29 2015-05-07 株式会社東芝 不揮発性記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3719497B2 (ja) * 2000-08-29 2005-11-24 株式会社タツノ・メカトロニクス 洗車装置
US20090256133A1 (en) * 2008-04-09 2009-10-15 Kau Derchang Multiple layer resistive memory
JP2014038674A (ja) * 2012-08-14 2014-02-27 Ps4 Luxco S A R L 半導体装置
US8891280B2 (en) * 2012-10-12 2014-11-18 Micron Technology, Inc. Interconnection for memory electrodes
US9142290B2 (en) 2013-03-29 2015-09-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor device and method for driving same
TWI493568B (zh) * 2013-08-19 2015-07-21 Ind Tech Res Inst 記憶體裝置
WO2017162129A1 (zh) * 2016-03-21 2017-09-28 成都海存艾匹科技有限公司 含有三维存储阵列的集成神经处理器
US10347333B2 (en) * 2017-02-16 2019-07-09 Micron Technology, Inc. Efficient utilization of memory die area

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067892A (ja) * 1999-08-30 2001-03-16 Hitachi Ltd 半導体記憶装置と半導体装置
JP2002025255A (ja) * 2000-07-04 2002-01-25 Hitachi Ltd 半導体記憶装置
JP2015088727A (ja) * 2013-10-29 2015-05-07 株式会社東芝 不揮発性記憶装置

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