JP2002366506A

JP2002366506A - データ処理システム、半導体集積回路装置及び信号授受方法

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Publication number: JP2002366506A
Application number: JP2001173473A
Authority: JP
Inventors: Kazumasa Yanagisawa; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-06-08
Filing date: 2001-06-08
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】簡単化と汎用性とを持ち、使用するデバイス
の動作速度に適合したデータ授受を可能としたデータ処
理システム、半導体集積回路装置とそれに好適な信号授
受方法を提供する。【解決手段】マスタデバイスと、動作速度が互いに異
なる複数種類のスレーブデバイスのうちのいずれか少な
くとも１つのスレーブデバイスとを双方向バス及び上記
マスタデバイスと上記スレーブデバイスとの間での信号
のやり取りを制御するバス制御信号線で接続し、上記双
方向バスを第１タイミングでは制御コマンドの送信に使
用し、第２タイミングではデータの伝送に使用してデー
タ処理システムあるいは半導体集積回路装置を構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データ処理シス
テム、半導体集積回路装置及び信号授受方法に関し、特
に高速動作から低速動作までの多様なシステムに適合で
きるデータ処理システム、半導体集積回路装置及びそれ
に好適な信号授受方法に利用して有効な技術に関するも
のである。

【０００２】

【従来の技術】例えば、マイクロコンピュータシステム
は、マイクロプロセッサ等のようなマスターデバイスと
メモリ回路等のようなスレーブデバイスとの組み合わせ
で構成される。上記スレーブデバイスは、高速動作が可
能なスタティック型ＲＡＭ（以下、単にＳＲＡＭとい
う）、上記ＳＲＡＭよりも低速であるが大記憶容量を実
現できるダイナミック型ＲＡＭ（以下、単にＤＲＡＭと
いう）及び低速動作であるが記憶情報が不揮発性とされ
るフラッシュメモリ（以下、単にＦＬＡＳＨという）の
ように複数種類あり、そのシステムに応じて適宜に選ば
れる。

【０００３】

【発明が解決しようとする課題】システムオンチップ化
を推進し論理ＬＳＩの性能を十分に引き出すには、大容
量／高速メモリの搭載が必要で有る。従来のシステムで
は、前記のようなデバイスとスレーブデバイスを同一チ
ップ上への混載、又は別々にチップを作りいわゆるベア
チＭＣＭ（Multi Chip Module)又は基板実装で対応す
る。しかし、同一チップにマスタデバイスとスレーブデ
バイスを混載する場合、ＤＲＡＭ／ＦＬＡＳＨのように
論理回路とは異なるプロセスのものを製造するために、
最もプロセスの複雑なデバイスに合わせて全体が形成さ
れるためにプロセスが複雑化し、大規模ＳＲＡＭに代表
される歩留まり低下の問題が予測される。

【０００４】別チップで形成する場合、汎用のＳＲＡＭ
ではＸ系とＹ系アドレスを同時に入力するのに対して、
汎用ＤＲＡＭではＸ系アドレスとＹ系アドレスとを時分
割的に入力するものであり、更にシンクロナスＤＲＡＭ
では、上記汎用ＤＲＡＭと同じ制御端子をコマンドとし
て入力する等制御入力方式が異なる。また、ＦＬＡＳＨ
でも、ＳＲＡＭのようにアドレス端子とデータ端子を分
けて入力するものや、専用のアドレス端子やデータ端子
を持たないでコマンドとアドレスとを時分割的に供給す
るもの等様々である。

【０００５】そのために、マスターデバイスとスレーブ
デバイスとの間には上記様々なインターフェイス回路を
持つスレーブデバイスと、マイクロプロセッサのインタ
ーフェイス回路の間を接続するメモリ制御回路等のバッ
ファ回路が必要になる。マイクロプロセッサにおいて
は、上記複数種類のメモリ回路をそれぞれに適用させた
専用のインターフェイスを設け、それぞれに各メモリ回
路を直接接続するものもあるが回路が複雑になるという
問題がある。

【０００６】そこで、本願発明者においては、システム
オンチップ化を推進し論理ＬＳＩの性能を十分に引き出
して高速動作から低速動作までの全てのメモリ形式を共
通バス上に搭載してシステムオンチップに最適な構成を
支援するために、汎用性を持ちつつシステムの簡素化を
図り、それぞれの動作速度に応じたデータの授受を可能
としたインターフェイス技術を考えた。

【０００７】この発明の目的は、簡単化と汎用性とを持
ち、使用するデバイスの動作速度に適合したデータ授受
を可能としたデータ処理システム、半導体集積回路装置
とそれに好適な信号授受方法を提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうちの代表的なものの一つの概要を簡単に説明す
れば、下記の通りである。マスタデバイスと、動作速度
が互いに異なる複数種類のスレーブデバイスのうちのい
ずれか少なくとも１つのスレーブデバイスとを双方向バ
ス及び上記マスタデバイスと上記スレーブデバイスとの
間での信号のやり取りを制御するバス制御信号線で接続
し、上記双方向バスを第１タイミングでは制御コマンド
の送信に使用し、第２タイミングではデータの伝送に使
用してデータ処理システムを構成する。

【０００９】本願において開示される発明のうち代表的
なものの他の１つの概要を簡単に説明すれば、下記の通
りである。マスタデバイスと動作速度が互いに異なる複
数種類のスレーブデバイスのうちのいずれか少なくとも
１つのスレーブデバイス及びそれらを接続する双方向バ
スとバス制御信号線とを一つのパッケージ内に設けて半
導体集積回路装置を構成し、上記双方向バスを第１タイ
ミングでは制御コマンドの送信に使用し、第２タイミン
グではデータの伝送に使用する。

【００１０】本願において開示される発明のうち代表的
なものの更に他の１つの概要を簡単に説明すれば、下記
の通りである。マスタデバイス、動作速度が互いに異な
る複数種類のスレーブデバイスのうちのいずれか少なく
とも１つのスレーブデバイス及びそれらを接続する双方
向バスとマスタデバイスと上記スレーブデバイスとの間
での信号のやり取りを制御するバス制御信号線とを用
い、上記双方向バスを第１タイミングでは制御コマンド
の送信に使用し、第２タイミングではデータの伝送に使
用して上記両デバイス間での信号授受を行う。

【００１１】

【発明の実施の形態】図１には、この発明に係るデータ
処理システム（又は半導体集積回路装置）の一実施例の
概略ブロック図が示されている。特に制限されないが、
この実施例のデータ処理システムは、複数チップが１つ
のパッケージ内に搭載されたＭＣＭ（Multi Chip Modul
e)構成又はＭＣＰ（Ｍulti Ｃhip Ｐackage）構成のシ
ステムチップに向けられている。

【００１２】この実施例では、マイクロプロセッサのよ
うなマスタデバイスを構成する論理ＬＳＩ（大規模集積
回路）と、メモリ回路から構成される。この実施例の論
理ＬＳＩには、斜線で示した専用ブリッジ回路が設けら
れる。かかるブリッジ回路は、チップ外に設けれたバス
に接続される各種メモリ回路の接続が可能にされる。同
図の実施例のバスは２個（最大４個）のメモリを制御す
るようにされる。

【００１３】上記バスには、メモリを制御する２つの制
御チャンネルが設けられる。ｓｒａｍ（ＳＲＡＭ）に代
表される低レイテンシの高速メモリは、１つのメモリが
１チャンネルを占有するので、低レイテンシの高速メモ
リは最大２個まで搭載できる。ｄｒａｍ（ＤＲＡＭ）に
代表される通常メモリや、ｆｌａｓｈ（ＦＬＡＳＨ）に
代表される低速メモリは、アドレスによりチップ番号を
制御できるようにされ１チャンネル当たり２個のメモリ
を搭載できる。

【００１４】したがって、一方のチャンネルにアドレス
ｐｓｘｄを組み合わせて２個のｄｒａｍと、他方のチャ
ンネルにアドレスｐｓｘｆを組み合わせて２個のｆｌａ
ｓｈに振り分けて最大４個のメモリを搭載することがで
きる。あるいは、上記一方のチャンネルを用いて１個の
ｓｒａｍを制御し、他方のチャンネルに上記アドレス信
号ｐｓｘｄ，ｐｓｘｆを組み合わせることにより１個の
ｄｒａｍと１個のｆｌａｓｈとを設けるような組み合わ
せも構成することができる。

【００１５】図２には、この発明に係るデータ処理シス
テム（又は半導体集積回路装置）の他の一実施例の概略
ブロック図が示されている。マイクロプロセッサのよう
なマスタデバイスを構成する論理ＬＳＩ（大規模集積回
路）には、斜線で示したように２個の専用ブリッジ回路
が設けられる。それぞれのブリッジ回路は、前記図１の
実施例と同様にチップ外に設けれた２つのバスに各種メ
モリ回路の接続が可能にされる。

【００１６】例えば、同図の例では、１つのブリッジ回
路には低レイテンシの高速メモリｓｒａｍを２個搭載
し、他の１つのブリッジ回路には、２つのチャンネルと
アドレス信号ｐｓｘｄ，ｐｓｘｆを組み合わせて、２個
の通常メモリであるｄｒａｍと、２個の低速メモリであ
るｆｌａｓｈが設けられる。このように上記チャンネル
数が不足し、メモリ数が不足する場合、専用ブリッジを
２つ以上配置して対応すればよい。この実施例におい
て、低レイテンシとは、レイテンシイ＜４を意味し、通
常メモリはレイテンシイ＞４を意味する。

【００１７】図３には、この発明に係るデータ処理シス
テム（又は半導体集積回路装置）の一実施例の概略構成
図が示されている。同図は、前記論理ＬＳＩと前記ＤＲ
ＡＭ及びＦｌａｓｈ（ＦＬＡＳＨ）の関係を示す概略平
面図が示されている。上記論理ＬＳＩとメモリチップ
（memory chip)であるＤＲＡＭとＦｌａｓｈとは、１つ
の実装基板に搭載され、相互の接続を行うバスがボンデ
ンィグワイヤ（bondingwire) によって構成される。同
図において、論理ＬＳＩのメモリ回路とのインターフェ
イスに向けられたブッリジ（bridge) 回路とメモリチッ
プとの間を接続するバスは、３２ビットの双方向バスと
バス制御信号線とからなる。同図には、これらバスを構
成するボンディングワイヤの全てが示されているのでは
なく、代表して２２（×３）が例示的に示されている。

【００１８】実装基板上設けられた基板パターンを中継
点として、論理ＬＳＩのボンディングパッド、及びメモ
リ回路のボンディングパッドとがボンディングワイヤに
よって接続される。つまり、中継点としての基板パター
ンの一端からは、前記論理ＬＳＩのブッリジ回路に向け
たパッドとを接続するボンディングワイヤが設けられ、
他端から前記メモリ回路ＤＲＡＭ、Ｆｌａｓｈのそれぞ
れの対応するバッドに向けてボンディングワイヤが設け
られる。双方バスのうち、特に制限されないが、中央部
と両側においてシールド用のダミーのボンディングワイ
ヤが設けられている。

【００１９】特に制限されないが、論理ＬＳＩの信号ピ
ンは０ないし４２の４３ピンとされ、それ以外に電源の
ピン、ボンディグオプション用ピンが設けられる。上記
信号用のピンのうちデータ転送用のバス幅として最小３
２ビットが割り当てられる。これより広いバス幅が要求
される場合、ピン番号４２以上および０以下にデータ部
のみ幅を拡張するようにされる。上記４３ピンに対応し
たバスは、アドレスを含むコマンドとデータを双方向で
送受する共用ピン（双方向バス）と、一方通行のピンと
からなる。双方向バスに乗る信号は、制御コマンドとデ
ータの２種類でデータは送りと受けがある。制御コマン
ド（アドレス含む）とデータは同じタイミングでは出力
されない。そのため制御コマンドとデータは双方向性の
共通ピン構成で問題は無い。制御コマンドは、アドレス
とリード／ライト（read/write）、チップ選択（ＣＳ）
等のメモリ制御信号を含む。

【００２０】バスの信号やりとりを制御するためにバス
制御信号が設けられる。これらのバス制御信号又はバス
制御信号線は、ｒｑ（メモリリクエスト）、ｂｙ（メモ
リビジー）、ｄｅ（メモリデータイネーブル）、ｄｒ
（データイネーブルレシーブ）であり、１チャンネルに
それぞれが設けられるので、前記のようにブッリジ回路
に２チャンネル設ける場合には、チャンネル１と２に対
応して各２本ずつが設けられる。これらの信号は、デー
タの送り方向性を定める信号であり共用化は出来ず専用
ピンとされる。またページモード制御用アドレスはデー
タ出力中に切り替える必要があり、共用化は出来ず専用
ピン化して別途設けられる。

【００２１】メモリチップｒａｍは準標準の扱いとされ
る。メモリチップｒａｍにおいては、１つのチャンネル
に対応されており、信号が割り当てられるピン数は、３
９ピンとされる。つまり、論理ＬＳＩでは上記のように
２チャンネル分に対応した４本からなる専用ピンが２組
設けられるので、１チャッネル分の専用ピン分だけ少な
い数にされる。メモリチップｒａｍの実装の自由度を高
めるため標準的な平面配置の他、次に説明するような裏
面配置や論理チップ上への積み上げ配置を可能とするた
め標準のモード（mode）１以外に左右逆となったモード
（mode）２のピン配置をサポートする。この切り替えは
モードパッド（mod pad)のボンディングオプションで対
応する。

【００２２】図４には、この発明に係るデータ処理シス
テム（又は半導体集積回路装置）の一実施例の概略構成
図が示されている。同図は、前記論理ＬＳＩと前記ＤＲ
ＡＭ及びＦｌａｓｈを構成するメモリ回路ｒａｍとの関
係を示す概略断面図が示されいる。図４（Ａ）において
は、実装基板の表面に前記図３の実施例のように論理Ｌ
ＳＩ（ｌｏｇｉｃ）チップと、メモリチップが２個搭載
される。メモリチップは、基板表面部に設けられたメモ
リチップの上に、別のメモリチップが重ね合わされて搭
載される。

【００２３】基板の裏面側にもメモリチップｒａｍが搭
載される。この場合、上部のメモリチップは、モード
（mode）１に設定され、裏面のチップはモード（mode）
２に設定される。これにより、裏面に搭載されるメモリ
チップｒａｍの電極配列がミラー反転させられるので、
論理ＬＳＩとの接続を行う中継点としてのパターンがス
ルーホールによって裏面まで延びて、裏面配置されたメ
モリチップｒａｍも、表面側のメモリチップｒａｍと同
様に最短距離をもってボンディングワイヤにより接続さ
れものとなる。

【００２４】図４（Ｂ）においては、実装基板の表面に
論理ＬＳＩ（ｌｏｇｉｃ）チップが設けられ、その上部
にメモリチップが重ね合わされて搭載される。そして、
基板の裏面側にもメモリチップｒａｍが搭載される。こ
の場合においても、基板表面側に設けられたメモリチッ
プｒａｍは、モード（mode）１に設定され、基板の裏面
側に設けられたメモリチップｒａｍはモード（mode）２
に設定される。これにより、基板の端部に設けられた中
継点としてのパターンを介して、論理ＬＳＩ（ｌｏｇｉ
ｃ）とメモリｒａｍとが、同じ方向に平行して配置され
るボンディングワイヤにより最短距離によって接続され
る。

【００２５】この実施例のように信号バスを構成するボ
ンディングワイヤを平行に配置するものでは、信号線で
あるボンディングワイヤの相互の長さが互いに等しくな
り、そこでの信号遅延のバラツキを小さくする上で有益
である。つまり、論理ＬＳＩ（ｌｏｇｉｃ）とメモリｒ
ａｍとの間で転送されるデータのスキューを小さく抑え
ることができ、信号取り込みのために設けられるタイミ
ングマージンを小さくすることができるので、高速なデ
ータ転送が可能になる。

【００２６】ＤＲＡＭに代表される通常メモリや、ＦＬ
ＡＳＨに代表される低速メモリは同一チャンネルの２個
のメモリを搭載できる。この２つのＤＲＡＭやＦＬＡＳ
Ｈの判別はアドレスで行う。この場合、搭載されるチッ
プ自体にＩＤ（自己識別）は無く、チップＩＤの割付が
バス外に設けられたＣＳＰ制御ピンのボンディングオプ
ション設定により行われる。

【００２７】例えば、ＣＳＰ制御ピンをオープンにした
場合、アドレス信号Ａ２８をハイレベルにすれば、かか
るメモリチップが選択され、アドレス信号Ａ２８をロウ
レベルにすると非選択とされる。ＣＳＰ制御ピンにボン
ディングワイヤによりＶＳＳ（回路の接地電位）に接続
した場合、アドレス信号Ａ２８をロウレベルにすれば、
かかるメモリチップが選択され、アドレス信号Ａ２８を
ハイレベルにすると非選択とされる。

【００２８】この実施例のようなシステムオンチップに
おいてシステム全体のコストパフオーマンスを最適とす
るには、必ずじも論理ＬＳＩとメモリのプロセス世代が
一致しない。高速大容量メモリを要求する場合、進んだ
世代のプロセスを使用する必要が有るが、性能／規模要
求が低い場合、進んだプロセスを使ってもチップ全体が
パッド律則になりサイズが小さく出来ない。この場合、
進んだプロセスは逆に高価になってしまう。そこで常に
最適な世代のチップを組み合わせることが重要である。
このためバスの電圧を一定の固定することは不利となり
一定の範囲で自由度を持たせるようにされる。

【００２９】同世代のメモリと論理のデバイスを比較す
ると一般的にメモリの動作電圧が高い。また、プロセス
の複雑度を見るとメモリは配線以外のデバイス的追加
（ＤＲＡＭの容量形成等）が有りプロセスステップ数が
多い。またプロセスの追加に対しプロセス価格が上がり
やすい。

【００３０】以上のことを考慮して、インターフェイス
電圧はメモリの内部動作電圧を基準に調整する。メモリ
の内部動作電圧が１．８Ｖ以上の場合、インターフェイ
スの電圧を１．８Ｖ中心に設定する。つまり、前記論理
ＬＳＩのブリッジ回路は１．８Ｖで動作させられる。ま
た、複数有るメモリチップの動作電圧に、上記１．８Ｖ
より低いものが有る場合、最も低いメモリ動作電圧をも
ってインターフェイス電圧とする。このため、論理ＬＳ
Ｉの内部回路が上記インターフェイス電圧と異なる場合
には、レベルを合わせるためにレベル変換回路が設けら
れる。メモリチップでも、内部電圧が１．８Ｖ以上の
２．５Ｖ程度のときには、メモリ部とインターフェイス
部との間にレベル変換回路が設けられる。

【００３１】双方向バスを高速で駆動するには、双方の
バス駆動回路の調停が重要となる。１本の信号線に接続
された複数の駆動ドライバが共に信号を駆動すると、信
号上で衝突が起こり最悪デバイスが破壊される。これを
回避するため一般的には、双方のドライバが駆動する時
間に差を設けて衝突を回避する。この場合（１）衝突を
回避するに必要な時間差を設けるため速度が低下する。
（２）バスがフローテイング状態で中間電位になると、
入力回路において大きな貫通電流を流すようになるの
で、入力回路等にフローティング状態での中間電位対策
が必要となるなどの問題が発生する。

【００３２】図５には、この発明に好適なバス駆動回路
及び信号授受方法の一実施例の構成図が示されている。
この実施例では、信号の駆動力に通常駆動力とバス保持
駆動力の２モードを持つことで上記衝突による問題を回
避する。つまり、この実施例の駆動回路ないし信号授受
方法では、バス上で任意の複数の駆動回路での衝突を許
容しつつ、衝突による消費電流の増大やデバイスの破壊
を回避するよう工夫されている。

【００３３】図５（Ａ）には、双方向バスを構成する１
つの信号線ｂと、それに接続される２つの駆動回路ｄｅ
ｖ１，２が代表として例示的に示されている。駆動回路
ｄｅｖ１，２は、それぞれタイミング信号１、２で動作
する第１駆動回路と、タイミング信号１ｂ，２ｂで動作
する第２駆動回路の組み合わせから構成される。上記第
１駆動回路は、信号線ｂの切り替えを行う通常モード時
に、タイミング信号１、２により動作状態となり、駆動
インピーダンスをほぼ配線系に合わせ（整合され）高駆
動力により高速切り替え及び信号の反射防止に使われ
る。

【００３４】上記第２駆動回路は、タイミング信号１
ｂ，２ｂにより動作状態となり、その駆動能力（出力イ
ンピーダンス）がｇｍ小にされ、上記タイミング信号
１、２で動作する第１駆動回路で形成された信号線ｂの
出力レベルを保持するために設けられる。つまり、この
第２駆動回路が動作する保持モードは、上記第１駆動回
路が動作する通常モードの１０％以下の低い駆動力にさ
れ、上記通常モードにより信号線ｂが論理１又は０のレ
ベルに達した後切り替えられ、バス信号線の状態を保持
する目的で使われる。

【００３５】図５（Ｂ）に示すように、駆動回路ｄｅｖ
１において、タイミング信号１のハイレベルに期間が通
常モードとされて、第１駆動回路が動作状態となって信
号線ｂを高速に切り替える。上記信号線ｂの信号レベル
が切り替えられると、タイミング信号１はロウレベルと
なり、代わってタイミング信号１ｂがハイレベルの保持
モードにされて、第２駆動回路が動作状態となり、信号
線ｂのレベルを維持する。同図において、信号線ｂのレ
ベルが小さくなるように表現しているが、このレベル低
下は第２駆動回路の駆動能力が小さいことを表現するも
のである。

【００３６】上記一方の駆動回路ｄｅｖ１において、タ
イミング信号１ｂのハイレベルにより、上記第２駆動回
路が動作状態、つまり信号線ｂのレベルの保持状態であ
っても、それを無視して、他方の駆動回路においてタイ
ミング信号２のハイレベルが許可される。これにより、
一方の駆動回路ｄｅｖ１の第２駆動回路と、他方の駆動
回路ｄｅｖ２の第１駆動回路との出力が衝突を生じる。

【００３７】しかしながら、上記のように第１駆動回路
の駆動力が第２駆動回路の駆動力に比べて大きいので、
信号線ｂのレベルは、他方の駆動回路ｄｅｖ２の第１駆
動回路の出力に従って高速に変化する。以下、他方の駆
動回路ｄｅｖ２にいても、上記信号線ｂの信号レベルが
論理１又は０に確定すると、タイミング信号２のロウレ
ベルとタイミング信号２ｂのハイレベルへの変化により
駆動力の大きな通常モードから駆動力の小さな保持モー
ドに切り替えられ、他の駆動回路による信号線ｂの駆動
を実質的に許可するようにされる。

【００３８】この構成では、双方向バスにおいて、２つ
の駆動回路において衝突を避けるためのタイミングマー
ジンが不要となって高速なデータ転送が可能になる。そ
して、上記衝突は、みかけ上のものであり、実際には通
常モードにされる駆動回路の出力によりバスが支配され
るので、小さな貫通電流しか生じなく、デバイスの破壊
も生じない。

【００３９】上記保持モードで動作する駆動回路を構成
するＭＯＳＦＥＴは、ゲート長を通常の倍程度に長く
し、出力衝突、つまり自分が出しているデータと異なる
データを他のデバイスが送り出すときの耐久性を上げて
おり、保持モードで出力を出している状態で他のデバイ
スが信号駆動を開始した場合、わずかな貫通電流を発生
するが保持モードの駆動状態は無視される。この実施例
においては、双方向に接続されるデバイスのドライバ
は、開放→通常モード（→保持モード）→開放の順で切
り替えられる。このようなモード切り替えにより信号線
上の衝突は許容され、高速切り替えを達成できる。つま
り、保持モードにされているデバイスでは、出力を出し
ている状態で、他のデバイスが信号駆動を開始した場合
にわずかな貫通電流を発生するが、信号線の支配には負
けてこの駆動状態は無視され、その後にバスを開放す
る。

【００４０】図６には、この発明に好適なバス駆動回路
及び信号授受方法の他の一実施例の構成図が示されてい
る。この実施例では、前記論理ＬＳＩのようなマスタデ
バイスと、メモリｒａｍのようなスレーブデバイスに適
用される。つまり、図６（Ａ）のように、双方向バスを
構成する１つの信号線ｂに、マスタデバイスを構成する
論理回路ｌｏｇｉｃとスレーブデバイスを構成するメモ
リｒａｍとが接続される。このようなマスタデバイスと
スレーブデバイスとの間において、バスにより信号が双
方向に授受されるのは、読み出し動作のときに限定され
る。つまり、論理回路ｌｏｇｉｃからメモリｒａｍに向
けてリードコンマンド、アドレスを送出し、メモリｒａ
ｍから読み出しデータが論理回路ｌｏｇｉｃに向けて転
送されるというものである。

【００４１】このため、論理回路ｌｏｇｉｃにおいて、
それに設けられる入力回路を利用して、バスホールド
（bus hold) 用の駆動回路が付加される。つまり、入力
回路に対して、駆動能力の小さな（ｇｍ小）の駆動回路
の入力と出力とを交差接続させてラッチ形態にする。メ
モリｒａｍは、タイミング信号２で動作する出力回路
と、入力回路が設けられる。

【００４２】図６（Ｂ）に示すように、論理回路ｌｏｇ
ｉｃにおいてタイミング信号１により、駆動回路を動作
させて信号線ｂにアドレス、コマンドを出力する。上記
駆動回路は、信号線ｂの切り替えを行う通常モード時
に、タイミング信号１により動作状態となり、駆動イン
ピーダンスをほぼ配線系に合わせ（整合され）高駆動力
により高速切り替え及び信号の反射防止に使われる。上
記信号線ｂの信号レベルが切り替えられると、タイミン
グ信号１はロウレベルとなって上記駆動回路の動作が停
止（出力ハイインピーダンス）になるが、入力回路と前
記付加された駆動回路によるラッチ回路で上記信号線ｂ
のレベル（コマンド、アドレス）がホールドされる。

【００４３】メモリｒａｍは上記コマンドとアドレスと
を入力回路により受けて、内部回路を動作させて、読み
出しデータの準備ができたらタイミング信号２により、
駆動回路を動作状態とする。これにより、論理回路ｌｏ
ｇｉｃの上記バスホールド用の駆動回路で保持されたコ
マンド，アドレスとメモリｒａｍの駆動回路から出力さ
れる読み出しデータと衝突を生じる。

【００４４】しかしながら、メモリｒａｍの駆動回路の
駆動力が上記のようにバスホールド用の駆動回路の駆動
力に比べて大きいので、信号線ｂのレベルは、メモリｒ
ａｍの読み出し信号に従って高速に変化する。以下、メ
モリ回路ｒａｍにおいても、上記信号線ｂの信号レベル
が論理１又は０に確定すると、タイミング信号２のロウ
レベルにして出力ハイインピーダンス状態になる。この
とき、論理回路ｌｏｇｉｃの入力回路と前記付加された
駆動回路によるラッチ回路で上記信号線ｂの読み出しデ
ータがホールドされる。

【００４５】同図においても、ホールド時に信号線ｂの
レベルが小さくなるように表現しているが、このレベル
低下は駆動回路の駆動能力が小さいことを表現するもの
である。つまり、このホールド時は、いずれかのデバイ
スの駆動回路による信号線ｂの駆動を実質的に許可する
ものである。

【００４６】この構成では、論理回路ｌｏｇｉｃとメモ
リｒａｍとの間で、コマンド、アドレスと読み出しデー
タとの衝突を避けるためのタイミングマージンが不要と
なってメモリの高速な読み出しが可能になる。そして、
上記衝突は、みかけ上のものであり、実際には通常モー
ドにされる駆動回路の出力によりバスが支配されるの
で、小さな貫通電流しか生じなくデバイスの破壊も生じ
ない。また、ホールド用の駆動力の小さなインバータ回
路を論理回路ｌｏｇｉｃの入力回路に付加するだけでよ
いので、回路の簡素化とタイミング制御が容易になる。

【００４７】上記ホールド用の駆動回路を構成するＭＯ
ＳＦＥＴは、前記同様にゲート長を通常の倍程度に長く
し、出力衝突、つまりホールド回路でホールドされてい
るデータと異なるデータをいずれかのデバイスが送り出
すときの耐久性を上げており、ホールド状態でいずれか
のデバイスが信号駆動を開始した場合、わずかな貫通電
流を発生するがかかる信号線ｂのホールド状態のレベル
は無視される。

【００４８】図７には、この発明に好適なバス駆動回の
一実施例の回路図が示されている。この実施例の回路
は、前記図６（Ａ）の２つの回路ｌｏｇｉｃとｒａｍに
対応している。特に制限されないが、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１は、Ｗ（ゲート幅）／Ｌ（ゲート長）が
１２０／０．４に、Ｎチャンネル型ＭＯＳＦＥＴＱ２は
Ｗ／Ｌが６０／０．４のように大きくされて、前記タイ
ミング信号１により動作する大きな駆動力を持つ駆動回
路を構成する。

【００４９】特に制限されないが、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ３は、Ｗ（ゲート幅）／Ｌ（ゲート長）が６
／０．４に、Ｎチャンネル型ＭＯＳＦＥＴＱ４はＷ／Ｌ
が３／０．４のように小さくされて、入力回路の出力信
号を受けてラッチ回路を構成する小さな駆動力を持つバ
スホールド用の駆動回路を構成する。Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ７は、そのゲートとソースが接続されて、
定常的にオフ状態となり、等価的に容量及びダイオード
として作用す静電保護用に設けられる。

【００５０】特に制限されないが、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ６は、入
力回路を構成する。Ｐチャンネル型ＭＯＳＦＥＴＱ５
は、Ｗ／Ｌが２０／０．４のように形成され、Ｎチャン
ネル型ＭＯＳＦＥＴＱ６は、Ｗ／Ｌが１０／０．４のよ
うなサイズに形成される。８ｎＨのインダクタンスは、
双方向バスを構成するボンディングワイヤの等価回路を
表している。前記図６（Ａ）に示されたメモリｒａｍの
入力回路は、前記ＭＯＳＦＥＴＱ５、Ｑ６と同様な回路
で構成され、駆動回路はＭＯＳＦＥＴＱ１とＱ２と同様
な回路とされ、同様に保護用のＭＯＳＦＥＴも設けられ
る。

【００５１】この実施例回路は、前記図５（Ａ）の実施
例に対応せる場合には、両方のデバイスの駆動回路ｄｅ
ｖ１，ｄｅｖ２のそれぞれにおいて、前記ＭＯＳＦＥＴ
Ｑ１、Ｑ２からなる第１駆動回路と、前記ＭＯＳＦＥＴ
Ｑ３とＱ４からなる第２駆動回路を設け、それぞれをタ
イミング信号１、２とタイミング信号１ｂと２ｂで動作
させればよい。

【００５２】図８には、前記図７の出力ＭＯＳＦＥＴＱ
１とＱ２及び保護素子Ｑ７と出力用の電極の一実施例の
概略レアウト図が示されている。同図においては、１つ
のＰチャンネル型ＭＯＳＦＥＴ（ｐｍｏｓ）と２つのＮ
チャンネル型ＭＯＳＦＥＴ（ｎｍｏｓ）及びそれに接続
される電極の概略パターン図が示されている。同図にお
いて、ＭＯＳＦＥＴ（ｐｍｏｓ及びｎｍｏｓ）は、その
ゲートが黒く示されており、それを挟むようにソース，
ドレイン拡散層が形成される。例えば、ゲート長Ｌｇは
０．４μｎとされ、ピッチ（ｐｉｔｃｈ）も０．４μｎ
とされる。

【００５３】これら拡散層のうち、ソースとされる拡散
層は、Ｐチャンネル型ＭＯＳＦＥＴ（ｐｍｏｓ）におい
ては電源電圧に接続され、Ｎチャンネル型（ｎｍｏｓ）
においては回路の接地電位に接続される。そして、ドレ
インとされる拡散層は、最上層のアルミニュウム等の金
属配線層に接続され、そのまま延びて他のデバイスと接
続させる外部端子としての四角で示したボンディングパ
ットとされる。

【００５４】図９には、この発明に係るデータ処理シス
テム（又は半導体集積回路装置、以下同じ）のバス動作
の一実施例を説明するための動作図が示されている。同
図のデータ処理システムは、前記のような1 つの論理Ｌ
ＳＩ（ｌｏｇｉｃ）チップと、１つのメモリチップｒａ
ｍとから構成される。論理ＬＳＩにおけるブリッジ部と
メモリ部とが図面の表示方向において縦方向に示され、
時間の経過が横方向に示されている。つまり、表示方向
の上から順に論理ＬＳＩのブリッジ、論理ＩＦ部ＯＵ
Ｔ、チップ間配線、メモリＩＦ部ＩＮ、メモリＩＦ部Ｏ
ＵＴ及びチップ間配線、論理ＩＦ部ＩＮのように示され
ている。

【００５５】ここで、データの転送方向でみた場合、物
理的にはブリッジ出力とブリッジ入力とは同じである
が、同図ではそれを表示方向での上下両端に展開させる
ことにより、論理ＬＳＩがメモリｒａｍをアクセスし、
ｒａｍから論理ＬＳＩにデータを返すまでが時間との関
係で直線となるように表すことにより、信号の伝達方向
と時間の経過との関係の理解を容易にするものである。
同図において、ｓｙｓが論理ＬＳＩ側を表し、ｍｅｍが
メモリｒａｍを表し、チップ間配線ｓｅ−ｂは論理部Ｐ
ＡＤからメモリ部ＰＡＤに向けた配線部を示し、チップ
間配線ｒｅ−ｂはメモリ部ＰＡＤから論理部ＰＡＤに向
けた配線部を示している。双方向バスにあっては同一の
配線が時分割的に利用される。

【００５６】図９においては、低レイテンシメモリを用
い、１ワード読み出しを行ない例が示されている。論理
ＬＳＩからメモリｒａｍに対する読み出しは次のような
動作によって行われる。

【００５７】（１）論理ＬＳＩにおいて、前記ブリッ
ジがｒｄｙ（ready の略) になっていない場合、何らか
のメモリをアクセスしているため、まず初期状態とし
て、ブリッジがｒｄｙ状態になるまで、論理部ｌｏｇｉ
ｃからのコマンド入力を待つ。

【００５８】（２）上記ブリッジがｒｄｙy 状態にな
った後、論理部ｌｏｇｉｃはブリッジにリード（read）
コマンドを送りつけ動作を開始させる。ブリッジは動作
を開始するとｒａｍｂｕｓｙ＝１として動作中である
ことを論理部ｌｏｇｉｃに知らせる。

【００５９】（３）上記ブリッジは論理部ｌｏｇｏｃ
の同期クロックｓｙｓｃｋに同期してｒｑ（ram reques
t の略) ＝１を信号線に送り出し、同時に双方向バスに
制御コマンド（アドレス含む）ｃｏｍｍａｎｄを乗せ
る。ａｐはpage address（ページアドレス）の略であ
り、１ワード読み出しのときには固定である。このａｐ
はシステムクロックｓｙｓｃｋに同期したものとされ
る。これらの各信号は、信号ｒｑ＝１に代表されるよう
に、論理ＩＦ部ＯＵＴ、チップ間配線、メモリＩＦ部Ｉ
Ｎを通しメモリコアに伝達される。高速動作を行うには
配線長等を調整し各信号間のばらつきは１００ps以内に
押さえる必要が有る。このような信号間のばらつきは、
前記図３のような等長配線により実現できる。本バスは
基準クロックを持たず、上記信号ｒｑで代表される制御
信号の伝送／返送のみでタイミング調整をとる方式であ
る。

【００６０】（４）メモリコアはｒｑ＝１を受け取る
と、内部シーケンスに従い動作（ｏｐｅ＝１）を開始す
ると同時に、メモリＩＦ部ＯＵＴを介し上記信号の受領
確認及びメモリが動作に入った事の確認信号ｂｙ（memo
ry busy flagの略) ＝１を論理ＬＳＩに向けて送り返
す。

【００６１】（５）上記ｂｙ＝１が論理ＩＦ部ＩＮを
介してブリッジ入力まで帰つたら、ブリッジは駆動力を
保持状態に切り替える。つまり、前記図５の実施例で
は、タイミング信号１を非活性にし、代わってタイミン
グ信号１ｂを活性化させる。その後、信号線間のばらつ
き時間（１００ｐｓ）程度を待ち、最初に送ったｒｑ＝
１を立ち下げてｒｑ＝０とする。双方バスブリッジの保
持回路のみで保持され、事実上制御コマンド出力は終了
されバスを解放状態となる。前記ｒｑ＝１から０までが
クロックｓｙｓｃｋの１サイクル（ｔｃ）に収まらない
場合、該当メモリ構成はバス対応できず、該当メモリの
動作周波数を下げる必要が有る。ページ動作をさせず、
１ワードで読み出しを終了する場合、ｒｑ＝０同時にこ
のデータが最終データであることを示すｄｅ（last dat
a enable）＝１を信号を送る。

【００６２】（６）前記同様にしてメモリコアがｒｑ
＝０を受け取った段階ですでにメモリコアの内部動作が
完了している（ｏｐｅ＝０）場合、メモリコアはｂｙ＝
０，ｄｒ＝１を返信すると同時にすでに保持状態に遷移
している双方バスに、メモリコアから読み出されたデー
タｑを乗せる。この動作説明では、データは最終データ
であるため、メモリコアは出力と同時にイコライズ動作
に移行する。

【００６３】（７）ｂｙ＝０，ｄｒ＝１が前記同様に
ブリッジまで帰つたら、ブリッジは信号線間のばらつき
時間（１００ｐｓ）程度の時間待ち、メモリコアから受
け取ったデータｑをラッチし論理側に送ると同時に、最
終データを受け取った事を示すｄｅ＝０をメモリｒａｍ
に送る。

【００６４】（８）メモリコアが上記ｄｅ＝０を受け
取ったら、データｑ出力を終了しバスを解放する。ブリ
ッジ側のバス保持回路は常時活性であり、メモリｒａｍ
（ｍｅｍ）側がバスを完全解放すればブリッジ側保持回
路でその状態を継続保持させる。この実施例では、シス
テムクロックｓｙｓｃｋの１サイクルでは、メモリｒａ
ｍからのデータが取り出せないので、つまりは１サイク
ルけんかのｒａｍｂｕｓｙ＝１であるから、論理ＬＳ
Ｉからみたメモリｒａｍのレイテンシイは２となる。

【００６５】図１０には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。この実施例でも前記同様にデータ処
理システムは、１つの論理ＬＳＩ（ｌｏｇｉｃ）チップ
と、１つのメモリチップｒａｍとから構成され、論理Ｌ
ＳＩにおけるブリッジ部とメモリ部とが図面の表示方向
において縦方向に示され、時間の経過が横方向に示され
ている。つまり、表示方向の上から順に論理ＬＳＩのブ
リッジ、論理ＩＦ部ＯＵＴ、チップ間配線、メモリＩＦ
部ＩＮ、メモリＩＦ部ＯＵＴ及びチップ間配線、論理Ｉ
Ｆ部ＩＮのように示されている。このことは、以下の動
作説明図面でも同様である。

【００６６】この実施例では、システムクロックｓｙｓ
ｃｋが前記図９の実施例より低い周波数（クロックが遅
い）場合を示している。動作そのものは、前記図９で説
明した（１）ないし（８）の各動作と同じであるが、シ
ステムクロックｓｙｓｃｋがバスや信号線での信号伝達
速度に対して遅いために、１サイクル経過前に前記
（１）ないし（８）の動作が終了してｒａｍｂｕｓｙ
＝０となり、論理部ｌｏｇｉｃからみたメモリｒａｍの
レイテンシイは１の高速となる。

【００６７】図１１には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、低レイテンシメモリ、１ワード読み出しの例であ
る。ただし、メモリコア動作が遅い場合が示されてい
る。前記図９の実施例と同様な（１）ないし（５）まで
の各動作が行われる。

【００６８】（６）メモリコアｍｅｍがｒｑ＝０を受
け取った段階で内部動作を完了していない、つまりｏｐ
ｅ＝１の場合、内部動作の終了であるｏｐｅ＝０を待っ
て、ｂｙ＝０、ｄｙ＝１を論理ＬＳＩ（ｓｙｓ）に返信
し同時に双方バスに読み出しデータｑを乗せる。メモリ
コアｍｅｍはイコライズ動作に移行する。

【００６９】（７）上記ｂｙ＝０、ｄｒ＝１がブリッ
ジ（ｓｙｓ）まで帰ったら、ブリッジは１００ｐｓ程度
待ち、メモリコアｍｅｍから受け取ったデータｑをラッ
チすると同時にｄｅ＝０を上記メモリコアｍｅｍに送り
返す。上記のようなデータラッチ動作のために各データ
信号間のバラツキ（スキュー）は１００ｐｓ以内に押さ
える必要が有る。

【００７０】（８）メモリコアｍｅｍが上記ｄｅ＝０
を受け取ったら、データｑ出力を終了しバスを解放す
る。

【００７１】図１２には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。この実施例では、システムクロック
ｓｙｓｃｋが前記図１１の実施例より低い周波数（クロ
ックが遅い）場合を示している。同図においても前記実
施例と同様であり、低レイテンシメモリ、１ワード読み
出しの例であって、メモリコア動作が遅い場合が示され
ている。動作そのものは、前記図９及び図１１で説明し
た（１）ないし（８）の各動作と同じであるが、システ
ムクロックｓｙｓｃｋがバスや信号線での信号伝達速度
に対して遅いために、１サイクル経過前に前記のような
（１）ないし（８）の各動作が終了してｒａｍｂｕｓ
ｙ＝０となり、論理ＬＳＩからみたメモリｒａｍのレイ
テンシイは１の高速となる。

【００７２】図１３には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、低レイテンシメモリ、ページ（複数ワード）読み
出しの例である。前記図９の実施例と同様な（１）ない
し（４）までの各動作が行われる。

【００７３】（５）ｂｙ＝１がブリッジ（ｓｙｓ）ま
で帰ったら、ブリッジ（ｓｙｓ）は１００ｐｓ程度待ち
その後、ｒｑ＝０を送ると同時に制御コマンド出力を終
了しバスを解放する。ｒｑ＝１から０までが１サイクル
に収まらない場合、該当メモリ構成はバス対応できず、
当該メモリの動作周波数を下げる必要が有る。

【００７４】（６）メモリコアｍｅｍがｒｑ＝０を受
け取った段階で内部動作を完了している（ｏｐｅ＝０）
場合、メモリコアｍｅｍはｂｙ＝０を返信すると同時に
双方バスに読み出しデータｑ−１を乗せる。

【００７５】（７）ｂｙ＝０ブリッジ（ｓｙｓ）まで
帰ったら、ブリッジ（ｓｙｓ）は１００ｐｓ程度待ち、
メモリコアｍｅｍから受け取ったデータｑ−１をラッチ
し、ページ読み出し動作に入る。各信号間のバラツキは
１００ｐｓ以内にする必要がある。

【００７６】（８）ブリッジ（ｓｙｓ）は次のシステ
ムクロックｓｙｓｃｋに同期させ、次のページアドレス
ａｐ−２を送る。そのぺ―ジアドレスａｐ−２が最後で
ある場合、同時にｄｅ＝１も送る。

【００７７】（９）ページアドレスａｐ−２がメモリ
コアｍｅｍまで到達後、双方バスは非同期に新データｑ
−２に切り替わる。先に（５）においてバスの往復時間
がサイクル以下であることが確認されているためシステ
ムクロックｓｙｓｃｋに同期することで２ページ以降の
データを取り込める。

【００７８】（10）最後のページアドレスａｐ−２と
同時に送ったｄｅ＝１がメモリコアまで到達すると最終
データｑ−２と同期してｄｒ＝１が送り返され、メモリ
コアｍｅｍはイコライズに移行する。

【００７９】（11）ｄｒ＝１がブリッジ（ｓｙｓ）ま
で帰ったら、ブリッジは１００ｐｓ程度待ち、ｄｅ＝０
を送る。

【００８０】（12）メモリコアｍｅｍがｄｅ＝０を受
け取ったら、ｑ−２出力を終了しバスを解放する。

【００８１】図１４には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。この実施例では、システムクロック
ｓｙｓｃｋが前記図１３の実施例より低い周波数（クロ
ックが遅い）場合を示している。同図においても前記実
施例と同様であり、低レイテンシメモリ、ページ読み出
しの例であって、前記図９及び図１３で説明した（１）
ないし（１２）の各動作と同じであるが、システムクロ
ックｓｙｓｃｋがバスや信号線での信号伝達速度に対し
て遅いために、１サイクル経過前に前記のような（１）
ないし（７）の各動作が終了し、次のシステムクロック
ｓｙｓｃｋに同期して（８）ないし（１２）の各動作が
実施される。

【００８２】図１５には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、低レイテンシメモリ、１ワード書き込みの例であ
る。

【００８３】（１）前記同様にブリッジがｒｄｙ状態
になるまで、コマンド入力を待つ。

【００８４】（２）ｒｄｙ状態のブリッジがライト（wr
ite)コマンドを受け、ｒａｍｂｕｓｙ＝１として動作
中に移行する。

【００８５】（３）システムクロックｓｙｓｃｋに同
期してｒｑ＝１とし、同時に双方バスに制御コマンド
（アドレス含む）を乗せる。信号は前記同様に論理Ｉ
Ｆ、チップ間配線、メモリＩＦを通しメモリコアに伝達
される。各信号間のバラツキは１００ｐｓ以内に押さえ
る必要が有る。

【００８６】（４）メモリコアｍｅｍは内部シーケン
スに従い動作（ｏｐｅ＝１）を開始すると同時に、メモ
リＩＦを介してｂｙ＝１を送り返す。

【００８７】（５）ｂｙ＝１がブリッジ（ｓｙｓ）ま
で帰ったら、ブリッジは１００ｐｓ程度待ちその後、ｒ
ｑ＝０を送ると同時に制御コマンド出力を終了し、書き
込みデータｄを送る。信号ｒｑ＝１から０までが１サイ
クルに収まらない場合、当該メモリ構成はバス対応でき
ず、当該メモリの動作周波数を下げる必要が有る。１ワ
ード書き込みの場合、上記と同時に最終データイネーブ
ルｄｅ＝１を送る。

【００８８】（６）メモリコアｍｅｍがｒｑ＝０を受
け取った段階で内部動作を完了している（ｏｐｅ＝０）
場合、メモリコアｍｅｍはｂｙ＝０、ｄｒ＝１を返信す
ると同時に受け取ったデータd をメモリアレイに書き込
む。各信号間のバラツキは１００ｐｓ以内に押さえる必
要が有る。書き込み完了後、メモリコアｍｅｍはイコラ
イズ動作に移行する。

【００８９】（７）ｂｙ＝０、ｄｒ＝１がブリツジま
で帰ったら、ブリッジは１００ｐｓ程度待ち、ｄｅ＝０
を送り、書き込みデータd の出力を終了しバスを解放す
る。以上の動作では、システムクロックｓｙｓｃｋの１
サイクルではデータが書き込まない、つまり１サイクル
経過後にｒａｍｂｕｓｙ＝１となるので、論理部ｌｏ
ｇｉｃからみたレイテンシイは２となる。

【００９０】図１６には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、低レイテンシメモリ、１ワード書き込みの例であ
る。

【００９１】この実施例では、システムクロックｓｙｓ
ｃｋが前記図１５の実施例より低い周波数の場合を示し
ている。動作そのものは、前記図１５で説明した（１）
ないし（７）の各動作と同じであるが、システムクロッ
クｓｙｓｃｋがバスや信号線での信号伝達速度に対して
遅いために、１サイクル経過前に前記（１）ないし
（７）の各動作が終了してｒａｍｂｕｓｙ＝０とな
り、論理部ｌｏｇｉｃからみたメモリｒａｍのレイテン
シイは１の高速となる。

【００９２】図１７には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、低レイテンシメモリ、１ワード書き込みの例であ
る。ただし、メモリコア動作が遅い場合が示されてい
る。前記図１５の実施例と同様な（１）ないし（５）ま
での各動作が行われる。

【００９３】（６）メモリコアｍｅｍがｒｑ＝０を受
け取った段階で内部動作を完了していない（ｏｐｅ＝
１）場合、内部動作の終了（ｏｐｅ＝０）を待って、ｂ
ｙ＝０、ｄｒ＝１を返信し同時に受け取ったデータｄを
メモリアレイに書き込む。この書き込み完了後、メモリ
コアはイコライズ動作に移行する。

【００９４】（７）ｂｙ＝０、ｄｒ＝１がブリッジ
（ｓｙｓ）まで帰ったら、ブリッジは１００ｐｓ程度待
ち、ｄｅ＝０を送り、書き込みデータｄの出力を終了し
バスを解放する。以上の動作では、１サイクルでデータ
が書き込めないので、つまりは１サイクル経過後にｒａ
ｍｂｕｓｙ＝１になるので、論理部ｌｏｇｉｃからみ
たレイテンシイは２である。

【００９５】図１８には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、低レイテンシメモリ、１ワード書き込みの例であ
る。この実施例では、システムクロックｓｙｓｃｋが前
記図１７の実施例より低い周波数の場合を示している。
動作そのものは、前記図１７で説明した（１）ないし
（７）の各動作と同じであるが、システムクロックｓｙ
ｓｃｋがバスや信号線での信号伝達速度に対して遅いた
めに、１サイクル経過前に前記（１）ないし（７）の各
動作が終了してｒａｍｂｕｓｙ＝０となり、論理部ｌ
ｏｇｉｃからみたメモリｒａｍのレイテンシイは１の高
速となる。

【００９６】図１９には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、低レイテンシメモリ、ページ（複数ワード）書き
込みの例である。前記図１５の実施例と同様な（１）な
いし（４）までの各動作が行われる。

【００９７】（５）ｂｙ＝１がブリッジ（ｓｙｓ）ま
で帰ったら、ブリッジは１００ｐｓ程度待ち、その後ｒ
ｑ＝０を送ると同時に制御コマンド出力を終了し、書き
込みデータｄ−１を送る。ｒｑ＝１から０までが１サイ
クルに収まらない場合、当該メモリ構成はバス対応でき
ず、当該メモリ動作周波数を下げる必要が有る。

【００９８】（６）メモリコアｍｅｍがｒｑ＝０を受
け取った段階で内部動作を完了している（ｏｐｅ＝０）
場合、メモリコアｍｅｍはｂｙ＝０を返信すると同時に
受け取ったデータｄ−１をメモリアレイに書き込む。

【００９９】（７）ｂｙ＝０がブリッジ（ｓｙｓ）ま
で帰ったら、ブリッジはページ書き込み動作に入る。

【０１００】（８）ブリッジは次のシステムクロック
ｓｙｓｃｋに同期させ、次のページアドレスａｐ−２と
書き込みデータｄ−２を送る。そのページアドレスａｐ
−２が最後である場合、同時にｄｅ＝１も送る。

【０１０１】（９）ページアドレスａｐ−２と書き込
みデータｄ−２の時間差は配線の等長性を使い調整す
る。動作の高速化のために各信号間のバラツキは１００
ｐｓ以内に押さえる必要が有る。

【０１０２】（10）最後のページアドレス／データと
同時に送ったｄｅ＝１がメモリコアｍｅｍまで到達する
とｄｒ＝１が送り返され、最終データ書き込み後メモリ
コアｍｅｍはイコライズに移行する。

【０１０３】（11）ｄｒ＝１がブリッジ（ｓｙｓ）ま
で帰ったら、ｄｅ＝０を送ると共に書き込みデータｄ−
２の出力を終了しバスを解放する。

【０１０４】図２０には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。この実施例では、システムクロック
ｓｙｓｃｋが前記図１５の実施例より低い周波数の場合
を示している。同図においても前記実施例と同様であ
り、低レイテンシメモリ、ページ書き込みの例であっ
て、前記図１５及び図１９で説明した（１）ないし（１
１）の各動作と同じであるが、システムクロックｓｙｓ
ｃｋがバスや信号線での信号伝達速度に対して遅いため
に、１サイクル経過前に前記のような（１）ないし
（７）の各動作が終了し、システムクロックｓｙｓｃｋ
に同期し、（８）ないし（１１）の動作が行われる。

【０１０５】図２１には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、通常ウェイト付メモリ、１ワード読み出しの例で
ある。

【０１０６】（１）前記同様にブリッジがｒｄｙ状態
になるまで、コマンド入力を待つ。

【０１０７】（２）ｒｄｙ状態のブリッジがリード
（read）コマンドを受け、ｒａｍｂｕｓｙ＝１として
動作中に移行する。

【０１０８】（３）システムクロックｓｙｓｃｋに同
期してｒｑ＝１とし、同時に双方向バスに制御コマンド
（アドレス含む）を乗せる。信号は前記同様に論理Ｉ
Ｆ、チップ間配線、メモリＩＦを通しメモリコアｍｅｍ
に伝達される。各信号間のバラツキは高速動作のために
１００ｐｓ以内に押さえる必要が有る。

【０１０９】（４）メモリコアｍｅｍは内部シーケン
スに従い動作（ｏｐｅ＝１）を開始すると同時に、メモ
リＩＦを介しｂｙ＝１を送り返す。

【０１１０】（５）ｂｙ＝１がブリッジ（ｓｙｓ）ま
で帰ったら、ブリッジは制御コマンド出力を終了しバス
を解放する。その後予め設定されたウエイト数だけサイ
クルを飛ばし（同図ではｉ＝３）、その後ｒｑ＝０を送
る。遅いメモリはｒｑ＝０のタイミングでウェイトを制
御する。１ワード読み出しの場合、上記と同時に最終デ
ータイネーブルｄｅ＝１を送る。

【０１１１】（６）入力されたアドレス（０〜３１か
らなる３２ビットバスのうちの特定の信号線、例えば２
８がチップセレクトとして割り当てられた）信号により
選択されたメモリコアで、かつメモリコアがｒｑ＝０を
受け取った段階で内部動作を完了している（ｏｐｅ＝
０）場合、メモリコアはｂｙ＝０、ｄｒ＝１を返信する
と同時に双方向バスに読み出しデータｑを乗せる。また
同時にメモリコアはイコライズ動作に移行する。非選択
メモリ（含むコア＋ＩＦ）は動作しない。

【０１１２】（７）ｂｙ＝０、ｄｒ＝１がブリッジ
（ｓｙｓ）まで帰ったら、ブリッジは１００ｐｓ程度待
ち、メモリコアから受け取った読み出しデータｑをラッ
チすると同時にｄｅ＝０を送る。各信号間のバラツキ
は、高速動作のために１００ｐｓ以内に押さえる必要が
有る。

【０１１３】（８）メモリコアｍｅｍがｄｅ＝０を受
け取ったら、データｑ出力を終了しバスを解放する。

【０１１４】図２２には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、通常ウェイト付メモリ、１ワード読み出しの例で
ある。この実施例のメモリは、フラッシュメモリ等のよ
うにメモリアクセスが遅く、前記（５）の動作におい
て、ｂｙ＝１がブリッジ（ｓｙｓ）まで帰ったら、ブリ
ッジは制御コマンド出力を終了しバスを解放する。その
後ｉ＝２００のように設定されたウエイト数だけサイク
ルを飛ばし、その後ｒｑ＝０を送るようにするものであ
る。

【０１１５】図２３には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、通常ウェイト付メモリ、１ワード読み出しの例で
ある。ただし、メモリコア動作が遅い場合が示されてい
る。前記図２１の実施例と同様な（１）ないし（５）ま
での各動作が行われる。

【０１１６】（６）入力された前記アドレス信号〔２
８〕により選択されたメモリコアで、かつメモリコアが
ｒｑ＝０を受け取った段階で内部動作を完了していない
（ｏｐｅ＝１）場合、内部動作終了（ｏｐｅ＝１）を待
って、メモリコアはｂｙ＝０、ｄｒ＝１を返信すると同
時に双方向バスに読み出しデータｑを乗せる。また同時
にメモリコアはイコライズ動作に移行する。非選択メモ
リ（含むコア＋ＩＦ）は動作しない。

【０１１７】（７）ｂｙ＝０、ｄｒ＝１がブリッジ
（ｓｙｓ）まで帰ったら、ブリッジは１００ｐｓ程度待
ち、メモリコアｍｅｍから受け取った読み出しデータｑ
をラッチすると同時にｄｅ＝０を送る。高速動作のため
に各信号間のバラツキは１００ｐｓ以内に押さえる必要
が有る。

【０１１８】（８）メモリコアｍｅｍがｄｅ＝０を受
け取ったら、読み出しデータｑ出力を終了しバスを解放
する。

【０１１９】図２４には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。この実施例のメモリは、フラッシュ
メモリ等のようにメモリアクセスが遅く、前記（５）の
動作において、ｂｙ＝１がブリッジ（ｓｙｓ）まで帰っ
たら、ブリッジは制御コマンド出力を終了しバスを解放
する。その後ｉ＝２００のように設定されたウエイト数
だけサイクルを飛ばし、その後ｒｑ＝０を送るようにす
るものである。

【０１２０】図２５には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、通常ウェイト付メモリ、１ワード書き込みの例で
ある。

【０１２１】（１）前記同様にブリッジがｒｄｙ状態
になるまで、コマンド入力を待つ。

【０１２２】（２）ｒｄｙ状態のブリッジがライト
（write)コマンドを受け、ｒａｍｂｕｓｙ＝１として
動作中に移行する。

【０１２３】（３）システムクロックｓｙｓｃｋに同
期してｒｑ＝１とし、同時に双方向バスに制御コマンド
（アドレス含む）を乗せる。信号は前記同様に論理Ｉ
Ｆ、チップ間配線、メモリＩＦを通しメモリコアｍｅｍ
に伝達される。各信号間のバラツキは高速動作のために
１００ｐｓ以内に押さえる必要が有る。

【０１２４】（４）メモリコアｍｅｍは内部シーケン
スに従い動作（ｏｐｅ＝１）を開始すると同時に、メモ
リＩＦを介しｂｙ＝１を送り返す。

【０１２５】（５）ｂｙ＝１がブリッジ（ｓｙｓ）ま
で帰ったら、ブリッジは制御コマンド出力を終了しバス
を解放する。その後予め設定されたウエイト数だけサイ
クルを飛ばし（同図ではｉ＝３）、その後ｒｑ＝０を送
ると同時に書き込みデータｄを送る。遅いメモリはｒｑ
＝０のタイミングでウェイトを制御する。１ワード書き
込みの場合、上記と同時に最終データイネーブルｄｅ＝
１を送る。

【０１２６】（６）入力されたアドレス（０〜３１か
らなる３２ビットバスのうちの特定の信号線、例えば２
８がチップセレクトとして割り当てられた）信号により
選択されたメモリコアで、かつメモリコアがｒｑ＝０を
受け取った段階で内部動作を完了している（ｏｐｅ＝
０）場合、メモリコアはｂｙ＝０、ｄｒ＝１を返信する
と同時に受け取ったデータｄをメモリアレイに書き込
む。各信号間のバラツキは１００ｐｓ以内に押さえる必
要が有る。書き込み完了後、メモリコアはイコライズ動
作に移行する。非選択メモリ（含むコア＋ＩＦ）は動作
しない。

【０１２７】（７）ｂｙ＝０、ｄｒ＝１がブリッジ
（ｓｙｓ）まで帰ったら、ブリッジは１００ｐｓ程度待
ち、ｄｅ＝０を送り、データｄ出力を終了しバスを解放
する。

【０１２８】図２６には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。この実施例のメモリは、フラッシュ
メモリ等のようにメモリアクセスが遅く、前記（５）の
動作において、ｂｙ＝１がブリッジ（ｓｙｓ）まで帰っ
たら、ブリッジは制御コマンド出力を終了しバスを解放
する。その後ｉ＝２００のように設定されたウエイト数
だけサイクルを飛ばし、その後ｒｑ＝０と同時に書き込
みデータｄを送る。

【０１２９】図２７には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。同図においても前記実施例と同様で
あり、通常ウェイト付メモリ、１ワード書き込みの例で
ある。ただし、メモリコア動作が遅い場合が示されてい
る。前記図２５の実施例と同様な（１）ないし（５）ま
での各動作が行われる。

【０１３０】（６）入力された前記アドレス信号〔２
８〕により選択されたメモリコアで、かつメモリコアが
ｒｑ＝０を受け取った段階で内部動作を完了していない
（ｏｐｅ＝１）場合、内部動作終了（ｏｐｅ＝１）を待
って、メモリコアはｂｙ＝０、ｄｒ＝１を返信し同時に
受け取ったデータｄをメモリアレイに書き込む。前記同
様に各信号間のバラツキは１００ｐｓ以内に押さえる必
要が有る。書き込み完了後、メモリコアはイコライズ動
作に移行する。非選択メモリ（含むコア＋ＩＦ）は動作
しない。（７）ｂｙ＝０、ｄｒ＝１がブリッジ（ｓｙｓ）まで
帰ったら、ブリッジは１００ｐｓ程度待ち、ｄｅ＝０を
送りデータｄ出力を終了しバスを解放する。

【０１３１】図２８には、この発明に係るデータ処理シ
ステムのバス動作の他の一実施例を説明するための動作
図が示されている。この実施例のメモリは、フラッシュ
メモリ等のようにメモリアクセスが遅く、前記（５）の
動作において、ｂｙ＝１がブリッジ（ｓｙｓ）まで帰っ
たら、ブリッジは制御コマンド出力を終了しバスを解放
する。その後ｉ＝２００のように設定されたウエイト数
だけサイクルを飛ばし、その後ｒｑ＝０と同時に書き込
みデータｄを送る。他は、前記図２７の動作と同様であ
る。

【０１３２】図２９及び図３０には、この発明に係るデ
ータ処理システムに搭載される専用ＳＲＡＭコアのＩＦ
仕様の一実施例を説明するための構成図が示されてい
る。メモリコアの構成は、ビット幅が２５６ビットとさ
れ、奥行きが２^Nにされる。ａｄはアドレス入力であ
り、高速動作を目標とするためにアドレスによるチップ
選択機能は無い。ｃｋはメモリクロックであり、８本の
ｒｅａｄにより上記２５６ビット（３２バイト）うちの
４バイト（３２ビット）単位での読み出しが行われる。
書き込みは、書き込みバッファを準備し１動作ずらした
状態でバイト単位で書く。つまり、ｗ〔＃３１：０〕に
よりバイト番号を指定してバイト単位で書く。本例は３
２ビットバスに合わせて作成した例であり、ビット数を
展開した場合動作も展開される。図３０のデータセレク
タ(data selector) により、上記のようなメモリコアと
の間でのデータ選択が行われる。

【０１３３】図３１には、上記専用ＳＲＡＭの動作の読
み出し動作一例を説明するための波形図が示されてい
る。アドレスａｄｄで定められたワード線を、クロック
ｃｋのたち上がりエッジに対応して立ち上げてメモリセ
ル動作を開始する。つまり、メモリコア側では、ビット
線のイコライズ終了し、ワード線を立ち上げて選択状態
にし、メモリセルの記憶情報をセンスアンプで増幅して
２５６ビット纏めて出力する。

【０１３４】アドレスａｄｄが書き込みバッファの内容
と一致していた場合、書き込みフラグが活性のバイトに
対応し、書き込みバッファの値を読み出しデータｑに送
り差し替える。書き込みフラグが非活性のバイトに対応
し、データｑをそのまま有効にする。クロックｃｋの立
ち下がりエッジに対応してワード線を立ち下げメモリセ
ル動作を終了する。カラム接続解除し、イコライズを行
う。

【０１３５】図３２には、上記専用ＳＲＡＭの動作の書
き込み動作一例を説明するための波形図が示されてい
る。高速動作では書き込みバッファを前提とし、内部動
作は＝０で動作する。クロックｃｋのハイレベルで書き
込みをアドレスを取り込む。クロックｃｋとライト信号
ｗのハイレベルで書き込みをデータを取り込む。クロッ
クｃｋがが遅い場合はクロックｃｋの立ち上がりに同期
して、ライト信号ｗが遅い場合は、ライト信号ｗのたち
上がりに同期して上記データを取り込む。この書き込み
データの取り込みはバイト単位で別個に行う。

【０１３６】１つ前のアドレスａｄｄで定められたワー
ド線を、クロックｃｋのたち上がりエッジに対応して立
ち上げメモリセル動作を開始する。つまり、前記同様に
ビット線のイコライズ終了し、ワード線を立ち上げて選
択状態にして１つ前のデータｄ−ｉｎを選択ビット線に
直流的に書き込む。書き込みはバイト単位で別個に行
う。上記クロックｃｋの立ち下がりエッジに同期して、
ワード線を立ち下げメモリセル動作を終了する。ワード
線を立ち下げてビット線のイコライズを実施し、取り込
んだデータをｄ−ｉｎに送る。

【０１３７】クロックｃｋは、信号ｂｙの立ち上がりに
ｔＡＳ等を確保するための遅延を追加した信号で立ち上
げ、信号ｂｙの立ち下げで立ち下げる。アドレス信号
〔２８〕とｃｐｓｐａｄからの信号が不一致の場合、
非選択であるクロックｃｋは動作させない。内部動作状
態（ｏｐｅ＝１）の期間、信号ｂｙは下がらない。書き
込みバイトを指定する信号ｗ〔ｉ〕は、クロックｃｋの
立ち上がりの後のｏｐｅ＝０でで有効になる。ｃｋ＝０
では０とする。

【０１３８】図３３及び図３４には、この発明に係るデ
ータ処理システムに搭載される専用ＤＲＡＭコアのＩＦ
仕様の一実施例を説明するための構成図が示されてい
る。前記ＳＲＡＭと同様にメモリコアの構成は、ビット
幅が２５６ビットとされ、奥行きが２^Nにされる。アド
レスは通常のＤＲＡＭと異なり、ノンマルチプレックス
方式とされる。ＤＲＡＭはアドレスによるチップ選択機
能を持つ。

【０１３９】メモリセル情報の信頼性を確保するためア
ドレスはクロックの立ち上がりエッジで取り込む。読み
出しは２５６ビット並列、書き込みは書き込みバッファ
を準備し１動作ずらした状態で、バイト単位で書く。本
例も前記同様には３２ビットバスに合わせて作成した例
であり、ビット数を展開した場合動作も展開される。

【０１４０】図３５には、上記専用ＤＲＡＭの動作の読
み出し動作一例を説明するための波形図が示されてい
る。アドレスａｄｄで定められたワード線をクロックｃ
ｋの立ち上げメモリセル動作を開始する。つまり、ビッ
ト線のプリチヤージ終了し、ワード線を立ち上げてセン
スアンプ起動し、メイン動作によって２５６ビット纏め
て出力する。アドレスａｄｄが書き込みバッファの内容
と一致していた場合、書き込みフラグが活性のバイトに
対応し、書き込みバッファの値をｑに送り差し替える。
書き込みフラグが非活性のバイトはデータｑをそのまま
有効にする。クロックｃｋの立ち下がりエッジに対応し
てワード線を立ち下げメモリセル動作を終了する。カラ
ム接続解除してプリチヤージを実施する。

【０１４１】図３６には、上記専用ＤＲＡＭの動作の書
き込み動作一例を説明するための波形図が示されてい
る。高速動作では書き込みバッファを前提とし、内部動
作はレイテンシ＝０で動作する。クロックｃｋのハイレ
ベル書き込みをアドレスを取り込む。クロックｃｋ、ラ
イト信号ｗがハイレベルで書き込みをデータｄを取り込
む。クロックｃｋが遅い場合は、そのたち上がりエッジ
に対応し、ｗが遅い場合はその立ち上がりエッジに対応
して上記データｄを取り込む。データｄの取り込みはバ
イト単位で別個に行う。

【０１４２】１つ前のアドレスａｄｄで定められたワー
ド線を、クロックｃｋの立ち上がりエッジに対応して立
ち上げてメモリセル動作を開始する。つまり、前記同様
にビット線のプリチヤージ終了し、ワード線を立ち上げ
て選択状態にしてセンスアンプ起動してメモリセルの情
報を増幅する。１つ前のデータｄ−ｉｎを選択ビット線
に直流的に書き込む。書き込みはバイト単位で別個に行
う。クロックｃｋの立ち下がりエッジに対応してワード
線を立ち下げメモリセル動作を終了する。カラム接続解
除てプリチヤージを実施し、取り込んだデータをｄ−ｉ
ｎに送る。

【０１４３】クロックｃｋは、信号ｂｙの立ち上がりに
ｔＡＳ等を確保するための遅延を追加した信号で立ち上
げ、信号ｂｙの立ち下げで立ち下げる。アドレス〔２
８〕とｃｐｓｐａｄからの信号が不−致の場合、非選
択であるクロックｃｋは動作させない。信号ｏｐｅ＝１
の期間はｂｙは下がらない。

【０１４４】この実施例のデータ処理システムでは、数
ＧＢ／ｓまで高速転送でき、かつＤＲＡＭ＋ＳＲＡＭ、
ＦＬＡＳＨ＋ＳＲＡＭの様なメモリの組み合わせを支援
できる。プロセス簡素化、準標準（カスタム）大容量メ
モリの品揃えにより、システムオンチップの開発ＴＡＴ
を短縮することができる。また、新たな機能論理の開
発、修正に容易に対応できる。

【０１４５】論理ＬＳＩの回路／論理設計に占める工数
は、論理部の設計（メモリ駆動方式含む）が主である。
しかしながら、チップレイアウト及び、歩留まり改善に
代表される量産にＴＡＴは、メモリ部、特にＦＬＡＳＨ
の様に特殊化したプロセスを必要としたメモリが主とな
り、総合ＴＡＴが伸びる。これらを別チップにすると，
ＴＡＴは短くなるが逆にメモリボトルネックが発生し性
能が出なくなる。前記実施例においては、高速転送可能
なメモリバスを準備し、かつチップをプロセスが最短に
なる様に分割することにより上記問題点を解決すること
ができる。

【０１４６】このためには、（１）チップ間信号転送の
ピンピッチは数十ミクロン程度、チップ内はサブミクロ
ンであり１〜２桁異なる。そのためピン当たりの信号を
有効に使いピン数を削減する前記実施例のバス技術は有
益である。異なる種類のメモリに対して共通のバス構成
とすることにより、相手のメモリが変わる毎に複数のバ
スを開発することが不要となり、総合ＴＡＴが伸びるも
のとなる。

【０１４７】上記の実施例から得られる作用効果は、下
記の通りである。（１）マスタデバイスと、動作速度が互いに異なる複
数種類のスレーブデバイスのうちのいずれか少なくとも
１つのスレーブデバイスとを双方向バス及び上記マスタ
デバイスと上記スレーブデバイスとの間での信号のやり
取りを制御するバス制御信号線で接続し、上記双方向バ
スを第１タイミングでは制御コマンドの送信に使用し、
第２タイミングではデータの伝送に使用してデータ処理
システムを構成することにより、プロセス簡素化、準標
準（カスタム）大容量メモリの品揃えにより、システム
オンチップの開発ＴＡＴを短縮することができ、新たな
機能論理の開発、修正に容易に対応できるという効果が
得られる。

【０１４８】（２）上記に加えて、上記複数種類のス
レーブデバイスとして、ＳＲＡＭ、ＤＲＡＭ、ＦＬＡＳ
Ｈのいずれか２つ以上を構成するメモリ部と、上記双方
向バス及びバス制御信号線に対応した信号に応答するイ
ンターフェイス回路とで構成することにより、種々のデ
ータ処理システムに適合させることができるという効果
が得られる。

【０１４９】（３）マスタデバイスと動作速度が互い
に異なる複数種類のスレーブデバイスのうちのいずれか
少なくとも１つのスレーブデバイス及びそれらを接続す
る双方向バスとバス制御信号線とを一つのパッケージ内
に設けて半導体集積回路装置を構成し、上記双方向バス
を第１タイミングでは制御コマンドの送信に使用し、第
２タイミングではデータの伝送に使用することにより、
プロセス簡素化、準標準（カスタム）大容量メモリの品
揃えにより、システムオンチップの開発ＴＡＴを短縮す
ることができ、新たな機能論理の開発、修正に容易に対
応できるという効果が得られる。

【０１５０】（４）上記に加えて、上記マスタデバイ
スを論理回路部と、上記双方向バス及びバス制御信号線
を使用して上記スレーブデバイスとの間で信号の授受を
行うブリッジ回路で構成することにより、バスの標準化
を容易に行うようにすることができるという効果が得ら
れる。

【０１５１】（５）上記に加えて、上記複数種類のス
レーブデバイスとして、ＳＲＡＭ、ＤＲＡＭ、ＦＬＡＳ
Ｈのいずれか２つ以上を構成するメモリ部と、上記双方
向バス及びバス制御信号線に対応した信号に応答するイ
ンターフェイス回路とで構成することにより、種々のデ
ータ処理システムに適合させることができるという効果
が得られる。

【０１５２】（６）上記に加えて、上記マスタデバイ
スの上記バスと接続される複数の電極を１列に並べられ
て配置し、上記スレーブデバイスの上記バスと接続され
る複数の電極を１列に並べられて配置し、上記マスタデ
バイスと上記スレーブデバイスとが組み立てられたと
き、それぞれにおいて上記１列に並べられた電極が相互
に平行となるように配置させることにより、複数の信号
の相互のタイミングバラツキを小さくすることができ、
実質的な高速データ転送を可能にすることができるとい
う効果が得られる。

【０１５３】（７）上記に加えて、上記スレーブデバ
イスに設けられる複数の電極を、上記マスタデバイスの
実装状態を基準にして、マスタデバイスの電極配列に対
応した第１配列と、その裏面実装状態に適合すべきミラ
ー反転された第２配列とのいずれか選択可能にさせるこ
とにより、複数の信号の相互のタイミングバラツキを小
さくしつつ、半導体集積回路装置の実装形態に自由度を
持たせることができるという効果が得られる。

【０１５４】（８）上記に加えて、上記マスタデバイ
ス及び上記スレーブデバイスのそれぞれに設けられるバ
スを駆動する駆動回路として、上記バスに伝えられる信
号変化時に動作状態となって上記バスを駆動する第１出
力回路と、上記第１出力回路の出力動作によって形成さ
れた出力信号の信号レベルを少なくとも維持でき、かつ
上記第１出力回路の動作によって上記維持している信号
レベルが変化される駆動能力を持つ第２出力回路とによ
り構成することにより、見かけ上の衝突を許容できるか
ら双方向バスのデータ転送を高速に行えることができる
という効果が得られる。

【０１５５】（９）上記に加えて、上記マスタデバイ
ス及び上記スレーブデバイスのうちいずれか一方のデバ
イスから上記バスに上記第２出力回路による信号送出を
行うタイミングと、上記他方のデバイスから上記バスに
上記第１出力回路で信号を送出するタイミングとの重複
を許容することにより、高速なデータ転送を実現できる
という効果が得られる。

【０１５６】（１０）マスタデバイス、動作速度が互
いに異なる複数種類のスレーブデバイスのうちのいずれ
か少なくとも１つのスレーブデバイス及びそれらを接続
する双方向バスとマスタデバイスと上記スレーブデバイ
スとの間での信号のやり取りを制御するバス制御信号線
とを用い、上記双方向バスを第１タイミングでは制御コ
マンドの送信に使用し、第２タイミングではデータの伝
送に使用して上記両デバイス間での信号授受を行うよう
にすることにより、動作速度が互いに異なる複数種類の
スレーブデバイスのそれぞれに対応して効率的なデータ
転送が可能となり、それを構成するデバイスのプロセス
簡素化、準標準（カスタム）大容量メモリの品揃えによ
り、システムオンチップの開発ＴＡＴを短縮することが
でき、新たな機能論理の開発、修正に容易に対応できる
という効果が得られる。

【０１５７】（１１）上記に加えて、上記マスタデバ
イスを論理回路部と、上記双方向バス及びバス制御信号
線を使用して上記スレーブデバイスとの間で信号の授受
を行うブリッジ回路で構成することにより、バスの標準
化を容易に行うようにすることができるという効果が得
られる。

【０１５８】（１２）上記に加えて、上記複数種類の
スレーブデバイスとして、ＳＲＡＭ、ＤＲＡＭ、ＦＬＡ
ＳＨのいずれか２つ以上を構成するメモリ部と、上記双
方向バス及びバス制御信号線に対応した信号に応答する
インターフェイス回路とで構成することにより、種々の
データ処理システムに適合させることができるという効
果が得られる。

【０１５９】（１３）上記に加えて、上記マスタデバ
イスの上記バスと接続される複数の電極を１列に並べら
れて配置し、上記スレーブデバイスの上記バスと接続さ
れる複数の電極を１列に並べられて配置し、上記マスタ
デバイスと上記スレーブデバイスとが組み立てられたと
き、それぞれにおいて上記１列に並べられた電極が相互
に平行となるように配置させることにより、複数の信号
の相互のタイミングバラツキを小さくすることができ、
実質的な高速データ転送を可能にすることができるとい
う効果が得られる。

【０１６０】（１４）上記に加えて、上記マスタデバ
イス及び上記スレーブデバイスのそれぞれに設けられる
バスを駆動する駆動回路として、上記バスに伝えられる
信号変化時に動作状態となって上記バスを駆動する第１
出力回路と、上記第１出力回路の出力動作によって形成
された出力信号の信号レベルを少なくとも維持でき、か
つ上記第１出力回路の動作によって上記維持している信
号レベルが変化される駆動能力を持つ第２出力回路とに
より構成することにより、見かけ上の衝突を許容できる
から双方向バスのデータ転送を高速に行えることができ
るという効果が得られる。

【０１６１】（１５）上記に加えて、上記マスタデバ
イス及び上記スレーブデバイスのうちいずれか一方のデ
バイスから上記バスに上記第２出力回路による信号送出
を行うタイミングと、上記他方のデバイスから上記バス
に上記第１出力回路で信号を送出するタイミングとの重
複を許容することにより、高速なデータ転送を実現でき
るという効果が得られる。

【０１６２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図３
及び図４中に論理とメモリの搭載例を平面／断面で示し
ているがこれはＭＣＭ搭載の例でありＰＫＧ搭載＋基板
実装の場合はこれに準じた形で搭載される。マスタデバ
イスとスレーブデバイスとの間に、特別な制御信号を追
加して、特殊のメモリアクセス機能を付加するものであ
ってもよい。この発明は、データ処理システム、半導体
集積回路装置及び信号授受方法として広く利用できる。

【０１６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。マスタデバイスと、動作速度が互いに
異なる複数種類のスレーブデバイスのうちのいずれか少
なくとも１つのスレーブデバイスとを双方向バス及び上
記マスタデバイスと上記スレーブデバイスとの間での信
号のやり取りを制御するバス制御信号線で接続し、上記
双方向バスを第１タイミングでは制御コマンドの送信に
使用し、第２タイミングではデータの伝送に使用してデ
ータ処理システムを構成することにより、プロセス簡素
化、準標準（カスタム）大容量メモリの品揃えにより、
システムオンチップの開発ＴＡＴを短縮することがで
き、新たな機能論理の開発、修正に容易に対応できる。

【０１６４】マスタデバイス、動作速度が互いに異なる
複数種類のスレーブデバイスのうちのいずれか少なくと
も１つのスレーブデバイス及びそれらを接続する双方向
バスとマスタデバイスと上記スレーブデバイスとの間で
の信号のやり取りを制御するバス制御信号線とを用い、
上記双方向バスを第１タイミングでは制御コマンドの送
信に使用し、第２タイミングではデータの伝送に使用し
て上記両デバイス間での信号授受を行うようにすること
により、動作速度が互いに異なる複数種類のスレーブデ
バイスのそれぞれに対応して効率的なデータ転送が可能
となり、それを構成するデバイスのプロセス簡素化、準
標準（カスタム）大容量メモリの品揃えにより、システ
ムオンチップの開発ＴＡＴを短縮することができ、新た
な機能論理の開発、修正に容易に対応できる。

【０１６５】マスタデバイス、動作速度が互いに異なる
複数種類のスレーブデバイスのうちのいずれか少なくと
も１つのスレーブデバイス及びそれらを接続する双方向
バスとマスタデバイスと上記スレーブデバイスとの間で
の信号のやり取りを制御するバス制御信号線とを用い、
上記双方向バスを第１タイミングでは制御コマンドの送
信に使用し、第２タイミングではデータの伝送に使用し
て上記両デバイス間での信号授受を行うようにすること
により、動作速度が互いに異なる複数種類のスレーブデ
バイスのそれぞれに対応して効率的なデータ転送が可能
となり、それを構成するデバイスのプロセス簡素化、準
標準（カスタム）大容量メモリの品揃えにより、システ
ムオンチップの開発ＴＡＴを短縮することができ、新た
な機能論理の開発、修正に容易に対応できる。

【図面の簡単な説明】

【図１】この発明に係るデータ処理システム（又は半導
体集積回路装置）の一実施例を示す概略ブロック図であ
る。

【図２】この発明に係るデータ処理システム（又は半導
体集積回路装置）の他の一実施例を示す概略ブロック図
である。

【図３】この発明に係るデータ処理システム（又は半導
体集積回路装置）の一実施例を示す概略構成図である。

【図４】この発明に係るデータ処理システム（又は半導
体集積回路装置）の一実施例を示す概略構成図である。

【図５】この発明に好適なバス駆動回路及び信号授受方
法の一実施例を示す構成図である。

【図６】この発明に好適なバス駆動回路及び信号授受方
法の他の一実施例を示す構成図である。

【図７】この発明に好適なバス駆動回の一実施例を示す
回路図である。

【図８】図７の出力ＭＯＳＦＥＴＱ１とＱ２及び保護素
子Ｑ７と出力用の電極の一実施例を示す概略レアウト図
である。

【図９】この発明に係るデータ処理システム（又は半導
体集積回路装置，以下同じ）のバス動作の一実施例を説
明するための動作図である。

【図１０】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図１１】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図１２】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図１３】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図１４】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図１５】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図１６】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図１７】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図１８】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図１９】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図２０】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図２１】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図２２】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図２３】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図２４】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図２５】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図２６】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図２７】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図２８】この発明に係るデータ処理システムのバス動
作の他の一実施例を説明するための動作図である。

【図２９】この発明に係るデータ処理システムに搭載さ
れる専用ＳＲＡＭコアのＩＦ仕様の一実施例を説明する
ための構成図である。

【図３０】この発明に係るデータ処理システムに搭載さ
れる専用ＳＲＡＭコアのＩＦ仕様の一実施例を説明する
ための構成図である。

【図３１】図３０，３１に示した専用ＳＲＡＭの動作の
読み出し動作一例を説明するための波形図である。

【図３２】図３０，３１に示した専用ＳＲＡＭの動作の
書き込み動作一例を説明するための波形図である。

【図３３】この発明に係るデータ処理システムに搭載さ
れる専用ＤＲＡＭコアのＩＦ仕様の一実施例を説明する
ための構成図である。

【図３４】この発明に係るデータ処理システムに搭載さ
れる専用ＤＲＡＭコアのＩＦ仕様の一実施例を説明する
ための構成図である。

【図３５】図３５、３５に示した専用ＤＲＡＭの動作の
読み出し動作一例を説明するための波形図である。

【図３６】図３５、３５に示した専用ＤＲＡＭの動作の
書き込み動作一例を説明するための波形図である。

【符号の説明】

ｓｒａｍ，ＳＲＡＭ…スタティック型ランダム・アクセ
ス・メモリ、ｄｒａｍ，ＤＲＡＭ…ダイナミック型ラン
ダム・アクセス・メモリ、ｆｌａｓｈ，Ｆｌａｓｈ…フ
ラッシュメモリ、ｌｏｇｉｃ…論理部、ｒａｍ…メモリ
部、Ｑ１〜Ｑ７…ＭＯＳＦＥＴ、ｐｍｏｓ…Ｐチャンネ
ル型ＭＯＳＦＥＴ、ｎｍｏｓ…Ｎチャンネル型ＭＯＳＦ
ＥＴ。

Claims

【特許請求の範囲】

【請求項１】マスタデバイスと、動作速度が互いに異なる複数種類のスレーブデバイスの
うちのいずれか少なくとも１つのスレーブデバイスと、上記マスタデバイスと上記スレーブデバイスを接続する
双方向バスと、上記マスタデバイスと上記スレーブデバイスとの間での
信号のやり取りを制御するバス制御信号線とを備え、上記双方向バスは第１タイミングでは制御コマンドの送
信に使用され、第２タイミングではデータの伝送に使用
されることを特徴とするデータ処理システム。
【請求項２】請求項１において、上記複数種類のスレーブデバイスは、ＳＲＡＭ、ＤＲＡ
Ｍ、ＦＬＡＳＨのいずれか２つ以上を構成するメモリ部
と、上記双方向バス及びバス制御信号線に対応した信号
に応答するインターフェイス回路とからなることを特徴
とするデータ処理システム。
【請求項３】マスタデバイスと動作速度が互いに異な
る複数種類のスレーブデバイスのうちのいずれか少なく
とも１つのスレーブデバイス及びそれらを接続する双方
向バスとバス制御信号線とを一つのパッケージ内に備
え、上記双方向バスは第１タイミングでは制御コマンドの送
信に使用され、第２タイミングではデータの伝送に使用
されることを特徴とする半導体集積回路装置。
【請求項４】請求項３において、上記マスタデバイスは、論理回路部と、上記双方向バス
及びバス制御信号線を使用して上記スレーブデバイスと
の間で信号の授受を行うブリッジ回路とからなることを
特徴とする半導体集積回路装置。
【請求項５】請求項３又は４において、上記複数種類のスレーブデバイスは、ＳＲＡＭ、ＤＲＡ
Ｍ、ＦＬＡＳＨのいずれかか２つ以上を構成するメモリ
部と、上記双方向バス及びバス制御信号線に対応した信
号に応答するインターフェイス回路とからなることを特
徴とする半導体集積回路装置。
【請求項６】請求項３ないし５のいずれかにおいて、上記マスタデバイスの上記バスと接続される複数の電極
は、１列に並べられて配置され、上記スレーブデバイスの上記バスと接続される複数の電
極は、１列に並べられて配置され、上記マスタデバイスと上記スレーブデバイスとが組み立
てられたとき、それぞれにおいて上記１列に並べられた
電極が相互に平行となるように配置されることを特徴と
する半導体集積回路装置。
【請求項７】請求項６において、上記スレーブデバイスに設けられる複数の電極は、上記
マスタデバイスの実装状態を基準にして、マスタデバイ
スの電極配列に対応した第１配列と、その裏面実装状態
に適合すべきミラー反転された第２配列とのいずれか選
択可能にされるものであることを特徴とする半導体集積
回路装置。
【請求項８】請求項３ないし７のいずれかにおいて、上記マスタデバイス及び上記スレーブデバイスのそれぞ
れに設けられるバスを駆動する駆動回路は、上記バスに伝えられる信号変化時に動作状態となって上
記バスを駆動する第１出力回路と、上記第１出力回路の出力動作によって形成された出力信
号の信号レベルを少なくとも維持でき、かつ上記第１出
力回路の動作によって上記維持している信号レベルが変
化される駆動能力を持つ第２出力回路とからなることを
特徴とする半導体集積回路装置。
【請求項９】請求項８において、上記マスタデバイス及び上記スレーブデバイスのうちい
ずれか一方のデバイスから上記バスに上記第２出力回路
による信号送出を行うタイミングと、上記他方のデバイ
スから上記バスに上記第１出力回路で信号を送出するタ
イミングとの重複を許容することを特徴とする半導体集
積回路装置。
【請求項１０】マスタデバイス、動作速度が互いに異
なる複数種類のスレーブデバイスのうちのいずれか少な
くとも１つのスレーブデバイス及びそれらを接続する双
方向バスとマスタデバイスと上記スレーブデバイスとの
間での信号のやり取りを制御するバス制御信号線とを備
え、上記双方向バスを第１タイミングでは制御コマンドの送
信に使用し、第２タイミングではデータの伝送に使用し
てなることを特徴とする信号授受方法。
【請求項１１】請求項１０において、上記マスタデバイスは、論理回路部と、上記双方向バス
及びバス制御信号線を使用して上記スレーブデバイスと
の間で信号の授受を行うブリッジ回路とからなることを
特徴とする信号授受方法。
【請求項１２】請求項１０又は１１において、上記複数種類のスレーブデバイスは、ＳＲＡＭ、ＤＲＡ
Ｍ、ＦＬＡＳＨのいずれかか２つ以上を構成するメモリ
部と、上記双方向バス及びバス制御信号線に対応した信
号に応答するインターフェイス回路とからなることを特
徴とする信号授受方法。
【請求項１３】請求項１０ないし１２のいずれかにお
いて、上記マスタデバイスの上記バスと接続される複数の電極
は、１列に並べられて配置され、上記スレーブデバイスの上記バスと接続される複数の電
極は、１列に並べられて配置され、上記マスタデバイスとスレーブデバイスとが組み立てら
れたとき、それぞれにおいて上記１列に並べられた電極
が相互に平行となるように配置されることを特徴とする
信号授受方法。
【請求項１４】請求項１０ないし１３のいずれかにお
いて、上記マスタデバイス及びスレーブデバイスのそれぞれに
設けられるバスを駆動する駆動回路は、上記バスに伝えられる信号変化時に動作状態となって上
記バスを駆動する第１出力回路と、上記第１出力回路の出力動作によって形成された出力信
号の信号レベルを少なくとも維持でき、かつ上記第１出
力回路の動作によって上記維持している信号レベルが変
化される駆動能力を持つ第２出力回路とからなることを
特徴とする信号授受方法。
【請求項１５】請求項１４において、上記マスタデバイス及びスレーブデバイスのうちいずれ
か一方のデバイスから上記バスに上記第２出力回路によ
る信号送出を行うタイミングと、上記他方のデバイスか
ら上記バスに上記第１出力回路で信号を送出するタイミ
ングとの重複を許容することを特徴とする信号授受方
法。