JP2000231423A

JP2000231423A - 情報処理装置

Info

Publication number: JP2000231423A
Application number: JP11329217A
Authority: JP
Inventors: Nobuyasu Kanekawa; 信康金川; Kiyoshi Kawabata; 清川畑; Hisayoshi Yamanaka; 久芳山中; Tetsuya Okishima; 哲哉沖島; Koichi Ihara; 廣一井原; Masatane Akiyama; 雅胤秋山
Original assignee: Hitachi Chemical Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Showa Denko Materials Co Ltd
Priority date: 1999-11-19
Filing date: 1999-11-19
Publication date: 2000-08-22
Anticipated expiration: 2017-11-18
Also published as: JP3345381B2

Abstract

(57)【要約】【課題】配線層間の接続箇所を減らし、パッケージサイ
ズを小形化することにある。【解決手段】演算装置と、複数のメモリモジュールと、
演算装置から送られる信号に基づいて複数の前記メモリ
モジュールを選択する選択信号を出力する選択回路とを
有する情報処理装置であって、メモリモジュールは、基
板の一方の面に配置された複数の第１のメモリと、基板
の他方の面に配置された複数の第２のメモリとを有し、
第１のメモリから上位ビットのデータが、第２のメモリ
から下位ビットのデータが出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電子機器の小型化に
関し、特に宇宙用に最適な超小型計算機の構成に関す
る。

【０００２】

【従来の技術】近年、多くのコンピュータが種々の用途
に使用されるようになって、その小型軽量化が求められ
るようになってきている。特に宇宙で使用するコンピュ
ータには、打ち上げコストの低減，ペイロード（有償貨
物重量）の増加のために、より一層の小型軽量化が必要
である。

【０００３】しかし、宇宙用コンピュータは文献１（五
家他「耐放射線性１６ビットマイクロプロセッサＬＳＩ
の開発」第３２回宇宙科学技術連合講演会予稿集、pp．
１０−４１１）の写真１等に示すように高信頼で耐環境
性のある単一チップを単一パッケージに入れたディスク
リート（個別）部品で構成されていた。また、耐放射線
性特に宇宙線によるビット反転（ＳＥＵ：Single Event
Upset）の発生を防ぐために、地上用よりもセルサイズ
を大きくしなければならず、元々チップサイズが大きい
ためにピン数増加によるパッケージサイズの増大もさほ
ど問題とならなかった。

【０００４】一方、地上では１枚の配線基板上に複数の
ベアーチップを搭載するいわゆるマルチチップ搭載技術
が研究されている。従来は、文献２（日経マイクロデバ
イス、１９８９年１２月号、ｐｐ．３２−４０）の図３
のようにダイボンディングパッドの外側にボンディング
パッドに接続する配線導体を引き出していた。

【０００５】また、フォールトトレラントシステムに関
しては、文献３（土村他「フォールトトレラント水晶発
振用ＩＣの試作とその評価」第２４回ＦＴＣ研究会資
料）等に見られるように誤りや故障を検出する検査部と
被検査部とを同一のチップに納めて小形化することが広
く行われている。特にＡＳＩＣ（Application Specifie
dIC)の普及にともなって、通常のＭＰＵをコアにしてＡ
ＳＩＣ技術によりＭＰＵの検査回路を付加する試みが採
られている。

【０００６】

【発明が解決しようとする課題】上記従来技術のうち文
献１等に示されている個別部品で構成する方式は、コン
ピュータの小型軽量化について考慮がされていなかっ
た。

【０００７】これに関して、発明者らによりすでに出願
されている特願平2−7022 号では、フォールトトレラン
ス（耐故障性）技術により、セルサイズの小さなＬＳＩ
すなわち、高集積ＬＳＩを用いた耐環境性コンピュータ
を提供している。従って、宇宙用コンピュータのチップ
サイズを大幅に小さくでき、従来さほど問題とならなか
ったピン数増加によるパッケージサイズの増大が、宇宙
用コンピュータを小型軽量化する上でのあい路となって
きている。小さなパッケージから多くのピンを引き出せ
るＰＧＡ（Pin Grid Array）は、目視検査が困難であ
り、ピンの熱伸縮により発生する機械的ストレスを逃が
せないことから宇宙での使用は適当でないため、パッケ
ージサイズの増大を覚悟の上で、他のタイプのパッケー
ジ（ＱＦＰ，ＤＩＰ等）を使用せざるをえない。以上の
ような点は、地上においても程度の差こそあれ問題とな
っている。本発明の目的の１つはピン数増加によるパッ
ケージサイズの増大をなくすことにある。

【０００８】文献２等のようにダイボンディングパッド
の外側にボンディングパッドに接続する配線導体を引き
出す方法は、配線密度の均等化について考慮されておら
ず、最外層、特にダイボンディングパッド周辺の配線密
度が極めて高くなっている。そのために効率的な配線が
できず、最外層の配線密度があい路となり、パッケージ
サイズを十分に小さくすることができなかった。特に多
層配線板では、上下の配線層を結ぶビアホール（Via Ho
le）が多くの面積を占めるために、最外層、特にダイボ
ンディングパッド周辺では、多くのビアホールが多くの
面積を占めてしまうことになる。本発明の他の目的は、
最外層、特にダイボンディングパッド周辺への配線密度
の集中を緩和し、パッケージサイズを小形化することに
ある。また、先に述べたようにビアホールは多くの面積
を占めるために、配線層間のビアホールによる接続箇所
が多いと配線に必要な配線基板の大きさが増大し、それ
にともなってパッケージサイズも大きなものとなる。配
線層間の接続箇所を減らし、パッケージサイズを小形化
することも本発明の目的の１つである。

【０００９】文献３などのように検査部と被検査部とを
同一のチップに納める方法は、チップ全体にわたる障害
や故障について考慮がされておらず、検査部と被検査部
とが同時に故障した場合に、異常を検出できない畏れが
ある。異常の検出漏れの少ない、検査機能付き電子機器
の小型軽量化も本発明の１つである。更にプログラム開
発の容易な超小型電子機器を提供することも本発明の目
的の一つである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に本発明では、以下のような手段を取る。

【００１１】＜ピンネックの解消＞ピン数増加によるパ
ッケージサイズの増大を解消するために本発明では、バ
ス線で接続する半導体チップを全て配線基板上にベアチ
ップ実装し、ベアチップと配線基板の間をワイヤボンデ
ィングにより接続する。

【００１２】しかし、配線基板の大きさには熱応力など
により限界があるため、現在製造可能な大きさの配線基
板では、従来の方法ではバス線で接続する半導体チップ
を全て配線基板上にベアチップ実装することは不可能で
あった。そこで、限られた大きさの配線基板上に多くの
ベアチップを実装する為に以下のような手段を採る。＜配線密度の均等化＞多層配線板の最外層のダイボンデ
ィングランド近くの配線密度集中を避けるために本発明
では、最外層の配線導体の上面に絶縁層と部分形成し、
その上面にダイボンディングランドを形成することによ
り、ダイボンディングランドの下にもワイヤボンディン
グパッドからの引出線およびビアホールを形成する。

【００１３】＜ビアホール数の削減＞配線層間の接続箇
所を削減するために本発明では、データバスを構成する
データ信号線を２つのグループに分け、配線基板の片方
の面には一方のグループの信号線に接続する記憶素子を
実装し、もう片方の面には、もう一方のグループの信号
線に接続する記憶素子を実装する。

【００１４】＜検出漏れの低減＞異常の検出漏れの少な
い、検査機能付き超小型電子機器を実現するために本発
明では、検査部と被検査部とを異なるチップの中に構成
し、それぞれのチップを配線基板上にベアチップ実装
し、ベアチップと配線基板の間をワイヤボンディングに
より接続する。

【００１５】＜プログラム開発の容易化＞プログラム開
発を容易化するために本発明では、パッケージ内のＲＯ
Ｍなどの記憶素子に接続する信号線はパッケージ外へも
引き出し、開発用に機器では、パッケージ内のＲＯＭの
実装，ワイヤボンディングはせずにパッケージの外部に
接続したＲＯＭで動作させる。プログラム開発が終了し
た後には、実際に使用する機器では、パッケージ内のＲ
ＯＭで動作させる。

【００１６】＜ピンネックの解消＞コンピュータなどに
代表される電子機器は、通常複数の半導体チップが多く
の信号線からなるバスで結ばれていることが多い。従っ
て、従来のような個別部品による構成では、バスに接続
する信号線がパッケージの内外を結んでいるために、膨
大な数のピンが必要となる。本発明では、バスに接続し
ている全ての半導体チップを単一のパッケージにまとめ
ているので、パッケージの内外を結ぶ信号線が大幅に減
少する。

【００１７】＜配線密度の均等化＞本発明では、ワイヤ
ボンディングパッドの上（外側）の層にダイボンディン
グランドを設けているので、ワイヤボンディングパッド
から引き出した配線導体をダイボンディングランドの内
側の層にも形成しているので、ワイヤボンディングパッ
ド部分の面積をワイヤボンディングパッドからの配線引
き出し、更に内側の層へのビアホール形成に利用するこ
とができ、ワイヤボンディングパッド付近の配線密度の
集中を緩和することができる。従って、各配線層の配線
密度を均等化し、面積を有効に使用することができる。

【００１８】＜ビアホール数の削減＞ＭＰＵ(Microproc
essing Unit)に接続するデータ線はＭＰＵの品種により
４，８，１６，３２，６４ビット幅などがある。一方、
ＲＯＭ(Read Only Memory)やＲＡＭ (Random Access Me
mory) 等の記憶素子に接続するデータ線は品種により
１，４，８ビット幅などがある。つまり、多くの場合に
は記憶素子のデータ幅はＭＰＵのデータ幅よりも狭い。
従って、図１４に示すようにMPU101からのデータバス１
００には、複数のRAM102−１〜１０２−ＮやROM103−１
〜１０３−Ｎ等の記憶素子がビットスライスして接続さ
れる。

【００１９】本発明では、記憶素子に接続する幅をもと
にデータ線をグループ分けして、同一のグループのデー
タ線に接続する記憶素子は配線基板の同一の面に実装す
ることにより、配線層間の接続（ビアホール）箇所を減
らし、ビアホールが占める面積を削減するために、配線
基板の大きさを小さくすることができる。

【００２０】＜検出漏れの低減＞半導体素子の故障の多
くはトランジスタ（ゲート）単位で発生するものである
が、障害の範囲が素子（チップ）全体に波及するような
故障もある。この様なチップ全体に波及する故障は、被
検査部と検査部とを同一チップ収納した電子機器では、
検出することができず、検査部を付加した意義が薄れる
ことになる。

【００２１】かと言って被検査部と検査部とを個別パッ
ケージからなる個別チップで構成していては、検査用の
信号線をパッケージ間に設けなければならず、電子機器
の大きさが大きくなってしまう。

【００２２】そこで本発明では、被検査部と検査部とを
別チップに分け、同一の配線基板上にベアーチップ実装
し、ワイヤボンディングにより配線基板とベアーチップ
を接続して単一パッケージとする。このことにより、チ
ップ全体に波及する故障の検出漏れを無くし、しかも小
型軽量な電子機器を提供する。

【００２３】＜プログラム開発の容易化＞プログラムを
格納した記憶素子（ＲＯＭ）を他の半導体素子と同様に
同一の配線基板上にベアーチップ実装し、同一パッケー
ジ内に内蔵すれば電子機器を大幅に小型軽量化できる。
しかし、ＲＯＭをパッケージ内に内蔵してしまうとプロ
グラミング、およびその消去のために工夫を要する。EE
PROM（ElectricallyErasable Programable ＲＯＭ)を使
用すれば、容易にプログラミング、およびその消去が可
能であり、UVEPROM(Ultra-Violet Erasable Programabl
e ＲＯＭ) を使用する場合でもパッケージに消去用の紫
外線を透過する窓をつけておけばプログラミング、およ
びその消去は可能である。

【００２４】しかし、宇宙線などに曝される宇宙用電子
機器にＥＰＲＯＭを使用する場合には、書き込んだ宇宙
線でデータが消去されることもある。また、電子の熱運
動により書き込んだデータが時間と共に消去されるため
に何十年という長期間に渡って使用される電子機器には
ＥＰＲＯＭすることができない。従ってこれらの用途に
は、マスクＲＯＭもしくはヒューズＲＯＭを使用しなけ
ればならない。

【００２５】プログラムの開発のためには、何度もプロ
グラムを修正し、書きなおすことが必要なため、マスク
ＲＯＭもしくはヒューズＲＯＭを使用していては効率的
なプログラム開発ができない。

【００２６】そこで本発明では、パッケージ内にマスク
ＲＯＭもしくはヒューズＲＯＭを内蔵すると共に、ＲＯ
Ｍへの接続線をパッケージ外部にも引き出し、パッケー
ジ外部のＲＯＭでも動作を可能にしている。従って、開
発用にはパッケージ内のROMにワイヤボンディングを施
さないようにし、外部にプログラミング、およびその消
去の容易なＥＰＲＯＭを接続すれば、本番用と同一の配
線パターンの配線基板を用いて、プログラムを開発する
ことができる。

【００２７】

【発明の実施の形態】以下図に従い、本発明の実施例を
説明する。

【００２８】図１は本発明が提供する電子機器内部の構
成の一例である。本実施例では、MPU101，RAM102，ROM1
03，ＦＰＵ(Floating-point Proccessing Unit) １０
４，ＤＭＡＣ(Direct Memory Access Controller）１０
５，インタフェース回路106が配線基板（パッケージ）
１０の内部でバス１００により接続されている。本実施
例で特に注目すべき点は、バス１００が配線基板（パッ
ケージ）１０の外側に引き出されておらず、外部とのイ
ンタフェース線１５０のみが配線基板（パッケージ）１
０の外側に引き出されている点である。従来は図１３に
示すように配線基板（パッケージ）１０の外側にバス１
００が引き出されているためにピン数の増加にともなっ
てパッケージの寸法が大きくなっていた。しかし、本実
施例ではバス１００に接続する半導体チップは全て配線
基板（パッケージ）１０上に実装している。本実施例に
よれば、配線基板（パッケージ）１０の外にバス１００
が引き出していないので、内外を接続する信号線を大幅
に減らすことができる。従って、配線基板（パッケー
ジ）１０の内外の信号線を結ぶピンの数を削減すること
ができ、ピンの数が配線基板（パッケージ）１０の小型
軽量化を妨げることをなくしている。

【００２９】図２は本発明による配線基板のダイボンデ
ィング部の断面図である。配線基板１０の外側（上）に
ワイヤボンディングパッド１１およびこれより引き出し
た配線導体１４の外側（上）に絶縁層１６を部分形成
し、絶縁層１６の外側(上)にダイボンディングランド１
５を形成し、半導体チップ２０をダイボンディングし、
半導体チップ２０上のワイヤボンディングパッド２１と
配線基板１０上のワイヤボンディングパッド１１の間を
ボンディングワイヤ３０で接続する。本実施例によれ
ば、図３に示すようにダイボンディングランド１５の周
囲のビアホール１３だけでなくダイボンディングランド
１５の内側にもビアホール１３′を形成することができ
る。従って従来利用されていなかった最外層のダイボン
ディングランド１５の下の部分も本実施例によれば、配
線領域やビアホール領域として活用することができ、配
線基板で半導体チップの占める面積に比べた配線やビア
ホール領域の占める面積を著しく低減することができ
る。

【００３０】図４はMPU101に接続するデータバス１００
の信号線をビットごとに１００−１，１００−２の２つ
にグループ分けして、データバス１００−１に接続する
RAM102−１〜１０２−ｋ，ROM103−１〜１０３−ｋをＢ
面に、データバス１００−２に接続するRAM102−（ｋ＋
１）〜１０２−Ｎ，ROM103−（ｋ＋１）〜１０３−Ｎを
Ａ面に実装した実施例である。本実施例によれば、Ａ面
Ｂ面間のデータバスの接続が不要で、広い面積を占める
ベアホールの数を少なくすることができる。従って、配
線基板の半導体チップの占める面積に比べた配線やビア
ホール領域の占める面積を著しく低減することができ、
電子機器を小型軽量化することができる。

【００３１】図５は、図４に示す実施例においてMPU101
に接続するデータバス１００が３２ビット幅で、ＲＯ
Ｍ，ＲＡＭに接続するデータバスが８ビット幅である場
合の実施例である。データバス１００を構成するデータ
線Ｄ０〜Ｄ３１のうちＤ０〜Ｄ１５をデータバス１００
−１に、Ｄ１６〜Ｄ３１をデータバス１００−２にそれ
ぞれグループ分けする。データバス１００−１の内Ｄ０
〜Ｄ７をRAM102−１およびROM103−１に接続しＤ８〜Ｄ
１５をRAM102−２およびROM103−２に接続している。ま
た、データバス１００−２の内Ｄ１５〜Ｄ２３をRAM102
−３およびROM103−３に接続しＤ２４〜Ｄ３１をRAM102
−４およびROM103−４に接続している。本実施例によれ
ば、図４に示す実施例と同様に電子機器を小型軽量化す
ることができる。

【００３２】図６はMPU101とMPU101の検査回路１１１を
配線基板１０上にベアチップ実装した実施例である。MP
U101と検査回路１１１はそれぞれ別個のベアチップで、
配線基板１０にワイヤボンディングにより接続されてい
る。なお簡単のため、図中ボンディングワイヤは省略し
てある。検査回路１１１としては種々な方式が従来から
提案されている。

【００３３】例えば、 (1) 一定期間内にMPU101からのアクセスがない場合には
MPU101の暴走とみなしてMPU101をリセットするウォッチ
ドッグタイマ。

【００３４】(2) 検査回路１１１内部に参照用ＭＰＵ
(図中では図示しない)を有し、該参照用ＭＰＵの出力信
号とMPU101の出力信号とを比較し、不一致が見られた場
合に該参照用ＭＰＵまたはMPU101の異常とみなす方式。

【００３５】等がある。

【００３６】従来のMPU101と検査回路１１１とを別パッ
ケージとする方法では、パッケージの数，配線の数が増
え、電子機器の寸法が大きなものとなる。また、最近採
られている、MPU101と検査回路１１１とを同一チップと
する方法では、チップ全体にわたる故障が発生した場合
には、検査回路１１１も機能しなくなるために、故障を
完全に検出することができない。

【００３７】本実施例によれば、パッケージの数，配線
の数が増えることなく、チップ全体にわたる故障も検出
することができる検査回路１１１付きMPU101を提供する
ことができる。従って、小型軽量かつ高信頼の電子機器
を提供することができる。

【００３８】図７はRAM102と誤り訂正符号符号化復号化
回路１１２とを別チップとし、配線基板１０上にベアチ
ップ実装した実施例である。RAM102と誤り訂正符号符号
化復号化回路１１２はそれぞれ別個のベアチップで、配
線基板１０にワイヤボンディングにより接続されてい
る。なお簡単のため、図中ボンディングワイヤは省略し
てある。

【００３９】誤り訂正符号は、メモリ内に記憶するデー
タに誤り検出訂正用の冗長ビットを付加し、符号間のハ
ミング距離を４以上にすることにより誤りの検出，訂正
を可能にしている。符号間のハミング距離を４とした場
合には１ビット誤りの訂正が可能で、２ビット誤りは検
出のみが可能であるのでSECDED (Single-ErrorCrrectio
n, Double-Error Detection)コードと呼ばれている。例
えば、１６ビットのデータについてSECDEDを実現するた
めには６ビットの検出訂正用の冗長ビットを付加すれば
よい。なお、本発明の目的は誤り訂正符号を提供するこ
とではないので、誤り訂正符号についての詳しい説明は
省略する。

【００４０】従来のRAM102と誤り訂正符号符号化復号化
回路１１２とを別パッケージとする方法では、パッケー
ジの数，配線の数が増え、電子機器の寸法が大きなもの
となる。また、最近採られている、RAM102と誤り訂正符
号符号化復号化回路１１２とを同一チップとする方法で
は、チップ全体にわたる故障が発生した場合には、誤り
訂正符号符号化復号化回路１１２も機能しなくなるため
に、故障を完全に検出することができない。

【００４１】本実施例によれば、パッケージの数，配線
の数が増えることなく、チップ全体にわたる故障も検出
することができる誤り訂正符号符号化復号化回路１１２
付きRAM102を提供することができる。従って、小型軽量
かつ高信頼の電子機器を提供することができる。

【００４２】図８は、配線基板(パッケージ)１０の内部
のＲＯＭでも外側に接続したＲＯＭでも動作できるよう
にした実施例である。配線基板（パッケージ）１０の内
部ではMPU101にRAM102，ROM103がバス１００に接続して
いる。また、アドレスデコーダ１０７によりRAM102，RO
M103選択信号ＣＳ＃が生成されている。図中ではアクテ
ィブローの信号には信号線名の上に線をつけているが、
本明細書中では記述の都合上信号線名のあとに「＃」記
号をつけて記述する。アドレスデコーダ１０７はバス１
００に出力されているアドレス信号のうち上位側ビット
をデコードし、アドレス信号がRAM102またはROM103のア
ドレスを示している場合には、RAM102またはROM103へそ
れぞれの選択信号ＣＳ＃を出力する。RAM102またはROM1
03では、選択信号ＣＳ＃がアクティブな場合には下位側
ビットに従って所定のアドレスのデータをリードまたは
ライトする。

【００４３】本実施例では、ROM103の選択信号ＣＳ＃１
０８を配線基板（パッケージ）１０の外側へも出力して
いる。従って、配線基板（パッケージ）１０内のROM103
の換わりに配線基板（パッケージ）１０の外側のROM10
3′を用いて動作することが可能である。また、ROM10
3′へ接続するアドレス線はアドレスバスの信号のうち
の一部である下位側ビットで済むので、配線基板（パッ
ケージ）１０の外側への引出線の増加も抑えられる。プ
ログラム開発のためには配線基板(パッケージ)１０内の
ROM103は実装せずに、配線基板（パッケージ）１０の外
側のROM103′にプログラムを書き込めば良いので、プロ
グラムのＲＯＭへの書き込み，消去が容易にでき、効率
的なプログラム開発が可能である。また、プログラム開
発後の実機には配線基板（パッケージ）１０内のROM103
としてマスクＲＯＭやヒューズＲＯＭを使用すれば、RO
M103内部のデータの消去の畏れが無く、長期間の使用に
耐える電子機器を提供することができる。

【００４４】図９は本発明による実施例の回路の例であ
る。配線基板１０上にMPU101，RAM102，ROM103，FPU10
4，DMAC105 ，ゲートアレイ１１０をベアチップ搭載し
ている。RAM102，ROM103はメモリ容量，ビット幅に応じ
て複数のチップから構成されているが、図中では簡単の
ためにまとめて１つとして表している。ゲートアレイ１
１０内部には、ＭＰＵの暴走を検出するウォッチドッグ
タイマ等からなる検査回路１１１，RAM102のデータ反転
を訂正する誤り訂正符号符号化復号化回路１１２，アド
レスデコーダ１０７，外部とのインタフェース回路１０
６などが内蔵されている。（ゲートアレイ１１０内部の
これらの回路は図示していない。）この様にMPU101の周
辺回路をゲートアレイ化することによりチップ数を大幅
に削減することができる。

【００４５】また、検査回路１１１，誤り訂正符号符号
化復号化回路１１２をそれぞれMPU101，RAM102とは別個
のチップであるゲートアレイ１１０に収納しているため
に、チップ全体に及ぶ故障の検出もれを防止することが
できる。

【００４６】MPU101，FPU104，DMAC105 は種々の品種の
ものを使用することができるが、ここでは、GMICRO／２
００（Ｈ３２／２００）シリーズの使用を想定して図示
している。従って、各種制御信号線の名称は、GMICRO／
２００（Ｈ３２／２００）シリーズの仕様に従って示し
ている。本発明は特定の製品シリーズのみにより実施さ
れるものではないので、本発明に特に関連のない信号名
については説明を省略するが、詳細は、文献（「Ｈ３２
／２００ハードウェアマニュアル」、(株)日立製作所）
等に記載されている。なお、アドレス，データ線等のビ
ット位置はビッグエンディアン表示となっているので、
上位ビットの方が小さい数字で表している。例えば、ア
ドレス線のＡ０は最上位ビットを表し、Ａ２９は最下位
ビットを表している。

【００４７】本実施例で、配線基板(パッケージ)１０外
部に引き出されているバス信号線はアドレス線Ａ１３〜
Ａ２９,データ線Ｄ０〜Ｄ３１,アドレスストローブＡＳ
１＃，ＡＳ２＃，バイトコントロール信号ＢＣ０＃〜Ｂ
Ｃ２＃，リードライト切り換え信号Ｒ／Ｗ＃，データ転
送終了信号ＤＣ＃のみとなっている。従ってバス信号線
の一部しか配線基板（パッケージ）１０外部に引き出し
ていないのでパッケージの外側に付くピン数を減らすこ
とができ、パッケージサイズを小さくすることができ
る。さらに配線基板（パッケージ）１０外部のＲＯＭ等
を使用しないようにすれば、これらのバス信号線を全く
引き出さなくとも済むようになり、大幅にピン数を削減
することができる。

【００４８】ゲートアレイ１１０内部の図示しないアド
レスデコーダ１０７はアドレス線Ａ０〜Ａ１２に基づき
ＲＯＭ選択信号ＲＯＣＳ＃１０８,ＲＡＭ選択信号RACE0
＃〜ＲＡＣＥ３＃，外部素子選択信号ＸＣＳ＃を生成す
る。

【００４９】これらの信号線のうちＲＯＭ選択信号ＲＯ
ＣＳ＃１０８は配線基板（パッケージ）１０内部のROM1
03に接続しているとともに配線基板（パッケージ）１０
の外部に引き出されている。本実施例によれば、配線基
板（パッケージ）１０内のROM103の換わりに配線基板
（パッケージ）１０の外側に図示しないROM103′を接続
して動作することが可能である。また、ROM103′へ接続
するアドレス線はアドレスバスの信号のうちの一部であ
る下位側ビットのＡ１３〜Ａ２９で済むので、配線基板
（パッケージ）１０の外側への引出線の増加も抑えられ
る。プログラム開発のためには配線基板（パッケージ）
１０内のROM103は実装せずに、配線基板（パッケージ）
１０の外側のROM103′にプログラムを書き込めば良いの
で、プログラムのＲＯＭへの書き込み，消去が容易にで
き、効率的なプログラム開発が可能である。また、プロ
グラム開発後の実機には配線基板（パッケージ）１０内
のROM103としてマスクＲＯＭやヒューズＲＯＭを使用す
れば、ROM103内部のデータの消去の畏れが無く、長期間
の使用に耐える電子機器を提供することができる。ＲＡ
Ｍ選択信号ＲＡＣＥ０＃〜ＲＡＣＥ３＃のうちＲＡＣＥ
０＃〜RACE1＃は配線基板(パッケージ）１０内部のRAM
102に接続され、ＲＡＣＥ２＃〜RACE3＃は配線基板（パ
ッケージ）１０外部に引き出されている。本実施例によ
れば、配線基板（パッケージ）１０外部に引き出された
ＲＡＣＥ２＃〜ＲＡＣＥ３＃，バイトコントロール信号
ＢＣ０＃〜ＢＣ２＃，リードライト切り換え信号Ｒ／Ｗ
＃，アドレス線Ａ１３〜Ａ２９、およびデータ線Ｄ０〜
Ｄ３１を図示しない配線基板（パッケージ）１０外部の
RAM102′に接続すれば、RAM102にRAM102′を加えて記憶
容量を増やすことができる。

【００５０】外部素子選択信号ＸＣＳ＃は配線基板（パ
ッケージ）１０外部に引き出されており、図示しない外
部素子に外部素子選択信号ＸＣＳ＃，バイトコントロー
ル信号ＢＣ０＃〜ＢＣ２＃，リードライト切り換え信号
Ｒ／Ｗ＃，アドレスストローブＡＳ１＃，ＡＳ２＃，デ
ータ転送終了信号ＤＣ＃，アドレス線Ａ１３〜Ａ２９、
およびデータ線Ｄ０〜Ｄ３１を接続すれば外部素子を使
用することが可能となりシステムの拡張性を向上させる
ことができる。

【００５１】配線基板（パッケージ）１０外部のＲＡＭ
１０２′，外部素子を接続しない場合にはＲＡＭ選択信
号ＲＡＣＥ２＃〜ＲＡＣＥ３＃，外部素子選択信号ＸＣ
Ｓ＃，バイトコントロール信号ＢＣ０＃〜ＢＣ２＃，リ
ードライト切り換え信号Ｒ／Ｗ＃，アドレスストローブ
ＡＳ１＃，ＡＳ２＃，データ転送終了信号ＤＣ＃，アド
レス線Ａ１３〜Ａ２９、およびデータ線Ｄ０〜Ｄ３１を
配線基板(パッケージ)１０外部に引き出さなくとも良い
ので、大幅にピン数を削減することができる。ゲートア
レイ１１０内部にはこの他に、外部とのインタフェース
回路１０６を組み込むことも可能である。信号線ＭＩＬ
−１５５３Ｂは、ＭＩＬ−１５５３Ｂと呼ばれる通信規
格の通信のための信号線である。また、信号線CELLCOMC
NTR は配線基板（パッケージ）１０からなる複数のコン
ピュータユニット間を結ぶ通信路である。必要な数の配
線基板(パッケージ)１０を用意し、通信線CELLCOMCNTR
同士を接続すれば、マルチプロセッサシステムあるい
は、フォールトトレランスのための多重化コンピュータ
システムの構築が容易に可能である。

【００５２】図１０，図１１は本発明による図９の実施
例の配線基板１０への実装方法である。図１０に示す面
にはMPU101,FPU104，ROM103−１,１０３−２，RAM102−
１，１０２−２が搭載されている。この面には図５に示
すようにバス１００−１に属すデータ線に接続する記憶
素子、ROM103−１，１０３−２，RAM102−１，１０２−
２が搭載されている。

【００５３】図１１にはDMAC105，ゲートアレイ１１
０，ROM103−３，１０３−４，RAM102−３，１０２−４
が搭載されている。この面には図５に示すようにバス１
００−２に属すデータ線に接続する記憶素子、ROM103−
３，１０３−４，RAM102−３，１０２−４が搭載されて
いる。本実施例によれば、配線層間のビアホールの数を
減らすことができるので、配線基板１０の大きさを小さ
くすることができる。また、チップサイズが大きく、入
出力信号線数の多いＬＳＩ，MPU101，FPU104，DMAC105
，ゲートアレイ１１０を両面に分けることにより、発
熱，配線の片面への集中が避けられる。なお、宇宙用な
どの信頼性の要求される用途には、熱抵抗，化学的安定
性などの点から配線基板１０にはセラミック基板が適し
ている。

【００５４】図１２は本発明によるパッケージの実施例
である。MPU101等のベアチップを両面に搭載したセラミ
ック製の配線基板１０の両面にセラミック製のキャップ
５０をつけて気密封止する。気密封止したキャップ５０
の内部は真空または窒素やヘリウムなどの不活性ガスを
封入する。特にヘリウムを封入した場合には封止部の気
密性検査の際にリークチェッカとしても利用できる。本
発明のように複数のチップを単一パッケージに納めよう
とすると、パッケージの大きさが大きくなりキャップ５
０内部の気体の体積も大きくなる。従って、セラミック
製の配線基板１０の両面にセラミック製のキャップ５０
をつけてはんだにより気密封止する場合、はんだづけ後
の冷却時に内外圧力差により溶融したはんだがキャップ
５０内部に引き込まれたり外部に飛び出したりする。そ
のためにキャップ５０に通気穴５１をあけておき、気密
封止し、不活性気体を封入した後にふた５２等で、通気
穴５１を塞げば、大きなパッケージでも溶融したはんだ
がキャップ５０内部に引き込まれたり外部に飛び出した
りすることを防止できる。

【００５５】

【発明の効果】本発明によれば、複数の半導体素子を単
一のパッケージ内に実装することができるうえ、パッケ
ージから外部に引き出す信号線を減少させることができ
るのでパッケージのサイズを小さくすることができ、小
型軽量な電子機器を実現することができる。

【図面の簡単な説明】

【図１】システム構成。

【図２】本発明の断面図。

【図３】ビアホールの配置。

【図４】データバスのビットの分割。

【図５】データバスのビットの分割。

【図６】検査機能付きＭＰＵ。

【図７】誤り訂正符号付ＲＡＭ。

【図８】外付けＲＯＭ。

【図９】本発明の回路図。

【図１０】配線基板への半導体チップの実装。

【図１１】配線基板への半導体チップの実装。

【図１２】パッケージの断面。

【図１３】従来方式。

【図１４】従来方式。

【符号の説明】

１０…配線基板、１１…配線基板上のワイヤボンディン
グパッド、１３…ビアホール、１５…ダイボンディング
ランド、２０…半導体チップ、２１…半導体チップ上の
ワイヤボンディングパッド、３０…ボンディングワイ
ヤ、１００…バス、１０１…ＭＰＵ、１０２…ＲＡＭ、
１０３…ＲＯＭ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者川畑清東京都千代田区神田駿河台四丁目６番地株式会社日立製作所内 (72)発明者山中久芳茨城県下館市大字小川1500番地日立化成工業株式会社下館工場内 (72)発明者沖島哲哉茨城県勝田市大字足崎字西原1380番地１号日立化成工業株式会社石神工場内 (72)発明者井原廣一東京都千代田区神田駿河台四丁目６番地株式会社日立製作所内 (72)発明者秋山雅胤東京都千代田区神田駿河台四丁目６番地株式会社日立製作所内

Claims

【特許請求の範囲】

【請求項１】演算装置と、複数のメモリモジュールと、前記演算装置から送られる信号に基づいて複数の前記メ
モリモジュールを選択する選択信号を出力する選択回路
とを有する情報処理装置であって、前記メモリモジュールは、基板の一方の面に配置された
複数の第１のメモリと、基板の他方の面に配置された複
数の第２のメモリとを有し、前記第１のメモリから上位
ビットのデータが、前記第２のメモリから下位ビットの
データが出力される情報処理装置。
【請求項２】請求項１の情報処理装置において、前記第１，第２のメモリはＲＡＭである情報処理装置。
【請求項３】請求項１の情報処理装置において、前記選択回路は、前記演算装置から出力されたアドレス
信号を入力し、前記入力されたアドレス信号に基づいて
選択信号を出力する情報処理装置。
【請求項４】ｎビット（ｎは整数）のデータを出力する
演算装置と、基板の一方の面に複数の第１のメモリが配置され、基板
の他方の面に複数の第２のメモリが配置され、複数の前
記第１のメモリはｍビット（ｍは整数）のデータを記憶
し、複数の前記第２のメモリは（ｎ−ｍ）ビットのデー
タを記憶するメモリモジュールと、前記演算装置と前記メモリモジュールとの間でｎビット
のデータを送る複数の信号線とを有する情報処理装置。
【請求項５】請求項４の情報処理装置において、前記第１，第２のメモリはＲＡＭである情報処理装置。
【請求項６】ｎビット（ｎは整数）のデータ幅を有する
演算装置と、基板の一方の面に複数の第１のメモリが配置され、基板
の他方の面に複数の第２のメモリが配置され、複数の前
記第１のメモリと複数の前記第２のメモリとを合わせて
ｎビットのデータ幅を有するメモリモジュールと、前記演算装置と前記メモリモジュールとをｎビットのデ
ータ幅で接続するデータ線と、前記演算装置から出力された信号に基づいて複数の前記
第１，第２のメモリからデータを書き込むメモリを選択
する選択回路とを有する情報処理装置。
【請求項７】請求項６の情報処理装置において、前記半導体モジュールのそれぞれの前記第１，第２のメ
モリはバイト単位でデータ書き込み及び読み出しが可能
な情報処理装置。
【請求項８】ｎビット（ｎは整数）のデータ幅を有する
演算装置と、ｍビットのデータを転送する第１の信号線と、（ｎ−
ｍ）ビットのデータを転送する第２の信号線と、上記第
１の信号線と接続され基板の一方の面に配置された複数
の第１のメモリ及び第２のメモリと、前記第２の信号線
と接続され基板の他方の面に配置された複数の第３のメ
モリ及び第４のメモリとを有するメモリモジュールと、前記演算装置と前記メモリモジュールとの間でｎビット
のデータを転送する第３の信号線とを有する情報処理装
置。
【請求項９】ｎビット（ｎは整数）のデータ及びアドレ
スを出力する演算装置と、ｍビットのデータを転送する第１の信号線と、（ｎ−
ｍ）ビットのデータを転送する第２の信号線と、上記第
１の信号線と接続され基板の一方の面に配置された複数
の第１のメモリ及び第２のメモリと、前記第２の信号線
と接続され基板の他方の面に配置された複数の第３のメ
モリ及び第４のメモリとを有するメモリモジュールと、前記演算装置から出力されたアドレスに基づいて複数の
前記第１のメモリ及び複数の前記第３のメモリ又は複数
の前記第２のメモリ及び複数の前記第４のメモリのいず
れかを選択する選択回路と、前記演算装置と前記メモリモジュールとの間でｎビット
のデータを転送する第３の信号線とを有する情報処理装
置。
【請求項１０】請求項９の情報処理装置において、前記選択回路は、前記演算装置から出力されたアドレス
信号に基づいて複数の前記第１，第２，第３，第４のメ
モリのいずれか１つのメモリを選択する情報処理装置。