JP2012069033A - 記憶装置、ホスト装置、回路基板、液体容器及びシステム - Google Patents

Abstract

【課題】アクノリッジを一括して送受信し、且つ、書き込み処理時間を短縮することができる記憶装置、ホスト装置、回路基板、液体容器及びシステム等を提供すること。
【解決手段】記憶装置１００は、バスＢＳを介して接続されるホスト装置４００との通信処理を行う制御部１１０と、ホスト装置４００からのデータが書き込まれる記憶部１２０と、記憶部１２０のアクセス制御を行う記憶制御部１３０とを含む。制御部１１０は、バスＢＳに接続される複数の記憶装置１００に対するホスト装置４００によるデータの書き込み期間の終了後に、ホスト装置４００からの複数の記憶装置１００に対するブロードキャストのアクノリッジ返信要求情報を受信し、且つ、自身の記憶部１２０にデータが正常に書き込まれている場合に、ホスト装置４００に対してアクノリッジを返信する。
【選択図】図１

Description

本発明は、記憶装置、ホスト装置、回路基板、液体容器及びシステム等に関する。

インクジェット方式のプリンターで用いられるインクカートリッジ（液体容器）には、記憶装置が設けられているものがある。この記憶装置には、例えばインクの色やインク消費量などの情報が格納される。インク消費量に関するデータは、プリンター本体（ホスト装置）から記憶装置に送信され、記憶装置に含まれる不揮発性メモリーなどに書き込まれる。このようなシステムでは、記憶装置がアクノリッジ（Acknowledge）を返信することで、データ書き込みが完了したことをホスト装置に知らせる。すなわち、記憶装置は、ホスト装置からデータを受信して、メモリーに書き込み、書き込みが完了した後にアクノリッジをホスト装置に返信する。ホスト装置は、アクノリッジを受け取ってから、次の記憶装置にデータを送信する。通常、不揮発性メモリーへの書き込み時間はデータ通信時間よりかなり長いから、記憶装置の個数が増加すると共に、全体の書き込み処理時間は長くなる。

一方、インクカートリッジは、通常交換可能な構造になっているために、電気的接続部分の接触不良が生じ易く、接触不良による通信エラーや書き込みエラーなどが発生するおそれがある。このような不具合の発生を抑えるためには、ホスト装置から各記憶装置への書き込み処理時間をできるだけ短縮することが望ましい。

この課題に対して、例えば特許文献１には、複数の記憶装置に対して同時にデータの書き込みを行う手法が開示されている。しかしながらこの手法では、ホスト装置が各記憶装置からアクノリッジを受け取ることができないなどの問題がある。

特開２００２−１４８７０号公報

本発明の幾つかの態様によれば、アクノリッジを一括して送受信し、且つ、書き込み処理時間を短縮することができる記憶装置、ホスト装置、回路基板、液体容器及びシステム等を提供できる。

本発明の一態様は、バスを介して接続されるホスト装置との通信処理を行う制御部と、前記ホスト装置からのデータが書き込まれる記憶部と、前記記憶部のアクセス制御を行う記憶制御部とを含み、前記制御部は、前記バスに接続される複数の記憶装置に対する前記ホスト装置によるデータの書き込み期間の終了後に、前記ホスト装置からの前記複数の記憶装置に対するブロードキャストのアクノリッジ返信要求情報を受信し、且つ、自身の前記記憶部にデータが正常に書き込まれている場合に、前記ホスト装置に対してアクノリッジを返信する記憶装置に関係する。

本発明の一態様によれば、記憶装置は、バスに接続される複数の記憶装置に対するホスト装置によるデータの書き込み期間が終了した後に、ホスト装置に対してアクノリッジを返信することができる。こうすることで、ホスト装置は、複数の記憶装置に対するデータ書き込みの終了後に、一括して各記憶装置からアクノリッジを受け取ることができる。その結果、各記憶装置においてデータの書き込みが正常に行われたか否かをホスト装置が判断することができると共に、ホスト装置から複数の記憶装置への書き込み処理に要する時間を短縮することができる。さらに、記憶装置の電気的接続部分の接触不良等による通信エラーや書き込みエラーなどを低減することなどが可能になる。

また本発明の一態様では、前記制御部は、前記アクノリッジ返信要求情報を受信した後の第１の返信期間〜第ｎ（ｎは２以上の整数）の返信期間のうちの、自身のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである整数）の返信期間において、前記ホスト装置に対して前記アクノリッジを返信してもよい。

このようにすれば、記憶装置は、自身のＩＤ情報に対応する第ｍの返信期間においてアクノリッジを返信することができるから、ホスト装置は、アクノリッジを返信した記憶装置及びアクノリッジを返信しない記憶装置を特定することができる。

また本発明の一態様では、クロック端子と、データ端子とを含み、前記制御部は、前記第ｍの返信期間において、前記クロック端子に入力されたクロックに基づいて、前記アクノリッジを表す論理レベルの信号を前記データ端子に出力してもよい。

このようにすれば、記憶装置は、クロックに基づいてアクノリッジを表す論理レベルの信号を出力することができるから、自身のＩＤ情報に対応する第ｍの返信期間において、正しいタイミングでアクノリッジを返信することができる。

また本発明の一態様では、前記制御部は、前記第ｍの返信期間において、前記データ端子の電圧レベルを高インピーダンス状態から第１の論理レベルに変化させ、次に前記第１の論理レベルから第２の論理レベルに変化させ、前記第ｍの返信期間以外の期間において、前記データ端子の電圧レベルを高インピーダンス状態に設定してもよい。

このようにすれば、例えば第ｍの返信期間の後半期間において、データ端子の電圧レベルを第１の論理レベルから第２の論理レベルに急速に変化させることができるから、返信期間の長さを短縮することができる。その結果、全体の書き込み処理に要する時間を短縮することなどが可能になる。

また本発明の一態様では、前記制御部は、前記アクノリッジ返信要求情報として、ブロードキャストのアクノリッジ返信を要求するコマンドを受信してもよい。

このようにすれば、ホスト装置は、バスに接続された複数の記憶装置に対して同時にアクノリッジ返信を要求することができる。

また本発明の一態様では、前記制御部は、前記アクノリッジ返信要求情報として、前記複数の記憶装置を指定するＩＤ情報を受信してもよい。

このようにすれば、ホスト装置は、複数の記憶装置を指定するＩＤ情報を送信することで、複数の記憶装置に対して同時にアクノリッジ返信を要求することができる。

本発明の他の態様は、バスを介して接続される複数の記憶装置との通信処理を行う通信処理部と、前記通信処理部を制御する制御部とを含み、前記通信処理部は、前記複数の記憶装置に対するデータの書き込み期間の終了後に、前記複数の記憶装置に対するブロードキャストのアクノリッジ返信要求情報を送信すると共に、前記複数の記憶装置からのアクノリッジ受信処理を行うホスト装置に関係する。

本発明の他の態様によれば、ホスト装置は、複数の記憶装置に対するデータ書き込みの終了後に、一括して各記憶装置からアクノリッジを受け取ることができる。その結果、各記憶装置においてデータの書き込みが正常に行われたか否かをホスト装置が判断することができると共に、ホスト装置から複数の記憶装置への書き込み処理に要する時間を短縮することができる。さらに、記憶装置の電気的接続部分の接触不良等による通信エラーや書き込みエラーなどを低減することなどが可能になる。

また本発明の他の態様では、前記アクノリッジ返信要求情報を送信した後の第１の返信期間〜第ｎ（ｎは２以上の整数）の返信期間の各返信期間において、前記各返信期間に対応するＩＤ情報を有する記憶装置からのアクノリッジを受信してもよい。

このようにすれば、ホスト装置は、各記憶装置のＩＤ情報に対応する返信期間においてアクノリッジを受信することができるから、アクノリッジを返信した記憶装置及びアクノリッジを返信しない記憶装置を特定することができる。

また本発明の他の態様では、クロック端子と、データ端子とを含み、前記データ端子に対して前記アクノリッジ返信要求情報を出力した後、前記クロック端子に対して前記アクノリッジを受信するためのクロックを出力してもよい。

このようにすれば、ホスト装置は、クロックに基づいてアクノリッジを受信することができるから、各記憶装置のＩＤ情報に対応する返信期間において、正しいタイミングでアクノリッジを受信することができる。

また本発明の他の態様では、前記複数の記憶装置の各記憶装置に対してデータを書き込むための書き込み必要期間の長さをｔＴＭとし、アクノリッジ待ち期間の長さをｔＴＷとした場合に、ｔＴＭ≦ｔＴＷ＜２×ｔＴＭを満たす前記アクノリッジ待ち期間の経過後に、前記アクノリッジ返信要求情報を出力してもよい。

このようにすれば、ホスト装置は、複数の記憶装置のうちの最後にデータが送信された記憶装置においてデータの書き込みが完了し、その記憶装置のアクノリッジの返信が可能な状態になるまで待ってから、アクノリッジ返信要求情報を出力することができる。こうすることで、最後にデータが送信された記憶装置からも確実にアクノリッジを受け取ることができる。

本発明の他の態様は、上記いずれかに記載の記憶装置を含む回路基板に関係する。

本発明の他の態様は、上記いずれかに記載の記憶装置を含む液体容器に関係する。

本発明の他の態様は、上記いずれかに記載の記憶装置と、上記いずれかに記載のホスト装置とを含むシステムに関係する。

記憶装置及びホスト装置の基本的な構成例。 アクノリッジの返信を説明するタイミングチャート。 比較例のタイミングチャート。 データが書き込まれるまでの詳細なタイミングチャート。 アクノリッジを返信するまでの詳細なタイミングチャート。 図６（Ａ）、図６（Ｂ）は、アクノリッジ信号波形を説明する図。 システムの基本的な構成例。 液体容器の詳細な構成例。 図９（Ａ）、図９（Ｂ）は、回路基板の詳細な構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．記憶装置及びホスト装置
図１に本実施形態の記憶装置及びホスト装置の基本的な構成例を示す。本実施形態の記憶装置１００は、制御部１１０、記憶部１２０、記憶制御部１３０、クロック端子ＴＣＫ、データ端子ＴＤＡを含む。また、本実施形態のホスト装置４００は、通信処理部４１０、制御部４２０、クロック端子ＨＣＫ、データ端子ＨＤＡを含む。なお、本実施形態の記憶装置及びホスト装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

記憶装置１００（１００−１〜１００−ｎ）は、バスＢＳを介してホスト装置４００と接続される。バスＢＳは、例えば図１に示すように、クロック信号線ＳＣＫ、データ信号線ＳＤＡ、リセット信号線ＸＲＳＴを含む。クロック信号線ＳＣＫを介して、ホスト装置４００は、複数の記憶装置１００−１〜１００−ｎに対してクロックを供給する。また、データ信号線ＳＤＡを介して、ホスト装置４００と各記憶装置１００との間でデータ等のやり取りが行われる。また、リセット信号線ＸＲＳＴを介して、ホスト装置４００は、複数の記憶装置１００−１〜１００−ｎに対してリセット信号を出力する。

複数の記憶装置１００−１〜１００−ｎは各々ＩＤ情報を有し、ホスト装置４００は、このＩＤ情報を指定することで、複数の記憶装置１００−１〜１００−ｎのうちの１つの記憶装置に対してコマンドやデータを送信することができる。例えば図１では、第１の記憶装置１００−１のＩＤ情報はＩＤ＝１であり、第２の記憶装置１００−２のＩＤ情報はＩＤ＝２である。

また、ホスト装置４００は、バスＢＳに接続された複数の記憶装置に対して同時にコマンド等を送信することができる。すなわちブロードキャストのコマンド等を送信することができる。この場合には、複数の記憶装置を指定するＩＤ情報として、例えばＩＤ＝０を指定することで、ブロードキャストのコマンド等を送信してもよい。

記憶装置１００は、クロック端子ＴＣＫ、データ端子ＴＤＡ及びリセット端子ＴＲＳＴを含む。クロック端子ＴＣＫにはクロック信号線ＳＣＫが接続され、データ端子ＴＤＡにはデータ信号線ＳＤＡが接続され、リセット端子ＴＲＳＴにはリセット信号線ＸＲＳＴが接続される。

記憶装置１００の制御部１１０は、バスＢＳを介して接続されるホスト装置４００との通信処理を行う。具体的には、例えば図１に示すように、ホスト装置４００からのクロック及びリセット信号に基づいて、データ信号線ＳＤＡを介してホスト装置４００から送信されるコマンドや書き込みデータなどを受信し、またデータ信号線ＳＤＡを介してホスト装置４００に対して記憶部１２０から読み出されたデータや後述するアクノリッジ（Acknowledge）などを送信する。

記憶部１２０は、例えばＥＥＰＲＯＭや強誘電体メモリーなどの不揮発性メモリー装置であって、ホスト装置４００からのデータが書き込まれる。記憶制御部１３０は、記憶部１２０のアクセス制御を行う。

制御部１１０は、例えばＩＤコンパレーターＩＤ＿ＣＯＭＰ、Ｉ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬ、オペレーションコードデコーダーＯＰＣＤＥＣ、アドレスカウンターＡＤＤＲ＿ＣＯＵＮＴを含む。ＩＤコンパレーターＩＤ＿ＣＯＭＰは、ホスト装置４００から送信されたＩＤ情報が自分自身のＩＤ情報と一致するか否かを比較する。一致する場合には、オペレーションコードデコーダーＯＰＣＤＥＣに対してイネーブル信号を出力し、オペレーションコードデコーダーＯＰＣＤＥＣはホスト装置４００から送信されたコマンド（オペレーションコード）をデコードする。一方、ホスト装置４００から送信されたＩＤ情報が自分自身のＩＤ情報と一致しない場合には、送信されたコマンドは無視される。

具体的には、ホスト装置４００から送信されたコマンドが書き込みコマンドである場合には、Ｉ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬは、ホスト装置４００からの書き込みデータを受信し、受信した書き込みデータｄａｔａを記憶制御部１３０に出力する。記憶制御部１３０は、オペレーションコードデコーダーＯＰＣＤＥＣからの書き込み命令ｗｒに基づいて、メモリーデータｍ＿ｄａｔａを記憶部１２０に書き込む。この書き込む際のアドレス情報ａｄｄｒは、ホスト装置４００からのクロックに基づいてアドレスカウンターＡＤＤＲ＿ＣＯＵＮＴにより生成され、書き込みデータはシーケンシャルに、すなわち送信された順番に記憶部１２０の連続するアドレスに書き込まれる。

書き込みデータが記憶部１２０に正常に書き込まれた場合には、記憶制御部１３０は、内部アクノリッジ（Acknowledge）信号ｉ＿ａｃｋをＩ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬに出力する。そしてＩ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬは、ホスト装置４００からのブロードキャストのアクノリッジ返信要求情報を受信した場合に、ホスト装置４００に対してアクノリッジＡＣＫを返信する。ホスト装置４００はアクノリッジＡＣＫを受信することで、各記憶装置においてデータが正常に書き込まれたことを認識することができる。なお、アクノリッジＡＣＫの詳細については、後述する。

ホスト装置４００から送信されたコマンドが読み出しコマンドである場合には、記憶制御部１３０は、オペレーションコードデコーダーＯＰＣＤＥＣからの読み出し命令ｒｄに基づいて、記憶部１２０からメモリーデータｍ＿ｄａｔａを読み出す。この読み出す際のアドレス情報ａｄｄｒもホスト装置４００からのクロックに基づいてアドレスカウンターＡＤＤＲ＿ＣＯＵＮＴにより生成され、シーケンシャルに読み出される。

ホスト装置４００は、通信処理部４１０、制御部４２０、クロック端子ＨＣＫ、データ端子ＨＤＡ、リセット端子ＨＲＳＴを含む。通信処理部４１０は、バスＢＳを介して接続される複数の記憶装置１００−１〜１００−ｎとの通信処理を行う。制御部４２０は、通信処理部４１０を制御する。

通信処理部４１０は、複数の記憶装置１００−１〜１００−ｎに対するデータの書き込み期間の終了後に、ブロードキャストのアクノリッジ返信要求情報を送信すると共に、複数の記憶装置１００−１〜１００−ｎからのアクノリッジ受信処理を行う。このアクノリッジ返信要求情報は、データ端子ＨＤＡに対して出力され、アクノリッジを受信するためのクロックは、クロック端子ＨＣＫに対して出力される。

本実施形態の記憶装置及びホスト装置によれば、制御部１１０は、２つの条件が満足された場合に、ホスト装置４００に対してアクノリッジを返信する。第１の条件は、複数の記憶装置１００−１〜１００−ｎに対するホスト装置４００によるデータの書き込み期間の終了後に、ホスト装置４００からのブロードキャストのアクノリッジ返信要求情報を受信することである。第２の条件は、自身の記憶部１２０にデータが正常に書き込まれていることである。

このようにすることで、ホスト装置４００は複数の記憶装置１００−１〜１００−ｎに対するデータ書き込みが終了した後に、各記憶装置１００からのアクノリッジを一括して受け取ることができる。その結果、各記憶装置１００においてデータの書き込みが正常に行われたか否かをホスト装置４００が判断することができると共に、データ書き込みに要する時間を短縮することができる。

図２は、本実施形態の記憶装置におけるアクノリッジの返信を説明するタイミングチャートである。図２には、リセット信号ＸＲＳＴ、クロック信号ＳＣＫ及びデータ信号ＳＤＡの各信号波形を示す。なお、図２では４個の記憶装置が接続される場合を示してあるが、それ以外の個数であってもよい。

リセット信号ＸＲＳＴがＨレベル（高電位レベル、広義には第１の論理レベル）である場合に、記憶装置１００はリセット解除状態であり、リセット信号ＸＲＳＴがＬレベル（低電位レベル、広義には第２の論理レベル）である場合に、記憶装置１００はリセット状態である。リセット信号ＸＲＳＴがＨレベルである期間、すなわちリセットが解除されている期間において、ホスト装置４００から記憶装置１００に対して書き込みデータが送信される。

具体的には、図２に示すように、クロックＳＣＫに基づいて、ＩＤ情報、書き込みコマンド、書き込みデータが順番に送信される。例えば図２のＩＣＤ１は、第１の記憶装置１００−１に対するＩＤ情報（ＩＤ＝１）、書き込みコマンド及び書き込みデータが送信されるタイミングを示す。同様に、ＩＣＤ２〜ＩＣＤ４は、それぞれ第２〜第４の記憶装置１００−２〜１００−４に対するＩＤ情報（ＩＤ＝２〜４）、書き込みコマンド及び書き込みデータが送信されるタイミングを示す。

第１〜第４の記憶装置への送信が終了後、リセット信号ＸＲＳＴがＬレベルに設定されてアクノリッジ待ち期間ＴＷが開始する。アクノリッジ待ち期間ＴＷの経過後に、ホスト装置４００は、リセット信号ＸＲＳＴを再びＨレベルに設定し、各記憶装置１００に対してブロードキャストのアクノリッジ返信要求情報ＡＲＱを送信する。各記憶装置１００の制御部１１０は、アクノリッジ返信要求情報ＡＲＱとして、ブロードキャストのアクノリッジ返信を要求するコマンドを受信してもよいし、複数の記憶装置を指定するＩＤ情報を受信してもよい。

ブロードキャストのアクノリッジ返信要求情報ＡＲＱは、アクノリッジの返信を要求するコマンドであってもよいし、例えばＩＤ＝０などの複数の記憶装置を指定するＩＤ情報であってもよい。或いは、複数の記憶装置を指定するＩＤ情報とアクノリッジの返信を要求するコマンドとの両方であってもよい。

各記憶装置１００は、自身の記憶部１２０に書き込みデータが正常に書き込まれた場合には、アクノリッジ返信要求情報ＡＲＱを受信した後の自分自身のＩＤ情報に対応する返信期間において、アクノリッジＡＣＫをホスト装置４００に対して返信する。具体的には、各記憶装置１００の制御部１１０は、第１〜第ｎ（ｎは２以上の整数）の返信期間のうちの自身のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである整数）の返信期間において、アクノリッジＡＣＫを返信する。

例えば図２では、第１の返信期間ＴＡ１において、第１の記憶装置（ＩＤ＝１）がアクノリッジＡＣＫを返信する。続いて第２の返信期間ＴＡ２において、第２の記憶装置（ＩＤ＝２）がアクノリッジＡＣＫを返信し、同様に第３、第４の返信期間ＴＡ３、ＴＡ４において、第３、第４の記憶装置（ＩＤ＝３、４）がアクノリッジＡＣＫを返信する。

ホスト装置４００は、アクノリッジ返信要求情報ＡＲＱを送信した後の第１〜第ｎの返信期間の各返信期間において、各返信期間に対応するＩＤ情報を有する記憶装置１００からのアクノリッジＡＣＫを受信する。

アクノリッジＡＣＫは、アクノリッジ（書き込み完了通知）を表す論理レベルの信号であって、クロックＳＣＫに基づいて、各記憶装置１００のデータ端子ＴＤＡに出力される。具体的には、例えば図２に示すように、各返信期間ＴＡ１〜ＴＡ４の前半期間においてＨレベルであり、後半期間において緩やかにＬレベルに降下する信号である。なお、アクノリッジＡＣＫを表す信号は、図２に示す信号波形に限定されない。

各記憶装置のＩＤ情報に対応する返信期間Ｔｍは、ホスト装置４００が供給するクロックＳＣＫに基づいて、そのタイミングが規定されるから、各記憶装置１００はクロックＳＣＫをカウントすることで、自身に対応する返信期間Ｔｍのタイミングを認識することができる。また、ホスト装置４００は、それぞれの記憶装置に対応する返信期間ＴｍにおいてアクノリッジＡＣＫの有無を判断することができるから、データが正常に書き込まれなかった記憶装置を特定することができる。そしてデータが正常に書き込まれなかった記憶装置に対しては、ホスト装置４００は、再書き込み（リトライ）を行うことができる。

アクノリッジ待ち期間ＴＷは、複数の記憶装置に対する書き込みデータの送信終了後に、ホスト装置４００がブロードキャストのアクノリッジ返信要求情報ＡＲＱを送信するまでの待ち期間である。すなわち、ホスト装置４００は、アクノリッジ待ち期間ＴＷの経過後に、アクノリッジ返信要求情報ＡＲＱを出力する。具体的には、記憶装置１００において、記憶部１２０へのデータ書き込みに必要な期間（書き込み必要期間）の長さをｔＴＭとした場合に、アクノリッジ待ち期間の長さｔＴＷは、ｔＴＭ≦ｔＴＷ＜２×ｔＴＭを満たす。

こうすることで、ホスト装置は、複数の記憶装置のうちの最後にデータが送信された記憶装置において、データの書き込みが完了し、その記憶装置のアクノリッジの返信が可能な状態になるまで待つことができる。例えば図２では、ホスト装置は、アクノリッジ待ち期間ＴＷを設けることで、最後にデータが送信された第４の記憶装置（ＩＤ＝４）の記憶部へのデータ書き込みが完了し、アクノリッジの返信が可能な状態になるまで待つことができる。

図３に、比較例として、書き込み終了後にアクノリッジを一括して返信するのではなく、各記憶装置がそれぞれの書き込み終了後にアクノリッジを返信する構成のタイミングチャートを示す。

図３の比較例では、例えば第１の記憶装置（ＩＤ＝１）に対してＩＤ情報（ＩＤ＝１）、書き込みコマンド及び書き込みデータが送信され（図３のＩＣＤ１）、第１の記憶装置の記憶部にデータが書き込まれた後に、アクノリッジＡＣＫが返信される。そして次に、第２の記憶装置（ＩＤ＝２）に対して同様にデータ等が送信され、データの書き込みが完了した後に、アクノリッジＡＣＫが返信される。

図３に示すように、比較例では、記憶装置が書き込みデータを受信してから、データの書き込みが完了するまでの期間、すなわち書き込み必要期間ＴＭの経過後に、記憶装置からアクノリッジＡＣＫが返信される。このために、例えば図３に示すように、４個の記憶装置が接続されている場合では、データ等の通信に要する時間の他に、さらに書き込み必要期間ＴＭの４倍の長さ（４×ｔＴＭ）が必要になる。通常の場合、記憶部にデータを書き込むための時間は、通信に要する時間よりも長い。例えば１個の記憶装置に対するデータ等の通信に要する時間は約１００μｓであるが、書き込み必要期間ＴＭの長さは約５ｍｓである。従って、図３の比較例では、全体の書き込み必要期間の長さは約２０ｍｓになる。

一方、本実施形態の記憶装置及びホスト装置によれば、図２に示したように、１つのアクノリッジ待ち期間ＴＷを設けることでよく、このアクノリッジ待ち期間ＴＷの長さｔＴＷは、上述したようにｔＴＭ≦ｔＴＷ＜２×ｔＴＭを満たす。例えばｔＴＭ＝５ｍｓの場合には、５ｍｓ≦ｔＴＷ＜１０ｍｓとなるから、図３の比較例よりもデータ書き込み処理に要する時間を短縮することができる。また、比較例では記憶装置の個数に比例して全体の書き込み時間が増加するが、本実施形態の記憶装置及びホスト装置では、通信に要する時間は増加するが、アクノリッジ待ち期間ＴＷの長さは増加しない。

このように本実施形態の記憶装置及びホスト装置によれば、ホスト装置が、バスに接続された複数の記憶装置の各記憶装置に対してデータを書き込む処理において、各記憶装置へのデータ送信が完了した後にアクノリッジＡＣＫを一括して受け取ることができるから、全体の書き込み処理時間を短縮することができる。さらに記憶装置の個数が増加した場合でも、アクノリッジ待ち期間の長さは増加しないから、全体の書き込み処理時間の増加を抑えることができる。

２．データ書き込み処理
図４は、ホスト装置４００から第１〜第４の記憶装置１００−１〜１００−４にデータが送信されてから、各記憶装置１００の記憶部１２０にデータが書き込まれるまでの詳細なタイミングチャートである。

最初に、ホスト装置４００は、第１の記憶装置（ＩＤ＝１）に対してＩＤ情報、書き込みコマンド及びデータを送信する。図４に示すように、例えばＩＤ情報はＩ０〜Ｉｉ（ｉは自然数）のｉ＋１ビットで構成され、これにパリティビットＩＰが付加される。また例えば書き込みコマンドはＣ０〜Ｃｊ（ｊは自然数）のｊ＋１で構成され、これにパリティビットＣＰが付加される。また例えばデータはＤ０〜Ｄｋのｋ＋１ビットで構成され、これにパリティビットＤＰが付加される。パリティビットＩＰ、ＣＰ、ＤＰは、パリティチェックのために付加されるビットであって、１の個数が常に偶数若しくは奇数となるように付加されるビットである。

第１の記憶装置（ＩＤ＝１）のＩＤコンパレーターＩＤ＿ＣＯＭＰは、ＩＤ認識期間ＩＤＣにおいて、受信したＩＤ情報と自身のＩＤ情報とが一致することを認識する。続くコマンド認識期間ＣＭＤにおいて、オペレーションコードデコーダーＯＰＣＤＥＣは、受信したコマンドが書き込みコマンドであることを認識する。そして次のデータ受信期間ＤＡＴにおいて、Ｉ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬは、データを受信して記憶制御部１３０に出力する。記憶制御部１３０は、次のメモリー書き込み期間ＭＷＲＴにおいて、記憶部１２０にデータを書き込む。データが正常に書き込まれた場合には、記憶制御部１３０は、内部アクノリッジ信号ｉ＿ａｃｋをＩ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬに出力する。その後、第１の記憶装置は、アクノリッジ返信要求情報待ち期間ＡＲＷにおいて、ホスト装置４００からアクノリッジ返信要求情報ＡＲＱが送信されるのを待つ。

一方、第２の記憶装置（ＩＤ＝２）のＩＤコンパレーターＩＤ＿ＣＯＭＰは、最初のＩＤ認識期間ＩＤＣにおいて、受信したＩＤ情報と自身のＩＤ情報とが不一致であることを認識する。そして第２の記憶装置は、コマンド及びデータを受信せずに、アイドル期間ＩＤＬになる。その後のＩＤ認識期間ＩＤＣにおいて、受信したＩＤ情報と自身のＩＤ情報とが一致することを認識した場合には、書き込みコマンド及びデータを受信する。なお、図４では、ＩＤ認識期間ＩＤＣ、コマンド認識期間ＣＭＤ及びデータ受信期間ＤＡＴをまとめてＩＤＣＭＤＡと表記した。そしてメモリー書き込み期間ＭＷＲＴにおいて、記憶部１２０にデータを書き込み、データが正常に書き込まれた場合には、アクノリッジ返信要求情報待ち期間ＡＲＷになる。

同様にして、第３、第４の記憶装置（ＩＤ＝３、４）についても、受信したＩＤ情報と自身のＩＤ情報とが一致することを認識した場合には、書き込みコマンド及びデータを受信し、メモリー書き込み期間ＭＷＲＴにおいて、記憶部１２０にデータを書き込み、データが正常に書き込まれた場合には、アクノリッジ返信要求情報待ち期間ＡＲＷになる。図４に示すように、アクノリッジ待ち期間ＴＷは、最後にデータ書き込みを実行する第４の記憶装置（ＩＤ＝４）において、記憶部１２０にデータを書き込むために必要な期間である。

図５は、各記憶装置１００の記憶部１２０にデータが書き込まれた後、ホスト装置４００からアクノリッジ返信要求情報ＡＲＱが送信され、各記憶装置１００がアクノリッジＡＣＫを返信するまでの詳細なタイミングチャートである。

アクノリッジ待ち期間ＴＷの経過後に、ホスト装置４００はリセット信号ＸＲＳＴをＨレベルに設定する。この時点では、第４の記憶装置（ＩＤ＝４）がデータ書き込みを完了しているから、第１〜第４の記憶装置はいずれもアクノリッジ返信要求情報待ち期間ＡＲＷの状態にある。続いてホスト装置４００が、ブロードキャストのアクノリッジ返信要求情報ＡＲＱを送信する。

このアクノリッジ返信要求情報ＡＲＱは、例えば図５に示すように、複数の記憶装置を指定するＩＤ情報（ＩＤ＝ＡＬＬなど）及び一括ＡＣＫ返信を要求するコマンドで構成することができる。或いは、複数の記憶装置を指定するＩＤ情報と一括ＡＣＫ返信を要求するコマンドとのどちらか一方であってもよい。

第１〜第４の記憶装置は、それぞれのＩＤ認識期間ＩＤＣ及びコマンド認識期間ＣＭＤにおいて、アクノリッジ返信要求情報ＡＲＱを受信して、一括ＡＣＫ返信要求コマンドを認識し、その後のＡＣＫ返信待機期間ＡＳＴＢにおいて、自分自身のＩＤ情報に対応する返信期間が来るのを待つ。そして各記憶装置は、自分自身のＩＤ情報に対応する返信期間において、アクノリッジＡＣＫを返信する。

具体的には、図５に示すように、第１の記憶装置（ＩＤ＝１）は、対応する第１の返信期間ＴＡ１において、アクノリッジＡＣＫを自身のデータ端子ＴＤＡに出力する。同様に、第２〜第４の記憶装置も対応する第２〜第４の返信期間ＴＡ２〜ＴＡ４において、アクノリッジＡＣＫを自身のデータ端子ＴＤＡに出力する。図５では、各記憶装置は、ＡＣＫ出力期間ＡＳＤにおいてデータ端子ＴＤＡをＨレベルに設定し、それ以外の期間において高インピーダンス状態に設定する。こうすることで、データ信号線ＳＤＡの信号レベルは、各返信期間ＴＡ１〜ＴＡ４の前半期間においてＨレベルであり、後半期間において緩やかにＬレベルに降下する。なお、後述するように、アクノリッジＡＣＫを表す信号は、図５に示す信号波形に限定されず、他の信号波形であってもよい。

図６（Ａ）、図６（Ｂ）は、記憶装置１００が出力するアクノリッジＡＣＫ信号波形を説明する図である。

図６（Ａ）に示すＡＣＫ信号波形は、図２、図５に示したＡＣＫ信号波形である。すなわち、記憶装置１００は、自身のＩＤ情報（ＩＤ＝ｍ）に対応する返信期間ＴＡｍの前半期間においてデータ端子ＴＤＡをＨレベルＶＨに設定し、それ以外の期間において高インピーダンス状態Ｈｉ−Ｚに設定する。ホスト装置４００のデータ端子ＨＤＡと第２の電源ＶＳＳ（低電位電源）との間に設けられる抵抗素子（終端抵抗素子）により電荷が放電されるから、データ信号線ＳＤＡの電圧レベルは、ＴＡｍの後半期間において緩やかにＬレベルに降下する。ＴＡｍの後半期間において電圧レベルがＬレベルに降下するから、次の返信期間Ｔｍ＋１への干渉を防止できる。

図６（Ｂ）は、ＡＣＫ信号波形の別の例である。図６（Ｂ）に示すＡＣＫ信号波形では、記憶装置１００の制御部１１０は、自身のＩＤ情報（ＩＤ＝ｍ）に対応する返信期間ＴＡｍにおいて、データ端子ＴＤＡの電圧レベルを高インピーダンス状態Ｈｉ−ＺからＨレベルＶＨ（広義には第１の論理レベル）に変化させ、次にＨレベルＶＨからＬレベルＶＬ（広義には第２の論理レベル）に変化させる。そして返信期間Ｔｍ以外の期間において、データ端子ＴＤＡの電圧レベルを高インピーダンス状態Ｈｉ−Ｚに設定する。

具体的には、返信期間Ｔｍの開始タイミングから第１の遅延時間ＴＤ１が経過するまで高インピーダンス状態Ｈｉ−Ｚに設定し、その後Ｈレベルに設定する。そして返信期間Ｔｍの後半期間の開始タイミングから第２の遅延時間ＴＤ２が経過するまでＨレベルを保持した後、Ｌレベルに設定する。そして次の返信期間Ｔｍ＋１の開始タイミングで、高インピーダンス状態Ｈｉ−Ｚに戻す。

図６（Ｂ）に示すＡＣＫ信号波形では、返信期間Ｔｍの後半期間において、データ端子ＴＤＡの電圧レベルをＨレベルＶＨからＬレベルＶＬに変化させることで、データ信号線ＳＤＡの電圧レベルを急速に降下させることができる。こうすることで、返信期間Ｔｍの長さを短くすることができるから、アクノリッジＡＣＫの返信に要する時間をさらに短縮することができる。また返信期間Ｔｍの始まりと終わりでデータ信号線ＳＤＡの電圧レベルがＬレベルに設定されるから、前後の返信期間Ｔｍ−１、Ｔｍ＋１への干渉を防止できる。

以上説明したように、本実施形態の記憶装置及びホスト装置によれば、ホスト装置が、バスに接続された複数の記憶装置の各記憶装置に対してデータを書き込む処理において、各記憶装置へのデータ送信が完了した後にアクノリッジＡＣＫを一括して受け取ることができる。こうすることで、各記憶装置に対して各々アクノリッジ待ち期間を設ける必要がなくなり、１つのアクノリッジ待ち期間を設ければよいから、全体の書き込み処理時間を短縮することができる。さらに記憶装置の個数が増加した場合でも、アクノリッジ待ち期間の長さは増加しないから、全体の書き込み処理時間の増加を抑えることができる。

３．システム、液体容器及び回路基板
図７に本実施形態のシステムの基本的な構成例を示す。本実施形態のシステムは、例えばインクジェット方式のプリンターなどであって、第１の記憶装置１００−１〜第ｎ（ｎは２以上の整数）の記憶装置１００−ｎ、記憶装置が実装されるｎ個の回路基板２００−１〜２００−ｎ、回路基板を備えるｎ個の液体容器３００−１〜３００−ｎ及びホスト装置４００を含む。なお、本実施形態のシステムは図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

以下では、ホスト装置４００がインクジェット方式のプリンター本体であり、液体容器３００がインクカートリッジであり、回路基板２００がインクカートリッジに設けられた回路基板である場合を例に説明する。但し、本実施形態では、ホスト装置、液体容器、回路基板は、他の装置、容器、回路基板であってもよい。例えば、ホスト装置はメモリーカードのリーダー／ライターであってもよく、回路基板はメモリーカードに設けられた回路基板であってもよい。

第１の記憶装置１００−１〜第ｎの記憶装置１００−ｎは、それぞれリセット端子ＴＲＳＴ、クロック端子ＴＣＫ、データ端子ＴＤＡ、第１の電源端子ＶＤＤ及び第２の電源端子ＶＳＳを含む。これらｎ個の記憶装置１００−１〜１００−ｎの各々は、記憶部１２０（例えば不揮発性メモリー等）を含み、それぞれの記憶部１２０にはｎ個の液体容器（例えばインクカートリッジ等）３００−１〜３００−ｎを識別するためのＩＤ（Identification)情報（例えばＩＤ＝１、ＩＤ＝２、ＩＤ＝３など）が記憶されている。ＩＤは、液体容器が収容する液体の色などの種類毎に異なるものが付与される。

ホスト装置４００は、例えばプリンター本体などであって、ホスト側リセット端子ＨＲＳＴ、ホスト側クロック端子ＨＣＫ、ホスト側データ端子ＨＤＡ、第１の電源端子ＶＤＤ及び第２の電源端子ＶＤＤを含む。

上述したように、本実施形態の記憶装置、ホスト装置及びシステムによれば、ホスト装置（プリンター本体）が、バスに接続された複数の記憶装置の各記憶装置に対してデータを書き込む処理において、各記憶装置へのデータ送信が完了した後にアクノリッジＡＣＫを一括して受け取ることができるから、全体の書き込み処理時間を短縮することができる。

インクジェット方式のプリンターなどでは、インクカートリッジ（液体容器）は、通常交換可能な構造になっているために、電気的接続部分の接触不良が生じ易い。例えば通信中にデータ端子の接触不良が生じると通信エラーになり、誤ったデータが書き込まれるおそれがある。或いは、記憶部の書き込み動作中に電源端子の接触不良が生じると、書き込みエラーが発生するおそれがある。このような不具合の発生を抑えるためには、ホスト装置から各記憶装置への書き込み処理時間をできるだけ短縮することが望ましい。

本実施形態の記憶装置、ホスト装置及びシステムによれば、ホスト装置から各記憶装置への書き込み処理時間を短縮することができるから、電気的接続部分の接触不良等による不具合の発生を低減することが可能になる。

図８に、本実施形態の液体容器（インクカートリッジ）３００の詳細な構成例を示す。液体容器３００の内部には、インクを収容するための図示しないインク室が形成される。また、液体容器３００には、インク室に連通するインク供給口３４０が設けられる。このインク供給口３４０は、液体容器３００がプリンターに装着された時に、印刷ヘッドユニットにインクを供給するためのものである。

液体容器３００は、回路基板２００を含む。回路基板２００には、本実施形態の記憶装置１００が設けられ、インク消費量などのデータの記憶やホスト装置４００とのデータ送受信を行う。回路基板２００は、例えばプリント基板により実現され、液体容器３００の表面に設けられる。回路基板２００には、第１の電源端子ＶＤＤ等の端子が設けられる。そして、液体容器３００がプリンターに装着された時に、それらの端子とプリンター側の端子が接触（電気的に接続）することで、電源やデータのやり取りが行われる。

図９（Ａ）、図９（Ｂ）に、本実施形態の記憶装置１００が設けられた回路基板２００の詳細な構成例を示す。図９（Ａ）に示すように、回路基板２００の表面（プリンターと接続される面）には、複数の端子を有する端子群が設けられる。この端子群は、第１の電源端子ＶＤＤ、第２の電源端子ＶＳＳ、リセット端子ＴＲＳＴ、クロック端子ＴＣＫ、データ端子ＴＤＡを含む。各端子は、例えば矩形状（略矩形状）に形成された金属端子により実現される。そして、各端子は、回路基板２００に設けられた図示しない配線パターン層やスルーホールを介して、記憶装置１００に接続される。

図９（Ｂ）に示すように、回路基板２００の裏面（プリンターと接続される面の裏側の面）には、本実施形態の記憶装置１００が設けられる。記憶装置１００は、例えば、ＥＥＰＲＯＭ、フラッシュメモリーや強誘電体メモリー等を有する半導体記憶装置により実現できる。この記憶装置１００には、インク又は液体容器３００に関連する種々のデータが格納され、例えば、液体容器３００を識別するためのＩＤ情報やインクの消費量等のデータが格納される。インク消費量のデータは、液体容器３００内に収容されたインクについて、印刷の実行等に伴い消費されるインク量の累計を示すデータである。このインク消費量のデータは、液体容器３００内のインク量を示す情報であってもよく、消費したインク量の割合を示す情報であってもよい。

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また記憶装置、ホスト装置、回路基板、液体容器及びシステムの構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１００ 記憶装置、１１０ 制御部、１２０ 記憶部、１３０ 記憶制御部、
２００ 回路基板、３００ 液体容器、３４０ インク供給口、４００ ホスト装置、
４１０ 通信処理部、４２０ 制御部、
ＩＤ＿ＣＯＭＰ ＩＤコンパレーター、Ｉ／Ｏ＿ＣＮＴＬ Ｉ／Ｏコントローラー、
ＯＰＣＤＥＣ オペレーションコードデコーダー、
ＡＤＤＲ＿ＣＯＵＮＴ アドレスカウンター、
ＳＣＫ クロック信号線、ＳＤＡ データ信号線、ＸＲＳＴ リセット信号線、
ＴＣＫ クロック端子、ＴＤＡ データ端子、ＴＲＳＴ リセット端子、
ＨＣＫ クロック端子、ＨＤＡ データ端子、ＨＲＳＴ リセット端子

Claims (13)

1. バスを介して接続されるホスト装置との通信処理を行う制御部と、
   前記ホスト装置からのデータが書き込まれる記憶部と、
   前記記憶部のアクセス制御を行う記憶制御部とを含み、
   前記制御部は、
   前記バスに接続される複数の記憶装置に対する前記ホスト装置によるデータの書き込み期間の終了後に、前記ホスト装置からの前記複数の記憶装置に対するブロードキャストのアクノリッジ返信要求情報を受信し、
   且つ、自身の前記記憶部にデータが正常に書き込まれている場合に、
   前記ホスト装置に対してアクノリッジを返信することを特徴とする記憶装置。
2. 請求項１において、
   前記制御部は、前記アクノリッジ返信要求情報を受信した後の第１の返信期間〜第ｎ（ｎは２以上の整数）の返信期間のうちの、自身のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである整数）の返信期間において、前記ホスト装置に対して前記アクノリッジを返信することを特徴とする記憶装置。
3. 請求項２において、
   クロック端子と、
   データ端子とを含み、
   前記制御部は、前記第ｍの返信期間において、前記クロック端子に入力されたクロックに基づいて、前記アクノリッジを表す論理レベルの信号を前記データ端子に出力することを特徴とする記憶装置。
4. 請求項３において、
   前記制御部は、
   前記第ｍの返信期間において、前記データ端子の電圧レベルを高インピーダンス状態から第１の論理レベルに変化させ、次に前記第１の論理レベルから第２の論理レベルに変化させ、
   前記第ｍの返信期間以外の期間において、前記データ端子の電圧レベルを高インピーダンス状態に設定することを特徴とする記憶装置。
5. 請求項１乃至４のいずれかにおいて、
   前記制御部は、
   前記アクノリッジ返信要求情報として、ブロードキャストのアクノリッジ返信を要求するコマンドを受信することを特徴とする記憶装置。
6. 請求項１乃至５のいずれかにおいて、
   前記制御部は、
   前記アクノリッジ返信要求情報として、前記複数の記憶装置を指定するＩＤ情報を受信することを特徴とする記憶装置。
7. バスを介して接続される複数の記憶装置との通信処理を行う通信処理部と、
   前記通信処理部を制御する制御部とを含み、
   前記通信処理部は、
   前記複数の記憶装置に対するデータの書き込み期間の終了後に、前記複数の記憶装置に対するブロードキャストのアクノリッジ返信要求情報を送信すると共に、前記複数の記憶装置からのアクノリッジ受信処理を行うことを特徴とするホスト装置。
8. 請求項７において、
   前記アクノリッジ返信要求情報を送信した後の第１の返信期間〜第ｎ（ｎは２以上の整数）の返信期間の各返信期間において、前記各返信期間に対応するＩＤ情報を有する記憶装置からのアクノリッジを受信することを特徴とするホスト装置。
9. 請求項７又は８において、
   クロック端子と、
   データ端子とを含み、
   前記データ端子に対して前記アクノリッジ返信要求情報を出力した後、前記クロック端子に対して前記アクノリッジを受信するためのクロックを出力することを特徴とするホスト装置。
10. 請求項７乃至９のいずれかにおいて、
    前記複数の記憶装置の各記憶装置に対してデータを書き込むための書き込み必要期間の長さをｔＴＭとし、アクノリッジ待ち期間の長さをｔＴＷとした場合に、
    ｔＴＭ≦ｔＴＷ＜２×ｔＴＭを満たす前記アクノリッジ待ち期間の経過後に、前記アクノリッジ返信要求情報を出力することを特徴とするホスト装置。
11. 請求項１乃至６のいずれかに記載の記憶装置を含むことを特徴とする回路基板。
12. 請求項１乃至６のいずれかに記載の記憶装置を含むことを特徴とする液体容器。
13. 請求項１乃至６のいずれかに記載の記憶装置と、
    請求項７乃至１０のいずれかに記載のホスト装置とを含むことを特徴とするシステム。

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