JP4420009B2 - 非同期シリアル通信方法及び非同期シリアル通信装置 - Google Patents

Description

本発明は、非同期シリアル通信方法及び非同期シリアル通信装置に関する。

非同期回路は５０年程前から知られ、遅延素子を用いた非同期ステートマシンや計算機等が開発されていた。しかし、１９７０年代に入って、クロック信号を用いて回路駆動を行う同期設計手法が導入され、専用の小規模集積回路（ＳＳＩ；Small Scale integration）・中規模集積回路（ＭＳＩ；Medium Scale Integration）のラインナップが出揃うと、非同期回路は殆ど姿を消した。

しかし、近年、集積されるトランジスタ数が増加し、超微細化加工技術を用いて作製された半導体デバイスのチップサイズが大きくなるに従って、クロック信号の生成、送出のための消費電流の増加に伴う発熱問題や、クロックスキュー問題が深刻になり、同期設計手法の限界が顕在化してきた。この問題に対して、特許文献１には、同期シリアル通信装置におけるクロック信号の生成、送出に要する消費電力を削減することが可能なシリアル通信方法が開示されている。しかし、同期設計手法では、常時クロック信号を供給する必要があるために消費電流を大幅に減らす事が出来ず、またクロックスキュー問題も解決する事が出来なかった。

この様な状況から、非同期回路を用いて駆動電圧及び温度の変動やクロックスキュー、ジッターに対処し、強靭、低消費電力かつ低ノイズの大規模集積回路（ＶＬＳＩ；Very Large Scale Integration）を実現することが重要課題として脚光を浴びるようになってきた。非同期回路は、クロック信号を用いないためにクロックスキュー、ジッターを考慮する必要がない上に、消費電流が小さく、高調波ノイズも低減出来るという利点を有する。

また、従来表示装置に多用されてきた低温ポリシリコン（ＬＴＰＳ；Low Temperature Poly-crystalline Silicon）ＴＦＴ（Thin Film Transistor）をフレキシブル・デバイスに適用する動きも最近になって活発になってきている。このＬＴＰＳにも非同期回路を採用する事で、ＬＴＰＳ ＴＦＴの大きな特性ばらつきに影響されず、かつ自己発熱問題を解決して、安定動作するデバイスの実現が可能であることが示されている。

以上の様なトレンドに従い、各種の非同期回路が開発されて実用に供され始めているが、非同期回路によって構成される装置間の通信方法には一長一短があり、未だ確立されていない。
特開２００５−０２０３０８号公報

非同期シリアル通信装置間の通信方法には、（１）２線式符号化を用いた４相ハンドシェーキングと、（２）バンドル・データ方式を用いた４相ハンドシェーキングがある。
しかし、（１）の通信方法の欠点は、１ビットのデータ通信に必要な信号線が３本（データ線２本＋制御線１本）であり、同期通信方法の場合よりも１本多い点と、回路が複雑になる点である。また、（２）の通信方法の欠点は、１ビットのデータ通信に必要な信号線が３本（データ線１本＋制御線２本）である点と、遅延素子による通信速度の劣化がある点である。

本発明は上記事情を考慮してなされたもので、その目的は、ある程度の高速性を得ながら、信号線数が少なく、回路規模を小さくする事の出来る非同期シリアル通信方法及び非同期シリアル通信装置を提供する事である。

本発明は上記の課題を解決するためになされたもので、本発明に係る非同期シリアル通信装置は、送信装置と、第１受信装置と、を含み、前記送信装置は、第１時刻において信号レベルを所定のレベルへ変化させた後、所定の第１期間の経過後から別に定めた第２期間以内に、送出信号のレベルに応じた第１の１ビットデータを前記第１受信装置へ送信するものであり、前記第１受信装置は、前記第１時刻における前記送出信号のレベルの変化に基づき前記第１時刻から第１期間の経過した第２時刻においてレベルの変化する割り込み信号を生成し、前記割り込み信号のレベルの変化に基づき前記第１の１ビットデータを処理し、前記第２時刻から第２期間の経過した第３時刻および前記第３時刻から第３期間の経過した第４時刻においてレベルの変化するアクノレッジ信号を生成し前記送信装置へ送信するものであり、前記送信装置は、更に、前記アクノレッジ信号のレベルの変化に基づいて、前記第１の１ビットデータの送受信を完了するものであることを特徴とする。

また、本発明に係る非同期シリアル通信装置は、さらに、第２受信装置と、を含む、ことを特徴とする。

また、本発明に係る非同期シリアル通信装置は、さらに、前記送信装置が書き込み信号を生成し、前記書き込み信号に基づき出力制御信号を生成し、前記出力制御信号に基づき前記第１時刻においてレベルの変化する前記送出信号を前記第１受信装置へ送信するものである、ことを特徴とする。

また、本発明に係る非同期シリアル通信装置は、さらに、前記第１受信装置が前記第１時刻における前記送出信号のレベルの変化に基づきレベルの変化する遅延信号を生成し、前記第１時刻における前記送出信号のレベルの変化に基づき読み出し信号を生成し、前記第２時刻においてレベルの変化する前記割り込み信号を生成し、前記割り込み信号のレベルの変化に基づき前記第１の１ビットデータを処理し、前記第３時刻および前記第４時刻においてレベルの変化する前記アクノレッジ信号を生成し前記送信装置へ送信するものである、ことを特徴とする。

また、本発明に係る非同期シリアル通信装置は、さらに、前記送信装置から前記第１受信装置へ前記送出信号を送信する第１信号線と、前記第１受信装置から前記送信装置へ前記アクノレッジ信号を送信する第２信号線と、を含む、ことを特徴とする。

また、本発明に係る非同期シリアル通信装置は、さらに、前記送信装置が前記第４時刻における前記アクノレッジ信号のレベルの変化に基づいて前記第１の１ビットデータの次に送出する第２の１ビットデータの送出を行うものであることを特徴とする。

また、本発明に係る複数の通信線によって通信する非同期シリアル通信装置は、前記複数の通信線のうちの第１通信線における信号レベルを所定のレベルへ変化させた後、所定の第１時間Ｔ１の経過後から別に定めた第２時間Ｔ２以内に、前記第１通信線の信号レベルを変化させて１ビットの第１送出データを送出し、アクノレッジ信号の変化を検出すると送出データの送出を完了する送信側通信ポートと、前記第１通信線における信号レベルの変化を検出してから更に別に定めた第３時間Ｔ３（但し、Ｔ３＞Ｔ１＋Ｔ２）の経過後、または該第３時間Ｔ３の経過時点の何れかに、前記第１通信線における信号レベルに応じた前記１ビットの第１送出データを取り込んだ後、前記アクノレッジ信号の信号レベルを変化させて前記アクノレッジ信号を前記送信側通信ポートに送出する受信側通信ポートと、前記送信側通信ポートが前記１ビットの第１送出データを送出した時間と同じ時間に、前記複数の通信線のうち前記第１通信線と異なる第２通信線における信号レベルを変化させて１ビットの第２送出データを送出する第２送信側通信ポートと、前記受信側通信ポートが前記１ビットの第１送出データを取り込む時間と同じ時間に、前記第２通信線における信号レベルに応じた前記１ビットの第２送出データを取り込む第２受信側通信ポートとを備え、前記送信側通信ポートと前記受信側通信ポートは、前記複数の通信線のうち少なくとも１本の通信線によって接続され、前記第２送信側通信ポートと前記第２受信側通信ポートは、前記少なくとも１本の通信線以外の通信線によって接続され、前記送信側通信ポート、及び前記第２送信側通信ポートは、直前の送出信号レベルを保持する送出信号レベル保持器と、該直前の送出信号レベルと反対の信号レベルを生成する逆信号発生器と、入力された送信側ポート書き込み信号から所定のパルス幅を持った出力制御信号を生成する出力制御信号生成器と、該出力制御信号に応じて、前記直前の送出信号レベルと前記直前の送出信号レベルと反対の信号レベルの何れか一方を選択して出力する選択器とを有し、前記受信側通信ポートは、前記信号レベルの変化を検出した場合に検出信号を出力する信号変化検出器と、前記信号変化検出器から前記検出信号を読みとった場合、所定時間後にデータ読み出し信号を生成する読み出し信号生成器と、前記データ読み出し信号に応じて、前記第１送出データを読み取り、アクノレッジ信号のレベルを変化させて前記送信側通信ポートに送出する読取り手段とを有することを特徴とする。

また、本発明に係る複数の通信線によって通信する非同期シリアル通信装置は、前記複数の信号線のうちの第１信号線における最後に送出した信号のレベルから反対のレベルへ信号レベルを変化させた後、所定の第１時間Ｔ１の経過後から別に定めた第２時間Ｔ２以内に、前記第１通信線の信号レベルを変化させて１ビットの第１送出データを送出し、アクノレッジ信号の変化を検出すると送出データの送出を完了する送信側通信ポートと、前記第１通信線における信号レベルの変化を検出してから更に別に定めた第３時間Ｔ３（但し、Ｔ３＞Ｔ１＋Ｔ２）の経過後、または該第３時間Ｔ３の経過時点の何れかに、前記第１通信線における信号レベルに応じた前記１ビットの第１送出データを取り込んだ後、前記アクノレッジ信号の信号レベルを変化させて前記アクノレッジ信号を前記送信側通信ポートに送出する受信側通信ポートと、前記送信側通信ポートが前記１ビットの第１送出データを送出した時間と同じ時間に、前記複数の通信線のうち前記第１通信線と異なる第２通信線における信号レベルを変化させて１ビットの第２送出データを送出する第２送信側通信ポートと、前記受信側通信ポートが前記１ビットの第１送出データを取り込む時間と同じ時間に、前記第２通信線における信号レベルに応じた前記１ビットの第２送出データを取り込む第２受信側通信ポートとを備え、前記送信側通信ポートと前記受信側通信ポートは、前記複数の通信線のうち少なくとも１本の通信線によって接続され、前記第２送信側通信ポートと前記第２受信側通信ポートは、前記少なくとも１本の通信線以外の通信線によって接続され、前記送信側通信ポート、及び前記第２送信側通信ポートは、直前の送出信号レベルを保持する送出信号レベル保持器と、該直前の送出信号レベルと反対の信号レベルを生成する逆信号発生器と、入力された送信側ポート書き込み信号から所定のパルス幅を持った出力制御信号を生成する出力制御信号生成器と、該出力制御信号に応じて、前記直前の送出信号レベルと前記直前の送出信号レベルと反対の信号レベルの何れか一方を選択して出力する選択器とを有し、前記受信側通信ポートは、前記信号レベルの変化を検出した場合に検出信号を出力する信号変化検出器と、前記信号変化検出器から前記検出信号を読みとった場合、所定時間後にデータ読み出し信号を生成する読み出し信号生成器と、前記データ読み出し信号に応じて、前記第１送出データを読み取り、アクノレッジ信号のレベルを変化させて前記送信側通信ポートに送出する読取り手段とを有することを特徴とする。

また、本発明に係る非同期シリアル通信装置は、前記送信側通信ポート及び前記受信側通信ポートを制御するＣＰＵを更に備えることを特徴とする。
本発明では、ＣＰＵが送信側通信ポートと受信側通信ポートを直接制御して非同期シリアル通信方法を実行するので、専用の回路が不要となる。従って、回路規模を小さくすると共に消費電流を小さくする事が出来る。

また、本発明に係る非同期シリアル通信装置は、光出力器と光検出器を更に備え、前記信号レベルが光の強度であることを特徴とする。
本発明では、遠距離の通信が出来る。

また、本発明に係る非同期シリアル通信装置は、前記信号レベルが電流の方向であることを特徴とする。
本発明では、遠距離の通信が出来る。

また、本発明に係る非同期シリアル通信装置は、1つの送信側通信ポートに対して複数の受信側通信ポートが通信線によって接続され、１対多通信を行うことを特徴とする。
本発明では、送信側通信ポートが複数の受信側通信ポートに対して送出データを送出する事が出来る。

また、本発明に係る非同期シリアル通信装置は、前記送信側通信ポートが宛先アドレスとブロードキャスト・フラッグとデータとを含むパケットを送信し、前記受信側通信ポートは、前記パケットを受信することを特徴とする。
本発明では、送信側通信ポートが複数の受信側通信ポートに対してパケットを送出する事が出来る。

また、本発明に係る非同期シリアル通信装置は、前記受信側通信ポートが、自らの持つアドレスと宛先アドレスが一致した時またはブロードキャスト・フラッグが立っている時のみ受信動作を継続して完結することを特徴とする。
本発明では、受信側通信ポートがパケットの宛先アドレスとブロードキャスト・フラッグを確認するので、複数の受信側通信ポートの中から所望の受信側通信ポートのみにパケットを受信させる事が出来る。
また、本発明に係る非同期シリアル通信方法は、前記送信側が、第１時刻において信号レベルを所定のレベルへ変化させた後、所定の第１期間の経過後から別に定めた第２期間以内に、送出信号のレベルに応じた第１の１ビットデータを前記受信側へ送信し、前記受信側が、前記第１時刻における前記送出信号のレベルの変化に基づき前記第１時刻から第１期間の経過した第２時刻においてレベルの変化する割り込み信号を生成し、前記受信側が、前記割り込み信号のレベルの変化に基づき前記第１の１ビットデータを処理し、前記受信側が、前記第２時刻から第２期間の経過した第３時刻および前記第３時刻から第３期間の経過した第４時刻においてレベルの変化するアクノレッジ信号を生成し前記送信側へ送信し、前記送信側が、前記第４時刻における前記アクノレッジ信号のレベルの変化に基づいて、前記第１のビットデータの送受信を完了することを特徴とする。

＜第１の実施形態＞
以下に、図面を参照して本発明の第１の実施形態について説明する。
図１は、本発明の第１の実施形態に係る非同期シリアル通信方法に従って通信する非同期シリアル通信装置のブロック図である。

同図において、１００は送信側通信ポート、１０１は受信側通信ポートである。送信側通信ポート１００と受信側通信ポート１０１とは、送出信号を伝達する１本のデータ線（通信線）とアクノレッジ信号を伝達する１本のアクノレッジ線とにより相互に接続される。これにより、非同期シリアル通信装置が構成される。
この非同期シリアル通信装置は、送信側通信ポート１００が送出信号を受信側通信ポート１０１に対して送出し、受信側通信ポート１０１が上記送出信号を受信してアクノレッジ信号を送信側通信ポート１００へ送出するものであり、次に説明する非同期シリアル通信方法に従って通信を行う。

図２は、本実施形態に係る非同期シリアル通信方法を示す送出信号とアクノレッジ信号の波形図である。同図には、送信側通信ポート１００が送出する送出信号と、受信側通信ポート１０１が送出するアクノレッジ信号が示されている。なお、図示した波形は電圧レベルを表している。

まず、送信側通信ポート１００は、送出信号の信号レベルを最後に送出した信号のレベルから反対のレベルへ変化させる。ここでは、送出信号の信号レベルが“０”（最後に送出した信号のレベル）から“１”へ変化している（時刻ｔ１）。この時、受信側通信ポート１０１は、この送出信号の信号レベルの変化を検出する。

次に、送信側通信ポート１００は送出信号の信号レベル“１”を所定の時間（第１時間Ｔ１）以上保持し、別に定めた時間（第２時間Ｔ２）以内に１ビットの送出データを送出する。図示した例では、送信側通信ポート１００は送出信号の信号レベル“１”を時刻ｔ２までの間保持し、その時刻ｔ２に１ビットの送出データ“１”を送出している。

次に、受信側通信ポート１０１は時刻ｔ１での送出信号の信号レベルの変化（“０”から“１”）を検出後、更に別に定めた時間（第３時間Ｔ３、但しＴ３＞Ｔ１＋Ｔ２）の経過後に上記１ビットの送出データ“１”を取り込み（時刻ｔ３）、アクノレッジ信号は“１”へ変化する（時刻ｔ４）。次に、アクノレッジ信号は“０”へ変化する（時刻ｔ５）。上記アクノレッジ信号の変化により、次の１ビットの送出データの送出が可能となる。
以上の一連の処理で、１ビットの送出データの送受信が完了する。

次に、送信側通信ポート１００が送出信号の信号レベルを最後に送出した信号のレベルから反対のレベルへ変化させると、再度１ビットの送出データの送受信が始まる（時刻ｔ６〜ｔ１０）。同図に示した例では、送出信号の信号レベルが“１”（最後に送出した信号のレベル）から“０”へ変化してから次の１ビットの送出データの送出が始まる。

つまり、上述してきた非同期シリアル通信方法によれば、送信側通信ポートが送出した送出信号の信号レベルが変化すると、受信側通信ポートはその信号レベルの変化を検出する事で１ビットの送出データが所定時間後に届く事が分かるので、所定時間後に１ビットの送出データを取り込み、受信した事を示すアクノレッジ信号を送出する。従って、本発明に係る非同期シリアル通信方法を使用すれば、データ線１本、アクノレッジ線１本の計２本の信号線のみで非同期シリアル通信が行える。この方式をＷｈｉｐｐｉｎｇ方式と名付ける。

図３は、本実施形態に係る非同期シリアル通信方法に従って送出した送出信号の波形図である。
同図は、ビット列“００１０１１１０００”を送出する場合の一例である。本発明に係る非同期シリアル通信方法によれば、まず、送出信号は最後に送出した信号のレベルから反対のレベルへ変化する。そこで、次の方法で送出信号の変化方向を求める。

送出信号の各ビットに対する最後に送出したビット列は、“０００１０１１１００”であり、その論理反転は、“１１１０１０００１１”である。従って、信号レベルの変化する方向を“１”が“↑”、“０”が“↓”と定義すると、送出信号の信号レベルの変化する方向は、順に“↑↑↑↓↑↓↓↓↑↑”である。

送出信号はそれぞれのビットで上記方向に変化した後に１ビットの送出データとなるため、変化方向と１ビットの送出データの組み合わせは、順に{↑,０} {↑,０} {↑,１} {↓,０} {↑,１} {↓,１} {↓,１} {↓,０} {↑,０} {↑,０}となる。

つまり、送出信号は同図に示した様に最初に“０”から“１”へ変化した後、所定時間経過後に１ビットの送出データである“０”に変化する。次に、所定時間経過後に最後に送出した信号のレベルである“０”から“１”へ変化した後、所定時間経過後に１ビットの送出データである“０”に変化する。その後も、送出信号は上記の変化方向と１ビットの送出データの組み合わせに従って変化する。

次に、図４、図５を参照して、非同期シリアル通信装置の送信側通信ポートの構成例について説明する。
図４は、非同期シリアル通信装置の送信側通信ポートのブロック図である。
同図において、４００は出力制御信号生成器、４０１はフリップフロップ、４０２は２入力マルチプレクサである。

フリップフロップ４０１（送出信号レベル保持器及び逆信号発生器）の入力端には、１ビットデータが入力される。また、出力制御信号生成器４００の入力端には、送信側ポート書き込み信号が入力される。出力制御信号生成器４００の出力端はフリップフロップ４０１のクロック入力端子に接続されると共に、２入力マルチプレクサ４０２（選択器）の選択端子に接続される。

また、フリップフロップ４０１の出力端は２入力マルチプレクサ４０２の一方の入力端に接続され、フリップフロップ４０１の反転出力端は２入力マルチプレクサ４０２の他方の入力端に接続される。２入力マルチプレクサ４０２の出力端からは、送出信号が出力される。

なお、１ビットデータと送信側ポート書き込み信号は、それぞれ図示しない非同期バスに接続される。また、非同期バスに非同期ＣＰＵを接続して、非同期ＣＰＵが送信側通信ポートを直接制御する様に構成しても良い。以下、非同期ＣＰＵが非同期バスに接続されている構成を一例として説明する。

次に、図５を参照して、上記非同期シリアル通信装置の送信側通信ポートの動作を説明する。
図５は、非同期シリアル通信装置の送信側通信ポートの動作を示すタイミング図である。同図は、１ビットデータとして“０１０１１”を順に送出する一例を示している。

まず、図示しないアクノレッジ信号を受けた非同期ＣＰＵは、非同期バスを介して１ビットデータ“０”を出力する（時刻ｔ０）。次に、非同期ＣＰＵは、所定の期間“０”から“１”に変化する送信側ポート書き込み信号を出力する（時刻ｔ１）。

上記送信側ポート書き込み信号の入力された出力制御信号生成器４００は、起動され、所定の期間“１”から“０”へ変化する所定のパルス幅を持った単発パルスである出力制御信号を生成して出力する。次に、出力制御信号がクロック入力端子に入力されたフリップフロップ４０１（送出信号レベル保持器及び逆信号発生器）は、出力制御信号の立下りエッジで１ビットデータ“０”（直前の送出信号レベル）を取り込んで保持し、その取り込んだデータである“０”を信号Ｑとして出力し、直前の送出信号レベルと反対の信号レベルの信号Ｑ＿として“１”を出力する（時刻ｔ１）。次に、出力制御信号は、所定の期間が経過後“１”に戻る（時刻ｔ２）。

ここで、２入力マルチプレクサ４０２（選択器）は、選択端子に入力される出力制御信号が“０”の際にはフリップフロップ４０１の出力である信号Ｑ＿（直前の送出信号レベルと反対の信号レベル）を出力し、選択端子に入力される出力制御信号が“１”の際にはフリップフロップ４０１の出力である信号Ｑ（直前の送出信号レベル）を送出信号として出力する。

従って、時刻ｔ０からｔ１までの期間は出力制御信号が“１”であるので、送出信号は“０”となり、時刻ｔ１からｔ２までの期間は出力制御信号が“０”であるので、送出信号は“１”となる。なお、送出信号の切り替え時に若干のハザードが乗る事は許容される。

次に、時刻ｔ２が経過後、次のアクノレッジ信号が入力されるまでは、出力制御信号は“１”であるので、送出信号は“０”となる。この値は、時刻ｔ１においてフリップフロップ４０１が取り込んだ１ビットデータの値である。
即ち、以上の１トランザクションの動作において、送信側通信ポートは図２（ｂ）を用いて説明した非同期シリアル通信方法に従って送出信号を出力出来る。
これ以降の動作も上述した動作と同一であり、時刻ｔ３においてアクノレッジ信号が入力されると送出信号の変化が再度始まる。

次に、図６〜図８を参照して、非同期シリアル通信装置の受信側通信ポートの構成について説明する。
図６は、非同期シリアル通信装置の受信側通信ポートのブロック図である。
同図において、６００は信号変化検出器、６０１は読み出し信号生成器である。

信号変化検出器６００の出力端は、読み出し信号検出器６０１の入力端に接続される。信号変化検出器６００の入力端には送出信号が入力され、読み出し信号生成器６０１の出力端からはデータ読み出し信号が出力される。データ読み出し信号は、図示しない非同期バスを介して図示しない非同期ＣＰＵに接続される。

次に、この受信側通信ポートの動作を説明する。まず、信号変化検出器６００は、入力された送出信号の信号レベルが変化すると、それを検出して検出信号を出力する。次に、読み出し信号生成器６０１は、検出信号を読みとった場合、所定時間後にデータ読み出し信号を生成して出力する。

図７は、非同期シリアル通信装置の受信側通信ポートとデータ処理部のブロック図である。
同図において、７００は遅延部、７０１は論理回路、７０２はセット・リセットフリップフロップ、７０３はＣＰＵ（Central Processing Unit）、７０４はトライステートバッファ、７０５はインバータである。
ここで、遅延部７００と論理回路７０１とトライステートバッファ７０４とインバータ７０５は、受信側通信ポート１０１を構成する。また、図６を用いて説明した読み出し信号生成器６０１は遅延部７００と論理回路７０１に相当し、信号変化検出器６００は備えていない。

送出信号は、遅延部７００の入力端と論理回路７０１の２つの入力端とトライステートバッファ７０４の入力端に入力される。また、遅延部７００の出力端は、論理回路７０１の別の２つの入力端に接続される。また、論理回路７０１の出力はインバータ７０５の入力端に接続され、インバータ７０５の出力端はセット・リセットフリップフロップ７０２のセット端子に接続される。

また、トライステートバッファ７０４の出力端は、ＣＰＵ７０３に接続される。また、セット・リセットフリップフロップ７０２の出力端とリセット端子は、それぞれＣＰＵ７０３に接続される。また、ＣＰＵ７０３は、アクノレッジ信号を出力する。

次に、図８を参照して、上記受信側通信ポートとデータ処理部の動作を説明する。
図８は、受信側通信ポートとデータ処理部の動作を示すタイミング図である。
ここでは、送出信号が時刻ｔ１で“０”から“１”へ変化し、時刻ｔ２で１ビットの送出データ“０”へ変化した場合を考える。まず、遅延部７００は、送出信号を遅延させると共に論理反転させて遅延信号として出力する。それにより、遅延信号は、時刻ｔ３において“１”から“０”に変化する。その結果、送出信号と遅延信号が入力される論理回路７０１は、時刻ｔ１からｔ２の間のみ“１”となるデータ読み出し信号を出力する。

次に、データ読み出し信号は、インバータ７０５で反転され、セット・リセットフリップフロップ７０２のセット端子に入力されるので、セット・リセットフリップフロップ７０２は、時刻ｔ２において“１”へと変化するＩＲＥＱ信号（割り込み信号）を出力する。

上記ＩＲＥＱ信号が入力されたＣＰＵ７０３は、コンテキストをセーブする処理を行い、その処理が終了してデータの処理が可能となった後にＩＡＣＫ信号（割り込みアクノレッジ信号）をセット・リセットフリップフロップ７０２のリセット端子に出力する（時刻ｔ４〜ｔ５）。ここで、トライステートバッファ７０４は、出力インピーダンスのハイインピーダンス状態が解除され、１ビットの送出データをＣＰＵ７０３へ出力し、ＣＰＵ７０３は、入力された１ビットの送出データを処理する。そして、ＣＰＵ７０３はアクノレッジ信号を出力する。

一方、ＩＡＣＫ信号が入力されたセット・リセットフリップフロップ７０２はリセットされ、ＩＲＥＱ信号は時刻ｔ４において“０”となり、ＣＰＵ７０３は、割り込み前にセーブしたコンテキストを基に割り込み前の処理に復帰する。
また、送出信号が“１”から“０”へ変化した場合も同様の処理を行う。なお、図示した遅延時間は一例であって、異なった時間でも良い。

次に、図９から図１１を参照して、非同期ＣＰＵが非同期バスを介して直接送信側通信ポートを制御して送出信号を送出する構成について説明する。
図９は、非同期ＣＰＵが直接制御する送信側通信ポートのブロック図である。
同図において、９００は非同期ＣＰＵ、９０１はメモリ、９０２はデコーダ、９０３は論理回路、９０４はフリップフロップである。

非同期ＣＰＵ９００は、非同期バスを介してメモリ９０１とデコーダ９０２と論理回路９０３とフリップフロップ９０４に接続される。詳細には、ポート・アドレスＡ［１５：０］はデコーダ９０２の入力端に接続され、８ビットの出力データ・バスＤＯ［７：０］のＬＳＢ（最下位ビット）であるデータＤＯ［０］はフリップフロップ９０４の入力端に接続され、書き込み信号ＷＲ＿は論理回路９０３の一方の入力端に接続される。
また、デコーダ９０２の出力端は論理回路９０３の他方の入力端に接続され、論理回路９０３の出力端はフリップフロップ９０４のクロック入力端に接続される。フリップフロップ９０４の出力端は、送出信号を出力する。

次に、図１０を参照して、上記送信側通信ポートの動作を説明する。
図１０は、非同期ＣＰＵが直接制御する送信側通信ポートの動作を示すタイミング図である。
まず、図示しないアクノレッジ信号を受けた非同期ＣＰＵ９００は、割り込み禁止をし、送出信号の送出を行いたい送信側通信ポートのアドレスをポート・アドレスＡ［１５：０］として出力すると共に、送出したい１ビットの送出データをデータＤＯ［７：０］の所定のビットに出力する。同図に示した例では、非同期ＣＰＵ９００は、送出したい１ビットの送出データをデータＤＯ［０］＝“１”として出力する。

次に、非同期ＣＰＵ９００は、時刻ｔ１において、書き込み信号ＷＲ＿を“１”から“０”に変化させる。この時刻ｔ１において、データＤＯ［０］は、“１”であり、ポート・アドレスＡ［１５：０］をデコーダ９０２によってデコードした信号ＣＳ＿は、“０”である。その結果、データ書き込み信号Ｒは、“０”から“１”になり、フリップフロップ９０４は、そのタイミングでデータＤＯ［０］＝“１”を取り込んで保持し、時刻ｔ２において送出信号として“１”を出力する。

次に、非同期ＣＰＵ９００は、時刻ｔ３において、書き込み信号ＷＲ＿を“０”から“１”に変化させる。次に、所定の時間が経過後、非同期ＣＰＵ９００は、時刻ｔ４において書き込み信号ＷＲ＿を“１”から“０”に変化させる。

この時刻ｔ４において、非同期ＣＰＵ９００はデータＤＯ［０］として１ビットの送出データ“０”を出力している。また、ポート・アドレスＡ［１５：０］をデコーダ９０２によってデコードした信号ＣＳ＿は“０”である。その結果、データ書き込み信号Ｒは“０”から“１”になり、フリップフロップ９０４はデータＤＯ［０］＝“０”を取り込んで保持し、時刻ｔ５において送出信号として“０”を出力する。

最後に、非同期ＣＰＵ９００は時刻ｔ６において書き込み信号ＷＲ＿を“０”から“１”に変化させ、割り込み禁止を解除して、所定のポートに対する1ビットの信号の送出処理を終了する。
つまり、上述した処理により、非同期ＣＰＵ９００は直接送信側出力ポートを制御して、本発明に係る非同期シリアル通信方法に従って送出信号を送出することが出来る。

図１１は、非同期ＣＰＵが直接制御する送信側通信ポートの処理を示すフローチャートである。
非同期ＣＰＵ９００は１ビットの送出データを送出する際には、まず割り込み禁止をする（ステップＳ１）。次に、非同期ＣＰＵ９００は、直前の送出信号が“１”であるか判定する（ステップＳ２）。直前の送出信号が“１”であった場合には（ステップＳ２；Ｙｅｓ）、“０”を書き（ステップＳ３）、直前の送出信号が“０”であった場合には（ステップＳ２；Ｎｏ）“１”を書く（ステップＳ４）。

次に、非同期ＣＰＵ９００は１ビットの送出データが“１”であるか判定する（ステップＳ５）。１ビットの送出データが“１”であった場合には（ステップＳ５；Ｙｅｓ）“１”を書き（ステップＳ６）、１ビットの送出データが“０”であった場合には（ステップＳ５；Ｎｏ）“０”を書く（ステップＳ７）。最後に、非同期ＣＰＵ９００は割り込み禁止を解除して（ステップＳ８）、１ビットの送出データの送出処理を終了する。

以上に述べてきた例では、送信側通信ポートと受信側通信ポートとが１本のデータ線で接続されている場合を説明してきたが、複数のデータ線で接続して複数ビットの送出信号を同時に送出しても良い。次に、複数のデータ線を使用する一例について、図１２を参照して説明する。

図１２は、同時に複数ビットの通信を行う非同期シリアル通信装置のブロック図である。
同図において、１２００−１〜１２００−ｎは送信側通信ポート、１２０１−１〜１２０１−ｎは受信側通信ポートである。

送信側通信ポート１２００−１は、送出信号１を伝達する１本のデータ線（通信線）と、アクノレッジ信号を伝達する１本のアクノレッジ線によって受信側通信ポート１２０１−１と接続される。また、送信側通信ポート１２００−２は、送出信号２を伝達する１本のデータ線（通信線）によって受信側通信ポート１２０１−２と接続される。更に、送信側通信ポート１２００−ｎは、送出信号ｎを伝達する１本のデータ線（通信線）によって受信側通信ポート１２０１−ｎと接続される。その他の送信側通信ポートと受信側通信ポートも、それぞれデータ線により接続される。

なお、送信側通信ポート１２００−２〜１２００−ｎ（第２送信側通信ポート）は同じ機能を持つ複数個の送信側通信ポートであり、受信側通信ポート１２０１−２〜１２０１−ｎ（第２受信側通信ポート）は同じ機能を持つ複数個の受信側通信ポートである。また、ｎは２以上の正の数である。

次に、この非同期シリアル通信装置の動作を説明する。送信側通信ポート１２００−１と受信側通信ポート１２０１−１は、前述した本発明に係る非同期シリアル通信方法に従って通信を行う。また、送信側通信ポート１２００−２〜１２００−ｎは送信側通信ポート１２００−１と同じ時間にそれぞれ独立した１ビットの送出データ（第２送出データ）を送出し、受信側通信ポート１２０１−２〜１２０１−ｎは受信側通信ポート１２０１−１と同じ時間に上記１ビットの送出データを取り込む。
従って、簡単な回路構成で多ビットの通信を行なう事が出来る。
なお、本発明に係る非同期シリアル通信方法に従って通信を行う送信側通信ポート１２００−１と受信側通信ポート１２０１−１はそれぞれ１つ備えれば良いが、複数備えても良い。

次に、電圧レベル以外を使用して通信する２つの例について、図１３，１４を参照して説明する。
図１３は、光信号を用いて通信する非同期シリアル通信装置のブロック図である。
同図において、１３００は送信側通信ポート、１３０１は受信側通信ポート、１３０２は送信側光出力器、１３０３は送信側光検出器、１３０４は受信側光検出器、１３０５は受信側光出力器である。

送信側通信ポート１３００の備える送信側光出力器１３０２は、受信側通信ポート１３０１の備える受信側光検出器１３０４と接続され、受信側通信ポート１３０１の備える受信側光出力器１３０５は、送信側通信ポート１３００の備える送信側光検出器１３０３と接続される。通信線は、光ファイバなどの光信号を伝送可能なケーブルである。又は、通信線を用いずに空間を用いて光信号を伝送しても良い。

送信側通信ポート１３００と受信側通信ポート１３０１は、前述した本発明に係る非同期シリアル通信方法に従って通信を行うものである。送出信号は送信側光出力器１３０２によって光信号に変換されて出力され、その光信号は受信側光検出器１３０４によって検出されて通信を行う。同様に、アクノレッジ信号は受信側光出力器１３０５によって光信号に変換されて出力され、その光信号は送信側光検出器１３０３によって検出される。なお、前述した図２における信号レベルは光の強度に対応し、信号レベル“１”は、光信号のオンに対応し、信号レベル“０”は、光信号のオフに対応する。

図１４は、電流を用いて通信する非同期シリアル通信装置のブロック図である。
同図において、１４００は送信側通信ポート、１４０１は受信側通信ポートである。
送信側通信ポート１４００と受信側通信ポート１４０１は、前述した本発明に係る非同期シリアル通信方法に従って通信を行うものである。送出信号とアクノレッジ信号は、前述した図２における信号レベルに１対１に対応する電流の方向に変換されて通信が行われる。同図においては、信号レベル“１”を左方向の電流とし、信号レベル“０”を右方向の電流としている。つまり、信号レベルは電流の方向に対応する。

次に、複数の受信側通信ポートを使用して通信を行う一例について、図１５，１６を参照して説明する。
図１５は、１対多通信を行う非同期シリアル通信装置のブロック図である。
同図において、１５００は送信側通信ポート、１５０１−１〜１５０１−ｎは受信側通信ポートである。

送信側通信ポート１５００は、１本のデータ線と１本のアクノレッジ線によって受信側通信ポート１５０１−１から１５０１−ｎに接続される。
送信側通信ポート１５００と受信側通信ポート１５０１−１から１５０１−ｎは、前述した本発明に係る非同期シリアル通信方法に従って通信を行うものであり、上記構成によって１対多通信が行える。

また、送信側通信ポート１５００がパケットを送信して、受信側通信ポート１５０１がそのパケットを受信するように構成しても良い。
図１６は、パケットの構成図である。同図に示す様に、パケットは少なくとも送信元アドレスと宛先アドレスとブロードキャスト・フラッグとデータとチェックサムとを含む。
その場合には、受信側通信ポート１５０１−１から１５０１−ｎのそれぞれは、自らが持つアドレスと宛先アドレスが一致した時またはブロードキャスト・フラッグが立っている時のみ受信動作を継続して完結するように構成しても良い。

＜第２の実施形態＞
以下に、図１７を参照して本発明の第２の実施形態について説明する。
図１７は、本発明の第２の実施形態に係る非同期シリアル通信方法を示す送出信号とアクノレッジ信号の波形図である。同図には、送信側通信ポート１００が送出する送出信号と、受信側通信ポート１０１が送出するアクノレッジ信号が示されている。

まず、送信側通信ポート１００は、送出信号の信号レベルを“０”から“１”（所定のレベル）へ変化させる（時刻ｔ１）。ここで、受信側通信ポート１０１は、この送出信号の信号レベルの変化を検出する。
次に、送信側通信ポート１００は送出信号の信号レベル“１”を所定の時間（第１時間Ｔ１）以上保持し、別に定めた時間（第２時間Ｔ２）以内に１ビットの送出データを送出する。同図においては、送信側通信ポート１００は送出信号の信号レベル“１”を時刻ｔ２までの間保持し、その時刻ｔ２に１ビットの送出データ“１”を送出している。

次に、受信側通信ポート１０１は時刻ｔ１での送出信号の信号レベルの変化（“０”から“１”）を検出後、更に別に定めた時間（第３時間Ｔ３、但しＴ３＞Ｔ１＋Ｔ２）の経過後に、上記１ビットの送出データ“１”を取り込み（時刻ｔ３）、アクノレッジ信号は“１”へ変化する（時刻ｔ４）。そのアクノレッジ信号の変化により、送出信号は“０”へ変化する（時刻ｔ５）。

次に、送出信号の上記“０”への変化により、アクノレッジ信号は“０”へ変化する（時刻ｔ６）。以上の処理で、１ビットの送出データの送受信が完了する。
次に送信側通信ポート１００が送出信号の信号レベルを“０”から“１”へ変化させると、再度１ビットの送出データの送受信が始まる（時刻ｔ７〜ｔ１２）。

なお、上記説明では、送信側通信ポート１００が送出信号の信号レベルを“０”から“１”へ変化させてから１ビットの送出データを送出する例を示したが、信号レベルを“１”から“０”へ変化させてから１ビットの送出データを送出しても良い。
また、この第２の実施形態に係る非同期シリアル通信方法に従って、第１の実施形態で説明した非同期シリアル通信装置を構成できる。

なお、第１の実施形態と第２の実施形態に共通して、受信側通信ポート１０１は時刻ｔ１での送出信号の信号レベルの変化を検出後、所定の時間（第３時間Ｔ３）の経過時点で１ビットの送出データを取り込んでも良い。
また、非同期ＣＰＵが受信側通信ポート１０１を直接制御しても良い。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、１本のデータ線により１ビットの送出データの送出を行うものとして説明した例であっても、図１２を用いて説明したように複数のデータ線を備えて同時に複数ビットの送出データの送出を行っても良い。

本発明の第１の実施形態に係る非同期シリアル通信方法に従って通信する非同期シリアル通信装置のブロック図である。 同上の非同期シリアル通信方法を示す送出信号とアクノレッジ信号の波形図である。 同上の非同期シリアル通信方法に従って送出した送出信号の波形図である。 同上の非同期シリアル通信装置の送信側通信ポートのブロック図である。 同上の非同期シリアル通信装置の送信側通信ポートの動作を示すタイミング図である。 同上の非同期シリアル通信装置の受信側通信ポートのブロック図である。 同上の非同期シリアル通信装置の受信側通信ポートとデータ処理部のブロック図である。 同上の受信側通信ポートとデータ処理部の動作を示すタイミング図である。 同上の非同期ＣＰＵが直接制御する送信側通信ポートのブロック図である。 同上の非同期ＣＰＵが直接制御する送信側通信ポートの動作を示すタイミング図である。 同上の非同期ＣＰＵが直接制御する送信側通信ポートの処理を示すフローチャートである。 同上の同時に複数ビットの通信を行う非同期シリアル通信装置のブロック図である。 同上の光信号を用いて通信する非同期シリアル通信装置のブロック図である。 同上の電流を用いて通信する非同期シリアル通信装置のブロック図である。 同上の１対多通信を行う非同期シリアル通信装置のブロック図である。 同上のパケットの構成図である。 本発明の第２の実施形態に係る非同期シリアル通信方法を示す送出信号とアクノレッジ信号の波形図である。

符号の説明

１００；送信側通信ポート、１０１；受信側通信ポート、４００；出力制御信号生成器、４０１；フリップフロップ、４０２；２入力マルチプレクサ、６００；信号変化検出器、６０１；読み出し信号生成器、７００；遅延部、７０１；論理回路、７０２；セット・リセットフリップフロップ、７０３；ＣＰＵ、７０４；トライステートバッファ、７０５；インバータ、９００；非同期ＣＰＵ、９０１；メモリ、９０２；デコーダ、９０３；論理回路、９０４；フリップフロップ。

Claims (15)

1. 送信装置と、
   第１受信装置と、を含み、
   前記送信装置は、第１時刻において信号レベルを所定のレベルへ変化させた後、所定の第１期間の経過後から別に定めた第２期間以内に、送出信号のレベルに応じた第１の１ビットデータを前記第１受信装置へ送信するものであり、
   前記第１受信装置は、前記第１時刻における前記送出信号のレベルの変化に基づき前記第１時刻から第１期間の経過した第２時刻においてレベルの変化する割り込み信号を生成し、前記割り込み信号のレベルの変化に基づき前記第１の１ビットデータを処理し、前記第２時刻から第２期間の経過した第３時刻および前記第３時刻から第３期間の経過した第４時刻においてレベルの変化するアクノレッジ信号を生成し前記送信装置へ送信するものであり、
   前記送信装置は、更に、前記アクノレッジ信号のレベルの変化に基づいて、前記第１の１ビットデータの送受信を完了するものである
   ことを特徴とする非同期シリアル通信装置。
2. 請求項１に記載の非同期シリアル通信装置において、さらに、
   第２受信装置と、を含む、
   ことを特徴とする非同期シリアル通信装置。
3. 請求項１または２に記載の非同期シリアル通信装置において、さらに、
   前記送信装置が書き込み信号を生成し、前記書き込み信号に基づき出力制御信号を生成し、前記出力制御信号に基づき前記第１時刻においてレベルの変化する前記送出信号を前記第１受信装置へ送信するものである、
   ことを特徴とする非同期シリアル通信装置。
4. 請求項１ないし３のいずれか一項に記載の非同期シリアル通信装置において、さらに、
   前記第１受信装置が前記第１時刻における前記送出信号のレベルの変化に基づきレベルの変化する遅延信号を生成し、前記第１時刻における前記送出信号のレベルの変化に基づき読み出し信号を生成し、前記第２時刻においてレベルの変化する前記割り込み信号を生成し、前記割り込み信号のレベルの変化に基づき前記第１の１ビットデータを処理し、前記第３時刻および前記第４時刻においてレベルの変化する前記アクノレッジ信号を生成し前記送信装置へ送信するものである、
   ことを特徴とする非同期シリアル通信装置。
5. 請求項１ないし４のいずれか一項に記載の非同期シリアル通信装置において、さらに、
   前記送信装置から前記第１受信装置へ前記送出信号を送信する第１信号線と、
   前記第１受信装置から前記送信装置へ前記アクノレッジ信号を送信する第２信号線と、を含む、
   ことを特徴とする非同期シリアル通信装置。
6. 請求項１ないし５のいずれか一項に記載の非同期シリアル通信装置において、前記送信装置が前記第４時刻における前記アクノレッジ信号のレベルの変化に基づいて前記第１の１ビットデータの次に送出する第２の１ビットデータの送出を行うものである
   ことを特徴とする非同期シリアル通信装置。
7. 複数の通信線によって通信する非同期シリアル通信装置であって、
   前記複数の通信線のうちの第１通信線における信号レベルを所定のレベルへ変化させた後、所定の第１時間Ｔ１の経過後から別に定めた第２時間Ｔ２以内に、前記第１通信線の信号レベルを変化させて１ビットの第１送出データを送出し、アクノレッジ信号の変化を検出すると送出データの送出を完了する送信側通信ポートと、
   前記第１通信線における信号レベルの変化を検出してから更に別に定めた第３時間Ｔ３（但し、Ｔ３＞Ｔ１＋Ｔ２）の経過後、または該第３時間Ｔ３の経過時点の何れかに、前記第１通信線における信号レベルに応じた前記１ビットの第１送出データを取り込んだ後、前記アクノレッジ信号の信号レベルを変化させて前記アクノレッジ信号を前記送信側通信ポートに送出する受信側通信ポートと、
   前記送信側通信ポートが前記１ビットの第１送出データを送出した時間と同じ時間に、前記複数の通信線のうち前記第１通信線と異なる第２通信線における信号レベルを変化させて１ビットの第２送出データを送出する第２送信側通信ポートと、
   前記受信側通信ポートが前記１ビットの第１送出データを取り込む時間と同じ時間に、前記第２通信線における信号レベルに応じた前記１ビットの第２送出データを取り込む第２受信側通信ポートと
   を備え、
   前記送信側通信ポートと前記受信側通信ポートは、前記複数の通信線のうち少なくとも１本の通信線によって接続され、前記第２送信側通信ポートと前記第２受信側通信ポートは、前記少なくとも１本の通信線以外の通信線によって接続され、
   前記送信側通信ポート、及び前記第２送信側通信ポートは、
   直前の送出信号レベルを保持する送出信号レベル保持器と、
   該直前の送出信号レベルと反対の信号レベルを生成する逆信号発生器と、
   入力された送信側ポート書き込み信号から所定のパルス幅を持った出力制御信号を生成する出力制御信号生成器と、
   該出力制御信号に応じて、前記直前の送出信号レベルと前記直前の送出信号レベルと反対の信号レベルの何れか一方を選択して出力する選択器と
   を有し、
   前記受信側通信ポートは、
   前記信号レベルの変化を検出した場合に検出信号を出力する信号変化検出器と、
   前記信号変化検出器から前記検出信号を読みとった場合、所定時間後にデータ読み出し信号を生成する読み出し信号生成器と、
   前記データ読み出し信号に応じて、前記第１送出データを読み取り、アクノレッジ信号のレベルを変化させて前記送信側通信ポートに送出する読取り手段と
   を有する
   ことを特徴とする非同期シリアル通信装置。
8. 複数の通信線によって通信する非同期シリアル通信装置であって、
   前記複数の信号線のうちの第１信号線における最後に送出した信号のレベルから反対のレベルへ信号レベルを変化させた後、所定の第１時間Ｔ１の経過後から別に定めた第２時間Ｔ２以内に、前記第１通信線の信号レベルを変化させて１ビットの第１送出データを送出し、アクノレッジ信号の変化を検出すると送出データの送出を完了する送信側通信ポートと、
   前記第１通信線における信号レベルの変化を検出してから更に別に定めた第３時間Ｔ３（但し、Ｔ３＞Ｔ１＋Ｔ２）の経過後、または該第３時間Ｔ３の経過時点の何れかに、前記第１通信線における信号レベルに応じた前記１ビットの第１送出データを取り込んだ後、前記アクノレッジ信号の信号レベルを変化させて前記アクノレッジ信号を前記送信側通信ポートに送出する受信側通信ポートと、
   前記送信側通信ポートが前記１ビットの第１送出データを送出した時間と同じ時間に、前記複数の通信線のうち前記第１通信線と異なる第２通信線における信号レベルを変化させて１ビットの第２送出データを送出する第２送信側通信ポートと、
   前記受信側通信ポートが前記１ビットの第１送出データを取り込む時間と同じ時間に、前記第２通信線における信号レベルに応じた前記１ビットの第２送出データを取り込む第２受信側通信ポートと
   を備え、
   前記送信側通信ポートと前記受信側通信ポートは、前記複数の通信線のうち少なくとも１本の通信線によって接続され、前記第２送信側通信ポートと前記第２受信側通信ポートは、前記少なくとも１本の通信線以外の通信線によって接続され、
   前記送信側通信ポート、及び前記第２送信側通信ポートは、
   直前の送出信号レベルを保持する送出信号レベル保持器と、
   該直前の送出信号レベルと反対の信号レベルを生成する逆信号発生器と、
   入力された送信側ポート書き込み信号から所定のパルス幅を持った出力制御信号を生成する出力制御信号生成器と、
   該出力制御信号に応じて、前記直前の送出信号レベルと前記直前の送出信号レベルと反対の信号レベルの何れか一方を選択して出力する選択器と
   を有し、
   前記受信側通信ポートは、
   前記信号レベルの変化を検出した場合に検出信号を出力する信号変化検出器と、
   前記信号変化検出器から前記検出信号を読みとった場合、所定時間後にデータ読み出し信号を生成する読み出し信号生成器と、
   前記データ読み出し信号に応じて、前記第１送出データを読み取り、アクノレッジ信号のレベルを変化させて前記送信側通信ポートに送出する読取り手段と
   を有する
   ことを特徴とする非同期シリアル通信装置。
9. 請求項７又は請求項８に記載の非同期シリアル通信装置において、
   前記送信側通信ポート及び前記受信側通信ポートを制御するＣＰＵを更に備える
   ことを特徴とする非同期シリアル通信装置。
10. 請求項７又は請求項８に記載の非同期シリアル通信装置において、
    光出力器と光検出器を更に備え、前記信号レベルが光の強度であることを特徴とする非同期シリアル通信装置。
11. 請求項７又は請求項８に記載の非同期シリアル通信装置において、
    前記信号レベルは、電流の方向であることを特徴とする非同期シリアル通信装置。
12. 請求項７から請求項１１までの何れか1項に記載の非同期シリアル通信装置において、
    1つの送信側通信ポートに対して複数の受信側通信ポートが通信線によって接続され、１対多通信を行うことを特徴とする非同期シリアル通信装置。
13. 請求項１２に記載の非同期シリアル通信装置において、
    前記送信側通信ポートは、
    宛先アドレスとブロードキャスト・フラッグとデータとを含むパケットを送信し、
    前記受信側通信ポートは、
    前記パケットを受信することを特徴とする非同期シリアル通信装置。
14. 請求項１３に記載の非同期シリアル通信装置において、
    前記受信側通信ポートは、自らの持つアドレスと宛先アドレスが一致した時またはブロードキャスト・フラッグが立っている時のみ受信動作を継続して完結することを特徴とする非同期シリアル通信装置。
15. 送信側と受信側とで非同期シリアル通信を行う非同期シリアル通信方法であって、
    前記送信側が、第１時刻において信号レベルを所定のレベルへ変化させた後、所定の第１期間の経過後から別に定めた第２期間以内に、送出信号のレベルに応じた第１の１ビットデータを前記受信側へ送信し、
    前記受信側が、前記第１時刻における前記送出信号のレベルの変化に基づき前記第１時刻から第１期間の経過した第２時刻においてレベルの変化する割り込み信号を生成し、
    前記受信側が、前記割り込み信号のレベルの変化に基づき前記第１の１ビットデータを処理し、
    前記受信側が、前記第２時刻から第２期間の経過した第３時刻および前記第３時刻から第３期間の経過した第４時刻においてレベルの変化するアクノレッジ信号を生成し前記送信側へ送信し、
    前記送信側が、前記第４時刻における前記アクノレッジ信号のレベルの変化に基づいて、前記第１のビットデータの送受信を完了する
    ことを特徴とする非同期シリアル通信方法。

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