JP2003298675A - データ送信システムとデータ送信方法 - Google Patents
データ送信システムとデータ送信方法Info
- Publication number
- JP2003298675A JP2003298675A JP2002104385A JP2002104385A JP2003298675A JP 2003298675 A JP2003298675 A JP 2003298675A JP 2002104385 A JP2002104385 A JP 2002104385A JP 2002104385 A JP2002104385 A JP 2002104385A JP 2003298675 A JP2003298675 A JP 2003298675A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- speed
- transmission
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 この発明は、単位時間辺りのＣＰＵへの受信
割り込み回数が減少し、通信負荷の軽減が計れる。 【解決手段】 この発明は、シリアル通信において、デ
ータを高速で必要とするデータと、低速で良いデータと
に２分化し、高速データに低速データの何ビット分かを
付与することで、低速データを分割して送信するように
したものである。
割り込み回数が減少し、通信負荷の軽減が計れる。 【解決手段】 この発明は、シリアル通信において、デ
ータを高速で必要とするデータと、低速で良いデータと
に２分化し、高速データに低速データの何ビット分かを
付与することで、低速データを分割して送信するように
したものである。
Description
【０００１】
【発明の属する技術分野】この発明は、シリアル通信に
よりＣＰＵにデータを送信するデータ送信システムとデ
ータ送信方法に関する。
よりＣＰＵにデータを送信するデータ送信システムとデ
ータ送信方法に関する。
【０００２】
【従来の技術】シリアル通信ＵＡＲＴでは、一定のボー
レートにより、順次一定速度でデータを転送する。メカ
コントロールに使用するようなローパワーのマイコン
（ＣＰＵ）において、高速の通信制御を続けると、通信
制御の負荷が大きくなり、他の処理ができなくなる。し
かし、通信速度を単純に下げてしまうと、高速性を必要
とする情報を受信するのが遅れてしまうという欠点があ
った。
レートにより、順次一定速度でデータを転送する。メカ
コントロールに使用するようなローパワーのマイコン
（ＣＰＵ）において、高速の通信制御を続けると、通信
制御の負荷が大きくなり、他の処理ができなくなる。し
かし、通信速度を単純に下げてしまうと、高速性を必要
とする情報を受信するのが遅れてしまうという欠点があ
った。
【０００３】
【発明が解決しようとする課題】この発明は、シリアル
通信によりＣＰＵにデータを送信するものにおいて、Ｃ
ＰＵに負荷を掛けることなく、高速性を必要とするデー
タを高速に送信することができるデータ送信システムと
データ送信方法を提供することを目的としている。
通信によりＣＰＵにデータを送信するものにおいて、Ｃ
ＰＵに負荷を掛けることなく、高速性を必要とするデー
タを高速に送信することができるデータ送信システムと
データ送信方法を提供することを目的としている。
【０００４】
【課題を解決するための手段】この発明の送信システム
は、ＣＰＵを有する第１の回路（制御部）とこの第１の
回路にシリアル回線を介して種々のデータを送信する第
２の回路（ユニット制御部）とを有するものにおいて、
上記第１の回路から上記第２の回路にシリアル回線を介
して、１バイト分の高速データ送信領域と１ビット分の
低速データ送信領域と各領域へのデータの有無を示す情
報とからなる一定長単位のデータ列ごとに送信する送信
手段を有する。
は、ＣＰＵを有する第１の回路（制御部）とこの第１の
回路にシリアル回線を介して種々のデータを送信する第
２の回路（ユニット制御部）とを有するものにおいて、
上記第１の回路から上記第２の回路にシリアル回線を介
して、１バイト分の高速データ送信領域と１ビット分の
低速データ送信領域と各領域へのデータの有無を示す情
報とからなる一定長単位のデータ列ごとに送信する送信
手段を有する。
【０００５】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態に係わる処理システムを説明する。この処理シ
ステム１は、図１に示すように、全体を制御する主制御
部２と、この主制御部２とシリアル回線３により接続さ
れ、主制御部２により制御されるユニット４により構成
されている。
実施形態に係わる処理システムを説明する。この処理シ
ステム１は、図１に示すように、全体を制御する主制御
部２と、この主制御部２とシリアル回線３により接続さ
れ、主制御部２により制御されるユニット４により構成
されている。
【０００６】主制御部２は、ＣＰＵ１１とユニット４か
らシリアル回線３を介して供給されるセンサ状態データ
等を１２８マイクロヘルツの高速通信により受信する受
信部１２とにより構成されている。ユニット４は、ユニ
ット制御部５とセンサ６、…等により構成されている。
センサ６、…のデータとして、低速データと高速データ
とがある。ユニット制御部５には、センサ６のセンサ状
態データ等をシリアル回線３を介して主制御部２へ送信
する送信部２１が設けられている。
らシリアル回線３を介して供給されるセンサ状態データ
等を１２８マイクロヘルツの高速通信により受信する受
信部１２とにより構成されている。ユニット４は、ユニ
ット制御部５とセンサ６、…等により構成されている。
センサ６、…のデータとして、低速データと高速データ
とがある。ユニット制御部５には、センサ６のセンサ状
態データ等をシリアル回線３を介して主制御部２へ送信
する送信部２１が設けられている。
【０００７】上記処理システムが紙幣鑑査装置などの場
合、鑑査部の手前の姿勢制御部に設けられているスキュ
検知用のセンサ出力はこの出力により補正を行うまでの
時間が短いため、高速処理する必要がある。このため、
このセンサの検知出力は、高速用データとしてＣＰＵへ
送信される必要がある。また、上記紙幣鑑査装置におけ
る紙幣の搬送を検知用のセンサ出力は緊急性を有しない
ため低速処理でよいものとなっている。監視用のデータ
については低速用のデータとして扱い、制御用のデータ
については高速用のデータとして扱う。
合、鑑査部の手前の姿勢制御部に設けられているスキュ
検知用のセンサ出力はこの出力により補正を行うまでの
時間が短いため、高速処理する必要がある。このため、
このセンサの検知出力は、高速用データとしてＣＰＵへ
送信される必要がある。また、上記紙幣鑑査装置におけ
る紙幣の搬送を検知用のセンサ出力は緊急性を有しない
ため低速処理でよいものとなっている。監視用のデータ
については低速用のデータとして扱い、制御用のデータ
については高速用のデータとして扱う。
【０００８】上記送信部２１は、図２に示すように、１
１ビット構成のパラレル／シリアル変換器１０１と、セ
ンサ６からの低速データを記憶する低速用レジスタ１０
２と、センサ６からの高速データを記憶する高速用レジ
スタ１０３と、パラレル／シリアル変換器１０１からの
シリアルデータをシリアル回線３へ送信する送信バッフ
ァ１０４とから構成されている。
１ビット構成のパラレル／シリアル変換器１０１と、セ
ンサ６からの低速データを記憶する低速用レジスタ１０
２と、センサ６からの高速データを記憶する高速用レジ
スタ１０３と、パラレル／シリアル変換器１０１からの
シリアルデータをシリアル回線３へ送信する送信バッフ
ァ１０４とから構成されている。
【０００９】パラレル／シリアル変換器１０１は、０ビ
ット目への低速データセットとしての”１”信号により
低速用レジスタ１０２からのデータを１０ビット目（１
ビット分）に受入れ、また１ビット目への高速データセ
ットとしての”１”信号により高速用レジスタ１０３か
らのデータを２から９ビット目（８ビット分）に受入
れ、送信バッファ１０４へ出力する。
ット目への低速データセットとしての”１”信号により
低速用レジスタ１０２からのデータを１０ビット目（１
ビット分）に受入れ、また１ビット目への高速データセ
ットとしての”１”信号により高速用レジスタ１０３か
らのデータを２から９ビット目（８ビット分）に受入
れ、送信バッファ１０４へ出力する。
【００１０】上記シリアル回線３により伝送されるデー
タ列は、たとえば、図４に示すように、スタートビット
からエンドビットの１３ビット単位であり、１ビット構
成の低速データセットを示す制御ビット、１ビット構成
の高速データセットを示す制御ビット、８ビット構成の
高速用データ領域、１ビット構成の低速用データ領域と
なっている。また、１回分のデータ列ごとの前後にスタ
ートビットとエンドビット（ストップビット）が付与さ
れるようになっている。
タ列は、たとえば、図４に示すように、スタートビット
からエンドビットの１３ビット単位であり、１ビット構
成の低速データセットを示す制御ビット、１ビット構成
の高速データセットを示す制御ビット、８ビット構成の
高速用データ領域、１ビット構成の低速用データ領域と
なっている。また、１回分のデータ列ごとの前後にスタ
ートビットとエンドビット（ストップビット）が付与さ
れるようになっている。
【００１１】この場合、高速用データは１回で８ビット
（１バイト）分送信され、低速用データは上記データ列
の８回の送信により８ビット分（１つのデータ分）が送
信できるようになっている。このようにデータを送信す
ると、低速データは高速データを８回送ると１データを
送信できるので、通信速度は高速データに対し８分の１
となる。
（１バイト）分送信され、低速用データは上記データ列
の８回の送信により８ビット分（１つのデータ分）が送
信できるようになっている。このようにデータを送信す
ると、低速データは高速データを８回送ると１データを
送信できるので、通信速度は高速データに対し８分の１
となる。
【００１２】受信部１２は、図３に示すように、１１ビ
ット構成のシリアル／パラレル変換器２０１と、ＦＩＦ
Ｏ２０２と、シフトレジスタ２０３と、バッファ２０
４、低速用受信レジスタ２０５、高速用受信レジスタ２
０６とから構成されている。
ット構成のシリアル／パラレル変換器２０１と、ＦＩＦ
Ｏ２０２と、シフトレジスタ２０３と、バッファ２０
４、低速用受信レジスタ２０５、高速用受信レジスタ２
０６とから構成されている。
【００１３】シリアル／パラレル変換器２０１は、上記
シリアル回線３を介して供給されるデータを上記スター
トビットとエンドビットに基づいて、データ列単位に受
入れる。また、シリアル／パラレル変換器２０１は、受
入れたデータ列において、０ビット目への低速データセ
ットとしての”１”信号（低速データ読込みイネーブル
信号）によりシフトレジスタ２０３に１０ビット目（１
ビット分）のデータが記憶され、また１ビット目への高
速データセットとしての”１”信号（高速データ読込み
イネーブル信号）によりＦＩＦＯ２０２に２から９ビッ
ト目（８ビット分）のデータが記憶される。ＦＩＦＯ２
０２に記憶されたデータは、高速用受信レジスタ２０６
を介してＣＰＵ１１へ出力される。シフトレジスタ２０
３は、データ列が８回分供給された際に、記憶されてい
るデータをバッファ２０４、低速用受信レジスタ２０５
を介してＣＰＵ１１へ出力される。
シリアル回線３を介して供給されるデータを上記スター
トビットとエンドビットに基づいて、データ列単位に受
入れる。また、シリアル／パラレル変換器２０１は、受
入れたデータ列において、０ビット目への低速データセ
ットとしての”１”信号（低速データ読込みイネーブル
信号）によりシフトレジスタ２０３に１０ビット目（１
ビット分）のデータが記憶され、また１ビット目への高
速データセットとしての”１”信号（高速データ読込み
イネーブル信号）によりＦＩＦＯ２０２に２から９ビッ
ト目（８ビット分）のデータが記憶される。ＦＩＦＯ２
０２に記憶されたデータは、高速用受信レジスタ２０６
を介してＣＰＵ１１へ出力される。シフトレジスタ２０
３は、データ列が８回分供給された際に、記憶されてい
るデータをバッファ２０４、低速用受信レジスタ２０５
を介してＣＰＵ１１へ出力される。
【００１４】このような構成において、データ転送動作
について説明する。すなわち、通常は、低速用のデータ
（８ビット）が順次センサ６から送信部２１内の低速用
レジスタ１０２に登録される。これにより、パラレル／
シリアル変換器１０１は、０ビット目への低速データセ
ットとしての”１”信号がセットされるとともに、１０
ビット目に低速用レジスタ１０２の１ビット目のデータ
がセットされる。この状態で、パラレル／シリアル変換
器１０１の１つ目のデータ列が送信バッファ１０４、シ
リアル回線３を介して受信部１２内のシリアル／パラレ
ル変換器２０１に送信される。これにより、シリアル／
パラレル変換器２０１は０ビット目への低速データセッ
トとしての”１”信号（低速データ読込みイネーブル信
号）をシフトレジスタ２０３に出力する。すると、シフ
トレジスタ２０３はシリアル／パラレル変換器２０１の
１０ビット目（１ビット分）のデータを読込む。
について説明する。すなわち、通常は、低速用のデータ
（８ビット）が順次センサ６から送信部２１内の低速用
レジスタ１０２に登録される。これにより、パラレル／
シリアル変換器１０１は、０ビット目への低速データセ
ットとしての”１”信号がセットされるとともに、１０
ビット目に低速用レジスタ１０２の１ビット目のデータ
がセットされる。この状態で、パラレル／シリアル変換
器１０１の１つ目のデータ列が送信バッファ１０４、シ
リアル回線３を介して受信部１２内のシリアル／パラレ
ル変換器２０１に送信される。これにより、シリアル／
パラレル変換器２０１は０ビット目への低速データセッ
トとしての”１”信号（低速データ読込みイネーブル信
号）をシフトレジスタ２０３に出力する。すると、シフ
トレジスタ２０３はシリアル／パラレル変換器２０１の
１０ビット目（１ビット分）のデータを読込む。
【００１５】以後、上記同様に、送信部２１において、
１単位のデータ列に低速用データの８ビットのうちの１
ビットずつをセットした状態で送信が為され、受信部１
２において、１単位のデータ列が供給されるたびに低速
用データの８ビットのうちの１ビットずつの受信が為さ
れる。そして、シフトレジスタ２０３に８ビット分のデ
ータが記憶された際、バッファ２０４、低速用受信レジ
スタ２０５を介してＣＰＵ１１へ出力される。
１単位のデータ列に低速用データの８ビットのうちの１
ビットずつをセットした状態で送信が為され、受信部１
２において、１単位のデータ列が供給されるたびに低速
用データの８ビットのうちの１ビットずつの受信が為さ
れる。そして、シフトレジスタ２０３に８ビット分のデ
ータが記憶された際、バッファ２０４、低速用受信レジ
スタ２０５を介してＣＰＵ１１へ出力される。
【００１６】そして、高速用のデータ（８ビット）が所
定のセンサ６から送信部２１内の高速用レジスタ１０３
に登録される。これにより、パラレル／シリアル変換器
１０１は、１ビット目への高速データセットとしての”
１”信号がセットされるとともに、２から９ビット目に
高速用レジスタ１０３の８ビットのデータがセットされ
る。この際、１０ビット目に低速用レジスタ１０２の１
ビット目のデータがセットされている。この状態で、パ
ラレル／シリアル変換器１０１のデータ列が送信バッフ
ァ１０４、シリアル回線３を介して受信部１２内のシリ
アル／パラレル変換器２０１に送信される。これによ
り、シリアル／パラレル変換器２０１は１ビット目への
高速データセットとしての”１”信号（高速データ読込
みイネーブル信号）をＦＩＦＯ２０２に出力する。する
と、ＦＩＦＯ２０２はシリアル／パラレル変換器２０１
の２から９ビット目（８ビット分）のデータを読込む。
１０ビット目（１ビット分）のデータを読込む。ｂｋＦ
ＩＦＯ２０２に記憶されたデータは、高速用受信レジス
タ２０６を介してＣＰＵ１１へ出力される。
定のセンサ６から送信部２１内の高速用レジスタ１０３
に登録される。これにより、パラレル／シリアル変換器
１０１は、１ビット目への高速データセットとしての”
１”信号がセットされるとともに、２から９ビット目に
高速用レジスタ１０３の８ビットのデータがセットされ
る。この際、１０ビット目に低速用レジスタ１０２の１
ビット目のデータがセットされている。この状態で、パ
ラレル／シリアル変換器１０１のデータ列が送信バッフ
ァ１０４、シリアル回線３を介して受信部１２内のシリ
アル／パラレル変換器２０１に送信される。これによ
り、シリアル／パラレル変換器２０１は１ビット目への
高速データセットとしての”１”信号（高速データ読込
みイネーブル信号）をＦＩＦＯ２０２に出力する。する
と、ＦＩＦＯ２０２はシリアル／パラレル変換器２０１
の２から９ビット目（８ビット分）のデータを読込む。
１０ビット目（１ビット分）のデータを読込む。ｂｋＦ
ＩＦＯ２０２に記憶されたデータは、高速用受信レジス
タ２０６を介してＣＰＵ１１へ出力される。
【００１７】この際、シフトレジスタ２０３はシリアル
／パラレル変換器２０１の１０ビット目（１ビット分）
のデータを読込む。したがって、高速で必要な情報と、
低速でも良い情報とがハード的に二分化できる。ＣＰＵ
は従来のシリアル通信と同じ単一のボーレートを出力す
る。低速データとはこのボーレートの８分の１のボーレ
ートの送信と同様となる。使用法としては、低速データ
を通常のデータとし、必要となったときだけ高速データ
を送信する。これにより、単位時間辺りのＣＰＵへの受
信割り込み回数は減少し、通信負荷の軽減が計れる。
／パラレル変換器２０１の１０ビット目（１ビット分）
のデータを読込む。したがって、高速で必要な情報と、
低速でも良い情報とがハード的に二分化できる。ＣＰＵ
は従来のシリアル通信と同じ単一のボーレートを出力す
る。低速データとはこのボーレートの８分の１のボーレ
ートの送信と同様となる。使用法としては、低速データ
を通常のデータとし、必要となったときだけ高速データ
を送信する。これにより、単位時間辺りのＣＰＵへの受
信割り込み回数は減少し、通信負荷の軽減が計れる。
【００１８】
【発明の効果】以上詳述したように、この発明によれ
ば、シリアル通信によりＣＰＵにデータを送信するもの
において、ＣＰＵに負荷を掛けることなく、高速性を必
要とするデータを高速に送信することができるデータ送
信システムとデータ送信方法を提供できる。
ば、シリアル通信によりＣＰＵにデータを送信するもの
において、ＣＰＵに負荷を掛けることなく、高速性を必
要とするデータを高速に送信することができるデータ送
信システムとデータ送信方法を提供できる。
【図１】この発明の実施形態を説明するための処理シス
テムの概略構成を示す図。
テムの概略構成を示す図。
【図２】送信部の概略構成を示す図。
【図３】受信部の概略構成を示す図。
【図４】送信されるデータの例を示す図。
１…処理システム、２…主制御部、３…シリアル回線、
４…ユニット、５…ユニット制御部、６…センサ、１１
…ＣＰＵ、１２…受信部、２１…送信部、１０１…パラ
レル／シリアル変換器、１０２…低速用レジスタ、１０
３…高速用レジスタ、１０４…送信バッファ。
４…ユニット、５…ユニット制御部、６…センサ、１１
…ＣＰＵ、１２…受信部、２１…送信部、１０１…パラ
レル／シリアル変換器、１０２…低速用レジスタ、１０
３…高速用レジスタ、１０４…送信バッファ。
Claims (4)
- 【請求項１】 ＣＰＵを有する第１の回路とこの第１の
回路にシリアル回線を介して種々のデータを送信する第
２の回路とを有するデータ送信システムにおいて、 上記第２の回路から上記第１の回路にシリアル回線を介
して、１データ単位の高速データ送信領域と１データ単
位を分割した低速データ送信領域と各領域へのデータの
有無を示す情報とからなる一定長単位のデータ列ごとに
送信する送信手段と、 を具備したことを特徴とするデータ送信システム。 - 【請求項２】 ＣＰＵを有する第１の回路とこの第１の
回路にシリアル回線を介して種々のデータを送信する第
２の回路とを有するデータ送信システムにおいて、 上記第２の回路が、 高速用のデータと低速用のデータを分割した一部のデー
タにより送信電文を生成する生成手段と、 この生成手段により生成された送信電文を上記第１の回
路へ送信する送信手段とを有し、 上記第１の回路が、 上記第２の回路からの送信電文を受信するごとに送信電
文内に高速用のデータがある際に、上記高速用のデータ
をＣＰＵへ出力する第１の出力手段と、 上記第２の回路からの送信電文を上記低速用のデータを
分割した数分受信するごとに、合成される低速用のデー
タをＣＰＵへ出力する第２の出力手段とを有する、 ことを特徴とするデータ送信システム。 - 【請求項３】 ＣＰＵを有する第１の回路とこの第１の
回路にシリアル回線を介して種々のデータを送信する第
２の回路とを有するデータ送信システムにおけるデータ
送信方法において、 上記第２の回路から上記第１の回路にシリアル回線を介
して、１データ単位の高速データ送信領域と１データ単
位を分割した低速データ送信領域と各領域へのデータの
有無を示す情報とからなる一定長単位のデータ列ごとに
送信することを特徴とするデータ送信方法。 - 【請求項４】 ＣＰＵを有する第１の回路とこの第１の
回路にシリアル回線を介して種々のデータを送信する第
２の回路とを有するデータ送信システムにおけるデータ
送信方法において、 上記第２の回路が、高速用のデータと低速用のデータを
分割した一部のデータにより送信電文を生成し、 この生成された送信電文を上記第２の回路から上記第１
の回路へ送信し、 上記第１の回路が、上記第２の回路からの送信電文を受
信するごとに送信電文内に高速用のデータがある際に、
上記高速用のデータをＣＰＵへ出力し、 上記第１の回路が、上記第２の回路からの送信電文を上
記低速用のデータを分割した数分受信するごとに、合成
される低速用のデータをＣＰＵへ出力することを特徴と
するデータ送信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104385A JP2003298675A (ja) | 2002-04-05 | 2002-04-05 | データ送信システムとデータ送信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104385A JP2003298675A (ja) | 2002-04-05 | 2002-04-05 | データ送信システムとデータ送信方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003298675A true JP2003298675A (ja) | 2003-10-17 |
Family
ID=29389667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002104385A Pending JP2003298675A (ja) | 2002-04-05 | 2002-04-05 | データ送信システムとデータ送信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003298675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2816478A4 (en) * | 2012-02-15 | 2016-04-06 | Toyota Motor Co Ltd | VEHICLE ELECTRONIC CONTROL DEVICE AND DATA RECEPTION METHOD |
-
2002
- 2002-04-05 JP JP2002104385A patent/JP2003298675A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2816478A4 (en) * | 2012-02-15 | 2016-04-06 | Toyota Motor Co Ltd | VEHICLE ELECTRONIC CONTROL DEVICE AND DATA RECEPTION METHOD |
| US9430298B2 (en) | 2012-02-15 | 2016-08-30 | Toyota Jidosha Kabushiki Kaisha | Vehicle electronic control device and data-receiving method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4420009B2 (ja) | 非同期シリアル通信方法及び非同期シリアル通信装置 | |
| US7321596B2 (en) | Packet control system and communication method | |
| US5966409A (en) | Data transmission unit | |
| JP2003298675A (ja) | データ送信システムとデータ送信方法 | |
| US8175171B2 (en) | Transmitter, receiver, transmitting method, receiving method, variable-length serial burst data transfer system, semiconductor device and hybrid semiconductor device | |
| JPH0690269A (ja) | データ伝送方法 | |
| JP2654610B2 (ja) | 並列伝送システム | |
| JP2949118B1 (ja) | バス通信型エンコーダ装置のエンコーダデータ出力方法 | |
| KR0154482B1 (ko) | 버퍼를 이용한 그로벌버스 정합장치 | |
| KR100208280B1 (ko) | 선입선출 제어부를 갖는 데이터 전송 장치 | |
| JP3408046B2 (ja) | データ通信システム及びデータ通信方法 | |
| KR950003519B1 (ko) | 제어시스템의 데이타 오류검사 방법 | |
| KR100223032B1 (ko) | 디지털 통신 시스템 | |
| JP2011186582A (ja) | データ転送制御装置及び電子機器 | |
| JP2941266B1 (ja) | バス通信型エンコーダ装置のエンコーダデータ出力方法 | |
| JPH01147765A (ja) | データ転送制御装置 | |
| JP2008078974A (ja) | 非同期送受信回路 | |
| JP2007329670A (ja) | データ受信装置およびデータ受信方法 | |
| JPH0445638A (ja) | データ伝送方式 | |
| JPH0353642A (ja) | 非同期式シリアルデータ伝送装置および伝送システムおよびその伝送方法 | |
| JPH05344106A (ja) | 半二重ベースバンド伝送方式 | |
| JPS60103850A (ja) | 情報伝送方式 | |
| JPS59147559A (ja) | 信号伝送装置 | |
| KR19980014917U (ko) | 직렬 데이터 송/수신장치 | |
| JP2004072225A (ja) | Ｕｓｂバスコントローラ |